JPH0696597A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0696597A JPH0696597A JP4136435A JP13643592A JPH0696597A JP H0696597 A JPH0696597 A JP H0696597A JP 4136435 A JP4136435 A JP 4136435A JP 13643592 A JP13643592 A JP 13643592A JP H0696597 A JPH0696597 A JP H0696597A
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- Japan
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- memory cell
- redundancy
- circuit
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- redundancy address
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Abstract
(57)【要約】
【目的】リダンダンシ制御信号線の数を低減してその引
きまわしの制約を軽減し、記憶容量に見合うようにリダ
ンダンシ機能を強化する。 【構成】リダンダンシアドレス判定回路１の判定結果を
コード（ＲＡＣ）化する符号化回路２を設ける。この符
号化回路２からのコードＲＡＣを復号化する復号化回路
ＤＣ１〜ＤＣ４を設ける。
きまわしの制約を軽減し、記憶容量に見合うようにリダ
ンダンシ機能を強化する。 【構成】リダンダンシアドレス判定回路１の判定結果を
コード（ＲＡＣ）化する符号化回路２を設ける。この符
号化回路２からのコードＲＡＣを復号化する復号化回路
ＤＣ１〜ＤＣ４を設ける。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特にリダンダンシ回路を備えた半導体メモリ装置に
関する。
し、特にリダンダンシ回路を備えた半導体メモリ装置に
関する。
【０００２】
【従来の技術】従来の半導体メモリ装置は、図６に示す
ように、それぞれ行方向，列方向にマトリクス状に配列
された複数のメモリセルを備えアドレス信号ＡＤにより
選択されたメモリセルにデータを書込み記憶しこのメモ
リセルに記憶されているデータを読出す複数のメモリセ
ルアレイＭＡ１〜ＭＡ４と、これら各メモリセルアレイ
ＭＡ１〜ＭＡ４とそれぞれ対応して設けられ対応するメ
モリセルアレイに不良のメモリセルが存在するとき選択
されてこの不良のメモリセルに代ってデータの書込み記
憶及び読出しを行う複数のリダンダンシメモリセルアレ
イＲＭＡ１〜ＲＭＡ４と、これら各リダンダンシメモリ
セルアレイＲＭＡ１〜ＲＭＡ４とそれぞれ対応して設け
られ対応するメモリセルアレイに不良のメモリセルが存
在するときこの不良のメモリセルのアドレスを記憶して
おきアドレス信号ＡＤがこの記憶しているアドレスを指
定したときアクティブレベルとなるリダンダンシアドレ
ス選択信号ＲＡＳＳを出力する複数のリダンダンシアド
レス判定回路１と、これら各リダンダンシアドレス判定
回路１からのリダンダンシアドレス選択信号ＲＡＳＳが
アクティブレベルのとき対応するリダンダンシメモリセ
ルアレイ（ＲＡＭ１〜ＲＡＭ４）を選択する複数のリダ
ンダンシアドレス選択回路ＲＡＳ１〜ＲＡＳ４とを有す
る構成となっている。メモリセルアレイＭＡ１〜ＭＡ４
中に不良のメモリセルが存在する場合は、通常、行単位
または列単位でリダンダンシメモリセルアレイ（ＲＭＡ
１〜ＲＭＡ４）との置換が行なわれる。
ように、それぞれ行方向，列方向にマトリクス状に配列
された複数のメモリセルを備えアドレス信号ＡＤにより
選択されたメモリセルにデータを書込み記憶しこのメモ
リセルに記憶されているデータを読出す複数のメモリセ
ルアレイＭＡ１〜ＭＡ４と、これら各メモリセルアレイ
ＭＡ１〜ＭＡ４とそれぞれ対応して設けられ対応するメ
モリセルアレイに不良のメモリセルが存在するとき選択
されてこの不良のメモリセルに代ってデータの書込み記
憶及び読出しを行う複数のリダンダンシメモリセルアレ
イＲＭＡ１〜ＲＭＡ４と、これら各リダンダンシメモリ
セルアレイＲＭＡ１〜ＲＭＡ４とそれぞれ対応して設け
られ対応するメモリセルアレイに不良のメモリセルが存
在するときこの不良のメモリセルのアドレスを記憶して
おきアドレス信号ＡＤがこの記憶しているアドレスを指
定したときアクティブレベルとなるリダンダンシアドレ
ス選択信号ＲＡＳＳを出力する複数のリダンダンシアド
レス判定回路１と、これら各リダンダンシアドレス判定
回路１からのリダンダンシアドレス選択信号ＲＡＳＳが
アクティブレベルのとき対応するリダンダンシメモリセ
ルアレイ（ＲＡＭ１〜ＲＡＭ４）を選択する複数のリダ
ンダンシアドレス選択回路ＲＡＳ１〜ＲＡＳ４とを有す
る構成となっている。メモリセルアレイＭＡ１〜ＭＡ４
中に不良のメモリセルが存在する場合は、通常、行単位
または列単位でリダンダンシメモリセルアレイ（ＲＭＡ
１〜ＲＭＡ４）との置換が行なわれる。
【０００３】半導体メモリ装置の電力の多くはメモリセ
ルアレイＭＡ１〜ＭＡ４が動作することにより消費され
るので、通常このようにメモリセルアレイを分割し、ア
ドレス信号ＡＤが指定しているアドレスを含まないメモ
リセルアレイは動作をさせない様に部分動作を行ってい
る。そしてこれらメモリセルアレイＭＡ１〜ＭＡ４に対
してそれぞれ対応してリダンダンシメモリセルアレイＲ
ＭＡ１〜ＲＭＡ４及びリダンダンシアドレス回路１が設
けられている。
ルアレイＭＡ１〜ＭＡ４が動作することにより消費され
るので、通常このようにメモリセルアレイを分割し、ア
ドレス信号ＡＤが指定しているアドレスを含まないメモ
リセルアレイは動作をさせない様に部分動作を行ってい
る。そしてこれらメモリセルアレイＭＡ１〜ＭＡ４に対
してそれぞれ対応してリダンダンシメモリセルアレイＲ
ＭＡ１〜ＲＭＡ４及びリダンダンシアドレス回路１が設
けられている。
【０００４】
【発明が解決しようとする課題】半導体メモリ装置の記
憶容量、すなわちメモリセルの数が増加するに従って半
導体メモリ装置当りの不良メモリセルの数は増加する傾
向にある。そこで、リダンダンシ機能を強化するため、
リダンダンシアドレス判定回路やリダンダンシアドレス
選択回路を増やす必要があるが、上述した従来の半導体
メモリ装置では、リダンダンシアドレス選択回路ＲＡＳ
１〜ＲＡＳ４と各リダンダンシアドレス判定回路１とが
対応してリダンダンシ制御信号線３ａの数が増大し、リ
ダンダンシ機能を実現するための回路の配置や配線の引
き回し等に空間的制約が生じるため、記憶容量の増加に
見合ったリダンダンシの強化ができないという問題点が
あった。
憶容量、すなわちメモリセルの数が増加するに従って半
導体メモリ装置当りの不良メモリセルの数は増加する傾
向にある。そこで、リダンダンシ機能を強化するため、
リダンダンシアドレス判定回路やリダンダンシアドレス
選択回路を増やす必要があるが、上述した従来の半導体
メモリ装置では、リダンダンシアドレス選択回路ＲＡＳ
１〜ＲＡＳ４と各リダンダンシアドレス判定回路１とが
対応してリダンダンシ制御信号線３ａの数が増大し、リ
ダンダンシ機能を実現するための回路の配置や配線の引
き回し等に空間的制約が生じるため、記憶容量の増加に
見合ったリダンダンシの強化ができないという問題点が
あった。
【０００５】本発明の目的は、リダンダンシ制御信号線
の引き回し等の制約を軽減し、記憶容量に見合ったリダ
ンダンシ機能の強化を行うことができる半導体メモリ装
置を提供することにある。
の引き回し等の制約を軽減し、記憶容量に見合ったリダ
ンダンシ機能の強化を行うことができる半導体メモリ装
置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体メモリ装
置は、それぞれ行方向，列方向にマトリクス状に配列さ
れた複数のメモリセルを備えアドレス信号により選択さ
れた前記メモリセルにデータを書込み記憶しこのメモリ
セルに記憶されているデータを読出す複数のメモリセル
アレイと、これら各メモリセルアレイとそれぞれ対応し
て設けられ対応するメモリセルアレイに不良のメモリセ
ルが存在するとき選択されてこの不良のメモリセルに代
ってデータの書込み記憶及び読出しを行う複数のリダン
ダンシメモリセルアレイと、これら各リダンダンシメモ
リセルアレイとそれぞれ対応して設けられ対応するメモ
リセルアレイに不良のメモリセルが存在するときこの不
良のメモリセルのアドレスを記憶しておき前記アドレス
信号がこの記憶しているアドレスを指定したときアクテ
ィブレベルとなるリダンダンシアドレス選択信号を出力
する複数のリダンダンシアドレス判定回路と、これら各
リダンダンシアドレス判定回路からのリダンダンシアド
レス選択信号を１つに統合して所定のコードに変換する
符号化回路と、この符号化回路からのコードを元のリダ
ンダンシアドレス選択信号に復号化する復号化回路と、
この復号化回路からのリダンダンシアドレス選択信号が
アクティブレベルのとき対応する前記リダンダンシメモ
リセルアレイを選択する複数のリダンダンシアドレス選
択回路とを有している。
置は、それぞれ行方向，列方向にマトリクス状に配列さ
れた複数のメモリセルを備えアドレス信号により選択さ
れた前記メモリセルにデータを書込み記憶しこのメモリ
セルに記憶されているデータを読出す複数のメモリセル
アレイと、これら各メモリセルアレイとそれぞれ対応し
て設けられ対応するメモリセルアレイに不良のメモリセ
ルが存在するとき選択されてこの不良のメモリセルに代
ってデータの書込み記憶及び読出しを行う複数のリダン
ダンシメモリセルアレイと、これら各リダンダンシメモ
リセルアレイとそれぞれ対応して設けられ対応するメモ
リセルアレイに不良のメモリセルが存在するときこの不
良のメモリセルのアドレスを記憶しておき前記アドレス
信号がこの記憶しているアドレスを指定したときアクテ
ィブレベルとなるリダンダンシアドレス選択信号を出力
する複数のリダンダンシアドレス判定回路と、これら各
リダンダンシアドレス判定回路からのリダンダンシアド
レス選択信号を１つに統合して所定のコードに変換する
符号化回路と、この符号化回路からのコードを元のリダ
ンダンシアドレス選択信号に復号化する復号化回路と、
この復号化回路からのリダンダンシアドレス選択信号が
アクティブレベルのとき対応する前記リダンダンシメモ
リセルアレイを選択する複数のリダンダンシアドレス選
択回路とを有している。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００８】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【０００９】この実施例が図６に示された従来の半導体
メモリ装置と相違する点は、各リダンダンシアドレス判
定回路１とリダンダンシアドレス選択回路ＲＡＳ１〜Ｒ
ＡＳ４との間に、各リダンダンシアドレス判定回路１か
らのリダンダンシアドレス選択信号ＲＡＳＳを１つに統
合して所定のコードＲＡＣに変換する符号化回路２と、
この符号化回路２からのコードＲＡＣを元のリダンダン
シアドレス選択信号ＲＡＳＳに復号化する復号化回路Ｄ
Ｃ１〜ＤＣ４とを挿入した点にある。
メモリ装置と相違する点は、各リダンダンシアドレス判
定回路１とリダンダンシアドレス選択回路ＲＡＳ１〜Ｒ
ＡＳ４との間に、各リダンダンシアドレス判定回路１か
らのリダンダンシアドレス選択信号ＲＡＳＳを１つに統
合して所定のコードＲＡＣに変換する符号化回路２と、
この符号化回路２からのコードＲＡＣを元のリダンダン
シアドレス選択信号ＲＡＳＳに復号化する復号化回路Ｄ
Ｃ１〜ＤＣ４とを挿入した点にある。
【００１０】メモリセルアレイＭＡ１〜ＭＡ４は、低消
費電力化のため、１つのアドレス信号ＡＤに対してこの
うちの１つのメモリセルアレイ１が動作するようになっ
ている。従って、メモリセルアレイＭＡ１〜ＭＡ４中に
不良のメモリセルが存在する場合、複数のリダンダンシ
アドレス選択信号ＲＡＳＳのうちの１つのみがアクティ
ブレベルとなる。すなわち、この実施例では、８つのリ
ダンダンシアドレス選択信号ＲＡＳＳのうちのどれがア
クティブレベルであるかを判定してその位置をコード化
すればよいので、それを２進数でコード化するとすれば
３ビットで可能となる。これに全てのリダンダンシアド
レス選択信号ＲＡＳＳがアクティブレベルでない場合を
加え、コードＲＡＣは４ビットとなる。このような符号
化回路２及び復号化回路ＤＣ１〜ＤＣ４の具体例を図２
及び図３に示す。
費電力化のため、１つのアドレス信号ＡＤに対してこの
うちの１つのメモリセルアレイ１が動作するようになっ
ている。従って、メモリセルアレイＭＡ１〜ＭＡ４中に
不良のメモリセルが存在する場合、複数のリダンダンシ
アドレス選択信号ＲＡＳＳのうちの１つのみがアクティ
ブレベルとなる。すなわち、この実施例では、８つのリ
ダンダンシアドレス選択信号ＲＡＳＳのうちのどれがア
クティブレベルであるかを判定してその位置をコード化
すればよいので、それを２進数でコード化するとすれば
３ビットで可能となる。これに全てのリダンダンシアド
レス選択信号ＲＡＳＳがアクティブレベルでない場合を
加え、コードＲＡＣは４ビットとなる。このような符号
化回路２及び復号化回路ＤＣ１〜ＤＣ４の具体例を図２
及び図３に示す。
【００１１】すなわち、従来例では８本のリダンダンシ
制御信号線３ａを必要としていたが、この実施例ではこ
れを４本に低減することができる。
制御信号線３ａを必要としていたが、この実施例ではこ
れを４本に低減することができる。
【００１２】図４は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００１３】この実施例は、リダンダンシアドレス判定
回路１の設置数をリダンダンシメモリセルアレイＲＭＡ
１〜ＲＭＡ４の設置数（８）より少なくし（４）、符号
化回路２ａを、リダンダンシメモリセルアレイＲＭＡ１
〜ＲＭＡ４のうちの所定のものを選択可能とするプログ
ラム素子を備えたプログラム回路を含み、このプログラ
ム回路の出力信号とリダンダンシアドレス判定回路１か
らのリダンダンシアドレス選択信号ＲＡＳＳとを１つに
統合して所定のコードＲＡＣａに変換する回路としたも
のである。
回路１の設置数をリダンダンシメモリセルアレイＲＭＡ
１〜ＲＭＡ４の設置数（８）より少なくし（４）、符号
化回路２ａを、リダンダンシメモリセルアレイＲＭＡ１
〜ＲＭＡ４のうちの所定のものを選択可能とするプログ
ラム素子を備えたプログラム回路を含み、このプログラ
ム回路の出力信号とリダンダンシアドレス判定回路１か
らのリダンダンシアドレス選択信号ＲＡＳＳとを１つに
統合して所定のコードＲＡＣａに変換する回路としたも
のである。
【００１４】符号化回路２ａの具体的な回路例を図５に
示す。この符号化回路２ａは、ヒューズＦ１〜Ｆ４の切
断，非切断によりどのリダンダンシメモリセルアレイを
選択可能とするかを決定するプログラム回路のヒューズ
回路２１と、このヒューズ回路２１の出力信号とリダン
ダンシアドレス選択信号ＲＡＳＳとを１つに統合してコ
ードＲＡＣａを発生する論理ゲートＧ７〜Ｇ１０とを備
えた構成となっている。
示す。この符号化回路２ａは、ヒューズＦ１〜Ｆ４の切
断，非切断によりどのリダンダンシメモリセルアレイを
選択可能とするかを決定するプログラム回路のヒューズ
回路２１と、このヒューズ回路２１の出力信号とリダン
ダンシアドレス選択信号ＲＡＳＳとを１つに統合してコ
ードＲＡＣａを発生する論理ゲートＧ７〜Ｇ１０とを備
えた構成となっている。
【００１５】この実施例においては、ヒューズ回路２１
のヒューズＦ１〜Ｆ４により、符号化回路２ａから出力
する符号を半導体メモリ装置の回路製造後に設定できる
ようにしているため、不良のメモリセルのアドレスに応
じて任意のリダンダンシメモリセルアレイと対応づける
ことができる。
のヒューズＦ１〜Ｆ４により、符号化回路２ａから出力
する符号を半導体メモリ装置の回路製造後に設定できる
ようにしているため、不良のメモリセルのアドレスに応
じて任意のリダンダンシメモリセルアレイと対応づける
ことができる。
【００１６】また、すべてのリダンダンシメモリアレイ
を使いきることは希であることから、リダンダンシアド
レス判定回路１の数をリダンダンシメモリアレイの数よ
り少なくしているが、このことによる救済率の悪化は少
ない。
を使いきることは希であることから、リダンダンシアド
レス判定回路１の数をリダンダンシメモリアレイの数よ
り少なくしているが、このことによる救済率の悪化は少
ない。
【００１７】この実施例ではリダンダンシアドレス判定
回路１の削減により、半導体メモリ装置を小型化できる
利点がある。
回路１の削減により、半導体メモリ装置を小型化できる
利点がある。
【００１８】
【発明の効果】以上説明したように本発明は、リダンダ
ンシアドレス判定回路とリダンダンシアドレス選択回路
との間に、リダンダンシアドレス判定回路の判定結果を
符号化する符号化回路と、この符号化回路出力符号を復
号化する復号化回路とを挿入する構成とすることによ
り、リダンダンシ制御信号線の配線数を少なくすること
ができるので、リダンダンシ制御信号線の引き回し等の
制約が軽減され、記憶容易に見合ったリダンダンシ機能
の強化をはかることができる効果がある。
ンシアドレス判定回路とリダンダンシアドレス選択回路
との間に、リダンダンシアドレス判定回路の判定結果を
符号化する符号化回路と、この符号化回路出力符号を復
号化する復号化回路とを挿入する構成とすることによ
り、リダンダンシ制御信号線の配線数を少なくすること
ができるので、リダンダンシ制御信号線の引き回し等の
制約が軽減され、記憶容易に見合ったリダンダンシ機能
の強化をはかることができる効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例の符号化回路の具体例を
示す回路図である。
示す回路図である。
【図３】図１に示された実施例の復号化回路の具体例を
示す回路図である。
示す回路図である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】図４に示された実施例の符号化回路の具体例を
示す回路図である。
示す回路図である。
【図６】従来の半導体メモリ装置の一例を示すブロック
図である。
図である。
１ リダンダンシアドレス判定回路 ２，２ａ 符号化回路 ２１ ヒューズ回路 ＤＣ１〜ＤＣ４ 復号化回路 Ｇ１〜Ｇ１０ 論理ゲート ＭＡ１〜ＭＡ４ メモリセルアレイ Ｑ１〜Ｑ４ トランジスタ ＲＡＳ１〜ＲＡＳ４ リダンダンシアドレス選択回路 ＲＭＡ１〜ＲＭＡ４ リダンダンシメモリセルアレイ
Claims (3)
- 【請求項１】 それぞれ行方向，列方向にマトリクス状
に配列された複数のメモリセルを備えアドレス信号によ
り選択された前記メモリセルにデータを書込み記憶しこ
のメモリセルに記憶されているデータを読出す複数のメ
モリセルアレイと、これら各メモリセルアレイとそれぞ
れ対応して設けられ対応するメモリセルアレイに不良の
メモリセルが存在するとき選択されてこの不良のメモリ
セルに代ってデータの書込み記憶及び読出しを行う複数
のリダンダンシメモリセルアレイと、これら各リダンダ
ンシメモリセルアレイとそれぞれ対応して設けられ対応
するメモリセルアレイに不良のメモリセルが存在すると
きこの不良のメモリセルのアドレスを記憶しておき前記
アドレス信号がこの記憶しているアドレスを指定したと
きアクティブレベルとなるリダンダンシアドレス選択信
号を出力する複数のリダンダンシアドレス判定回路と、
これら各リダンダンシアドレス判定回路からのリダンダ
ンシアドレス選択信号を１つに統合して所定のコードに
変換する符号化回路と、この符号化回路からのコードを
元のリダンダンシアドレス選択信号に復号化する復号化
回路と、この復号化回路からのリダンダンシアドレス選
択信号がアクティブレベルのとき対応する前記リダンダ
ンシメモリセルアレイを選択する複数のリダンダンシア
ドレス選択回路とを有することを特徴とする半導体メモ
リ装置。 - 【請求項２】 リダンダンシアドレス判定回路の設置数
をリダンダンシメモリセルアレイの設置数より少なく
し、符号化回路を、前記リダンダンシメモリセルアレイ
のうちの所定のものを選択可能とするプログラム素子を
備えたプログラム回路を含み、このプログラム回路の出
力信号と前記リダンダンシアドレス判定回路からのリダ
ンダンシアドレス選択信号とを１つに統合して所定のコ
ードに変換する回路とした請求項１記載の半導体メモリ
装置。 - 【請求項３】 プログラム回路のプログラム素子による
選択可能なリダンダンシメモリセルアレイの決定をリダ
ンダンシ置換処理時に行うようにした請求項２記載の半
導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136435A JP2924451B2 (ja) | 1992-05-28 | 1992-05-28 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136435A JP2924451B2 (ja) | 1992-05-28 | 1992-05-28 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0696597A true JPH0696597A (ja) | 1994-04-08 |
| JP2924451B2 JP2924451B2 (ja) | 1999-07-26 |
Family
ID=15175071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4136435A Expired - Fee Related JP2924451B2 (ja) | 1992-05-28 | 1992-05-28 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924451B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100347354B1 (ko) * | 1996-04-11 | 2002-10-25 | 오끼 덴끼 고오교 가부시끼가이샤 | 단자맵핑장치및메모리모듈 |
| WO2004075203A1 (ja) * | 2003-02-18 | 2004-09-02 | Fujitsu Limited | シフト冗長回路、シフト冗長回路の制御方法及び半導体記憶装置 |
-
1992
- 1992-05-28 JP JP4136435A patent/JP2924451B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100347354B1 (ko) * | 1996-04-11 | 2002-10-25 | 오끼 덴끼 고오교 가부시끼가이샤 | 단자맵핑장치및메모리모듈 |
| WO2004075203A1 (ja) * | 2003-02-18 | 2004-09-02 | Fujitsu Limited | シフト冗長回路、シフト冗長回路の制御方法及び半導体記憶装置 |
| US6999360B2 (en) | 2003-02-18 | 2006-02-14 | Fujitsu Limited | Shift redundancy circuit, method for controlling shift redundancy circuit, and semiconductor memory device |
| US7301833B2 (en) | 2003-02-18 | 2007-11-27 | Fujitsu Limited | Shift redundancy circuit, method for controlling shift redundancy circuit, and semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2924451B2 (ja) | 1999-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990406 |
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