JPH0612608B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0612608B2 JPH0612608B2 JP62032503A JP3250387A JPH0612608B2 JP H0612608 B2 JPH0612608 B2 JP H0612608B2 JP 62032503 A JP62032503 A JP 62032503A JP 3250387 A JP3250387 A JP 3250387A JP H0612608 B2 JPH0612608 B2 JP H0612608B2
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- JP
- Japan
- Prior art keywords
- address
- memory cell
- cell array
- memory
- column
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Memory System (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 [発明の目的] (産業上の利用分野) この発明は、アドレス線に与えたアドレスおよびこのア
ドレスに1を加えたアドレスに対応するメモリセルへの
アクセスが可能な半導体記憶装置に関する。
ドレスに1を加えたアドレスに対応するメモリセルへの
アクセスが可能な半導体記憶装置に関する。
(従来の技術) 従来、半導体記憶装置は例えば第4図に示すように構成
されている。第4図において、11はアドレス入力線、
12はアドレスラッチ回路、13はアドレス線(Am2〜A
m-1)、14は行デコーダ、15はメモリセルアレイ、
16はアドレス線(A0〜Am2-1)、17は行デコーダ、
18は入出力バッファで、上記メモリセルアレイ15は
2m1行、2m2行(m1+m2=m)のアレイをなしている。そ
してアドレス入力線11からアドレスラッチ回路12を
介してアドレス線13に供給される行アドレス信号Am2
〜Am1-1により上記メモリセルアレイ15のうちの1行
が選ばれ、アドレス線16に供給される列アドレス信号
A0〜Am2-1によって上記選択された1行中の1ビットが
指定される。従って、アクセスされるメモリセルは、ア
ドレス線13,16に与えられたアドレス信号Am2〜A
m1-1およびA0〜Am2-1によって一意的に決まる。
されている。第4図において、11はアドレス入力線、
12はアドレスラッチ回路、13はアドレス線(Am2〜A
m-1)、14は行デコーダ、15はメモリセルアレイ、
16はアドレス線(A0〜Am2-1)、17は行デコーダ、
18は入出力バッファで、上記メモリセルアレイ15は
2m1行、2m2行(m1+m2=m)のアレイをなしている。そ
してアドレス入力線11からアドレスラッチ回路12を
介してアドレス線13に供給される行アドレス信号Am2
〜Am1-1により上記メモリセルアレイ15のうちの1行
が選ばれ、アドレス線16に供給される列アドレス信号
A0〜Am2-1によって上記選択された1行中の1ビットが
指定される。従って、アクセスされるメモリセルは、ア
ドレス線13,16に与えられたアドレス信号Am2〜A
m1-1およびA0〜Am2-1によって一意的に決まる。
第5図は、上記第4図の回路における列デコーダ17の
構成例を示している。この回路は、列アドレス信号A0,A
1,…,Am2-1およびこれらアドレス信号をインバータ1
9,19,…,19で反転した信号が選択的に供給され
るアンドゲート20,20,…,20から成り、上記ア
ンドゲート20,20,…,20から列セレクト信号C
S0,CS1,…,CS(2m2-1)を得るようになってい
る。なお、21,21,…,21は列アドレス線、22,
22,…,22は列セレクト線である。上記列アドレス線
21,21,…,21に供給されるアドレス信号A0,
A1,…,Am2-1は、次のようにデコードされて上記列セ
レクト線22,22,…,22から列セレクト信号CS0,
CS1,…,CS(2m2-1)として出力される。
構成例を示している。この回路は、列アドレス信号A0,A
1,…,Am2-1およびこれらアドレス信号をインバータ1
9,19,…,19で反転した信号が選択的に供給され
るアンドゲート20,20,…,20から成り、上記ア
ンドゲート20,20,…,20から列セレクト信号C
S0,CS1,…,CS(2m2-1)を得るようになってい
る。なお、21,21,…,21は列アドレス線、22,
22,…,22は列セレクト線である。上記列アドレス線
21,21,…,21に供給されるアドレス信号A0,
A1,…,Am2-1は、次のようにデコードされて上記列セ
レクト線22,22,…,22から列セレクト信号CS0,
CS1,…,CS(2m2-1)として出力される。
また、前記行デコーダ14も基本的には上記列デコーダ
17と同様な構成となっている。
17と同様な構成となっている。
ところで、上述したようなメモリを用いたコンピュータ
システムにおいて、メモリのnビットを単位としてアド
レスが割り付けられたメモリシステムを持ち、CPUの処
理単位(これをワードと呼ぶことにする)が2l×nビッ
トである場合がある。この場合、第6図に示すようにn
ビット分のメモリから成るメモリバンク23,23,
…,23を形成して2l個のバンクでメモリシステムを構
成し、各バンク23,23,…,23のアドレスA0〜A
m-1にアドレス線24を介してアドレス信号SAl〜SA
l+m-1を与える。そして、データ線25,25,…,2
5を介して出力データD0〜Dn-1,Dn〜D2n-1,…,D(2l-
1)・n〜D2 l・n-1を得る。
システムにおいて、メモリのnビットを単位としてアド
レスが割り付けられたメモリシステムを持ち、CPUの処
理単位(これをワードと呼ぶことにする)が2l×nビッ
トである場合がある。この場合、第6図に示すようにn
ビット分のメモリから成るメモリバンク23,23,
…,23を形成して2l個のバンクでメモリシステムを構
成し、各バンク23,23,…,23のアドレスA0〜A
m-1にアドレス線24を介してアドレス信号SAl〜SA
l+m-1を与える。そして、データ線25,25,…,2
5を介して出力データD0〜Dn-1,Dn〜D2n-1,…,D(2l-
1)・n〜D2 l・n-1を得る。
しかし、上記のような構成では、メモリシステムへの1
回のアクセスで2lの倍数のアドレスから始まる1ワード
のアクセスはできるが、任意のアドレスから1ワードの
アクセスを行なうことはできない。このようなアクセス
を行なうためには、第7図に示すように構成する必要が
ある。第7図において、前記第6図と同一構成部分には
同じ符号を付しており、26はアドレスインクリメン
タ、27は上記コンピュータシステムのアドレス線24
に供給されたアドレス信号に上記アドレスインクリメン
タ26で+1した信号が供給されるアドレス線、28は
コンピュータシステムのアドレス線、29はデコーダ、
30,30,…30はメモリバンク23,23,…23
(0,1,…,2l-1)のアドレス+1信号線、31,3
1,…31はメモリバンク23,23,…23のアドレ
スセレクタである。
回のアクセスで2lの倍数のアドレスから始まる1ワード
のアクセスはできるが、任意のアドレスから1ワードの
アクセスを行なうことはできない。このようなアクセス
を行なうためには、第7図に示すように構成する必要が
ある。第7図において、前記第6図と同一構成部分には
同じ符号を付しており、26はアドレスインクリメン
タ、27は上記コンピュータシステムのアドレス線24
に供給されたアドレス信号に上記アドレスインクリメン
タ26で+1した信号が供給されるアドレス線、28は
コンピュータシステムのアドレス線、29はデコーダ、
30,30,…30はメモリバンク23,23,…23
(0,1,…,2l-1)のアドレス+1信号線、31,3
1,…31はメモリバンク23,23,…23のアドレ
スセレクタである。
上記のような構成において、各アドレスセレクタ31,
31,…31には、アドレス線24を介してアドレス信
号SAl〜SAl+m-1が供給されるとともに、このアドレス信
号SAl〜SAl+m-1にアドレスインクリメンタ26で+1し
た信号が供給される。そして、上記アドレス線28を介
して上記デコーダ29に供給されるアドレス信号SA0〜S
Al-1のデコード出力(選択信号)により上記アドレスセ
レクタ31,31,…31の選択動作が制御され、選択
されたアドレス信号がメモリバンクに供給される。
31,…31には、アドレス線24を介してアドレス信
号SAl〜SAl+m-1が供給されるとともに、このアドレス信
号SAl〜SAl+m-1にアドレスインクリメンタ26で+1し
た信号が供給される。そして、上記アドレス線28を介
して上記デコーダ29に供給されるアドレス信号SA0〜S
Al-1のデコード出力(選択信号)により上記アドレスセ
レクタ31,31,…31の選択動作が制御され、選択
されたアドレス信号がメモリバンクに供給される。
このような構成によれば、前記第6図の構成では不可能
であった任意のアドレスからの1ワードのアクセスが可
能である。しかし、アドレスインクリメンタ26を用い
ているため、メモリシステムのアクセスに要する時間が
長くなる欠点がある。
であった任意のアドレスからの1ワードのアクセスが可
能である。しかし、アドレスインクリメンタ26を用い
ているため、メモリシステムのアクセスに要する時間が
長くなる欠点がある。
(発明が解決しようとする問題点) 上述したように、従来の半導体記憶装置では、与えたア
ドレスで一意的にメモリセルが選択される。このため、
1ワードが2l×nビットから成り、nビット毎にアドレ
スが割り付けられているようなシステムに使用する場合
には、任意のアドレスから1ワードをアクセスしたい時
には、メモリバンクに与えるアドレスに1を加える必要
があるためインクリメンタを必要とし、アクセスに要す
る時間が長くなる欠点がある。
ドレスで一意的にメモリセルが選択される。このため、
1ワードが2l×nビットから成り、nビット毎にアドレ
スが割り付けられているようなシステムに使用する場合
には、任意のアドレスから1ワードをアクセスしたい時
には、メモリバンクに与えるアドレスに1を加える必要
があるためインクリメンタを必要とし、アクセスに要す
る時間が長くなる欠点がある。
従って、この発明は上記の欠点を除去するためのもの
で、アクセス時間を長くすることなく任意のアドレスか
ら1ワードのアクセスを行なうことができる半導体記憶
装置を提供することを目的としている。
で、アクセス時間を長くすることなく任意のアドレスか
ら1ワードのアクセスを行なうことができる半導体記憶
装置を提供することを目的としている。
[発明の構成] (問題点を解決するための手段とその作用) すなわち、この発明においては、上記の目的を達成する
ために、2l個のメモリバンクを備え、各メモリバンク
にはnビットの単位としてアドレスが割り付けられ、処
理単位が2l×nビットで、任意のアドレスから上記処
理単位でアクセスを行なうシステムにおいて、上記各メ
モリバンクは、メモリセルが行列方向に配置されたメモ
リセルアレイと、列アドレスをデコードするデコード手
段、このデコード手段の隣接する2つの列に対応するデ
コード出力を受け、アドレスに+1をするか否かを選択
する制御信号に基づいて2つの列のいずれか一方の列を
選択するとともに、上記デコード手段のデコード出力が
最大の列アドレスの時に上記メモリセルアレイの両端の
列を指定する論理手段、及び上記論理手段が上記メモリ
セルアレイの両端の列を指定し、上記制御信号がアドレ
スに1を加える指示状態の時にアドレスキャリー信号を
出力するキャリー信号出力手段を有する列デコーダと、
行アドレスの入力により上記メモリセルアレイの2つの
行の同時に指定し、上記キャリー信号出力手段から出力
されるアドレスキャリー信号に基づいていずれか一方の
行を選択して上記メモリセルアレイに供給する行デコー
ダとを具備することを特徴とする。
ために、2l個のメモリバンクを備え、各メモリバンク
にはnビットの単位としてアドレスが割り付けられ、処
理単位が2l×nビットで、任意のアドレスから上記処
理単位でアクセスを行なうシステムにおいて、上記各メ
モリバンクは、メモリセルが行列方向に配置されたメモ
リセルアレイと、列アドレスをデコードするデコード手
段、このデコード手段の隣接する2つの列に対応するデ
コード出力を受け、アドレスに+1をするか否かを選択
する制御信号に基づいて2つの列のいずれか一方の列を
選択するとともに、上記デコード手段のデコード出力が
最大の列アドレスの時に上記メモリセルアレイの両端の
列を指定する論理手段、及び上記論理手段が上記メモリ
セルアレイの両端の列を指定し、上記制御信号がアドレ
スに1を加える指示状態の時にアドレスキャリー信号を
出力するキャリー信号出力手段を有する列デコーダと、
行アドレスの入力により上記メモリセルアレイの2つの
行の同時に指定し、上記キャリー信号出力手段から出力
されるアドレスキャリー信号に基づいていずれか一方の
行を選択して上記メモリセルアレイに供給する行デコー
ダとを具備することを特徴とする。
このような構成では、アドレスインクリメンタを使用し
ないので、アクセス時間を長くすることなく任意のアド
レスから1ワードのアクセスができる。
ないので、アクセス時間を長くすることなく任意のアド
レスから1ワードのアクセスができる。
(実施例) 以下、この発明の一実施例について図面を参照して説明
する。第1図において、前記第4図と同一構成部には同
じ符号を付しており、アドレス入力線11に供給された
アドレス信号A0〜Am-1は、アドレスラッチ回路12に供
給されてラッチされる。このアドレスラッチ回路12に
ラッチされたアドレス信号Am2〜Am-1は行アドレスとし
て行デコーダ32に供給され、アドレス信号A0〜Am2-1
は行アドレスとして列デコーダ33に供給される。この
列デコーダ33は、上記列アドレス信号A0〜Am2-1とア
ドレスに+1を行なうか否かを選択するための制御信号
Sとをデコードしてメモリセルアレイ15の1つの列を
選択するとともに、アドレスキャリー信号ACaを生成し
てこの信号ACaをアドレスキャリー線35を介して上記
行デコーダ32に供給する。行デコーダ32では、上記
行アドレス信号Am2〜Am-1と上記アドレスキャリー信号A
Caとをデコードしてメモリセルアレイ15の1つの行を
選択する。上記メモリセルアレイ15は、2m1行×2m2列
(m1+m2=m)のアレイ状をなしており、このメモリセ
ルアレイ15の選択したメモリセルからのデータの読み
出し、および書き込みは、入出力バッファ18を介して
行なわれるようになっている。
する。第1図において、前記第4図と同一構成部には同
じ符号を付しており、アドレス入力線11に供給された
アドレス信号A0〜Am-1は、アドレスラッチ回路12に供
給されてラッチされる。このアドレスラッチ回路12に
ラッチされたアドレス信号Am2〜Am-1は行アドレスとし
て行デコーダ32に供給され、アドレス信号A0〜Am2-1
は行アドレスとして列デコーダ33に供給される。この
列デコーダ33は、上記列アドレス信号A0〜Am2-1とア
ドレスに+1を行なうか否かを選択するための制御信号
Sとをデコードしてメモリセルアレイ15の1つの列を
選択するとともに、アドレスキャリー信号ACaを生成し
てこの信号ACaをアドレスキャリー線35を介して上記
行デコーダ32に供給する。行デコーダ32では、上記
行アドレス信号Am2〜Am-1と上記アドレスキャリー信号A
Caとをデコードしてメモリセルアレイ15の1つの行を
選択する。上記メモリセルアレイ15は、2m1行×2m2列
(m1+m2=m)のアレイ状をなしており、このメモリセ
ルアレイ15の選択したメモリセルからのデータの読み
出し、および書き込みは、入出力バッファ18を介して
行なわれるようになっている。
上記のような構成において、列デコーダ33は、従来の
ように列アドレス信号に基づいて1つの列を指定するの
ではなく、隣りあった2つの列を指定し、アドレスの+
1信号(制御信号)Sによりその中の1つの列を選択す
る。そして、列アドレスが最大の時には両端の列が指定
され、この時に制御信号Sが“1”であればアドレスキ
ャリー信号ACaを“1”にする。行デコーダ32も同様
に、行アドレス信号Am2〜Am-1に基づいて隣りあった2
つの行を指定し、上記アドレスキャリー信号により1つ
の行を選択する。
ように列アドレス信号に基づいて1つの列を指定するの
ではなく、隣りあった2つの列を指定し、アドレスの+
1信号(制御信号)Sによりその中の1つの列を選択す
る。そして、列アドレスが最大の時には両端の列が指定
され、この時に制御信号Sが“1”であればアドレスキ
ャリー信号ACaを“1”にする。行デコーダ32も同様
に、行アドレス信号Am2〜Am-1に基づいて隣りあった2
つの行を指定し、上記アドレスキャリー信号により1つ
の行を選択する。
このような構成によれば、制御信号Sが“0”の時には
アドレス入力線11に与えたアドレス信号に対応するメ
モリセルアレイ15のアドレスにアクセスができ、制御
信号Sが“1”の時にはアドレス入力線11に与えたア
ドレスに1を加えたアドレスのメモリセルにアクセスで
きる。
アドレス入力線11に与えたアドレス信号に対応するメ
モリセルアレイ15のアドレスにアクセスができ、制御
信号Sが“1”の時にはアドレス入力線11に与えたア
ドレスに1を加えたアドレスのメモリセルにアクセスで
きる。
第2図は、前記第1図における列デコーダ33の構成例
を示している。第2図において、前記第5図に対応する
部分には同じ符号を付してその詳細な説明は省略する。
アドレスの+1信号(制御信号)Sは、信号線34を介
してアンドゲート36,36,…36および37の一方
の入力端に供給される。また、上記制御信号Sは、イン
バータ38を介してアンドゲート39,39,…39の
一方の入力端に供給される。上記アンドゲート37の他
方の入力端には、最大の列アドレスを指定するアンドゲ
ート20の出力が供給され、その出力端からアドレスキ
ャリー信号ACaを得る。また、上記アンドゲート36,
36,…36の他方の入力端にはそれぞれ、列アドレス
を指定するアンドゲート20,20,…20の出力が+
1アドレス上位となるように供給される(最大の列アド
レスには最小の列アドレスを指定するアンドゲート20
の出力が供給される)。一方、上記アンドゲート39,
39,…39の他方の入力端には、上記アンドゲート2
0,20,…20の出力がそれぞれ供給される。そし
て、上記各アンドゲート39,36の出力はそれぞれ、
オアゲート40,40,…40の入力端に供給され、こ
れらオアゲート40,40,…40の出力端から列セレ
クト信号CS0,CS1,…,CS(2m2−1)を得る。
を示している。第2図において、前記第5図に対応する
部分には同じ符号を付してその詳細な説明は省略する。
アドレスの+1信号(制御信号)Sは、信号線34を介
してアンドゲート36,36,…36および37の一方
の入力端に供給される。また、上記制御信号Sは、イン
バータ38を介してアンドゲート39,39,…39の
一方の入力端に供給される。上記アンドゲート37の他
方の入力端には、最大の列アドレスを指定するアンドゲ
ート20の出力が供給され、その出力端からアドレスキ
ャリー信号ACaを得る。また、上記アンドゲート36,
36,…36の他方の入力端にはそれぞれ、列アドレス
を指定するアンドゲート20,20,…20の出力が+
1アドレス上位となるように供給される(最大の列アド
レスには最小の列アドレスを指定するアンドゲート20
の出力が供給される)。一方、上記アンドゲート39,
39,…39の他方の入力端には、上記アンドゲート2
0,20,…20の出力がそれぞれ供給される。そし
て、上記各アンドゲート39,36の出力はそれぞれ、
オアゲート40,40,…40の入力端に供給され、こ
れらオアゲート40,40,…40の出力端から列セレ
クト信号CS0,CS1,…,CS(2m2−1)を得る。
このような構成では、列セレクト信号CS0,CS1,
…,CS(2m2−1)は次式で表わされる。
…,CS(2m2−1)は次式で表わされる。
また、アドレスキャリー信号ACaは、次式で与えられ
る。
る。
ACa=A0・A1・…Am2-1・S なお、行デコーダ32も上記列デコーダ33と同様であ
り、アドレス信号Am2〜Am-1および上記アドレスキャリ
ー信号ACaに基づいて、行セレクト信号RS0〜RS(2m1−
1)は次のようにデコードされる。
り、アドレス信号Am2〜Am-1および上記アドレスキャリ
ー信号ACaに基づいて、行セレクト信号RS0〜RS(2m1−
1)は次のようにデコードされる。
こうすることによって、アドレス入力にある値を入力
し、制御信号Sを“1”にした場合とアドレス入力に1
を加えた値を入力し、制御信号Sを“0”にした場合と
で、どちらも同一のメモリセルが選択されることにな
る。
し、制御信号Sを“1”にした場合とアドレス入力に1
を加えた値を入力し、制御信号Sを“0”にした場合と
で、どちらも同一のメモリセルが選択されることにな
る。
第3図は、前記第1図に示した半導体記憶装置を用いた
メモリシステムの構成例を示しており、前記第7図の回
路と同じ機能を持っている。すなわち、CPUの処理単位
(ワード)が2l×nビットで、アドレスはnビット単位
で割り付けられており、任意のアドレスからの1ワード
を1回でアクセスできるようなシステムである。第3図
において、前記第7図と同一部分には同じ構成を示して
おり、41,41,…41はメモリバンクである。図示
する如くアドレスインクリメンタとアドレスセレクタと
が不要になっている。従って、アクセスに要する時間を
長くすることなく、1回のアクセスで任意のアドレスか
ら1ワードのアクセスを行なうことができる。
メモリシステムの構成例を示しており、前記第7図の回
路と同じ機能を持っている。すなわち、CPUの処理単位
(ワード)が2l×nビットで、アドレスはnビット単位
で割り付けられており、任意のアドレスからの1ワード
を1回でアクセスできるようなシステムである。第3図
において、前記第7図と同一部分には同じ構成を示して
おり、41,41,…41はメモリバンクである。図示
する如くアドレスインクリメンタとアドレスセレクタと
が不要になっている。従って、アクセスに要する時間を
長くすることなく、1回のアクセスで任意のアドレスか
ら1ワードのアクセスを行なうことができる。
[発明の効果] 以上説明したようにこの発明によれば、アクセス時間を
長くすることなく任意のアドレスから1ワードのアクセ
スを行なうことができる半導体記憶装置が得られる。
長くすることなく任意のアドレスから1ワードのアクセ
スを行なうことができる半導体記憶装置が得られる。
第1図はこの発明の一実施例に係わる半導体記憶装置を
示すブロック図、第2図は上記第1図の回路における列
デコーダの構成例を示す回路図、第3図は上記第1図の
半導体記憶装置を用いたメモリシステムの構成例を示す
ブロック図、第4図は従来の半導体記憶装置を示すブロ
ック図、第5図は上記第4図の回路における列デコーダ
の構成例を示す回路図、第6図および第7図はそれぞれ
上記第4図の半導体記憶装置を用いたメモリシステムの
構成例を示すブロック図である。 15……メモリセルアレイ、32……行デコーダ、33
……列デコーダ、S……制御信号、ACa……アドレスキ
ャリー信号。
示すブロック図、第2図は上記第1図の回路における列
デコーダの構成例を示す回路図、第3図は上記第1図の
半導体記憶装置を用いたメモリシステムの構成例を示す
ブロック図、第4図は従来の半導体記憶装置を示すブロ
ック図、第5図は上記第4図の回路における列デコーダ
の構成例を示す回路図、第6図および第7図はそれぞれ
上記第4図の半導体記憶装置を用いたメモリシステムの
構成例を示すブロック図である。 15……メモリセルアレイ、32……行デコーダ、33
……列デコーダ、S……制御信号、ACa……アドレスキ
ャリー信号。
Claims (1)
- 【請求項1】2l個のメモリバンクを備え、各メモリバ
ンクにはnビットを単位としてアドレスが割り付けら
れ、処理単位が2l×nビットで、任意のアドレスから
上記処理単位でアクセスを行なうシステムにおいて、上
記各メモリバンクは、 メモリセルが行列方向に配置されたメモリセルアレイ
と、 列アドレスをデコードするデコード手段、このデコード
手段の隣接する2つの列に対応するデコード出力を受
け、アドレスに+1をするか否かを選択する制御信号に
基づいて2つの列のいずれか一方の列を選択するととも
に、上記デコード手段のデコード出力が最大の列アドレ
スの時に上記メモリセルアレイの両端の列を指定する論
理手段、及び上記論理手段が上記メモリセルアレイの両
端の列を指定し、上記制御信号がアドレスに1を加える
指示状態の時にアドレスキャリー信号を出力するキャリ
ー信号出力手段を有する列デコーダと、 行アドレスの入力により上記メモリセルアレイの2つの
行を同時に指定し、上記キャリー信号出力手段から出力
されるアドレスキャリー信号に基づいていずれか一方の
行を選択して上記メモリセルアレイに供給する行デコー
ダと を具備することを特徴とする半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62032503A JPH0612608B2 (ja) | 1987-02-17 | 1987-02-17 | 半導体記憶装置 |
US07/146,700 US4852066A (en) | 1987-02-17 | 1988-01-21 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62032503A JPH0612608B2 (ja) | 1987-02-17 | 1987-02-17 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63201993A JPS63201993A (ja) | 1988-08-22 |
JPH0612608B2 true JPH0612608B2 (ja) | 1994-02-16 |
Family
ID=12360791
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62032503A Expired - Fee Related JPH0612608B2 (ja) | 1987-02-17 | 1987-02-17 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4852066A (ja) |
JP (1) | JPH0612608B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1988
- 1988-01-21 US US07/146,700 patent/US4852066A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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