JPH0612608B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0612608B2 JPH0612608B2 JP62032503A JP3250387A JPH0612608B2 JP H0612608 B2 JPH0612608 B2 JP H0612608B2 JP 62032503 A JP62032503 A JP 62032503A JP 3250387 A JP3250387 A JP 3250387A JP H0612608 B2 JPH0612608 B2 JP H0612608B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory cell
- cell array
- memory
- column
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Memory System (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、アドレス線に与えたアドレスおよびこのア
ドレスに１を加えたアドレスに対応するメモリセルへの
アクセスが可能な半導体記憶装置に関する。
ドレスに１を加えたアドレスに対応するメモリセルへの
アクセスが可能な半導体記憶装置に関する。
（従来の技術） 従来、半導体記憶装置は例えば第４図に示すように構成
されている。第４図において、１１はアドレス入力線、
１２はアドレスラッチ回路、１３はアドレス線（Am2〜A
m-1）、１４は行デコーダ、１５はメモリセルアレイ、
１６はアドレス線（A0〜Am2-1）、１７は行デコーダ、
１８は入出力バッファで、上記メモリセルアレイ１５は
2m1行、2m2行（m1＋m2＝ｍ）のアレイをなしている。そ
してアドレス入力線１１からアドレスラッチ回路１２を
介してアドレス線１３に供給される行アドレス信号Am2
〜Am1-1により上記メモリセルアレイ１５のうちの１行
が選ばれ、アドレス線１６に供給される列アドレス信号
A0〜Am2-1によって上記選択された１行中の１ビットが
指定される。従って、アクセスされるメモリセルは、ア
ドレス線１３，１６に与えられたアドレス信号Am2〜A
m1-1およびA0〜Am2-1によって一意的に決まる。
されている。第４図において、１１はアドレス入力線、
１２はアドレスラッチ回路、１３はアドレス線（Am2〜A
m-1）、１４は行デコーダ、１５はメモリセルアレイ、
１６はアドレス線（A0〜Am2-1）、１７は行デコーダ、
１８は入出力バッファで、上記メモリセルアレイ１５は
2m1行、2m2行（m1＋m2＝ｍ）のアレイをなしている。そ
してアドレス入力線１１からアドレスラッチ回路１２を
介してアドレス線１３に供給される行アドレス信号Am2
〜Am1-1により上記メモリセルアレイ１５のうちの１行
が選ばれ、アドレス線１６に供給される列アドレス信号
A0〜Am2-1によって上記選択された１行中の１ビットが
指定される。従って、アクセスされるメモリセルは、ア
ドレス線１３，１６に与えられたアドレス信号Am2〜A
m1-1およびA0〜Am2-1によって一意的に決まる。
第５図は、上記第４図の回路における列デコーダ１７の
構成例を示している。この回路は、列アドレス信号A0,A
1,…,Am2-1およびこれらアドレス信号をインバータ１
９，１９，…，１９で反転した信号が選択的に供給され
るアンドゲート２０，２０，…，２０から成り、上記ア
ンドゲート２０，２０，…，２０から列セレクト信号Ｃ
Ｓ０，CS1，…，ＣＳ（2m2-1）を得るようになってい
る。なお、２１，２１，…，２１は列アドレス線、22，
22，…，２２は列セレクト線である。上記列アドレス線
２１，２１，…，２１に供給されるアドレス信号A0,
A1，…，Am2-1は、次のようにデコードされて上記列セ
レクト線２２，２２，…，２２から列セレクト信号CS0,
CS1,…,CS（2m2-1）として出力される。
構成例を示している。この回路は、列アドレス信号A0,A
1,…,Am2-1およびこれらアドレス信号をインバータ１
９，１９，…，１９で反転した信号が選択的に供給され
るアンドゲート２０，２０，…，２０から成り、上記ア
ンドゲート２０，２０，…，２０から列セレクト信号Ｃ
Ｓ０，CS1，…，ＣＳ（2m2-1）を得るようになってい
る。なお、２１，２１，…，２１は列アドレス線、22，
22，…，２２は列セレクト線である。上記列アドレス線
２１，２１，…，２１に供給されるアドレス信号A0,
A1，…，Am2-1は、次のようにデコードされて上記列セ
レクト線２２，２２，…，２２から列セレクト信号CS0,
CS1,…,CS（2m2-1）として出力される。
また、前記行デコーダ１４も基本的には上記列デコーダ
１７と同様な構成となっている。
１７と同様な構成となっている。
ところで、上述したようなメモリを用いたコンピュータ
システムにおいて、メモリのｎビットを単位としてアド
レスが割り付けられたメモリシステムを持ち、CPUの処
理単位（これをワードと呼ぶことにする）が2l×ｎビッ
トである場合がある。この場合、第６図に示すようにｎ
ビット分のメモリから成るメモリバンク２３，２３，
…，２３を形成して2l個のバンクでメモリシステムを構
成し、各バンク２３，２３，…，２３のアドレスA0〜A
m-1にアドレス線２４を介してアドレス信号SAl〜SA
l+m-1を与える。そして、データ線２５，２５，…，２
５を介して出力データD0〜Dn-1，Dn〜D2n-1,…，Ｄ(2l-
1)・n〜D2 l・n-1を得る。
システムにおいて、メモリのｎビットを単位としてアド
レスが割り付けられたメモリシステムを持ち、CPUの処
理単位（これをワードと呼ぶことにする）が2l×ｎビッ
トである場合がある。この場合、第６図に示すようにｎ
ビット分のメモリから成るメモリバンク２３，２３，
…，２３を形成して2l個のバンクでメモリシステムを構
成し、各バンク２３，２３，…，２３のアドレスA0〜A
m-1にアドレス線２４を介してアドレス信号SAl〜SA
l+m-1を与える。そして、データ線２５，２５，…，２
５を介して出力データD0〜Dn-1，Dn〜D2n-1,…，Ｄ(2l-
1)・n〜D2 l・n-1を得る。
しかし、上記のような構成では、メモリシステムへの１
回のアクセスで2lの倍数のアドレスから始まる１ワード
のアクセスはできるが、任意のアドレスから１ワードの
アクセスを行なうことはできない。このようなアクセス
を行なうためには、第７図に示すように構成する必要が
ある。第７図において、前記第６図と同一構成部分には
同じ符号を付しており、２６はアドレスインクリメン
タ、２７は上記コンピュータシステムのアドレス線２４
に供給されたアドレス信号に上記アドレスインクリメン
タ２６で＋１した信号が供給されるアドレス線、２８は
コンピュータシステムのアドレス線、２９はデコーダ、
３０，３０，…３０はメモリバンク２３，２３，…２３
（０，１，…，2l-1）のアドレス＋１信号線、３１，３
１，…３１はメモリバンク２３，２３，…２３のアドレ
スセレクタである。
回のアクセスで2lの倍数のアドレスから始まる１ワード
のアクセスはできるが、任意のアドレスから１ワードの
アクセスを行なうことはできない。このようなアクセス
を行なうためには、第７図に示すように構成する必要が
ある。第７図において、前記第６図と同一構成部分には
同じ符号を付しており、２６はアドレスインクリメン
タ、２７は上記コンピュータシステムのアドレス線２４
に供給されたアドレス信号に上記アドレスインクリメン
タ２６で＋１した信号が供給されるアドレス線、２８は
コンピュータシステムのアドレス線、２９はデコーダ、
３０，３０，…３０はメモリバンク２３，２３，…２３
（０，１，…，2l-1）のアドレス＋１信号線、３１，３
１，…３１はメモリバンク２３，２３，…２３のアドレ
スセレクタである。
上記のような構成において、各アドレスセレクタ３１，
３１，…３１には、アドレス線２４を介してアドレス信
号SAl〜SAl+m-1が供給されるとともに、このアドレス信
号SAl〜SAl+m-1にアドレスインクリメンタ２６で＋１し
た信号が供給される。そして、上記アドレス線２８を介
して上記デコーダ２９に供給されるアドレス信号SA0〜S
Al-1のデコード出力（選択信号）により上記アドレスセ
レクタ３１，３１，…３１の選択動作が制御され、選択
されたアドレス信号がメモリバンクに供給される。
３１，…３１には、アドレス線２４を介してアドレス信
号SAl〜SAl+m-1が供給されるとともに、このアドレス信
号SAl〜SAl+m-1にアドレスインクリメンタ２６で＋１し
た信号が供給される。そして、上記アドレス線２８を介
して上記デコーダ２９に供給されるアドレス信号SA0〜S
Al-1のデコード出力（選択信号）により上記アドレスセ
レクタ３１，３１，…３１の選択動作が制御され、選択
されたアドレス信号がメモリバンクに供給される。
このような構成によれば、前記第６図の構成では不可能
であった任意のアドレスからの１ワードのアクセスが可
能である。しかし、アドレスインクリメンタ２６を用い
ているため、メモリシステムのアクセスに要する時間が
長くなる欠点がある。
であった任意のアドレスからの１ワードのアクセスが可
能である。しかし、アドレスインクリメンタ２６を用い
ているため、メモリシステムのアクセスに要する時間が
長くなる欠点がある。
（発明が解決しようとする問題点） 上述したように、従来の半導体記憶装置では、与えたア
ドレスで一意的にメモリセルが選択される。このため、
１ワードが2l×ｎビットから成り、ｎビット毎にアドレ
スが割り付けられているようなシステムに使用する場合
には、任意のアドレスから１ワードをアクセスしたい時
には、メモリバンクに与えるアドレスに１を加える必要
があるためインクリメンタを必要とし、アクセスに要す
る時間が長くなる欠点がある。
ドレスで一意的にメモリセルが選択される。このため、
１ワードが2l×ｎビットから成り、ｎビット毎にアドレ
スが割り付けられているようなシステムに使用する場合
には、任意のアドレスから１ワードをアクセスしたい時
には、メモリバンクに与えるアドレスに１を加える必要
があるためインクリメンタを必要とし、アクセスに要す
る時間が長くなる欠点がある。
従って、この発明は上記の欠点を除去するためのもの
で、アクセス時間を長くすることなく任意のアドレスか
ら１ワードのアクセスを行なうことができる半導体記憶
装置を提供することを目的としている。
で、アクセス時間を長くすることなく任意のアドレスか
ら１ワードのアクセスを行なうことができる半導体記憶
装置を提供することを目的としている。
［発明の構成］ （問題点を解決するための手段とその作用） すなわち、この発明においては、上記の目的を達成する
ために、２ｌ個のメモリバンクを備え、各メモリバンク
にはｎビットの単位としてアドレスが割り付けられ、処
理単位が２ｌ×ｎビットで、任意のアドレスから上記処
理単位でアクセスを行なうシステムにおいて、上記各メ
モリバンクは、メモリセルが行列方向に配置されたメモ
リセルアレイと、列アドレスをデコードするデコード手
段、このデコード手段の隣接する２つの列に対応するデ
コード出力を受け、アドレスに＋１をするか否かを選択
する制御信号に基づいて２つの列のいずれか一方の列を
選択するとともに、上記デコード手段のデコード出力が
最大の列アドレスの時に上記メモリセルアレイの両端の
列を指定する論理手段、及び上記論理手段が上記メモリ
セルアレイの両端の列を指定し、上記制御信号がアドレ
スに１を加える指示状態の時にアドレスキャリー信号を
出力するキャリー信号出力手段を有する列デコーダと、
行アドレスの入力により上記メモリセルアレイの２つの
行の同時に指定し、上記キャリー信号出力手段から出力
されるアドレスキャリー信号に基づいていずれか一方の
行を選択して上記メモリセルアレイに供給する行デコー
ダとを具備することを特徴とする。
ために、２ｌ個のメモリバンクを備え、各メモリバンク
にはｎビットの単位としてアドレスが割り付けられ、処
理単位が２ｌ×ｎビットで、任意のアドレスから上記処
理単位でアクセスを行なうシステムにおいて、上記各メ
モリバンクは、メモリセルが行列方向に配置されたメモ
リセルアレイと、列アドレスをデコードするデコード手
段、このデコード手段の隣接する２つの列に対応するデ
コード出力を受け、アドレスに＋１をするか否かを選択
する制御信号に基づいて２つの列のいずれか一方の列を
選択するとともに、上記デコード手段のデコード出力が
最大の列アドレスの時に上記メモリセルアレイの両端の
列を指定する論理手段、及び上記論理手段が上記メモリ
セルアレイの両端の列を指定し、上記制御信号がアドレ
スに１を加える指示状態の時にアドレスキャリー信号を
出力するキャリー信号出力手段を有する列デコーダと、
行アドレスの入力により上記メモリセルアレイの２つの
行の同時に指定し、上記キャリー信号出力手段から出力
されるアドレスキャリー信号に基づいていずれか一方の
行を選択して上記メモリセルアレイに供給する行デコー
ダとを具備することを特徴とする。
このような構成では、アドレスインクリメンタを使用し
ないので、アクセス時間を長くすることなく任意のアド
レスから１ワードのアクセスができる。
ないので、アクセス時間を長くすることなく任意のアド
レスから１ワードのアクセスができる。
（実施例） 以下、この発明の一実施例について図面を参照して説明
する。第１図において、前記第４図と同一構成部には同
じ符号を付しており、アドレス入力線１１に供給された
アドレス信号A0〜Am-1は、アドレスラッチ回路１２に供
給されてラッチされる。このアドレスラッチ回路１２に
ラッチされたアドレス信号Am2〜Am-1は行アドレスとし
て行デコーダ３２に供給され、アドレス信号A0〜Am2-1
は行アドレスとして列デコーダ３３に供給される。この
列デコーダ３３は、上記列アドレス信号A0〜Am2-1とア
ドレスに＋１を行なうか否かを選択するための制御信号
Ｓとをデコードしてメモリセルアレイ１５の１つの列を
選択するとともに、アドレスキャリー信号ACaを生成し
てこの信号ACaをアドレスキャリー線３５を介して上記
行デコーダ３２に供給する。行デコーダ３２では、上記
行アドレス信号Am2〜Am-1と上記アドレスキャリー信号A
Caとをデコードしてメモリセルアレイ１５の１つの行を
選択する。上記メモリセルアレイ１５は、2m1行×2m2列
（m1＋m2＝ｍ）のアレイ状をなしており、このメモリセ
ルアレイ１５の選択したメモリセルからのデータの読み
出し、および書き込みは、入出力バッファ１８を介して
行なわれるようになっている。
する。第１図において、前記第４図と同一構成部には同
じ符号を付しており、アドレス入力線１１に供給された
アドレス信号A0〜Am-1は、アドレスラッチ回路１２に供
給されてラッチされる。このアドレスラッチ回路１２に
ラッチされたアドレス信号Am2〜Am-1は行アドレスとし
て行デコーダ３２に供給され、アドレス信号A0〜Am2-1
は行アドレスとして列デコーダ３３に供給される。この
列デコーダ３３は、上記列アドレス信号A0〜Am2-1とア
ドレスに＋１を行なうか否かを選択するための制御信号
Ｓとをデコードしてメモリセルアレイ１５の１つの列を
選択するとともに、アドレスキャリー信号ACaを生成し
てこの信号ACaをアドレスキャリー線３５を介して上記
行デコーダ３２に供給する。行デコーダ３２では、上記
行アドレス信号Am2〜Am-1と上記アドレスキャリー信号A
Caとをデコードしてメモリセルアレイ１５の１つの行を
選択する。上記メモリセルアレイ１５は、2m1行×2m2列
（m1＋m2＝ｍ）のアレイ状をなしており、このメモリセ
ルアレイ１５の選択したメモリセルからのデータの読み
出し、および書き込みは、入出力バッファ１８を介して
行なわれるようになっている。
上記のような構成において、列デコーダ３３は、従来の
ように列アドレス信号に基づいて１つの列を指定するの
ではなく、隣りあった２つの列を指定し、アドレスの＋
１信号（制御信号）Ｓによりその中の１つの列を選択す
る。そして、列アドレスが最大の時には両端の列が指定
され、この時に制御信号Ｓが“１”であればアドレスキ
ャリー信号ACaを“１”にする。行デコーダ３２も同様
に、行アドレス信号Am2〜Am-1に基づいて隣りあった２
つの行を指定し、上記アドレスキャリー信号により１つ
の行を選択する。
ように列アドレス信号に基づいて１つの列を指定するの
ではなく、隣りあった２つの列を指定し、アドレスの＋
１信号（制御信号）Ｓによりその中の１つの列を選択す
る。そして、列アドレスが最大の時には両端の列が指定
され、この時に制御信号Ｓが“１”であればアドレスキ
ャリー信号ACaを“１”にする。行デコーダ３２も同様
に、行アドレス信号Am2〜Am-1に基づいて隣りあった２
つの行を指定し、上記アドレスキャリー信号により１つ
の行を選択する。
このような構成によれば、制御信号Ｓが“０”の時には
アドレス入力線１１に与えたアドレス信号に対応するメ
モリセルアレイ１５のアドレスにアクセスができ、制御
信号Ｓが“１”の時にはアドレス入力線１１に与えたア
ドレスに１を加えたアドレスのメモリセルにアクセスで
きる。
アドレス入力線１１に与えたアドレス信号に対応するメ
モリセルアレイ１５のアドレスにアクセスができ、制御
信号Ｓが“１”の時にはアドレス入力線１１に与えたア
ドレスに１を加えたアドレスのメモリセルにアクセスで
きる。
第２図は、前記第１図における列デコーダ３３の構成例
を示している。第２図において、前記第５図に対応する
部分には同じ符号を付してその詳細な説明は省略する。
アドレスの＋１信号（制御信号）Ｓは、信号線３４を介
してアンドゲート３６，３６，…３６および３７の一方
の入力端に供給される。また、上記制御信号Ｓは、イン
バータ３８を介してアンドゲート３９，３９，…３９の
一方の入力端に供給される。上記アンドゲート３７の他
方の入力端には、最大の列アドレスを指定するアンドゲ
ート２０の出力が供給され、その出力端からアドレスキ
ャリー信号ACaを得る。また、上記アンドゲート３６，
３６，…３６の他方の入力端にはそれぞれ、列アドレス
を指定するアンドゲート２０，２０，…２０の出力が＋
１アドレス上位となるように供給される（最大の列アド
レスには最小の列アドレスを指定するアンドゲート２０
の出力が供給される）。一方、上記アンドゲート３９，
３９，…３９の他方の入力端には、上記アンドゲート２
０，２０，…２０の出力がそれぞれ供給される。そし
て、上記各アンドゲート３９，３６の出力はそれぞれ、
オアゲート４０，４０，…４０の入力端に供給され、こ
れらオアゲート４０，４０，…４０の出力端から列セレ
クト信号CS0,CS1,…，CS（2m2−１）を得る。
を示している。第２図において、前記第５図に対応する
部分には同じ符号を付してその詳細な説明は省略する。
アドレスの＋１信号（制御信号）Ｓは、信号線３４を介
してアンドゲート３６，３６，…３６および３７の一方
の入力端に供給される。また、上記制御信号Ｓは、イン
バータ３８を介してアンドゲート３９，３９，…３９の
一方の入力端に供給される。上記アンドゲート３７の他
方の入力端には、最大の列アドレスを指定するアンドゲ
ート２０の出力が供給され、その出力端からアドレスキ
ャリー信号ACaを得る。また、上記アンドゲート３６，
３６，…３６の他方の入力端にはそれぞれ、列アドレス
を指定するアンドゲート２０，２０，…２０の出力が＋
１アドレス上位となるように供給される（最大の列アド
レスには最小の列アドレスを指定するアンドゲート２０
の出力が供給される）。一方、上記アンドゲート３９，
３９，…３９の他方の入力端には、上記アンドゲート２
０，２０，…２０の出力がそれぞれ供給される。そし
て、上記各アンドゲート３９，３６の出力はそれぞれ、
オアゲート４０，４０，…４０の入力端に供給され、こ
れらオアゲート４０，４０，…４０の出力端から列セレ
クト信号CS0,CS1,…，CS（2m2−１）を得る。
このような構成では、列セレクト信号ＣＳ０，ＣＳ１，
…，CS（2m2−１）は次式で表わされる。
…，CS（2m2−１）は次式で表わされる。
また、アドレスキャリー信号ACaは、次式で与えられ
る。
る。
ACa＝A0・A1・…Am2-1・S なお、行デコーダ３２も上記列デコーダ３３と同様であ
り、アドレス信号Am2〜Am-1および上記アドレスキャリ
ー信号ACaに基づいて、行セレクト信号RS0〜RS（2m1−
１）は次のようにデコードされる。
り、アドレス信号Am2〜Am-1および上記アドレスキャリ
ー信号ACaに基づいて、行セレクト信号RS0〜RS（2m1−
１）は次のようにデコードされる。
こうすることによって、アドレス入力にある値を入力
し、制御信号Ｓを“１”にした場合とアドレス入力に１
を加えた値を入力し、制御信号Ｓを“０”にした場合と
で、どちらも同一のメモリセルが選択されることにな
る。
し、制御信号Ｓを“１”にした場合とアドレス入力に１
を加えた値を入力し、制御信号Ｓを“０”にした場合と
で、どちらも同一のメモリセルが選択されることにな
る。
第３図は、前記第１図に示した半導体記憶装置を用いた
メモリシステムの構成例を示しており、前記第７図の回
路と同じ機能を持っている。すなわち、CPUの処理単位
（ワード）が2l×ｎビットで、アドレスはｎビット単位
で割り付けられており、任意のアドレスからの１ワード
を１回でアクセスできるようなシステムである。第３図
において、前記第７図と同一部分には同じ構成を示して
おり、４１，４１，…４１はメモリバンクである。図示
する如くアドレスインクリメンタとアドレスセレクタと
が不要になっている。従って、アクセスに要する時間を
長くすることなく、１回のアクセスで任意のアドレスか
ら１ワードのアクセスを行なうことができる。
メモリシステムの構成例を示しており、前記第７図の回
路と同じ機能を持っている。すなわち、CPUの処理単位
（ワード）が2l×ｎビットで、アドレスはｎビット単位
で割り付けられており、任意のアドレスからの１ワード
を１回でアクセスできるようなシステムである。第３図
において、前記第７図と同一部分には同じ構成を示して
おり、４１，４１，…４１はメモリバンクである。図示
する如くアドレスインクリメンタとアドレスセレクタと
が不要になっている。従って、アクセスに要する時間を
長くすることなく、１回のアクセスで任意のアドレスか
ら１ワードのアクセスを行なうことができる。
［発明の効果］ 以上説明したようにこの発明によれば、アクセス時間を
長くすることなく任意のアドレスから１ワードのアクセ
スを行なうことができる半導体記憶装置が得られる。
長くすることなく任意のアドレスから１ワードのアクセ
スを行なうことができる半導体記憶装置が得られる。
第１図はこの発明の一実施例に係わる半導体記憶装置を
示すブロック図、第２図は上記第１図の回路における列
デコーダの構成例を示す回路図、第３図は上記第１図の
半導体記憶装置を用いたメモリシステムの構成例を示す
ブロック図、第４図は従来の半導体記憶装置を示すブロ
ック図、第５図は上記第４図の回路における列デコーダ
の構成例を示す回路図、第６図および第７図はそれぞれ
上記第４図の半導体記憶装置を用いたメモリシステムの
構成例を示すブロック図である。 １５……メモリセルアレイ、３２……行デコーダ、３３
……列デコーダ、Ｓ……制御信号、ACa……アドレスキ
ャリー信号。
示すブロック図、第２図は上記第１図の回路における列
デコーダの構成例を示す回路図、第３図は上記第１図の
半導体記憶装置を用いたメモリシステムの構成例を示す
ブロック図、第４図は従来の半導体記憶装置を示すブロ
ック図、第５図は上記第４図の回路における列デコーダ
の構成例を示す回路図、第６図および第７図はそれぞれ
上記第４図の半導体記憶装置を用いたメモリシステムの
構成例を示すブロック図である。 １５……メモリセルアレイ、３２……行デコーダ、３３
……列デコーダ、Ｓ……制御信号、ACa……アドレスキ
ャリー信号。
Claims (1)
- 【請求項１】２ｌ個のメモリバンクを備え、各メモリバ
ンクにはｎビットを単位としてアドレスが割り付けら
れ、処理単位が２ｌ×ｎビットで、任意のアドレスから
上記処理単位でアクセスを行なうシステムにおいて、上
記各メモリバンクは、 メモリセルが行列方向に配置されたメモリセルアレイ
と、 列アドレスをデコードするデコード手段、このデコード
手段の隣接する２つの列に対応するデコード出力を受
け、アドレスに＋１をするか否かを選択する制御信号に
基づいて２つの列のいずれか一方の列を選択するととも
に、上記デコード手段のデコード出力が最大の列アドレ
スの時に上記メモリセルアレイの両端の列を指定する論
理手段、及び上記論理手段が上記メモリセルアレイの両
端の列を指定し、上記制御信号がアドレスに１を加える
指示状態の時にアドレスキャリー信号を出力するキャリ
ー信号出力手段を有する列デコーダと、 行アドレスの入力により上記メモリセルアレイの２つの
行を同時に指定し、上記キャリー信号出力手段から出力
されるアドレスキャリー信号に基づいていずれか一方の
行を選択して上記メモリセルアレイに供給する行デコー
ダと を具備することを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62032503A JPH0612608B2 (ja) | 1987-02-17 | 1987-02-17 | 半導体記憶装置 |
| US07/146,700 US4852066A (en) | 1987-02-17 | 1988-01-21 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62032503A JPH0612608B2 (ja) | 1987-02-17 | 1987-02-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63201993A JPS63201993A (ja) | 1988-08-22 |
| JPH0612608B2 true JPH0612608B2 (ja) | 1994-02-16 |
Family
ID=12360791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62032503A Expired - Fee Related JPH0612608B2 (ja) | 1987-02-17 | 1987-02-17 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4852066A (ja) |
| JP (1) | JPH0612608B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2635600A1 (fr) * | 1988-08-19 | 1990-02-23 | Philips Nv | Unite de memoire adressable a circuit de selection d'unite ameliore |
| DE69324694T2 (de) * | 1993-12-15 | 1999-10-07 | Stmicroelectronics S.R.L., Agrate Brianza | Doppelreihige Adressendekodierung- und Auswahlschaltung für eine elektrisch löschbare und programmierbare nichtflüchtige Speicheranordnung mit Redundanz, insbesondere für Flash-EEPROM Anordnungen |
| JP4262087B2 (ja) * | 2001-07-06 | 2009-05-13 | ザイゴ コーポレーション | 多軸干渉計 |
| WO2005004164A1 (ja) * | 2003-06-30 | 2005-01-13 | Fujitsu Limited | 半導体記憶装置 |
| JP4887853B2 (ja) * | 2006-03-17 | 2012-02-29 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| JP5018074B2 (ja) * | 2006-12-22 | 2012-09-05 | 富士通セミコンダクター株式会社 | メモリ装置，メモリコントローラ及びメモリシステム |
| CN113241106B (zh) * | 2021-07-13 | 2021-09-24 | 上海亿存芯半导体有限公司 | 行解码结构及存储器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS629586A (ja) * | 1985-07-08 | 1987-01-17 | Oki Electric Ind Co Ltd | 半導体ランダムアクセスメモリ装置 |
-
1987
- 1987-02-17 JP JP62032503A patent/JPH0612608B2/ja not_active Expired - Fee Related
-
1988
- 1988-01-21 US US07/146,700 patent/US4852066A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4852066A (en) | 1989-07-25 |
| JPS63201993A (ja) | 1988-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4773048A (en) | Semiconductor memory device having even and odd numbered bank memories | |
| EP1259963B1 (en) | Memory device with support for unaligned access | |
| US4763302A (en) | Alternatively addressed semiconductor memory array | |
| JPH06267283A (ja) | データ書き込み可能な読み出し専用メモリ及びそのデータ書き込み／読み出し方法 | |
| KR960012002A (ko) | 반도체 메모리와 그 사용방법, 컬럼 디코더 및 화상 프로세서 | |
| JPH0612608B2 (ja) | 半導体記憶装置 | |
| JP4731020B2 (ja) | 半導体記憶装置、セクタアドレス変換回路、アドレス変換方法及び半導体記憶装置の使用方法 | |
| US5588133A (en) | Register block circuit for central processing unit of microcomputer | |
| JPS621047A (ja) | メモリ回路を有する半導体装置 | |
| JPH043394A (ja) | 半導体不揮発性記憶装置 | |
| JPS61175998A (ja) | リ−ドオンリメモリ回路 | |
| US20030009642A1 (en) | Data storing circuit and data processing apparatus | |
| US6178120B1 (en) | Memory structure for speeding up data access | |
| JPH10116226A (ja) | 半導体記憶装置のアドレス整列装置 | |
| JPS6143362A (ja) | 集積回路装置 | |
| JPH0520176A (ja) | 半導体記憶装置 | |
| JP3561602B2 (ja) | 半導体記憶装置 | |
| JPH0520173A (ja) | キヤツシユメモリ回路 | |
| JP3283948B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4264072B2 (ja) | Ｒｏｍ回路 | |
| JP2747244B2 (ja) | バス制御装置 | |
| JPH0696597A (ja) | 半導体メモリ装置 | |
| KR100280391B1 (ko) | 소수의 셀을 갖는 롬 구조 | |
| JPS6368981A (ja) | 半導体記憶装置 | |
| JPH0644786A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |