JP4264072B2

JP4264072B2 - Ｒｏｍ回路

Info

Publication number: JP4264072B2
Application number: JP2005150270A
Authority: JP
Inventors: 秀大久保
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1996-07-03
Filing date: 2005-05-23
Publication date: 2009-05-13
Anticipated expiration: 2017-06-30
Also published as: JP2005339777A

Description

本発明は、キャラクタデータや漢字フォントデータなど一定のビット長を持つデータを記憶するＲＯＭ回路に関し、特に低い消費電力で、かつ高速で記憶している漢字フォントデータなどを読み出し得るようにしたＲＯＭ回路に関する。

各種のデジタルシステムで使用されるＲＯＭ回路のうち、漢字用キャラクタジェネレータなどに使用される大容量のＲＯＭ回路では、アドレスデータを２つに分け、これら２つのアドレスデータ群によって１つのメモリ番地を指定することにより、このメモリ番地に対応するメモリセルに記憶されているデータの読み出しを行っている。
図１５はこのような２つのアドレスデータ群によって読出し対象となるメモリ番地を指定するＲＯＭ回路の一例を示すブロック図である。この図に示すＲＯＭ回路２０１は、アドレスデータＡ０〜Ａ１６が入力されたとき、これを取り込んで保持しながら、アドレスデータＡ３〜Ａ９、Ａ１２〜Ａ１６をアドレスデータＸとして出力するとともに、アドレスデータＡ０〜Ａ２、Ａ１０、Ａ１１をアドレスデータＹとして出力するアドレスバッファ回路２０２と、このアドレスバッファ回路２０２から出力されるアドレスデータＸをデコードして行選択データを生成するＸデコーダ回路２０３と、マトリックス状に配置された複数のメモリセルを有し、前記Ｘデコーダ回路２０３から出力される行選択データに対応するメモリセルに記憶されているフォントデータを読出して出力するメモリセルアレイ回路２０４と、前記アドレスバッファ回路２０２から出力されるアドレスデータＹをデコードして列選択データを生成するＹデコーダ回路２０５と、前記メモリセルアレイ回路２０４から出力されるデータのうち、前記Ｙデコーダ回路２０５から出力される列選択データに対応したフォントデータを通過させるＹゲート回路２０６と、入力された信号ＣＥ^*、ＯＥ、ＯＥ^*に基づき、出力タイミング信号などを生成する出力制御回路２０７と、この出力制御回路２０７から出力許可が出されているとき、前記Ｙゲート回路２０６から出力されるフォントデータを取り込み、これを出力データＯ０〜Ｏ７として出力する出力バッファ回路２０８とを備えている。
信号ＣＥ^*、ＯＥ、ＯＥ^*によって読出し指示が入力されるとともに、漢字コードなどを示すアドレスデータＡ０〜Ａ１６が入力されたとき、このアドレスデータＡ０〜Ａ１６をデコードしてアドレスデータＸ、Ｙを生成した後、これらアドレスデータＸ、Ｙに対応するメモリ番地のメモリセルからフォントデータを読出しこれを出力データＯ０〜Ｏ７として外部に出力する。
特公昭６３−５３６３９号公報特公平１−５３９７号公報

ところで、このようなシステムでは、図１６に示す如く複数のワードデータ（但し、ここでは、８ビットのデータを１ワードデータとする）を組み合わせて、１つの漢字フォントデータを構成するようにしているので、図１７に示すアクセス順で、メモリセルアレイ回路２０４に格納されているワードデータを３２回、読み出さなければならない。
図１５に示すＲＯＭ回路２０１では、連続した３２ワードを予め設定されているマトリックス形式、例えば図１８に示す如く横方向に８個、縦方向に４個となるようなマトリックス形式で、これら３２ワード分のワードデータをメモリセルアレイ回路２０４に格納するようにしているので、アクセス順にフォントデータを読み出す際、１６進法（ＨＥＸ）で表現されている＃７のメモリセルに格納されているワードデータを読出してから、＃８のメモリセルに格納されているワードデータを読出すとき、＃Ｆのメモリセルに格納されているワードデータを読出してから、＃１０のメモリセルに格納されているワードデータを読出すとき、および＃１７のメモリセルに格納されているワードデータを読出して、＃１８のメモリセルに格納されているワードデータを読出すとき、横方向のみならず、縦方向についても、読出しメモリセルのメモリ番地を遷移させなければならない。
なお、この図１８では、“←”によって左側の欄に書き込まれている内容と同じ内容を示している。このため、１つの漢字フォントデータを構成する各ワードデータを読み出すとき、横方向に３１回、縦方向に３回、回路全体を活性化させなければならず、その分だけ消費電流が多くなるとともに、冗長なアドレスデータが必要な分だけアドレスピンの本数が多くなるとともに、アクセス時間が長くなるという問題があった。

また、上述した以外にアクセス方法として、特公昭６３−５３６３９号公報に記載された「読出し専用半導体メモリ」や特公平１−５３９７号公報に記載された「半導体記憶装置」などがある。特公昭６３−５３６３９号公報に記載された「読出し専用半導体メモリ」では、特定のアドレスデータが入力されたとき、出力データを“０”または“１”に固定して１つのチップを完全ＪＩＳＲＯＭとして使用したり、準ＪＩＳＲＯＭとして使用することを可能にし、また特公平１−５３９７号公報に記載された「半導体記憶装置」では、特定のアドレスデータが入力されたとき、出力端子を“０”、“１”または高インピーダンスに固定することにより、ＪＩＳ−Ｃ−６２２６の漢字コードを直接入力可能にしながら、チップを指定するアドレスデータ以外のアドレスデータが入力されたとき、出力端子を高インピーダンスにして他のチップとの連携動作を容易にしている。
しかしながら、これら特公昭６３−５３６３９号公報に記載された「読出し専用半導体メモリ」や特公平１−５３９７号公報に記載された「半導体記憶装置」などでも、図１５に示す漢字ＲＯＭ回路２０１が持つ問題点、すなわち１つの漢字フォントデータを構成するワードデータを読み出すとき、横方向に３１回、縦方向に３回、回路全体を活性化させなければならず、その分だけ、消費電流が多くなるとともに、冗長なアドレスが必要な分だけアドレスピンの本数が多くなるとともに、アクセス時間が長くなるという問題があった。本発明は上記の事情に鑑みてなされたものであり、その目的は、チップのパッケージ面積、消費電流を低減させながら、高速でフォントデータなどを読み出すことができ、これによって漢字表示速度などを大幅に向上させることができるＲＯＭ回路を提供するとともに、アドレスピンの本数を少なくできるＲＯＭ回路を提供することにある。

上記の目的を達成するために本発明は、請求項１では、固定長を有する複数のデータが格納され、アドレスデータが入力されたときに、前記データのうちの前記アドレスデータに対応する一つのデータが読み出されるように、前記アドレスデータにより選択される複数のメモリセル内に記憶されている前記データの構成要素データを出力するＲＯＭ回路であって、前記データの各々を構成する構成要素データが単一の行に配列されたメモリセルに格納されており、前記アドレスデータを上位アドレスデータと下位アドレスデータとに分割し、上位アドレスデータにより単一の行を指定し、下位アドレスデータにより単一の行内における構成要素データを連続的に指定し、前記上位アドレスデータと、クロック信号とが入力されたとき、前記上位アドレスデータによって固定長データを指定し、前記クロック信号をカウントして得られた計数値に基づき、前記上位アドレスデータによって指定された固定長データ中の構成要素データを連続的に指定すると共に、前記下位アドレスデータのうちの最下位アドレスデータをクロック信号に割当て、下位アドレスデータ全てをシステム側からの論理和としてリセット信号に割当てたことを特徴とする。
上記の構成により、請求項１では、前記アドレスデータを上位アドレスデータと下位アドレスデータとに分割し、上位アドレスデータにより、前記データの各々を構成する構成要素データが格納されているメモリセルが配列されたメモリセルアレイ回路内の単一の行を指定し、下位アドレスデータにより当該単一の行内における構成要素データを連続的に指定することにより、メモリセルに記憶されているデータの読み出しが行なわれる。したがって、データを読み出す際、従来のように読出しメモリセルのメモリ番地を縦方向及び横方向に遷移させる必要はなく、メモリセルアレイ回路内の単一の行に沿って一方向のみにメモリ番地を遷移させればよいので、チップのパッケージ面積、消費電流を低減させながら、高速でフォントデータなどを読み出すことができ、これによって漢字表示速度などを大幅に向上させることができる。
請求項２では、請求項１に記載のＲＯＭ回路において、下位アドレスデータが予め設定されている所定値のときに選択されるメモリセルのワードラインの配線抵抗を、他のメモリセルのワードラインの配線抵抗より小さくすることを特徴とする。

請求項１に記載の発明によれば、チップ面積、消費電流を低減させながら、高速でフォントデータなどを読み出すことができ、これによって漢字表示速度などを大幅に向上させることができる。また、上記の効果に加えてアドレスピンの本数を小さくできる。

以下、本発明を図面に示した形態例に基づいて詳細に説明する。
（第１形態例）
図１は本発明に係るＲＯＭ回路を漢字用キャラクタジェネレータに適用した場合の第１形態例を示すブロック図である。この図に示すＲＯＭ回路１は、漢字コードを示すアドレスデータＡ５〜Ａ１６が入力されたとき、これを取り込んで保持しながらアドレスデータＸとして出力するアドレスバッファ回路２と、このアドレスバッファ回路２から出力されるアドレスデータＸをデコードして行選択データを生成するＸデコーダ回路３と、マトリックス状に配置された複数のメモリセル２０（図９参照）を有し、Ｘデコーダ回路３から出力される行選択データに対応するメモリセル２０に記憶されているフォントデータをワード単位で読出して出力するメモリセルアレイ回路４と、ワードデータ番号を示すアドレスデータＡ０〜Ａ４が入力されたとき、これを取り込んでアドレスデータＹとして出力するアドレスバッファ回路５と、このアドレスバッファ回路５から出力されるアドレスデータＹをデコードして列選択データを生成するＹデコーダ回路６と、このＹデコーダ回路６から出力される列選択データに対応したメモリセル２０から出力されるワードデータを通過させるＹゲート回路７と、入力された信号ＣＥ^*、ＯＥ、ＯＥ^*に基づき出力タイミング信号などを生成する出力制御回路８と、この出力制御回路８から出力許可が出されているとき、Ｙゲート回路７から出力されるワードデータを取り込み、これを出力データＯ０〜Ｏ７として出力する出力バッファ回路９とを備えている。

この場合、メモリセルアレイ回路４内に１つの漢字コードに対応する漢字フォントを構成する３２ワード分のワードデータを格納する際、予め設定されているマトリックス形式、例えば図２に示す如く横方向に３２個（ＦＦ（ＨＥＸ）個）となるようなマトリックス形式で、これら３２ワード分のワードデータがメモリセルアレイ回路４に格納される。
なお、この図２では、“←”によって左側の欄に書き込まれている内容と同じ内容を示している。信号ＣＥ^*、ＯＥ、ＯＥ^*によって読出し指示が入力されるとともに、図３（ｂ）に示す如く漢字コードを示すアドレスデータＡ５〜Ａ１６が入力されたとき、このアドレスデータＡ５〜Ａ１６をデコードして、アドレスデータＸを生成した後、図３（ａ）に示す如く前記漢字コードで指定された漢字フォントを構成する各ワードデータの番号（アドレスデータＡ０〜Ａ４）が入力される毎に、このアドレスデータＡ０〜Ａ４をデコードしてアドレスデータＹを生成し、これらアドレスデータＸ、Ｙに対応するメモリ番地のメモリセル２０からフォントデータをワード単位で読出し、これを出力データＯ０〜Ｏ７として外部に出力する。
アクセス順にワードデータを読み出すとき、＃０のメモリ番地に対応するメモリセル２０からワードデータを読出してから＃１Ｆのメモリ番地に対応するメモリセル２０からワードデータを読出すまでの間、縦方向について遷移させることなく、横方向について３１回遷移させるだけで、漢字コードに対応する漢字フォントデータの全ワードデータを読み出すことができる。
このように、この第１形態例では、１つの漢字フォントデータを構成する３２ワード分のワードデータを横一列となるように、メモリセルアレイ回路４内の単一の行に格納し、漢字フォントデータを読み出す際、アドレスデータＡ５〜Ａ１６によって漢字コードを指定し、アドレスデータＡ０〜Ａ４でワードデータ番号を指定して、フォントデータをワード単位で読み出すとともに、アドレスデータＡ５〜Ａ１６を固定してアドレスデータＡ０〜Ａ４のみをインクリメントさせ、メモリセルアレイ回路４に格納されているワードデータを単一の行から読み出すようにしているので、チップ面積、消費電流を増大させることなく、高速でフォントデータなどを読み出すことができ、これによって漢字表示速度などを大幅に向上させることができる。

（第２形態例）
また、上述した第１形態例においては、上位アドレスデータ側のアドレスバッファ回路２や下位アドレスデータ側のアドレスバッファ回路５、例えばアドレスバッファ回路６として図４に示す如く信号ＣＥＢ（チップ活性化信号）を取り込んで反転させるインバータ回路１０と、このインバータ回路１０から出力される信号ＣＥＢ^*（信号ＩＣＥ）と、アドレスデータＡ０〜Ａ４との論理積をとるナンドゲート回路１１と、このナンドゲート回路１１から出力されるアドレスデータＡ０^*〜Ａ４^*を取り込んで反転させるインバータ回路１２とを持つ回路を使用している場合、図５（ｂ）に示す如くアドレスデータＡ０〜Ａ４でワードデータの読出し番地を示す＃０、＃１、…を指定するとき、図５（ａ）に示す如く信号ＣＥＢが“０”から“１”に戻る毎に、ナンドゲート回路１１から出力されるアドレスデータＡ０^*〜Ａ４^*が全て“１”になって、＃０→＃０、＃１→＃０、＃２→＃０、＃３→＃０、…という順で、メモリ番地が指定されてしまう。
そこで、このようにアドレスデータＡ０〜Ａ４の変化途中で、信号ＣＥＢが“０”→“１”に変化しても、アドレスバッファ回路５から出力されるアドレスデータＡ０^*〜Ａ４^*などを変化させたくないときには、アドレスバッファ回路５として図６に示す如く信号ＩＣＥが“０”から“１”に切り替わったとき、アドレスデータＡ０〜Ａ４を取り込んでラッチするラッチ回路１３と、このラッチ回路１３から出力されるアドレスデータＡ０〜Ａ４を取り込んで反転するインバータ回路１４とを有する回路を使用するようにしてもよい。
このようにすることにより、信号ＩＣＥが“０”から“１”に変化するときにのみ、ラッチ回路１３によってアドレスデータＡ０〜Ａ４をラッチさせて、アドレスデータＡ０〜Ａ４を切り替える前に信号ＩＣＥが“１”から“０”に変化しても、このラッチ回路１３から出力されるアドレスデータＡ０〜Ａ４が変化しないようにすることができ、これによってラッチ回路１３に入力されたアドレスデータＡ０〜Ａ４で指定されたメモリ番地のみから、ワードデータを出力させることができる。同様に、上位アドレスデータを処理するアドレスバッファ回路２の構成を図６に示す回路にすれば、ラッチ回路１３によってアドレスデータＡ５〜Ａ１６をラッチすることができるので、信号ＣＥＢが“１”に変化しても、回路に無駄な電流を流すことなく、Ｙデコーダ回路６から出力される後続のアドレスデータＹを変化させるだけで、漢字フォントデータを構成するワードデータを読み出すことができる。

（第３形態例）
また、上述した第２形態例においては、各アドレスバッファ回路２、５の構成要素として図６に示す如く回路を使用するようにしているが、この回路では、信号ＣＥＢが“１”のときにも、アドレスデータＡ０〜Ａ４（または、アドレスデータＡ５〜Ａ１６）、アドレスデータＡ０^*〜Ａ４^*（または、アドレスデータＡ５^*〜Ａ１６^*）が出力されてしまう。
そこで、信号ＣＥＢが“１”のとき、各アドレスバッファ回路２、５を非活性化させたいときには、各アドレスバッファ回路２、５として図７に示す如く、信号ＩＣＥを遅延させる遅延回路１５と、この遅延回路１５から出力される遅延済み信号ＩＣＥとアドレスデータＡ０〜Ａ４（または、アドレスデータＡ５〜Ａ１６）との論理積をとるナンドゲート回路１６と、信号ＩＣＥが“０”から“１”に切り替わったとき、アドレスデータＡ０〜Ａ４（または、アドレスデータＡ５〜Ａ１６）を取り込んでラッチするラッチ回路１７と、このラッチ回路１７から出力されるアドレスデータＡ０〜Ａ４（または、アドレスデータＡ５〜Ａ１６）を取り込んで反転するインバータ回路１８とを有する回路を使用するようにしてもよい。
これによって、信号ＣＥＢが“１”になり、信号ＩＣＥが“０”になったとき、遅延回路１５によって遅延された遅延済み信号ＩＣＥにより、ナンドゲート回路１６などをオフ状態にして、アドレスバッファ回路２、５を非活性状態にすることができる。

（第４形態例）
また、上述した第１形態例においては、図８（ａ）〜（ｈ）に示す如く下位アドレスデータＡ０〜Ａ４によって＃０のメモリ番地が指定されたとき、上位アドレスデータＡ５〜Ａ１６も同時に切り替わり、図９に示す如くＸデコーダ回路６から出力される行選択データ（ワードライン信号ＷＬ（ｉ）〜ＷＬ（ｋ））が切り替わってしまうことから、＃０のメモリ番地を選択するとき、ワードライン信号ＷＬ（ｉ）〜ＷＬ（ｋ）と、ビットライン信号ＢＬ０〜ＢＬ３１とを共に切り替えなければならず、これらが共に安定するまで時間がかかり過ぎて、その分だけ読出し時間がかかってしまい、ＲＯＭ回路１全体の読出し時間が遅くなってしまう。
そこで、このような＃０のメモリ番地に対する読出し速度を改善するために、図１０に示す如くメモリセルアレイ回路４を構成する各メモリセル２０を接続する比較的高い抵抗を持つポリシリコンなどの配線２１と並行になるように、メタルなど比較的低い抵抗を持つ配線２２によって＃０のメモリ番地に対応するメモリセル２０と、Ｘデコーダ回路３の出力端子とを接続する配線２２を設けるようにしてもよい。
このように構成することにより、＃０のメモリ番地を選択するとき、各メモリセル２０のゲート電圧が安定するまでの時間を短くして読出しに要する時間を短くし、ＲＯＭ回路１全体の読出し速度を速くすることができる。
（第５形態例）
また、このような改善方法以外の方法、例えば図１１に示す如く＃０のメモリ番地に対応するメモリセル２０ａのチャネル幅Ｗ１を他のメモリセル２０ｂのチャネル幅Ｗ２より大きくして、＃０のメモリ番地に対応するメモリセル２０ａの駆動力を向上させるようにしてもよい。
このようにしても、＃０のメモリ番地に対応するメモリセル２０ａのみチャネル幅Ｗ１を大きくしていることから、チップ面積の増大を抑制しながら、＃０のメモリ番地を選択するときの読出し速度を速くしてＲＯＭ回路１全体の読出し速度を速くすることができる。

（第６形態例）
また、このような改善方法以外の方法、例えば図１２に示す如く＃０のメモリ番地以外に対応するメモリセル２０によって構成されるメモリセルアレイ回路４ａに対して、＃０のメモリ番地に対応するメモリセル２０によって構成されるメモリセルアレイ回路４ｂを別個に配置し、このメモリセルアレイ回路４ｂを高速な素子で構成することにより、＃０のメモリ番地を選択するとき、読出しに要する時間を短くして、ＲＯＭ回路１全体の読出し速度を速くするようにしてもよい。
この場合、アドレスバッファ回路２から出力される漢字コードを指定するアドレスデータＸをＸデコーダ回路３に供給して、メモリセルアレイ回路４ａから＃０以外のメモリ番地に格納されているワードデータを出力させるとともに、前記アドレスデータＸをメモリセルアレイ回路４ｂに供給して、このメモリセルアレイ回路４ｂから＃０のメモリ番地に格納されているワードデータを出力させる。
この状態で、Ｙデコーダ回路６から列選択データＹＧ０が出力されているとき、メモリセルアレイ回路４ｂから出力されるワードデータを選択させ、Ｙデコーダ回路６から列選択データＹＧ１〜ＹＧ３１のいずれかが出力されているとき、メモリセルアレイ回路４ａから出力されているワードデータを選択させることにより、前記アドレスデータＡ５〜Ａ１６で指定された漢字フォントデータの各ワードデータを読み出す。

（第７形態例）
また、上述した第１〜第６形態例では、上位アドレスデータＡ５〜Ａ１６で漢字コードを指定し、下位アドレスデータＡ０〜Ａ４を切り替えて、漢字コードで指定される漢字フォントの各ワードデータを順次指定するようにしているが、図１３に示す如くアドレスバッファ回路５に代えてカウンタ回路２６を設け、このカウンタ回路２６によって外部から入力されるクロック信号ＣＫをカウントし、このカウント結果をアドレスデータＹとしてＹデコーダ回路６に入力するようにしてもよい。
このように構成することにより、ＲＯＭ回路１内で下位アドレスデータＡ０〜Ａ４を発生することができ、これによってアドレスデータＡ０〜Ａ４を伝送する際に必要な５本のアドレスデータ線に代えて、クロック信号ＣＫを伝送する１本のクロック信号線だけにすることができる。
この結果、４本分の信号線を削減し、その分だけチップの端子数を低減させることができる。但し、通常のシステムで使用されているＲＯＭ回路に代えて、この第７形態例のＲＯＭ回路１を使用する際には、図１４に示す如くシステム側から出力されるアドレスデータＡ０をクロック信号ＣＫとして前記カウンタ回路２６のクロック入力端子に入力するとともに、ノアゲート回路２７によってシステム側から出力されるアドレスデータＡ０〜Ａ４の論理和をとって、リセット信号ＬＴＲを生成し、これを前記カウンタ回路２６のリセット端子に入力する。
（他の形態例）
また、上述した第１〜第７形態例においては、アドレスデータＡ０〜Ａ１６を用いてＲＯＭ回路１から漢字フォントを構成する各ワードデータを読み出すようにしているが、必要なＲＯＭ容量に応じて、ＭＳＢ（最下位ビット）を決定するようにしてもよい。
また、以上の形態例においては、本発明のＲＯＭ回路を漢字用キャラクタジェネレータに適用した場合について示したが、その他の用途のＲＯＭ回路にも適用できることは云うまでもない。

本発明によるＲＯＭ回路の第１形態例を適用したＲＯＭ回路の一例を示すブロック図である。図１に示すメモリセルアレイ回路に格納されている漢字フォントの各ワードデータ配置例を示す模式図である。（ａ）及び（ｂ）は図１に示すＲＯＭ回路に対するアドレスデータ例を示す模式図である。図１に示すアドレスバッファ回路の詳細な構成要素例を示す回路図である。（ａ）及び（ｂ）は図４に示すアドレスバッファ回路の改善点を説明するための信号例を示すタイミング図である。本発明によるＲＯＭ回路の第２形態例で使用されるアドレスバッファ回路の詳細な構成要素例を示す回路図である。本発明によるＲＯＭ回路の第３形態例で使用されるアドレスバッファ回路の詳細な構成要素例を示す回路図である。（ａ）乃至（ｈ）は図４に示すＲＯＭ回路の改善点を説明するための信号例を示すタイミング図である。図４に示すＲＯＭ回路の改善点を説明するための信号例を示す回路図である。本発明によるＲＯＭ回路の第４形態例で使用されるアドレスバッファ回路の詳細な構成要素例を示す回路図である。本発明によるＲＯＭ回路の第５形態例で使用されるアドレスバッファ回路の詳細な構成要素例を示す回路図である。本発明によるＲＯＭ回路の第６形態例で使用されるアドレスバッファ回路の詳細な構成要素例を示す回路図である。本発明によるＲＯＭ回路の第７形態例で使用されるアドレスバッファ回路の詳細な構成要素例を示す回路図である。図１３に示すＲＯＭ回路を従来のシステムの組み込む際の回路構成例を示すブロック図である。従来から知られているＲＯＭ回路の一例を示すブロック図である。図１５に格納されている漢字フォント例を示す模式図である。図１６に示す漢字フォントを構成する各ワードデータの読出し手順例を示す模式図である。図１５に示すメモリセルアレイ回路から図１６に示す漢字フォントの各ワードデータを読み出す際の読出し動作例を示す模式図である。

符号の説明

１…ＲＯＭ回路、２…アドレスバッファ回路、３…Ｘデコーダ回路、４…メモリセルアレイ回路、４ａ…メモリセルアレイ回路、４ｂ…メモリセルアレイ回路、５…アドレスバッファ回路、６…Ｙデコーダ回路、７…Ｙゲート回路、８…出力制御回路、９…出力バッファ回路、１０…インバータ回路、１１…ナンドゲート回路、１２…インバータ回路、１３…ラッチ回路、１４…インバータ回路、１５…遅延回路、１６…ナンドゲート回路、１７…ラッチ回路、１８…インバータ回路、２０…メモリセル、２０ａ…メモリセル、２０ｂ…メモリセル、２１…配線、２２…配線、２５…選択回路、２６…カウンタ回路、２７…ノアゲート回路

Claims

固定長を有する複数のデータが格納され、アドレスデータが入力されたときに、前記データのうちの前記アドレスデータに対応する一つのデータが読み出されるように、前記アドレスデータにより選択される複数のメモリセル内に記憶されている前記データの構成要素データを出力するＲＯＭ回路であって、前記データの各々を構成する構成要素データが単一の行に配列されたメモリセルに格納されており、前記アドレスデータを上位アドレスデータと下位アドレスデータとに分割し、上位アドレスデータにより単一の行を指定し、下位アドレスデータにより単一の行内における構成要素データを連続的に指定し、前記上位アドレスデータと、クロック信号とが入力されたとき、前記上位アドレスデータによって固定長データを指定し、前記クロック信号をカウントして得られた計数値に基づき、前記上位アドレスデータによって指定された固定長データ中の構成要素データを連続的に指定すると共に、前記下位アドレスデータのうちの最下位アドレスデータをクロック信号に割当て、下位アドレスデータ全てをシステム側からの論理和としてリセット信号に割当てたことを特徴とするＲＯＭ回路。
請求項１に記載のＲＯＭ回路において、下位アドレスデータが予め設定されている所定値のときに選択されるメモリセルのワードラインの配線抵抗を、他のメモリセルのワードラインの配線抵抗より小さくすることを特徴とするＲＯＭ回路。