JPS61175998A - リ−ドオンリメモリ回路 - Google Patents
リ−ドオンリメモリ回路Info
- Publication number
- JPS61175998A JPS61175998A JP60015061A JP1506185A JPS61175998A JP S61175998 A JPS61175998 A JP S61175998A JP 60015061 A JP60015061 A JP 60015061A JP 1506185 A JP1506185 A JP 1506185A JP S61175998 A JPS61175998 A JP S61175998A
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- Japan
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- data
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- selector
- circuit
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスクプログラマブルリードオンリメモリ回路
に関する。特に、出力データピットの抽出手段に関する
。
に関する。特に、出力データピットの抽出手段に関する
。
本発明は、一つのマトリックスを構成するデータを一つ
のブロックとして記憶するリードオンリメモリから、こ
のマトリックスを構成するデータの一つの行または一つ
の列を選択して読み出す回路において、 メモリセルからは上記ブロック毎に一括してデータを読
み出し、その読み出し出力に並列セレクタ回路を設け、
このセレクタ回路を選択制御入力に上記マトリックスの
行または列の選択信号に応じて所望の行または列の一つ
を選択させることにより、 メモリセルの利用効率を向上させるとともに、例えばタ
テまたはヨコのいずれの表示をも必要とする回路のハー
ドウェアを経済化し、その読み出し処理時間を短縮する
ものである。
のブロックとして記憶するリードオンリメモリから、こ
のマトリックスを構成するデータの一つの行または一つ
の列を選択して読み出す回路において、 メモリセルからは上記ブロック毎に一括してデータを読
み出し、その読み出し出力に並列セレクタ回路を設け、
このセレクタ回路を選択制御入力に上記マトリックスの
行または列の選択信号に応じて所望の行または列の一つ
を選択させることにより、 メモリセルの利用効率を向上させるとともに、例えばタ
テまたはヨコのいずれの表示をも必要とする回路のハー
ドウェアを経済化し、その読み出し処理時間を短縮する
ものである。
従来例リードオンリメモリではデータがプログラムされ
たメモリセルマトリックスから入力アドレスによって１
ワードが選択され、これが出力される。この入力アドレ
スでは１ワ一ド分のメモリセルしか選択することができ
ない。
たメモリセルマトリックスから入力アドレスによって１
ワードが選択され、これが出力される。この入力アドレ
スでは１ワ一ド分のメモリセルしか選択することができ
ない。
例えば、第４図に示すキャラクタデータを内蔵しＣ１１
ビツトからＣＩ８ビットの１バイトデータにアクセスで
きるようなリードオンリメモリでは、Ｃ１１ビツトから
Ｃ１１ビツトの１バイトデータに直接アクセスすること
ができない。したがって、例えばこのキャラクデータを
ディスプレイやプリンタに縦方向にも横方向にも出力し
たい場合などに、Ｃ１１ビツトからＣ１１ビツトの１バ
イトデータをアクセスできるような構成のメモリセルを
持つリードオンリメモリと、Ｃ，ピントからＣ□ビット
の１バイトデータをアクセスできるような構成の二通り
のメモリセルを持つリードオンリメモリを用意するか、
または、ＣＰＵ側でビットの並べかえを行うなどの処理
をすることを要し、コストアップおよび処理速度の低下
を招くなどの欠点があった。
ビツトからＣＩ８ビットの１バイトデータにアクセスで
きるようなリードオンリメモリでは、Ｃ１１ビツトから
Ｃ１１ビツトの１バイトデータに直接アクセスすること
ができない。したがって、例えばこのキャラクデータを
ディスプレイやプリンタに縦方向にも横方向にも出力し
たい場合などに、Ｃ１１ビツトからＣ１１ビツトの１バ
イトデータをアクセスできるような構成のメモリセルを
持つリードオンリメモリと、Ｃ，ピントからＣ□ビット
の１バイトデータをアクセスできるような構成の二通り
のメモリセルを持つリードオンリメモリを用意するか、
または、ＣＰＵ側でビットの並べかえを行うなどの処理
をすることを要し、コストアップおよび処理速度の低下
を招くなどの欠点があった。
本発明はこのような欠点を解決し、内蔵データのブロッ
クを２種類の方向にアクセスできるリードオンリメモリ
回路を提供することを目的とする。
クを２種類の方向にアクセスできるリードオンリメモリ
回路を提供することを目的とする。
本発明は、一つのマトリックスを構成するデータを一つ
のブロックとして記憶する記憶部と、読出し信号を解読
しこの記憶部に対する読出しアドレス信号を生成するア
ドレスデコーダとを備えたリードオンリメモリ回路で、
前述の問題点を解決するための手段として、上記アドレ
スデコーダは、上記ブロックの一つに対応するアドレス
信号を生成する第一のアドレス生成手段と、上記ブロッ
クのうちの上記マトリックスの列または行の一つに対応
するアドレス信号を生成する第二のアドレス生成手段と
を含み、さらに、上記マトリックスの行方向および列方
向のいずれか一方の方向の読出方向を指定するモード切
替信号を入力するモード切替信号入力端子と、上記第一
のアドレス生成手段により読出されたブロック毎のデー
タから上記第二のアドレス生成手段により生成されたア
ドレス信号に基づいて、上記モード切替信号により指定
された一行または一列のデータをワードデータとして出
力するセレクタ手段とを備えたこと特徴とする。
のブロックとして記憶する記憶部と、読出し信号を解読
しこの記憶部に対する読出しアドレス信号を生成するア
ドレスデコーダとを備えたリードオンリメモリ回路で、
前述の問題点を解決するための手段として、上記アドレ
スデコーダは、上記ブロックの一つに対応するアドレス
信号を生成する第一のアドレス生成手段と、上記ブロッ
クのうちの上記マトリックスの列または行の一つに対応
するアドレス信号を生成する第二のアドレス生成手段と
を含み、さらに、上記マトリックスの行方向および列方
向のいずれか一方の方向の読出方向を指定するモード切
替信号を入力するモード切替信号入力端子と、上記第一
のアドレス生成手段により読出されたブロック毎のデー
タから上記第二のアドレス生成手段により生成されたア
ドレス信号に基づいて、上記モード切替信号により指定
された一行または一列のデータをワードデータとして出
力するセレクタ手段とを備えたこと特徴とする。
記憶部に格納されているブロックの一つが第一のアドレ
ス生成手段で読み出される。この読み出されたデータが
セレクタ手段に入力されると、第二のアドレス生成手段
で生成されたアドレス信号に基づいて、モード切替信号
の指定に応じて所望の行または列の一つが選択されて出
力される。
ス生成手段で読み出される。この読み出されたデータが
セレクタ手段に入力されると、第二のアドレス生成手段
で生成されたアドレス信号に基づいて、モード切替信号
の指定に応じて所望の行または列の一つが選択されて出
力される。
以下、本発明実施例について図面に基づいて説明する。
第１は本発明実施例装置の構成を示すブロック構成図で
ある。第２図は第１図に示すセレクタ回路６Ｂの構成を
示す回路接続図である。さらに、第３図は第２図に示す
セレクタ群ＩＦのセレクタの構成を示す回路接続図であ
る。
ある。第２図は第１図に示すセレクタ回路６Ｂの構成を
示す回路接続図である。さらに、第３図は第２図に示す
セレクタ群ＩＦのセレクタの構成を示す回路接続図であ
る。
この実施例装置の構成を第１図ないし第３図に基づいて
説明する。
説明する。
この実施例装置は、１キャラクタ分のデータ（Ｍ・２１
ビツト）から１ワ一ド分のデータ（Ｍビット）を抽出す
るモードを指定する切替信号１ｓを入力する入カバソフ
ァＩＢと、（Ｎｕ ＋ Ｎ２）本の入力アドレス２Ｓを
入力する入カバソファ２Ｂと、入力アドレスの一部を解
読するデコード回路３Ｂおよび４Ｂと、上記抽出された
１ワ一ド分のデータを出力する出カバソファ５Ｂと、２
Ｍ！個のセレクタを有するセレクタ回路６Ｂと、２”Ｘ
Ｍ・２Ｎ′ビツトのメモリセルフＢと、外部信号１３５
に基づいて動作するタイミング発生回路８Ｂとを備える
。
ビツト）から１ワ一ド分のデータ（Ｍビット）を抽出す
るモードを指定する切替信号１ｓを入力する入カバソフ
ァＩＢと、（Ｎｕ ＋ Ｎ２）本の入力アドレス２Ｓを
入力する入カバソファ２Ｂと、入力アドレスの一部を解
読するデコード回路３Ｂおよび４Ｂと、上記抽出された
１ワ一ド分のデータを出力する出カバソファ５Ｂと、２
Ｍ！個のセレクタを有するセレクタ回路６Ｂと、２”Ｘ
Ｍ・２Ｎ′ビツトのメモリセルフＢと、外部信号１３５
に基づいて動作するタイミング発生回路８Ｂとを備える
。
ここで、セレクタ回路６Ｂは、セレクタ群ＩＦと、２Ｎ
ｔ個の二人力オアゲート２Ｇと、ノットゲートＩＧとを
備える。さらに、セレクタ群工のセレクタのそれぞれに
は、二人力オアゲー）２ＢＳ１および２ＢＳ２と、トラ
イステートゲートＩＢＳＩおよびｌＢ５２とを備える。
ｔ個の二人力オアゲート２Ｇと、ノットゲートＩＧとを
備える。さらに、セレクタ群工のセレクタのそれぞれに
は、二人力オアゲー）２ＢＳ１および２ＢＳ２と、トラ
イステートゲートＩＢＳＩおよびｌＢ５２とを備える。
次に、この実施例装置の動作を第１図ないし第３図に基
づいて説明する。
づいて説明する。
（Ｎｕ ＋ Ｎ２）本の入力アドレス２Ｓは入カバソフ
ァ２Ｂを経由して、そのＮ２本はデコード回路３Ｂに入
力され、またそのＮ１本はデコード回路４Ｂに入力され
る。デコード回路４Ｂにより２ＮＩＸＭ・２Ｈｚビツト
構成のメモリセルフＢからＭ・２Ｎｆｆｉビツトが選択
される。この選択されたＭ・２Ｈｚビツトのデータはセ
レクタ回路６Ｂに出力される。デコーダ３Ｂではセレタ
ク回路６Ｂのファイルのゲート信号の一つが生成され、
モード切替信号Ｉｓ° と組合されてセレクタ回路６
ＢからＭビットのデコーダが出力バッファ５Ｂに転送さ
れる。ここでタイミングジェネレータ８Ｂからは外部信
号１３３に基づいて各ブロックへ制御タイミングが出力
される。
ァ２Ｂを経由して、そのＮ２本はデコード回路３Ｂに入
力され、またそのＮ１本はデコード回路４Ｂに入力され
る。デコード回路４Ｂにより２ＮＩＸＭ・２Ｈｚビツト
構成のメモリセルフＢからＭ・２Ｎｆｆｉビツトが選択
される。この選択されたＭ・２Ｈｚビツトのデータはセ
レクタ回路６Ｂに出力される。デコーダ３Ｂではセレタ
ク回路６Ｂのファイルのゲート信号の一つが生成され、
モード切替信号Ｉｓ° と組合されてセレクタ回路６
ＢからＭビットのデコーダが出力バッファ５Ｂに転送さ
れる。ここでタイミングジェネレータ８Ｂからは外部信
号１３３に基づいて各ブロックへ制御タイミングが出力
される。
次に、セレクタ回路６Ｂでは、デコード回路３Ｂからの
ローアクティブなデコード信号と１キャラクタ分のデー
タからビットを抽出するモード切替信号Ｉｓとにより任
意の二人力ゲート２Ｇの出力のみがロー状態になる。二
人カゲート２Ｇの出力はセレクタ群ＩＦの中のＭ個のセ
レクタにゲート情報として接続されている。また、セレ
クタ群ＩＦの各セレクタはメモリセルフＢのデータを入
力とし、その出力は出カバソファ５Ｂに接続されている
。各セレクタはゲート情報としてアクティブな信号を受
けることによりそのゲートが開かれ、メモリセルフＢの
データが出カバソファ５Ｂに出力される。すなわち、第
３図に示すように、メモリセルフＢの出力データＩＩ、
二人力オアゲート２Ｇの出力ＩＤＣ１および２ＤＣｉ、
モード切替信号ＩＳおよびその否定論理信号ＩＳが入力
される。この入力によりセレクタはモード切替信号ＩＳ
の状態によって、入力データ１１が端子１０または２０
のいずれかに出力される。
ローアクティブなデコード信号と１キャラクタ分のデー
タからビットを抽出するモード切替信号Ｉｓとにより任
意の二人力ゲート２Ｇの出力のみがロー状態になる。二
人カゲート２Ｇの出力はセレクタ群ＩＦの中のＭ個のセ
レクタにゲート情報として接続されている。また、セレ
クタ群ＩＦの各セレクタはメモリセルフＢのデータを入
力とし、その出力は出カバソファ５Ｂに接続されている
。各セレクタはゲート情報としてアクティブな信号を受
けることによりそのゲートが開かれ、メモリセルフＢの
データが出カバソファ５Ｂに出力される。すなわち、第
３図に示すように、メモリセルフＢの出力データＩＩ、
二人力オアゲート２Ｇの出力ＩＤＣ１および２ＤＣｉ、
モード切替信号ＩＳおよびその否定論理信号ＩＳが入力
される。この入力によりセレクタはモード切替信号ＩＳ
の状態によって、入力データ１１が端子１０または２０
のいずれかに出力される。
本発明は以上説明したように、メモリセル内のブロック
から二種類の配列のビットデータを抽出することが可能
になるので、例えばキャラクタデータを縦方向および横
方向のいずれの方向でもアクセスすることができる効果
がある。
から二種類の配列のビットデータを抽出することが可能
になるので、例えばキャラクタデータを縦方向および横
方向のいずれの方向でもアクセスすることができる効果
がある。
第１図は本発明実施例装置の構成を示すブロック構成図
。 第２図は第１図に示すセレクタ回路の構成を示す回路接
続図。 第３図は第２図に示すセレクタの構成を示す回路接続図
。 第４図はキャラクタパターンの構成を示す模式１Ｂ、２
Ｂ−・・入カバソファ、３Ｂ、４Ｂ・・・デコード回路
、５Ｂ・・・入力バッファ、６Ｂ・・・セレクタ回路、
７Ｂ・・・メモリセル、８Ｂ・・・タイミング発生回路
、ｌＧ・・・ノットゲート、２Ｇ、２ＢＳ・・・二人力
オアゲート、ＩＦ・・・セレクタ群、ＩＢＳ・・・トラ
イステートゲート。 特許出願人 日本電気株式会社っ＼ 代理人 弁理士 井 出 直 孝′。 ゛２．−一
。 第２図は第１図に示すセレクタ回路の構成を示す回路接
続図。 第３図は第２図に示すセレクタの構成を示す回路接続図
。 第４図はキャラクタパターンの構成を示す模式１Ｂ、２
Ｂ−・・入カバソファ、３Ｂ、４Ｂ・・・デコード回路
、５Ｂ・・・入力バッファ、６Ｂ・・・セレクタ回路、
７Ｂ・・・メモリセル、８Ｂ・・・タイミング発生回路
、ｌＧ・・・ノットゲート、２Ｇ、２ＢＳ・・・二人力
オアゲート、ＩＦ・・・セレクタ群、ＩＢＳ・・・トラ
イステートゲート。 特許出願人 日本電気株式会社っ＼ 代理人 弁理士 井 出 直 孝′。 ゛２．−一
Claims (1)
- （１）一つのマトリックスを構成するデータを一つのブ
ロックとして記憶する記憶部と、 読出し信号を解読しこの記憶部に対する読出しアドレス
信号を生成するアドレスデコーダとを備えたリードオン
リメモリ回路において、上記アドレスデコーダは、 上記ブロックの一つに対応するアドレス信号を生成する
第一のアドレス生成手段と、 上記ブロックのうちの上記マトリックスの列または行の
一つに対応するアドレス信号を生成する第二のアドレス
生成手段と を含み、 さらに、 上記マトリックスの行方向および列方向のいずれか一方
の方向の読出方向を指定するモード切替信号を入力する
モード切替信号入力端子と、上記第一のアドレス生成手
段により読出されたブロック毎のデータから上記第二の
アドレス生成手段により生成されたアドレス信号に基づ
いて、上記モード切替信号により指定された一行または
一列のデータをワードデータとして出力するセレクタ手
段と を備えたことを特徴とするリードオンリメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015061A JPS61175998A (ja) | 1985-01-29 | 1985-01-29 | リ−ドオンリメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015061A JPS61175998A (ja) | 1985-01-29 | 1985-01-29 | リ−ドオンリメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61175998A true JPS61175998A (ja) | 1986-08-07 |
Family
ID=11878321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60015061A Pending JPS61175998A (ja) | 1985-01-29 | 1985-01-29 | リ−ドオンリメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61175998A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6359641A (ja) * | 1986-08-29 | 1988-03-15 | Fujitsu Ltd | 画像メモリ |
| JPS63177235A (ja) * | 1987-01-19 | 1988-07-21 | Fujitsu Ltd | 多次元アクセスメモリ |
| JPH04113581A (ja) * | 1990-09-03 | 1992-04-15 | Nec Ic Microcomput Syst Ltd | Ｉｃメモリ |
| US5790883A (en) * | 1995-02-07 | 1998-08-04 | Mitsubishi Denki Kabushiki Kaisha | Multiple ports storage device with programmable overlapped data bits access |
-
1985
- 1985-01-29 JP JP60015061A patent/JPS61175998A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6359641A (ja) * | 1986-08-29 | 1988-03-15 | Fujitsu Ltd | 画像メモリ |
| JPS63177235A (ja) * | 1987-01-19 | 1988-07-21 | Fujitsu Ltd | 多次元アクセスメモリ |
| JPH04113581A (ja) * | 1990-09-03 | 1992-04-15 | Nec Ic Microcomput Syst Ltd | Ｉｃメモリ |
| US5790883A (en) * | 1995-02-07 | 1998-08-04 | Mitsubishi Denki Kabushiki Kaisha | Multiple ports storage device with programmable overlapped data bits access |
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