JPH0262781A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPH0262781A JPH0262781A JP63214205A JP21420588A JPH0262781A JP H0262781 A JPH0262781 A JP H0262781A JP 63214205 A JP63214205 A JP 63214205A JP 21420588 A JP21420588 A JP 21420588A JP H0262781 A JPH0262781 A JP H0262781A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- memory cell
- input
- latch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003491 array Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体集積回路装置に関し、特にメモリ回路に
関する。
関する。
［従来の技術］
一般に、従来のメモリ回路は、第３図のようになってい
た。
た。
第３図に示された従来例では、外部より入力されたアド
レスは、デコーダ２によってデコードされ、メモリセル
アレイ３内のメモリセルを選択する。
レスは、デコーダ２によってデコードされ、メモリセル
アレイ３内のメモリセルを選択する。
読み出し動作の場合、前記メモリセルアレイ３内の前記
選択されたメモリセルからのデータが人出力バッファ６
を介して外部に読み出され、また、書き込み動作の場合
は、前記人出力バツファ６を介して外部より入力された
データが、前記メモリセルアレイ３内の前記選択された
メモリセルに書き込まれる構成となっていた。
選択されたメモリセルからのデータが人出力バッファ６
を介して外部に読み出され、また、書き込み動作の場合
は、前記人出力バツファ６を介して外部より入力された
データが、前記メモリセルアレイ３内の前記選択された
メモリセルに書き込まれる構成となっていた。
［発明が解決しようとする問題点コ
上述した従来のメモリ回路は、アドレス信号を入力して
から、メモリセル内のデータが読み出されるまで（ある
いは、メモリセル内にデータが書き込まれるまて）、次
のアドレス信号を入力することができないため、メモリ
セルアレイにある複数のデータを続けて読み出す場合（
あるいは、メモリセルアレイに複数のデータを続けて書
き込む場合）、読み出す（あるいは、書き込む）データ
の数が多いと、多大な時間を要するという欠点がある。
から、メモリセル内のデータが読み出されるまで（ある
いは、メモリセル内にデータが書き込まれるまて）、次
のアドレス信号を入力することができないため、メモリ
セルアレイにある複数のデータを続けて読み出す場合（
あるいは、メモリセルアレイに複数のデータを続けて書
き込む場合）、読み出す（あるいは、書き込む）データ
の数が多いと、多大な時間を要するという欠点がある。
［発明の従来技術に対する相違点コ
上述した従来のメモリ回路に対し、本発明は外部から入
力されたアドレスがデコードされ、対応するメモリセル
を選択し、データが読み出されている（あるいは、デー
タが書き込まれている）間に、次のアドレスが、デコー
ドされうるという相違点を有する。
力されたアドレスがデコードされ、対応するメモリセル
を選択し、データが読み出されている（あるいは、デー
タが書き込まれている）間に、次のアドレスが、デコー
ドされうるという相違点を有する。
［問題点を解決するための手段］
本発明のメモリ回路は、アドレスの最下位ビットがＯの
とき入力状態となり、アドレスの最下位ビットが１のと
き前に入力されたアドレスを保持する第１のアドレスラ
ッチ回路と；アドレスの最下位ビットが１のとき入力状
態となり、アドレスの最下位ビットがＯのとき、前に入
力されたアドレスを保持する第２のアドレスラッチ回路
と；前記第１のアドレスラッチ回路の出力によって選択
されるメモリセルから構成される第１のメモリセルアレ
イと；前記第２のアドレスラッチ回路の出力によって選
択されるメモリセルから構成される第２のメモリセルア
レイと；前記第１のメモリセルアレイから読み出される
データまたは前記第２のメモリセルアレイから読み出さ
れるデータのどちらか一方を選択して出力する選択回路
と；前記第１のメモリセルアレイに書き込むデータをラ
ッチ入力するための第１のデータラッチ回路と；前記第
２のメモリセルアレイに書き込むデータをラッチ入力す
るための第２のデータラッチ回路とを備えていて、前記
第１のデータラッチ回路が入力状態の時は、前記第２の
データラッチ回路がラッチ状態にあり、また、前記第２
のデータラッチ回路が入力状態の時は、前記第１のデー
タラッチ回路がラッチ状態にあるように構成されている
。
とき入力状態となり、アドレスの最下位ビットが１のと
き前に入力されたアドレスを保持する第１のアドレスラ
ッチ回路と；アドレスの最下位ビットが１のとき入力状
態となり、アドレスの最下位ビットがＯのとき、前に入
力されたアドレスを保持する第２のアドレスラッチ回路
と；前記第１のアドレスラッチ回路の出力によって選択
されるメモリセルから構成される第１のメモリセルアレ
イと；前記第２のアドレスラッチ回路の出力によって選
択されるメモリセルから構成される第２のメモリセルア
レイと；前記第１のメモリセルアレイから読み出される
データまたは前記第２のメモリセルアレイから読み出さ
れるデータのどちらか一方を選択して出力する選択回路
と；前記第１のメモリセルアレイに書き込むデータをラ
ッチ入力するための第１のデータラッチ回路と；前記第
２のメモリセルアレイに書き込むデータをラッチ入力す
るための第２のデータラッチ回路とを備えていて、前記
第１のデータラッチ回路が入力状態の時は、前記第２の
データラッチ回路がラッチ状態にあり、また、前記第２
のデータラッチ回路が入力状態の時は、前記第１のデー
タラッチ回路がラッチ状態にあるように構成されている
。
［実施例コ
次に、本発明について実施例を通して説明する。
第１図は本発明の第１実施例の全体構成を示すブロック
図である。
図である。
アドレスラッチ回路１ａおよび１ｂは、ともに同一のア
ドレス線から入力されるアドレスを入力しラッチする回
路で、アドレスラッチ回路１ａは、制御回路４によりア
ドレスの最下位ビットが００とき入力状態となり、アド
レスの最下位ビットが１のとき前に入力されたアドレス
を保持するように制御されている。また、アドレスラッ
チ回路１ｂは、前記制御回路４により、アドレスの最下
位ビットが１のとき入力状態となり、アドレスの最下位
ビットがＯのとき前に入力されたアドレスを保持するよ
うに制御されている。
ドレス線から入力されるアドレスを入力しラッチする回
路で、アドレスラッチ回路１ａは、制御回路４によりア
ドレスの最下位ビットが００とき入力状態となり、アド
レスの最下位ビットが１のとき前に入力されたアドレス
を保持するように制御されている。また、アドレスラッ
チ回路１ｂは、前記制御回路４により、アドレスの最下
位ビットが１のとき入力状態となり、アドレスの最下位
ビットがＯのとき前に入力されたアドレスを保持するよ
うに制御されている。
前記アドレスラッチ回路１ａおよび１ｂに入力されたア
ドレスは、それぞれデコーダ２ａおよび２ｂによりデコ
ードされ、それぞれメモリセルアレイ３ａおよび３ｂ内
のメモリセルを選択する。
ドレスは、それぞれデコーダ２ａおよび２ｂによりデコ
ードされ、それぞれメモリセルアレイ３ａおよび３ｂ内
のメモリセルを選択する。
読み出し動作の場合、前記制御回路４により制御される
セレクタ５によって、前記メモリセルアレイ３ａ内のデ
ータまたは、前記メモリセルアレイ３ｂ内のデータのど
ちらか一方が選択され人出カバッファ６を介して外部に
読み出される。
セレクタ５によって、前記メモリセルアレイ３ａ内のデ
ータまたは、前記メモリセルアレイ３ｂ内のデータのど
ちらか一方が選択され人出カバッファ６を介して外部に
読み出される。
また、書き込み動作の場合、前記人出力バッフ７６を介
して外部より入力されたデータが前記メモリセルアレイ
３ａまたは３ｂ内のメモリセルに書き込まれる。かかる
構成により、ある状態で入力されたアドレスの最下位ビ
ットと、その次に入力されるアドレスの最下位ビットが
異なるならば、前記はじめに入力されたアドレスがデコ
ードされ、対応するメモリセルを選択し、メモリセル内
のデータを読み出している間に、前記あとから入力され
たアドレスもデコードされている状態が可能になるため
、連続してデータを読み出す場合、読み出しに要する時
間を大幅に削減できる。
して外部より入力されたデータが前記メモリセルアレイ
３ａまたは３ｂ内のメモリセルに書き込まれる。かかる
構成により、ある状態で入力されたアドレスの最下位ビ
ットと、その次に入力されるアドレスの最下位ビットが
異なるならば、前記はじめに入力されたアドレスがデコ
ードされ、対応するメモリセルを選択し、メモリセル内
のデータを読み出している間に、前記あとから入力され
たアドレスもデコードされている状態が可能になるため
、連続してデータを読み出す場合、読み出しに要する時
間を大幅に削減できる。
第２図は、本発明の第２実施例の全体構成を示すブロッ
ク図である。
ク図である。
アドレスラッチ回路１ａおよび１ｂは、ともに同一のア
ドレス線から入力されるアドレスを入力しラッチする回
路で、アドレスラッチ回路１ａは、制御回路４により、
アドレスの最下位ビットが００とき入力状態となり、ア
ドレスの最下位ビットが１のとき前に入力されたアドレ
スを保持するように制御されている。また、アドレスラ
ッチ回路１ｂ４よ、前記制御回路４により、アドレスの
最下位ビットが１のとき入力状態となり、アドレスの最
下位ビットがＯのとき前に入力されたアドレスを保持す
るように制御されている。
ドレス線から入力されるアドレスを入力しラッチする回
路で、アドレスラッチ回路１ａは、制御回路４により、
アドレスの最下位ビットが００とき入力状態となり、ア
ドレスの最下位ビットが１のとき前に入力されたアドレ
スを保持するように制御されている。また、アドレスラ
ッチ回路１ｂ４よ、前記制御回路４により、アドレスの
最下位ビットが１のとき入力状態となり、アドレスの最
下位ビットがＯのとき前に入力されたアドレスを保持す
るように制御されている。
前記アドレスラッチ回路１ａおよび１ｂに入力されたア
ドレスは、それぞれデコーダ２ａおよび２ｂによりデコ
ードされ、それぞれメモリセルアレイ３ａおよび３ｂ内
のメモリセルを選択する。
ドレスは、それぞれデコーダ２ａおよび２ｂによりデコ
ードされ、それぞれメモリセルアレイ３ａおよび３ｂ内
のメモリセルを選択する。
読み出し動作の場合、前記制御回路４により制御される
セレクタ５によって、前記メモリセルアレイ３ａ内のデ
ータまたは前記メモリセルアレイ３ｂ内のデータのどぢ
らか一方が選択され、人出カバッファ６を介して外部に
読み出される。
セレクタ５によって、前記メモリセルアレイ３ａ内のデ
ータまたは前記メモリセルアレイ３ｂ内のデータのどぢ
らか一方が選択され、人出カバッファ６を介して外部に
読み出される。
また、書き込み動作の場合、前記人出力バッフ７６を介
して外部より入力されたデータが、データラッチ回路７
ａまたは、データラッチ回路７ｂに取り込まれる。前記
データラッチ回路７ａおよび７ｂは前記制御回路４によ
って、前記データラッチ回路７ａが前記人出力バッファ
６からのデータを入力しているときは前記データラッチ
回路７ｂは前のデータを保持しており、また前記データ
ラッチ回路７ｂが前記人出力バッファからのデータを入
力しているときは前記データラッチ回路７ａは前のデー
タを保持しているように制御されている。前記データラ
ッチ回路７ａおよび７ｂからのデータは、それぞれ前記
メモリセルアレイ３ａおよび３ｂ内のメモリセルに書き
込まれる。
して外部より入力されたデータが、データラッチ回路７
ａまたは、データラッチ回路７ｂに取り込まれる。前記
データラッチ回路７ａおよび７ｂは前記制御回路４によ
って、前記データラッチ回路７ａが前記人出力バッファ
６からのデータを入力しているときは前記データラッチ
回路７ｂは前のデータを保持しており、また前記データ
ラッチ回路７ｂが前記人出力バッファからのデータを入
力しているときは前記データラッチ回路７ａは前のデー
タを保持しているように制御されている。前記データラ
ッチ回路７ａおよび７ｂからのデータは、それぞれ前記
メモリセルアレイ３ａおよび３ｂ内のメモリセルに書き
込まれる。
かかる構成により、ある状態で入力されたアドレスの最
下位ビットと、その次の入力されるアドレスの最下位ビ
ットが異なるならば、前記はじめに入力されたアドレス
がデコードされ、対応するメモリセルを選択し、メモリ
セル内のデータを読み出している間に、前記あとから入
力されたアドレスもデコードされている状態が可能にな
るため、連続してデータを読み出す場合に読み出しに要
する時間を大幅に削減できるばかりでなく、連続してデ
ータを誉き込む場合も同様に、一方でデータを書き込ん
でいる間に他方でもデータの書き込みを開始できる状態
が可能になるため、データの書き込みに要する時間を大
幅に削減できる。
下位ビットと、その次の入力されるアドレスの最下位ビ
ットが異なるならば、前記はじめに入力されたアドレス
がデコードされ、対応するメモリセルを選択し、メモリ
セル内のデータを読み出している間に、前記あとから入
力されたアドレスもデコードされている状態が可能にな
るため、連続してデータを読み出す場合に読み出しに要
する時間を大幅に削減できるばかりでなく、連続してデ
ータを誉き込む場合も同様に、一方でデータを書き込ん
でいる間に他方でもデータの書き込みを開始できる状態
が可能になるため、データの書き込みに要する時間を大
幅に削減できる。
［発明の効果コ
以上説明したように本発明は、一方が入力状態にあると
き他方はラッチ状態にあり、かつ、入力状態／ラッチ状
態の切り換えがアドレスの最下位ビットによって決定さ
れる２つのアドレスラッチ回路と、それら２つのアドレ
スラッチ回路に対応する２つのメモリセルアレイから読
み出されるデータのどちらか一方を選択して出力する選
択回路を備えることによりメモリ回路から複数のデータ
を読み出す場合、読み出しに要する時間を大幅に削減で
きる効果がある。
き他方はラッチ状態にあり、かつ、入力状態／ラッチ状
態の切り換えがアドレスの最下位ビットによって決定さ
れる２つのアドレスラッチ回路と、それら２つのアドレ
スラッチ回路に対応する２つのメモリセルアレイから読
み出されるデータのどちらか一方を選択して出力する選
択回路を備えることによりメモリ回路から複数のデータ
を読み出す場合、読み出しに要する時間を大幅に削減で
きる効果がある。
さらに、書き込みデータの入力部に、一方が入力状態に
あるとき他方がラッチ状態にあるような２つのデータラ
ッチ回路を備えることにより、メモリ回路に複数のデー
タを書き込む場合、書き込みに要する時間も大幅に削減
できる効果がある。
あるとき他方がラッチ状態にあるような２つのデータラ
ッチ回路を備えることにより、メモリ回路に複数のデー
タを書き込む場合、書き込みに要する時間も大幅に削減
できる効果がある。
第１図は、本発明の第１実施例の全体構成を示すブロッ
ク図、第２図は本発明の第２実施例の全体構成を示すブ
ロック図、第３図は従来のメモリ回路の全体構成を示す
ブロック図である。 ｌａ、ｌｂ・・・アドレスラッチ回路、２．２ａ、２ｂ
・◆・デコーダ、 ３．３ａ、３ｂ・・・メモリセルアレイ、４・・・制御
回路、 δφ会・セレクタ、 ６・・・人出力バッファ、 ７ｂ、７ａ・・・データラッチ回路。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 −
ク図、第２図は本発明の第２実施例の全体構成を示すブ
ロック図、第３図は従来のメモリ回路の全体構成を示す
ブロック図である。 ｌａ、ｌｂ・・・アドレスラッチ回路、２．２ａ、２ｂ
・◆・デコーダ、 ３．３ａ、３ｂ・・・メモリセルアレイ、４・・・制御
回路、 δφ会・セレクタ、 ６・・・人出力バッファ、 ７ｂ、７ａ・・・データラッチ回路。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 −
Claims (2)
- （１）アドレスの最下位ビットが０のとき、入力状態と
なり、アドレスの最下位ビットが１のとき、前に入力さ
れたアドレスを保持する第１のアドレスラッチ回路と、 アドレスの最下位ビットが１のとき、入力状態となり、
アドレスの最下位ビットが０のとき、前に入力されたア
ドレスを保持する第２のアドレスラッチ回路と、 前記第１のアドレスラッチ回路の出力によって選択され
るメモリセルから構成される第１のメモリセルアレイと
、 前記第２のアドレスラッチ回路の出力によって選択され
るメモリセルから構成される第２のメモリセルアレイと
、 前記第１のメモリセルアレイから読み出されるデータま
たは前記第２のメモリセルアレイから読み出されるデー
タのどちらか一方を選択して出力する選択回路とを備え
ていることを特徴とするメモリ回路。 - （２）前記第１のメモリセルアレイに書き込むデータを
ラッチ入力するための第１のデータラッチ回路と、 前記第２のメモリセルアレイに書き込むデータをラッチ
入力するための第２のデータラッチ回路とを備えていて
、前記第１のデータラッチ回路が入力状態の時は、前記
第２のデータラッチ回路がラッチ状態にあり、また、前
記第２のデータラッチ回路が入力状態の時は、前記第１
のデータラッチ回路がラッチ状態にある特許請求の範囲
第１項記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214205A JPH0262781A (ja) | 1988-08-29 | 1988-08-29 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214205A JPH0262781A (ja) | 1988-08-29 | 1988-08-29 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0262781A true JPH0262781A (ja) | 1990-03-02 |
Family
ID=16651974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63214205A Pending JPH0262781A (ja) | 1988-08-29 | 1988-08-29 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0262781A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03269592A (ja) * | 1990-03-20 | 1991-12-02 | Yamaha Corp | 楽音発生装置 |
| JPH04313892A (ja) * | 1991-04-11 | 1992-11-05 | Sharp Corp | メモリのアドレス制御回路 |
-
1988
- 1988-08-29 JP JP63214205A patent/JPH0262781A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03269592A (ja) * | 1990-03-20 | 1991-12-02 | Yamaha Corp | 楽音発生装置 |
| JPH04313892A (ja) * | 1991-04-11 | 1992-11-05 | Sharp Corp | メモリのアドレス制御回路 |
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