JPH0935483A - 内部複写機能付きの半導体メモリ装置 - Google Patents
内部複写機能付きの半導体メモリ装置Info
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- JPH0935483A JPH0935483A JP18246096A JP18246096A JPH0935483A JP H0935483 A JPH0935483 A JP H0935483A JP 18246096 A JP18246096 A JP 18246096A JP 18246096 A JP18246096 A JP 18246096A JP H0935483 A JPH0935483 A JP H0935483A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Abstract
(57)【要約】
【課題】 データのエラーの発生を防ぎ、かつ高速動作
が可能となる内部複写機能付きの半導体メモリ装置を提
供する。 【解決手段】 複数のビットラインＢＬｉ、ＢＬｉ＋１
に接続された複数のメモリセルから構成されたメモリセ
ルアレイＭＣＡと、前記複数のビットラインＢＬｉ、Ｂ
Ｌｉ＋１と入・出力ライン対ＩＯｉとの間にそれぞれ接
続され、列選択信号に応答してターンオンされる複数の
列選択トランジスタＣＳＬＧｉ、ＣＳＬＧｉ＋１と、前
記入・出力ライン対ＩＯｉに接続されて読み出されたデ
ータを増幅するデータ増幅回路ＩＯＳＡと、このデータ
増幅回路ＩＯＳＡにより増幅されたデータを入力してラ
ッチするデータ貯蔵手段１２と、このデータ貯蔵手段１
２にラッチされたデータを前記入・出力ライン対ＩＯｉ
に出力する書き込みドライバーＷＲＤＲＶとを備えるこ
とを特徴とする。
が可能となる内部複写機能付きの半導体メモリ装置を提
供する。 【解決手段】 複数のビットラインＢＬｉ、ＢＬｉ＋１
に接続された複数のメモリセルから構成されたメモリセ
ルアレイＭＣＡと、前記複数のビットラインＢＬｉ、Ｂ
Ｌｉ＋１と入・出力ライン対ＩＯｉとの間にそれぞれ接
続され、列選択信号に応答してターンオンされる複数の
列選択トランジスタＣＳＬＧｉ、ＣＳＬＧｉ＋１と、前
記入・出力ライン対ＩＯｉに接続されて読み出されたデ
ータを増幅するデータ増幅回路ＩＯＳＡと、このデータ
増幅回路ＩＯＳＡにより増幅されたデータを入力してラ
ッチするデータ貯蔵手段１２と、このデータ貯蔵手段１
２にラッチされたデータを前記入・出力ライン対ＩＯｉ
に出力する書き込みドライバーＷＲＤＲＶとを備えるこ
とを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は内部複写機能付きの
半導体メモリ装置に関し、特にメモリセルアレイ内のソ
ース領域に貯蔵されたデータを目的領域として内部的に
複写できる内部複写機能付きの半導体メモリ装置に関す
るものである。
半導体メモリ装置に関し、特にメモリセルアレイ内のソ
ース領域に貯蔵されたデータを目的領域として内部的に
複写できる内部複写機能付きの半導体メモリ装置に関す
るものである。
【０００２】
【従来の技術】通常、前記メモリセルアレイ内の特定の
領域にデータを貯蔵するためには、まず貯蔵されるアド
レス（Ｘ、Ｙ；ここで、Ｘは行アドレスで、Ｙは列アド
レスである）を入力させて前記メモリセル内のワードラ
インを活性化すると共に、ビットライン対ＢＬｉと入・
出力ライン対ＩＯｉとの間に接続された列選択トランジ
スタ（ｃｏｌｕｍｎ ｓｅｌｅｃｔ ｔｒａｎｓｉｓｔ
ｏｒ）をターンオンさせなければならない。そして、デ
ータ入力パッド（Ｄａｔａ ｉｎｐｕｔ ｐａｄ）に貯
蔵するデータを入力させると、前記入力データは前記入
・出力ライン対ＩＯｉと前記列選択トランジスタを通し
て前記ビットライン対ＢＬｉに入力されることによっ
て、当該メモリセル内に前記データが貯蔵される。
領域にデータを貯蔵するためには、まず貯蔵されるアド
レス（Ｘ、Ｙ；ここで、Ｘは行アドレスで、Ｙは列アド
レスである）を入力させて前記メモリセル内のワードラ
インを活性化すると共に、ビットライン対ＢＬｉと入・
出力ライン対ＩＯｉとの間に接続された列選択トランジ
スタ（ｃｏｌｕｍｎ ｓｅｌｅｃｔ ｔｒａｎｓｉｓｔ
ｏｒ）をターンオンさせなければならない。そして、デ
ータ入力パッド（Ｄａｔａ ｉｎｐｕｔ ｐａｄ）に貯
蔵するデータを入力させると、前記入力データは前記入
・出力ライン対ＩＯｉと前記列選択トランジスタを通し
て前記ビットライン対ＢＬｉに入力されることによっ
て、当該メモリセル内に前記データが貯蔵される。
【０００３】図３は従来の半導体メモリ装置の回路構成
を示している。同図において、符号ＭＣＡは前記ビット
ライン対ＢＬｉ（ここで、ビットライン対ＢＬｉはビッ
トラインＢＬと相補ビットラインＢＬＢとをすべて含
む）に接続されたメモリセルを多数個有するメモリセル
アレイである。そして、符号ＣＳＬＧｉおよびＣＳＬＧ
ｉ＋１のそれぞれは前記メモリセルアレイＭＣＡ内の前
記ビットライン対ＢＬｉとＢＬｉ＋１と前記入・出力ラ
イン対ＩＯｉに接続された列選択トランジスタの対であ
る。このような列選択トランジスタ対ＣＳＬＧｉおよび
ＣＳＬＧｉ＋１の一側には前記入・出力ライン対ＩＯｉ
のデータを増幅するデータ増幅回路、すなわち入・出力
ラインセンスアンプ（ｉｎ／ｏｕｔ ｌｉｎｅ ｓｅｎ
ｓｅ ａｍｐｌｉｆｉｅｒ；ＩＯＳＡ）が位置し、この
データ増幅回路ＩＯＳＡはデータ出力バッファーＤＯＢ
に接続される。また、前記入・出力ライン対ＩＯｉと外
部のデータを入力する入力パッドＤＩＮとの間には入力
データをバッファーリングする入力バッファーＤＩＢ
と、この入力バッファーＤＩＢの出力を前記入・出力ラ
イン対ＩＯｉにドライブさせる書き込みドライバーＷＲ
ＤＲＶが接続されている。
を示している。同図において、符号ＭＣＡは前記ビット
ライン対ＢＬｉ（ここで、ビットライン対ＢＬｉはビッ
トラインＢＬと相補ビットラインＢＬＢとをすべて含
む）に接続されたメモリセルを多数個有するメモリセル
アレイである。そして、符号ＣＳＬＧｉおよびＣＳＬＧ
ｉ＋１のそれぞれは前記メモリセルアレイＭＣＡ内の前
記ビットライン対ＢＬｉとＢＬｉ＋１と前記入・出力ラ
イン対ＩＯｉに接続された列選択トランジスタの対であ
る。このような列選択トランジスタ対ＣＳＬＧｉおよび
ＣＳＬＧｉ＋１の一側には前記入・出力ライン対ＩＯｉ
のデータを増幅するデータ増幅回路、すなわち入・出力
ラインセンスアンプ（ｉｎ／ｏｕｔ ｌｉｎｅ ｓｅｎ
ｓｅ ａｍｐｌｉｆｉｅｒ；ＩＯＳＡ）が位置し、この
データ増幅回路ＩＯＳＡはデータ出力バッファーＤＯＢ
に接続される。また、前記入・出力ライン対ＩＯｉと外
部のデータを入力する入力パッドＤＩＮとの間には入力
データをバッファーリングする入力バッファーＤＩＢ
と、この入力バッファーＤＩＢの出力を前記入・出力ラ
イン対ＩＯｉにドライブさせる書き込みドライバーＷＲ
ＤＲＶが接続されている。
【０００４】このような構造を持つ半導体メモリ装置に
おいて、特定のＸ、Ｙ或いはＸｉ、Ｙｉ（ここで、ｉは
自然数）のアドレスのソース領域に貯蔵されたデータを
任意のアドレス、例えば、Ｘ１、Ｙ１或いはＸｙ、Ｙｙ
（ここで、１、ｙは自然数で、１≠ｉ≠ｙである）のア
ドレスの目的領域に移すとき、複雑な読み取りの過程と
書き込みの過程を経なければならない。例えば、目的領
域のアドレスに貯蔵するデータが既にソース領域のアド
レスに貯蔵されている場合、前記データを外部へ出力す
る読み取りサイクルとメモリセルアレイへの貯蔵サイク
ルが各アドレスに対してｉ回だけ反復的に実行されなけ
ればならない。これを図３の構成を参照して説明すると
下記のようである。
おいて、特定のＸ、Ｙ或いはＸｉ、Ｙｉ（ここで、ｉは
自然数）のアドレスのソース領域に貯蔵されたデータを
任意のアドレス、例えば、Ｘ１、Ｙ１或いはＸｙ、Ｙｙ
（ここで、１、ｙは自然数で、１≠ｉ≠ｙである）のア
ドレスの目的領域に移すとき、複雑な読み取りの過程と
書き込みの過程を経なければならない。例えば、目的領
域のアドレスに貯蔵するデータが既にソース領域のアド
レスに貯蔵されている場合、前記データを外部へ出力す
る読み取りサイクルとメモリセルアレイへの貯蔵サイク
ルが各アドレスに対してｉ回だけ反復的に実行されなけ
ればならない。これを図３の構成を参照して説明すると
下記のようである。
【０００５】前記メモリセルアレイからのデータが前記
列選択トランジスタ対ＣＳＬＧｉを通して前記入・出力
ライン対ＩＯｉへ伝送されると、これは前記データ増幅
回路ＩＯＳＡによって増幅されて前記データ出力バッフ
ァーＤＯＢへ伝送される。このとき、前記列選択トラン
ジスタ対ＣＳＬＧｉは列アドレスをデコーディングして
列選択ライン（ＣＳＬ；ｃｏｌｕｍｎ ｓｅｌｅｃｔ
ｌｉｎｅ）を活性化する列デコーダー（図示されていな
い）の出力によって応答してスイッチされる。前記デー
タ出力バッファーＤＯＢは前記データ増幅回路ＩＯＳＡ
から出力されるデータをデータ出力パッドＤＯＵＴを通
して出力する。
列選択トランジスタ対ＣＳＬＧｉを通して前記入・出力
ライン対ＩＯｉへ伝送されると、これは前記データ増幅
回路ＩＯＳＡによって増幅されて前記データ出力バッフ
ァーＤＯＢへ伝送される。このとき、前記列選択トラン
ジスタ対ＣＳＬＧｉは列アドレスをデコーディングして
列選択ライン（ＣＳＬ；ｃｏｌｕｍｎ ｓｅｌｅｃｔ
ｌｉｎｅ）を活性化する列デコーダー（図示されていな
い）の出力によって応答してスイッチされる。前記デー
タ出力バッファーＤＯＢは前記データ増幅回路ＩＯＳＡ
から出力されるデータをデータ出力パッドＤＯＵＴを通
して出力する。
【０００６】上記のような動作によって前記メモリセル
アレイＭＣＡから出力されたデータを目的のアドレス、
例えば前記列選択トランジスタ対ＣＳＬＧｉ＋１に接続
されたビットライン対ＢＬｉ＋１に接続されたメモリセ
ルに貯蔵するためには前記データ出力パッドＤＯＵＴの
データを前記データ入力パッドＤＩＮを通して前記入力
バッファーＤＩＢに入力させなければならない。このデ
ータ入力バッファーＤＩＢは入力されるＴＴＬレベルの
信号をＣＭＯＳレベルに変換させて書き込みドライバー
ＷＲＤＲＶに供給し、この書き込みドライバーＷＲＤＲ
Ｖは前記入力データを前記入・出力ライン対ＩＯｉへ伝
送する。この入・出力ライン対ＩＯｉの入力データの信
号は前記列選択トランジスタＣＳＬＧｉ＋１の一側へ伝
送する。このとき、前記列選択トランジスタＣＳＬＧｉ
＋１は行き先の列アドレスをデコーディングして出力す
る列デコーダーの出力によってターンオンされることに
よって該当行き先アドレスのメモリセルに貯蔵される。
アレイＭＣＡから出力されたデータを目的のアドレス、
例えば前記列選択トランジスタ対ＣＳＬＧｉ＋１に接続
されたビットライン対ＢＬｉ＋１に接続されたメモリセ
ルに貯蔵するためには前記データ出力パッドＤＯＵＴの
データを前記データ入力パッドＤＩＮを通して前記入力
バッファーＤＩＢに入力させなければならない。このデ
ータ入力バッファーＤＩＢは入力されるＴＴＬレベルの
信号をＣＭＯＳレベルに変換させて書き込みドライバー
ＷＲＤＲＶに供給し、この書き込みドライバーＷＲＤＲ
Ｖは前記入力データを前記入・出力ライン対ＩＯｉへ伝
送する。この入・出力ライン対ＩＯｉの入力データの信
号は前記列選択トランジスタＣＳＬＧｉ＋１の一側へ伝
送する。このとき、前記列選択トランジスタＣＳＬＧｉ
＋１は行き先の列アドレスをデコーディングして出力す
る列デコーダーの出力によってターンオンされることに
よって該当行き先アドレスのメモリセルに貯蔵される。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の半導体メモリ装置では、上記のようなデー
タ出力までのデータ経路および外部インターフェースに
対するデータの保障とデータの入力経路に対するデータ
の保障が必要になる。したがって、二つのデータに対す
るデータのエラーの発生頻度が大変高くて、同−のチッ
プ上の前記メモリセルアレイに貯蔵されたデータを同−
のメモリセルアレイ内の目的アドレスに再び貯蔵する場
合には出力パス−外部インターフェース−入カパスを経
ながらエラーが発生される恐れがあるので、前記データ
を全く複写することが極めて困難になる。また、多数個
のアドレスに貯蔵された一連のデータ（列アドレスを基
準とする）を他のスタートアドレスを有する一連のアド
レスの場所に複写しようとするとき、ｉ回のデータ読み
出しサイクルとｉ回のデータ書き込みサイクルの動作が
必要になって高速に複写することができない問題点が発
生される。
ような従来の半導体メモリ装置では、上記のようなデー
タ出力までのデータ経路および外部インターフェースに
対するデータの保障とデータの入力経路に対するデータ
の保障が必要になる。したがって、二つのデータに対す
るデータのエラーの発生頻度が大変高くて、同−のチッ
プ上の前記メモリセルアレイに貯蔵されたデータを同−
のメモリセルアレイ内の目的アドレスに再び貯蔵する場
合には出力パス−外部インターフェース−入カパスを経
ながらエラーが発生される恐れがあるので、前記データ
を全く複写することが極めて困難になる。また、多数個
のアドレスに貯蔵された一連のデータ（列アドレスを基
準とする）を他のスタートアドレスを有する一連のアド
レスの場所に複写しようとするとき、ｉ回のデータ読み
出しサイクルとｉ回のデータ書き込みサイクルの動作が
必要になって高速に複写することができない問題点が発
生される。
【０００８】したがって、本発明の目的は同−チップ上
のソースアドレスのデータをアクセスして同−チップ上
の目的アドレスに再び貯蔵する内部複写機能付きの半導
体メモリ装置を提供することにある。本発明の他の目的
は同−チップ上の前記メモリセルアレイの前記ソースア
ドレスから多数のデータを読み取って同一のメモリセル
アレイ内の目的アドレスに貯蔵する時に読み取り及び書
き込みに関するサイクルの回数を減らすことによって、
前記データの安定性とデータの伝送帯域を向上させて高
速に動作可能な半導体メモリ装置を提供することにあ
る。
のソースアドレスのデータをアクセスして同−チップ上
の目的アドレスに再び貯蔵する内部複写機能付きの半導
体メモリ装置を提供することにある。本発明の他の目的
は同−チップ上の前記メモリセルアレイの前記ソースア
ドレスから多数のデータを読み取って同一のメモリセル
アレイ内の目的アドレスに貯蔵する時に読み取り及び書
き込みに関するサイクルの回数を減らすことによって、
前記データの安定性とデータの伝送帯域を向上させて高
速に動作可能な半導体メモリ装置を提供することにあ
る。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに本発明は、複数のビットラインに接続された複数の
メモリセルから構成されたメモリセルアレイと、前記複
数のビットラインと入・出力データラインとの間にそれ
ぞれ接続され、列選択信号に応答してターンオンされる
複数の列選択手役と、前記入・出力データラインに接続
されて読み出されたデータを増幅するデータ増幅手段
と、このデータ増幅手段により増幅されたデータを入力
してラッチするデータ貯蔵手段と、このデータ貯蔵手段
にラッチされたデータを前記入・出力データラインに出
力する書き込み騒動手段とを備えることを特徴とする。
めに本発明は、複数のビットラインに接続された複数の
メモリセルから構成されたメモリセルアレイと、前記複
数のビットラインと入・出力データラインとの間にそれ
ぞれ接続され、列選択信号に応答してターンオンされる
複数の列選択手役と、前記入・出力データラインに接続
されて読み出されたデータを増幅するデータ増幅手段
と、このデータ増幅手段により増幅されたデータを入力
してラッチするデータ貯蔵手段と、このデータ貯蔵手段
にラッチされたデータを前記入・出力データラインに出
力する書き込み騒動手段とを備えることを特徴とする。
【００１０】また、本発明の装置は、複数のビットライ
ンに接続された複数のメモリセルからそれぞれ構成され
た複数のメモリセルアレイと、複数の入・出力データラ
インと、前記複数のビットラインと複数の入・出力デー
タラインとの間にそれぞれ接続され、対応の各列選択信
号に応答してターンオンされる複数の列選択手役と、前
記複数の入・出力データラインにそれぞれ接続されて読
み出されたデータを増幅する複数のデータ増幅手段と、
この複数のデータ増幅手段により増幅されたデータをそ
れぞれ入力してラッチする複数のデータ貯蔵手段と、こ
の複数のデータ貯蔵手段にラッチされたデータを前記複
数の入・出力データラインにそれぞれ出力する複数の書
き込み駆動手段を備えることを特徴とする。
ンに接続された複数のメモリセルからそれぞれ構成され
た複数のメモリセルアレイと、複数の入・出力データラ
インと、前記複数のビットラインと複数の入・出力デー
タラインとの間にそれぞれ接続され、対応の各列選択信
号に応答してターンオンされる複数の列選択手役と、前
記複数の入・出力データラインにそれぞれ接続されて読
み出されたデータを増幅する複数のデータ増幅手段と、
この複数のデータ増幅手段により増幅されたデータをそ
れぞれ入力してラッチする複数のデータ貯蔵手段と、こ
の複数のデータ貯蔵手段にラッチされたデータを前記複
数の入・出力データラインにそれぞれ出力する複数の書
き込み駆動手段を備えることを特徴とする。
【００１１】
【発明の実施の形態】以下、添付の図面に基づいて本発
明に対する好ましい実施の形態を詳しく説明する。本発
明の実施の形態に係る図面において前述の図面上の構成
要素と実質的に同−の構成および機能を有するものに
は、それらと同じ符号を付け説明を省略する。図１は本
発明による内部複写機能付きの半導体メモリ装置の実施
の形態を示している。図１の装置は、第ｌ制御信号ＣＴ
ＬＡの活性化に応答してデータ増幅回路ＩＯＳＡの出力
をラッチし、第２制御信号ＣＴＬＢの活性化に応答して
前記ラッチされたデータをデータ伝送回路、即ち書き込
みドライバーＷＲＤＲＶへ伝送するデータ貯蔵手段１２
が図３の構成（ただし、バッファーＤＩＢ、ＤＯＢは省
略される）に加えられて構成される。
明に対する好ましい実施の形態を詳しく説明する。本発
明の実施の形態に係る図面において前述の図面上の構成
要素と実質的に同−の構成および機能を有するものに
は、それらと同じ符号を付け説明を省略する。図１は本
発明による内部複写機能付きの半導体メモリ装置の実施
の形態を示している。図１の装置は、第ｌ制御信号ＣＴ
ＬＡの活性化に応答してデータ増幅回路ＩＯＳＡの出力
をラッチし、第２制御信号ＣＴＬＢの活性化に応答して
前記ラッチされたデータをデータ伝送回路、即ち書き込
みドライバーＷＲＤＲＶへ伝送するデータ貯蔵手段１２
が図３の構成（ただし、バッファーＤＩＢ、ＤＯＢは省
略される）に加えられて構成される。
【００１２】このとき、データ貯蔵手段１２は、二つの
インバータＧ１、Ｇ２がラッチの形態に接続されて、入
力されるデータを貯蔵するラッチ回路と、前記第１制御
信号ＣＴＬＡの入力に応答して前記データ増幅回路ＩＯ
ＳＡの出力を前記ラッチ回路へ伝送する入力スイッチン
グトランジスタＲＴと、前記第２制御信号ＣＴＬＢの入
力に応答して前記ラッチされたデータを前記書き込みド
ライバーＷＲＤＲＶに伝送する出力スイッチングトラン
ジスタＷＴとから構成されている。ここで、前記第１制
御信号ＣＴＬＡは前記メモリセルアレイＭＣＡ内のデー
タを読み取る時に活性化され、前記第２制御信号ＣＴＬ
Ｂは前記メモリセルアレイＭＣＡ内にデータを書き込む
モード時に活性化される信号である。
インバータＧ１、Ｇ２がラッチの形態に接続されて、入
力されるデータを貯蔵するラッチ回路と、前記第１制御
信号ＣＴＬＡの入力に応答して前記データ増幅回路ＩＯ
ＳＡの出力を前記ラッチ回路へ伝送する入力スイッチン
グトランジスタＲＴと、前記第２制御信号ＣＴＬＢの入
力に応答して前記ラッチされたデータを前記書き込みド
ライバーＷＲＤＲＶに伝送する出力スイッチングトラン
ジスタＷＴとから構成されている。ここで、前記第１制
御信号ＣＴＬＡは前記メモリセルアレイＭＣＡ内のデー
タを読み取る時に活性化され、前記第２制御信号ＣＴＬ
Ｂは前記メモリセルアレイＭＣＡ内にデータを書き込む
モード時に活性化される信号である。
【００１３】このように構成されている図１の本発明の
回路は、前述のようにチップの外部とのインターフェー
スによって発生されるデータエラーを防止するためにデ
ータパスをチップの内部に構成した一つの実施の形態で
ある。この発明の実施の形態を説明するに際して、目的
のアドレス、例えば前記列アドレス信号を基準としてＣ
ＳＬｉ＋１の前記列アドレスに貯蔵されるデータが列ア
ドレスＣＳＬｉに既に貯蔵されていると仮定して説明す
る。
回路は、前述のようにチップの外部とのインターフェー
スによって発生されるデータエラーを防止するためにデ
ータパスをチップの内部に構成した一つの実施の形態で
ある。この発明の実施の形態を説明するに際して、目的
のアドレス、例えば前記列アドレス信号を基準としてＣ
ＳＬｉ＋１の前記列アドレスに貯蔵されるデータが列ア
ドレスＣＳＬｉに既に貯蔵されていると仮定して説明す
る。
【００１４】いま、行アドレス信号の入力によって前記
メモリセルアレイＭＣＡ内の特定のワードラインが活性
化された状態で前記列アドレス信号が入力されると、前
記列デコーダー（図示されていない）の動作によって列
選択ラインＣＳＬｉが活性化される。このとき、列選択
ラインＣＳＬｉの活性化により列選択トランジスタＣＳ
ＬＧｉがターンオンされる。したがって、メモリセルア
レイＭＣＡ内のビットラインＢＬｉに接続されたメモリ
セルのデータは前記ビットラインＢＬｉと前記列選択ト
ランジスタＣＳＬＧｉを通して入・出力ライン対ＩＯｉ
へ伝送される。
メモリセルアレイＭＣＡ内の特定のワードラインが活性
化された状態で前記列アドレス信号が入力されると、前
記列デコーダー（図示されていない）の動作によって列
選択ラインＣＳＬｉが活性化される。このとき、列選択
ラインＣＳＬｉの活性化により列選択トランジスタＣＳ
ＬＧｉがターンオンされる。したがって、メモリセルア
レイＭＣＡ内のビットラインＢＬｉに接続されたメモリ
セルのデータは前記ビットラインＢＬｉと前記列選択ト
ランジスタＣＳＬＧｉを通して入・出力ライン対ＩＯｉ
へ伝送される。
【００１５】この入・出力ライン対ＩＯｉへ伝送された
データは前記データ増幅回路ＩＯＳＡによつて感知増幅
されてから、前記データ貯蔵手段１２内の入力スイッチ
ングトランジスタＲＴのドレインに入力される。このと
き、前記読み取りモード時に活性化される前記第１制御
信号ＣＴＬＡが前記入力スイッチングトランジスタＲＴ
のゲートに入力されると、前記データ増幅回路ＩＯＳＡ
の出力データはラッチ回路に貯蔵される。このような動
作によって前記メモリセルアレイＭＣＡから読み取られ
たデータは前記データ貯蔵手段１２内のラッチに貯蔵さ
れる。
データは前記データ増幅回路ＩＯＳＡによつて感知増幅
されてから、前記データ貯蔵手段１２内の入力スイッチ
ングトランジスタＲＴのドレインに入力される。このと
き、前記読み取りモード時に活性化される前記第１制御
信号ＣＴＬＡが前記入力スイッチングトランジスタＲＴ
のゲートに入力されると、前記データ増幅回路ＩＯＳＡ
の出力データはラッチ回路に貯蔵される。このような動
作によって前記メモリセルアレイＭＣＡから読み取られ
たデータは前記データ貯蔵手段１２内のラッチに貯蔵さ
れる。
【００１６】上記のような状態において行き先のアドレ
スを入力してから、前記第２制御信号ＣＴＬＢを活性化
させると、前記データ貯蔵手段１２内の前記出力スイッ
チングトランジスタＷＴがターンオンされる。したがっ
て、前記ラッチ回路にラッチされたデータは前記出力ス
イッチングトランジスタＷＴのチャンネルを通して書き
込みドライバーＷＲＤＲＶに入力される。この書き込み
ドライバーＷＲＤＲＶは前記出力スイッチングトランジ
スタＷＴを通して入力されるデータを前記入・出力ライ
ン対ＩＯｉへ伝送する。このとき、行き先の列アドレス
の入力によつて列デコーダーの出力の中で列選択ライン
ＣＳＬｉ＋１が活性化されたとすると、前記入・出力ラ
イン対ＩＯｉに接続された列選択トランジスタＣＳＬＧ
ｉとＣＳＬＧｉ＋１うち列選択トランジスタＣＳＬＧｉ
＋１のみがターンオンされることによって、前記書き込
みドライバーＷＲＤＲＶを介したデータはビットライン
ＢＬｉ＋１のメモリセルに貯蔵される。このように、前
記メモリセルアレイＭＣＡ内の任意のアドレスに貯蔵さ
れたデータを目的のアドレスに移動させて貯蔵する場合
に、貯蔵時にチップ外部とのインターフェースなしに、
すぐに再び書き込み可能になる。
スを入力してから、前記第２制御信号ＣＴＬＢを活性化
させると、前記データ貯蔵手段１２内の前記出力スイッ
チングトランジスタＷＴがターンオンされる。したがっ
て、前記ラッチ回路にラッチされたデータは前記出力ス
イッチングトランジスタＷＴのチャンネルを通して書き
込みドライバーＷＲＤＲＶに入力される。この書き込み
ドライバーＷＲＤＲＶは前記出力スイッチングトランジ
スタＷＴを通して入力されるデータを前記入・出力ライ
ン対ＩＯｉへ伝送する。このとき、行き先の列アドレス
の入力によつて列デコーダーの出力の中で列選択ライン
ＣＳＬｉ＋１が活性化されたとすると、前記入・出力ラ
イン対ＩＯｉに接続された列選択トランジスタＣＳＬＧ
ｉとＣＳＬＧｉ＋１うち列選択トランジスタＣＳＬＧｉ
＋１のみがターンオンされることによって、前記書き込
みドライバーＷＲＤＲＶを介したデータはビットライン
ＢＬｉ＋１のメモリセルに貯蔵される。このように、前
記メモリセルアレイＭＣＡ内の任意のアドレスに貯蔵さ
れたデータを目的のアドレスに移動させて貯蔵する場合
に、貯蔵時にチップ外部とのインターフェースなしに、
すぐに再び書き込み可能になる。
【００１７】一方、前記メモリセルアレイＭＣＡから多
数のデータをアクセスしてさらに前記メモリセルアレイ
ＭＣＡ内の特定のアドレスに貯蔵する場合、それぞれの
アドレスに対するデータ出力とデータ入力サイクルを必
要としたが、次のような構成によってデータの出力およ
び入力のサイクルを減少させることができる。即ち、ｎ
個程の一連のデータを同時に伝送するためにそれぞれの
アドレスにおいて、当該列選択トランジスタＣＳＬＧｎ
を同時にエネーブルし、かつ各列選択トランジスタＣＳ
ＬＧｎに対応の入・出力ライン対、ｎ個のデータ増幅回
路と書き込みドライバーを構成し、またそれぞれに対応
のデータ貯蔵手段を構成する。
数のデータをアクセスしてさらに前記メモリセルアレイ
ＭＣＡ内の特定のアドレスに貯蔵する場合、それぞれの
アドレスに対するデータ出力とデータ入力サイクルを必
要としたが、次のような構成によってデータの出力およ
び入力のサイクルを減少させることができる。即ち、ｎ
個程の一連のデータを同時に伝送するためにそれぞれの
アドレスにおいて、当該列選択トランジスタＣＳＬＧｎ
を同時にエネーブルし、かつ各列選択トランジスタＣＳ
ＬＧｎに対応の入・出力ライン対、ｎ個のデータ増幅回
路と書き込みドライバーを構成し、またそれぞれに対応
のデータ貯蔵手段を構成する。
【００１８】このような構成によって前記メモリセルア
レイＭＣＡから出力されるｎ個の一連のデータを前記列
選択トランジスタＣＳＬＧｎを通して入・出力ライン対
ＩＯｎヘ伝送し、さらにデータ増幅回路ＩＯＳＡｎを経
てデータ貯蔵手段内のラッチに伝送できる。また、デー
タ貯蔵手段内のラッチから前記メモリセルアレイＭＣＡ
へのデータ伝送もｎ個のデータが同時に行なわれること
によってｎ×２回のサイクルを２回のサイクルに減らす
ことができる。
レイＭＣＡから出力されるｎ個の一連のデータを前記列
選択トランジスタＣＳＬＧｎを通して入・出力ライン対
ＩＯｎヘ伝送し、さらにデータ増幅回路ＩＯＳＡｎを経
てデータ貯蔵手段内のラッチに伝送できる。また、デー
タ貯蔵手段内のラッチから前記メモリセルアレイＭＣＡ
へのデータ伝送もｎ個のデータが同時に行なわれること
によってｎ×２回のサイクルを２回のサイクルに減らす
ことができる。
【００１９】図２は図１のデータ入・出力制御回路が適
用された本発明の半導体メモリ装置の他の実施の形態を
示している。図２の構成は図１の構成を利用して４ビッ
トのデータを基本単位として入・出力するデータトラン
スファ（Ｄａｔａ ｔｒａｎｓｆｅｒ）を実現した例で
ある。この装置においては、定められた外部の入力信号
によって選択された４ビットのデータが列選択トランジ
スタＣＳＬＧｎ（ここで、ｎは自然数であり、０、１、
・・・ｎである）によってメモリセルアレイＭＣＡ内の
４ビットセル２０から入・出力ライン対ＩＯ０〜ＩＯｎ
を通してデータ増幅回路ＩＯＳＡ０〜ＩＯＳＡ３によっ
て増幅される。増幅されたデータは、第１制御信号ＣＴ
ＬＡによってそれぞれのデータ貯蔵手段１２、１４、１
６、１８に貯蔵される。この貯蔵手段１２、１４、１
６、１８にそれぞれ貯蔵されたデータは第２制御信号Ｃ
ＴＬＢによってアクセスされてそれぞれの出力端子に接
続された書き込みドライバーＷＲＤＲＶ０〜ＷＲＤＲＶ
３を通して所定レベルの信号に増幅された後、入・出力
ライン対ＩＯ０〜ＩＯ３を介して選択された列選択ライ
ンＣＳＬｎによってターンオンされる前記列選択トラン
ジスタＣＳＬＧｎを通して前記メモリセルアレイＭＣＡ
内の４ビットに貯蔵される。
用された本発明の半導体メモリ装置の他の実施の形態を
示している。図２の構成は図１の構成を利用して４ビッ
トのデータを基本単位として入・出力するデータトラン
スファ（Ｄａｔａ ｔｒａｎｓｆｅｒ）を実現した例で
ある。この装置においては、定められた外部の入力信号
によって選択された４ビットのデータが列選択トランジ
スタＣＳＬＧｎ（ここで、ｎは自然数であり、０、１、
・・・ｎである）によってメモリセルアレイＭＣＡ内の
４ビットセル２０から入・出力ライン対ＩＯ０〜ＩＯｎ
を通してデータ増幅回路ＩＯＳＡ０〜ＩＯＳＡ３によっ
て増幅される。増幅されたデータは、第１制御信号ＣＴ
ＬＡによってそれぞれのデータ貯蔵手段１２、１４、１
６、１８に貯蔵される。この貯蔵手段１２、１４、１
６、１８にそれぞれ貯蔵されたデータは第２制御信号Ｃ
ＴＬＢによってアクセスされてそれぞれの出力端子に接
続された書き込みドライバーＷＲＤＲＶ０〜ＷＲＤＲＶ
３を通して所定レベルの信号に増幅された後、入・出力
ライン対ＩＯ０〜ＩＯ３を介して選択された列選択ライ
ンＣＳＬｎによってターンオンされる前記列選択トラン
ジスタＣＳＬＧｎを通して前記メモリセルアレイＭＣＡ
内の４ビットに貯蔵される。
【００２０】
【発明の効果】上述のように本発明は同−のチップ上の
メモリセルアレイのデータをアドレスのみを異にして目
的アドレスに複写する時にデータを外部とのインターフ
ェースなしに遂行することによってデータのエラー発生
を防ぐことができるし、データ出力およびデータ入力サ
イクルを最小化することができ、高速動作できるという
利点がある。
メモリセルアレイのデータをアドレスのみを異にして目
的アドレスに複写する時にデータを外部とのインターフ
ェースなしに遂行することによってデータのエラー発生
を防ぐことができるし、データ出力およびデータ入力サ
イクルを最小化することができ、高速動作できるという
利点がある。
【図１】本発明による内部複写機能付きの半導体メモリ
装置の実施の形態を示す回路図である。
装置の実施の形態を示す回路図である。
【図２】本発明による内部複写機能付きの半導体メモリ
装置の他の実施の形態を示す回路図である。
装置の他の実施の形態を示す回路図である。
【図３】従来の半導体メモリ装置のデータ入・出力の関
係を説明するための回路図である。
係を説明するための回路図である。
ＭＣＡ メモリセルアレイ ＢＬｉ、ＢＬｉ＋１ ビットライン ＣＳＬｉ、ＣＳＬｉ＋１、ＣＳＬ０〜ＣＳＬ１ 列選
択ライン ＩＯｉ、ＩＯ０〜ＩＯ３ 入・出力ライン対 ＣＳＬＧｉ、ＣＳＬＧｉ＋１、ＣＳＬＧ０、ＣＳＬＧ１
列選択トランジスタ ＩＯＳＡ、ＩＯＳＡ０〜ＩＯＳＡ３ データ増幅回路 ＷＲＤＲＶ、ＷＲＤＲＶ０〜ＷＲＤＲＶ３ 書き込み
ドライバー １２、１４、１６、１８ データ貯蔵手段 ＲＴ 入力スイッチングトランジスタ ＷＴ 出力スイッチングトランジスタ ＣＴＬＡ 第１制御信号 ＣＴＬＢ 第２制御信号 Ｇ１、Ｇ２ インバータ
択ライン ＩＯｉ、ＩＯ０〜ＩＯ３ 入・出力ライン対 ＣＳＬＧｉ、ＣＳＬＧｉ＋１、ＣＳＬＧ０、ＣＳＬＧ１
列選択トランジスタ ＩＯＳＡ、ＩＯＳＡ０〜ＩＯＳＡ３ データ増幅回路 ＷＲＤＲＶ、ＷＲＤＲＶ０〜ＷＲＤＲＶ３ 書き込み
ドライバー １２、１４、１６、１８ データ貯蔵手段 ＲＴ 入力スイッチングトランジスタ ＷＴ 出力スイッチングトランジスタ ＣＴＬＡ 第１制御信号 ＣＴＬＢ 第２制御信号 Ｇ１、Ｇ２ インバータ
Claims (5)
- 【請求項１】 複数のビットラインに接続された複数の
メモリセルから構成されたメモリセルアレイと、 前記複数のビットラインと入・出力データラインとの間
にそれぞれ接続され、列選択信号に応答してターンオン
される複数の列選択手役と、 前記入・出力データラインに接続されて読み出されたデ
ータを増幅するデータ増幅手段と、 前記データ増幅手段により増幅されたデータを入力して
ラッチするデータ貯蔵手段と、 前記データ貯蔵手段にラッチされたデータを前記入・出
力データラインに出力する書き込み駆動手段とを備える
ことを特徴とする内部複写機能付きの半導体メモリ装
置。 - 【請求項２】 前記データ貯蔵手段は入力されたデータ
を貯蔵するためのラツチ回路と、 前記データ増幅手段と前記ラッチ回路との入力間に接続
され、第１制御信号に応答してスイッチされる入力スイ
ッチングトランジスタと、 前記ラッチ回路の出力と前記書き込み駆動手段との間に
接続され、第２制御信号に応答してスイッチされる出力
スイッチングトランジスタとを備えることを特徴とする
請求項１記載の内部複写機能付きの半導体メモリ装置。 - 【請求項３】 前記第１制御信号は内部複写モードにお
いて前記メモリセルからデータ読み出し時に活性化され
る信号であることを特徴とする請求項２記載の内部複写
機能付きの半導体メモリ装置。 - 【請求項４】 前記第２制御信号は内部複写モードにお
いて前記メモリセルにデータを書き込む時に活性化され
る信号であることを特徴とする請求項２記載の内部複写
機能付きの半導体メモリ装置。 - 【請求項５】 複数のビットラインに接続された複数の
メモリセルからそれぞれ構成された複数のメモリセルア
レイと、 複数の入・出力データラインと、 前記複数のビットラインと複数の入・出力データライン
との間にそれぞれ接続され、対応の各列選択信号に応答
してターンオンされる複数の列選択手段と、 前記複数の入・出力データラインにそれぞれ接続されて
読み出されたデータを増幅する複数のデータ増幅手段
と、 前記複数のデータ増幅手段により増幅されたデータをそ
れぞれ入力してラッチする複数のデータ貯蔵手段と、 前記複数のデータ貯蔵手段にラッチされたデ−タを前記
複数の人・出力データラインにそれぞれ出力する複数の
書き込み駆動手段とを備えることを特徴とする内部複写
機能付きの半導体メモリ装置
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950020506A KR0154756B1 (ko) | 1995-07-12 | 1995-07-12 | 반도체 메모리 장치의데이타 입출력 제어회로 |
| KR1995P-20506 | 1995-07-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0935483A true JPH0935483A (ja) | 1997-02-07 |
Family
ID=19420449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18246096A Pending JPH0935483A (ja) | 1995-07-12 | 1996-07-11 | 内部複写機能付きの半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5682351A (ja) |
| JP (1) | JPH0935483A (ja) |
| KR (1) | KR0154756B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011090778A (ja) * | 2000-03-30 | 2011-05-06 | Renesas Electronics Corp | 半導体記憶装置 |
| US8050130B2 (en) | 2009-07-07 | 2011-11-01 | Samsung Electronics Co., Ltd. | Semiconductor memory device and internal data transmission method thereof |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5986962A (en) * | 1998-07-23 | 1999-11-16 | International Business Machines Corporation | Internal shadow latch |
| JP2001006379A (ja) * | 1999-06-16 | 2001-01-12 | Fujitsu Ltd | 複写、移動機能を有するフラッシュメモリ |
| US6968469B1 (en) | 2000-06-16 | 2005-11-22 | Transmeta Corporation | System and method for preserving internal processor context when the processor is powered down and restoring the internal processor context when processor is restored |
| KR20200129239A (ko) * | 2019-05-07 | 2020-11-18 | 삼성전자주식회사 | 페이지 버퍼, 이를 포함하는 메모리 장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5291442A (en) * | 1990-10-31 | 1994-03-01 | International Business Machines Corporation | Method and apparatus for dynamic cache line sectoring in multiprocessor systems |
-
1995
- 1995-07-12 KR KR1019950020506A patent/KR0154756B1/ko not_active IP Right Cessation
-
1996
- 1996-07-11 JP JP18246096A patent/JPH0935483A/ja active Pending
- 1996-07-12 US US08/680,572 patent/US5682351A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011090778A (ja) * | 2000-03-30 | 2011-05-06 | Renesas Electronics Corp | 半導体記憶装置 |
| US8050130B2 (en) | 2009-07-07 | 2011-11-01 | Samsung Electronics Co., Ltd. | Semiconductor memory device and internal data transmission method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0154756B1 (ko) | 1998-12-01 |
| US5682351A (en) | 1997-10-28 |
| KR970008164A (ko) | 1997-02-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040420 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050201 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050415 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060131 |