JP2011090778A - 半導体記憶装置 - Google Patents

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裕樹 島野
Takeshi Hashizume
毅 橋爪
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Takeshi Fujino
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Abstract

【課題】データの再配置を高速に行ってリフレッシュ特性を改善する。
【解決手段】メモリブロックＭＢ０−ＭＢｍのうちの２つのメモリブロックにおいてそれぞれワード線を選択状態に駆動し、対応のセンスアンプ帯によりメモリセルデータをラッチする。次いで、一方のワード線（センスアンプ）のメモリセルのデータを、グローバルデータ線対ＧＩＯＰに読出した後、転送回路ＸＦＲを介して再配置データ線対ＧＲＡＰに伝達する。次いで、このデータを再配置データ線対ＧＲＡＰを介して他方のメモリブロックの選択ワード線のメモリセルに伝達する。したがって、データ再配置時においては、ローカル制御回路ＬＣＴＬ０−ＬＣＴＬｍおよびメイン制御回路ＭＣＴＬの制御の下に、内部でデータの転送を行なってデータの再配置を実行する。
【選択図】図５８

Description

この発明は半導体記憶装置に関し、特に、半導体記憶装置の低消費電力化のための構成に関する。より特定的には、この発明は、システムＬＳＩに用いられる混載ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の低消費電力化のための構成に関する。
ＤＲＡＭをプロセッサまたはＡＳＩＣ（特定用途向けＩＣ）などのロジックと混載するシステムＬＳＩにおいては、ＤＲＡＭとロジックの間が、１２８ビットから５１２ビットの多ビットの内部データバスで接続される。この内部データバスは、チップ上配線であり、その寄生容量および寄生抵抗は、ボード上配線に比べて小さく、汎用の高速ＤＲＡＭに比べて、高速のデータ転送速度を実現することができる。また、汎用ＤＲＡＭがロジックの外部に設けられ、ボード上配線を介してロジックと汎用ＤＲＡＭを接続する構成に比べて、ロジックの外部データ入出力ピン端子数を低減でき、かつロジックとＤＲＡＭとの間のデータのバス線の負荷容量も１桁以上低減することができるため、このシステムＬＳＩは、消費電流を大幅に低減することができる。これらの利点から、システムＬＳＩは、３次元グラフィック処理、画像・音声処理等の大量のデータを扱う情報機器の高性能化に大きく寄与している。
図９６は、システムＬＳＩに用いられる従来の混載ＤＲＡＭの全体の構成を概略的に示す図である。図９６において、混載ＤＲＡＭは、複数のメモリアレイＭＡ０−ＭＡｎと、メモリアレイＭＡ０−ＭＡｎの間に配設されるセンスアンプ帯ＳＢ１−ＳＢｎと、メモリアレイＭＡ０およびＭＡｎの外部に配置されるセンスアンプ帯ＳＢ０およびＳＢｎ＋１を含む。メモリアレイＭＡ０−ＭＡｎの各々は、サブワードドライバ帯ＳＷＤＢにより複数のメモリサブアレイＭＳＡに分割される。
メモリサブアレイＭＳＡにおいては行列状にメモリセルが配列され、各行に対応してサブワード線ＳＷＬが配置される。メモリアレイＭＡ０−ＭＡｎの各々において、サブワードドライバ帯ＳＷＤＢにより分割されるメモリサブアレイＭＳＡに共通にメインワード線ＭＷＬが配設される。メインワード線ＭＷＬは、対応のメモリアレイの各メモリサブアレイＭＳＡの所定数のサブワード線に対応してそれぞれ配置される。
サブワードドライバ帯ＳＷＤＢにおいては、サブワード線ＳＷＬに対応してサブワードドライバが配置される。このサブワードドライバは、対応のメインワード線ＭＷＬ上の信号と図示しないサブデコード信号とに従って対応のサブワード線を選択状態へ駆動する。
センスアンプ帯ＳＢ０−ＳＢｎ＋１においては、それぞれ対応のメモリアレイの列に対応してセンスアンプ回路が配置される。センスアンプ帯ＳＢ１−ＳＢｎの各々は、隣接メモリアレイにより共有される。メモリアレイＭＡ０−ＭＡｎに対応してメインワード線をロウアドレス信号に従って選択するロウデコーダが配置され、またロウデコーダと整列して、コラムアドレス信号に従ってメモリアレイから列を選択するための列選択信号を列選択線ＣＳＬ上に伝達するコラムデコーダが配置される。列選択線ＣＳＬはセンスアンプ帯に配設され、選択時所定数のセンスアンプ回路を内部データバス線対ＧＩＯＰの群に接続する。内部データ線対ＧＩＯＰは、所定数がメモリアレイＭＡ０−ＭＡｎ上をわたって延在して配設され、ローカルデータ線ＬＩＯを介して、選択されたセンスアンプ回路と結合される。ロウデコーダおよびコラムデコーダをロウ／コラムデコーダ帯ＲＣＤＢに整列して配置することにより、列選択線ＣＳＬ上の列選択信号の伝搬距離を短くし、高速の列選択を実現する。
内部データ線対ＧＩＯＰは、１２８ビットから５１２ビット設けられ、プリアンプおよびライトドライバを含むデータパス帯ＤＰＢに結合される。このデータパス帯ＤＰＢにおいては、グローバルデータ線対ＧＩＯＰそれぞれに対応してプリアンプおよびライトドライバが配置される。グローバルデータ線対ＧＩＯＰは、書込データおよび読出データ両者を伝達するデータ線対であってもよく、また読出データを伝達するバス線対および書込データを伝達する書込データ線対が別々にグローバルデータ線対として設けられてもよい。
混載ＤＲＡＭは、さらに、ロジックから与えられるたとえば１３ビットＡ０−Ａ１２の外部アドレスを受けるロウアドレス回路／リフレッシュカウンタＲＡＦＫおよびコラムアドレス入力回路ＣＡＫと、ロジックから与えられる外部制御信号を受け、各種動作を指定する内部制御信号を生成するコマンドデコーダ／制御回路ＣＤＣと、データパス帯ＤＰＢとロジックとの間でデータの転送を行なうためのデータ入出力コントローラＤＩＯＫを含む。
コマンドデコーダ／制御回路ＣＤＣは、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびデータマスク信号ＤＭを受け、これらの制御信号ＣＫＥ、／ＲＡＳ、／ＣＡＳ、／ＷＥおよびＤＭのクロック信号ＣＬＫの立上がりエッジにおける論理状態に応じて指定された動作モードを判別する。ここで、「コマンド」は、これらの複数の制御信号ＣＫＥ、／ＲＡＳ、／ＣＡＳ、／ＷＥのクロック信号ＣＬＫの立上がりエッジにおける論理状態の組合せを示す。データマスク信号ＤＭは、データ入出力コントローラＤＩＯＫに与えられるデータに対し、バイト単位で書込のマスクを指示する。コマンドデコーダ／制御回路ＣＤＣは、ロジックから与えられるコマンドをデコードし、このコマンドにより指定される動作モードを指示する動作モード指示信号を生成し、指定された動作モードを行なうための各種内部制御信号を生成する。コマンドには、行を選択状態に設定するためのロウアクティブコマンド、データ読出を指示するリードコマンド、データ書込を指示するライトコマンド、選択行を非選択状態へおくためのプリチャージコマンド、リフレッシュ動作を行なうためのオートリフレッシュコマンド、セルフリフレッシュを行なうためのセルフリフレッシュコマンドなどが含まれる。
ロウアドレス入力回路／リフレッシュカウンタＲＡＦＫは、ロウアクティブコマンドが与えられると、コマンドデコーダ／制御回路ＣＤＣの制御の下に、外部アドレスビットＡ０−Ａ１２を、ロウアドレスとして取込み、内部ロウアドレス信号を生成する。このロウアドレス入力回路／リフレッシュカウンタＲＡＦＫは、与えられたアドレスビットをバッファ処理するアドレスバッファと、バッファ回路の出力信号をラッチするアドレスラッチを含む。ロウアドレス入力回路／リフレッシュカウンタＲＡＦＫに含まれるリフレッシュカウンタは、オートリフレッシュコマンドまたはセルフリフレッシュコマンドが与えられたとき、リフレッシュ行を指定するリフレッシュアドレスを生成する。リフレッシュ動作完了後、このリフレッシュカウンタのカウント値が増分または減分される。コラムアドレス入力回路ＣＡＫは、リードコマンドまたはライトコマンドが与えられると、コマンドデコーダ／制御回路ＣＤＣの制御の下に、たとえばアドレスビットＡ０−Ａ４の下位の外部アドレスビットを取込み、内部コラムアドレス信号を生成する。このコラムアドレス入力回路ＣＡＫも、アドレスバッファおよびアドレスラッチを含む。
ロウアドレス入力回路／リフレッシュカウンタＲＡＦＫからの内部ロウアドレス信号はロウプリデコーダＲＰＤへ与えられ、コラムアドレス入力回路ＣＡＫからの内部コラムアドレス信号は、コラムプリデコーダＣＰＤへ与えられる。ロウプリデコーダＲＰＤは、与えられたロウアドレス信号をプリデコードして、プリデコード信号をロウ／コラムデコーダ帯ＲＣＤＢに含まれるロウデコーダへ与える。コラムプリデコーダＣＰＤは、コラムアドレス入力回路ＣＡＫからの内部コラムアドレス信号をプリデコードし、プリデコード信号をロウ／コラムデコーダ帯ＲＣＤＢに含まれるコラムデコーダへ与える。
コマンドデコーダ／制御回路ＣＤＣは、リードコマンドまたはライトコマンドを受けると、データ入出力コントローラＤＩＯＫおよびデータパス帯ＤＰＢに含まれるプリアンプまたはライトドライバの動作の制御を行なうための内部制御信号を生成する。クロック信号ＣＬＫは、この混載ＤＲＡＭの内部動作タイミングを決定する基準信号として利用される。
データ入出力コントローラＤＩＯＫは、クロック信号ＣＬＫに同期してデータの入出力を行ない、またロウアドレス入力回路／リフレッシュカウンタＲＡＦＫのロウアドレス入力回路およびコラムアドレス入力回路ＣＡＫは、クロック信号ＣＬＫに同期して、与えられたアドレスビットの取込みおよびラッチを行なう。
混載ＤＲＡＭは、さらに、内部電圧ＶＰＰ、ＶＣＣＳ、ＶＣＣＰ、ＶＢＬ、およびＶＣＰを発生する内部電圧発生回路と、セルフリフレッシュモードが指定されたとき（セルフリフレッシュコマンドが与えられたとき）、所定の間隔で、リフレッシュ要求信号ＦＡＹを活性化するセルフリフレッシュタイマを含むブロックＰＨＫを含む。内部電圧ＶＰＰは、選択サブワード線ＳＷＬ上に伝達される電圧であり、通常、動作電源電圧よりも高い電圧レベルである。電圧ＶＣＣＳは、センスアンプ帯ＳＢ０−ＳＢｎ＋１に含まれるセンスアンプ回路の動作電源電圧であり、図示しない内部降圧回路により生成される。電圧ＶＣＣＰは、周辺電源電圧であり、ロウ／コラムデコーダ帯ＲＣＤＢに含まれるロウデコーダおよびコラムデコーダ、およびデータパス帯ＤＰＢに含まれるプリアンプおよびライトドライバなどの周辺回路へ与えられる動作電源電圧である。電圧ＶＢＬは、後に説明するビット線プリチャージ電圧である。電圧ＶＣＰは、メモリセルのセルプレートへ与えられるセルプレート電圧であり、メモリセルデータのＨレベルの電圧およびＬレベルの電圧の中間レベルである。これらの電圧ＶＢＬおよびＶＣＰは、通常アレイ電源電圧（センス電源電圧）ＶＣＣＳの１／２の中間電圧である。
ブロックＰＨＫのセルフリフレッシュタイマは、セルフリフレッシュモードに入ると活性化され、最大リフレッシュ時間ｔＲＥＦｍａｘで、メモリアレイＭＡ０−ＭＡｎのすべての行のリフレッシュが１回完了するように、所定の間隔で、リフレッシュ要求信号ＦＡＹを発行する。メモリアレイＭＡ０−ＭＡｎのすべての行をリフレッシュするのに必要なリフレッシュ回数をＮｒｅｆとすると、リフレッシュ要求信号ＦＡＹは、ｔＲＥＦｍａｘ／Ｎｒｅｆの周期で発行される。たとえば、Ｎｒｅｆ＝４０９６の４Ｋリフレッシュモードにおいては、最大リフレッシュ時間ｔＲＥＦｍａｘが６４ｍｓであれば、リフレッシュ要求信号ＦＡＹは、１６μｓごとに発行される。
セルフリフレッシュモードにおいては、メモリセルの記憶データを保持するために、所定の周期でメモリアレイ内においてメモリセルデータのリフレッシュが実行される。セルフリフレッシュモードは、通常、スリープモード時、すなわち、システムＬＳＩが長期にわたってスタンバイ状態にあるときに設定される。したがって、このスリープモードにおいては、メモリセルの記憶データを保持することが要求されるだけであり、消費電力の観点からリフレッシュ間隔はできるだけ長くするのが望ましい。
図９７は、センスアンプ帯に含まれるセンスアンプ回路およびその周辺部の構成を示す図である。図９７において、センスアンプＳＡＫは、ビット線ＢＬＬおよびＺＢＬＬにビット線分離ゲートＢＩＧＬを介して結合され、またビット線分離ゲートＢＩＧＲを介して他方のメモリブロックのビット線ＢＬＲおよびＺＢＬＲに結合される。ビット線分離ゲートＢＩＧＬおよびＢＩＧＲは、それぞれビット線分離指示信号ＢＬＩＬおよびＢＬＲＲに応答して、導通／非導通状態となる。
センスアンプＳＡＫは、ビット線ＢＬＬおよびＢＬＲにビット線分離ゲートＢＩＧＬおよびＢＩＧＲを介して結合される共通ビット線ＣＢＬおよびビット線分離ゲートＢＩＧＬおよびＢＩＧＲを介してビット線ＺＢＬＬおよびＺＢＬＲに結合される共通ビット線ＺＣＢＬ上の電位を差動増幅する。センスアンプＳＡＫは、交差結合されるＰチャネルＭＯＳトランジスタＰ１およびＰ２と、交差結合されるＮチャネルＭＯＳトランジスタＮ１およびＮ２を含む。センスアンプ活性化信号ＺＳＯＰの活性化に応答して導通しセンス電源電圧ＶＣＣＳをセンスアンプＳＡＫのセンス電源ノードＳ２Ｐに伝達するセンス活性化用のＰチャネルＭＯＳトランジスタＰ３と、センス活性化信号ＳＯＮの活性化時導通し、センス接地ノードＳ２Ｎを接地ノードに結合するセンス活性化用ＮチャネルＭＯＳトランジスタＮ３がセンスアンプ駆動回路として設けられる。共通ビット線ＣＢＬおよびＺＣＢＬは、また、列選択ゲートＣＳＧを介してローカルデータ線対ＬＩＯに結合される。このローカルデータ線対ＬＩＯは、グローバルデータ線ＧＩＯおよびＺＧＩＯに結合される。
また、ビット線ＢＬＬおよびＺＢＬＬに対して、ビット線イコライズ指示信号ＢＬＥＱＬの活性化に応答して活性化され、ビット線ＢＬＬおよびＺＢＬＬにビット線プリチャージ電圧ＶＢＬを伝達するビット線プリチャージ／イコライズ回路ＢＥＱＬが設けられ、ビット線ＢＬＲおよびＺＢＬＲに対し、ビット線イコライズ指示信号ＢＬＥＱＲに応答して活性化され、ビット線ＢＬＲおよびＺＢＬＲにビット線プリチャージ電圧ＶＢＬを伝達するビット線プリチャージ／イコライズ回路ＢＥＱＲが設けられる。
ビット線ＢＬＬおよびＺＢＬＬおよびビット線ＢＬＲおよびＺＢＬＲに交差する方向に、それぞれサブワード線が設けられ、交差部に、メモリセルＭＣが配置される。図９７において、ビット線ＢＬＬおよびＺＢＬＬに交差するサブワード線ＳＷＬと、サブワード線ＳＷＬとビット線ＺＢＬＬの交差部に対応して配置されるメモリセルＭＣを代表的に示す。メモリセルＭＣは、情報を記憶するためのメモリキャパシタＭＱと、サブワード線ＳＷＬの電位に応答して導通し、メモリキャパシタＭＱをビット線ＺＢＬＬに結合するＮチャネルＭＯＳトランジスタで構成されるアクセストランジスタＭＴを含む。このメモリキャパシタＭＱのストレージノードＳＮの電位が、記憶情報に応じて決定され、また、このストレージノードと対向するセルプレートには、セルプレート電圧ＶＣＰが印加される。
スタンバイ状態においては、ビット線分離指示信号ＢＬＩＬおよびＢＬＩＲは、たとえば昇圧電圧ＶＰＰレベルのＨレベルであり、ビット線分離ゲートＢＩＧＬおよびＢＩＧＲは導通状態にあり、ビット線ＢＬＬ、ＣＢＬおよびＢＬＲが結合されかつ補のビット線ＺＢＬＬ、ＺＣＢＬおよびＺＢＬＲが結合される。このとき、また、ビット線イコライズ指示信号ＢＬＥＱＬおよびＢＬＥＱＲも活性状態にあり、ビット線プリチャージ／イコライズ回路ＢＥＱＬおよびＢＥＱＲにより、ビット線ＢＬＬ、ＣＢＬ、およびＢＬＲならびに補のビット線ＺＢＬＬ、ＺＣＢＬ、およびＺＢＬＲは、プリチャージ電圧ＶＢＬにプリチャージされかつイコライズされている。
ロウアクティブコマンドが与えられ、ロウアクセスが行なわれるとき、選択行（サブワード線）を含むメモリブロックのビット線分離ゲートは導通状態を維持し、一方、この選択メモリアレイ（選択サブワード線を含むメモリアレイ）とセンスアンプを共有する非選択のメモリアレイのビット線分離ゲートは非導通状態となる。今、図９７に示すサブワード線ＳＷＬが選択される場合を想定する。この場合には、ビット線イコライズ信号ＢＬＥＱＬがＬレベルの非活性状態となり、ビット線プリチャージ／イコライズ回路ＢＥＱＬが非活性化される。また、ビット線分離指示信号ＢＬＩＲが、Ｌレベルへ駆動され、ビット線分離ゲートＢＩＧＲが非導通状態となり、ビット線ＢＬＲおよびＺＢＬＲは、共通ビット線ＣＢＬおよびＺＣＢＬから切り離される。この状態においては、選択メモリアレイのビット線ＢＬＬおよびＺＢＬＬは、プリチャージ電圧ＶＢＬでフローティング状態となる。ビット線イコライズ指示信号ＢＬＥＱＲはＨレベルの活性状態にあり、ビット線ＢＬＲおよびＺＢＬＲは、ビット線プリチャージ電圧ＶＢＬレベルにビット線プリチャージ／イコライズ回路ＢＥＱＲにより保持される。
次いで、行選択動作が行なわれ、選択サブワード線の電位が立上がる。すなわちサブワード線ＳＷＬのレベルが上昇すると、メモリセルＭＣのメモリアクセストランジスタＭＴが導通し、メモリキャパシタＭＱのストレージノードＳＮが対応のビット線（ＺＢＬＬ）に結合される。したがって、このメモリセルのキャパシタＭＱに蓄積された電荷が、ビット線ＺＢＬＬ上に読出される。ビット線ＢＬＬには、選択メモリセルは接続されていないため、ビット線ＢＬＬは、中間電圧レベルのビット線プリチャージ電圧ＶＢＬに保持されている。今、ビット線ＢＬＬおよびＺＢＬＬそれぞれの寄生容量をＣＢ、メモリキャパシタＭＱのキャパシタンス値をＣＳとし、ストレージノードＳＮの電位をＶ（ＳＮ）とすると、このビット線ＢＬＬおよびＺＢＬＬの間の電位差ΔＶは、次式で表わされる。
ΔＶ＝０．５・Ｖ（ＳＮ）・ＣＳ／（ＣＳ＋ＣＢ）
次いで、センスアンプ活性化信号ＺＳＰおよびＳＯＮが活性化され、センスアンプ活性化用のＭＯＳトランジスタＰ３およびＮ３が導通し、センス電源供給ノードＳ２ＰおよびＳ２Ｎへ、センス電源電圧ＶＣＣＳおよび接地電圧がそれぞれ伝達される。センス電源ノードＳ２Ｐおよびセンス接地ノードＳ２Ｎにセンス電源電圧ＶＣＣＳおよび接地電圧が伝達されると、センスアンプＳＡＫが活性化されセンス動作を開始する。一般的に、ＮチャネルＭＯＳトランジスタＮ１およびＮ２のしきい値電圧が、ＰチャネルＭＯＳトランジスタＰ１およびＰ２のしきい値電圧の絶対値より小さいため、先に、ＭＯＳトランジスタＮ１およびＮ２によるＮセンスアンプがセンス動作を開始し、ビット線ＢＬＬおよびＺＢＬＬから共通ビット線ＣＢＬおよびＺＣＢＬに伝達された電位差を増幅する。すなわちこのＭＯＳトランジスタＮ１およびＮ２により、共通ビット線ＣＢＬおよびＺＣＢＬの低電位の共通ビット線が接地電圧レベルに駆動される。少し遅れて、ＰチャネルＭＯＳトランジスタＰ１およびＰ２より、これらの共通ビット線ＣＢＬおよびＺＣＢＬの高電位の共通ビット線電位が、センス電源電圧ＶＣＣＳレベルまで駆動される。
共通ビット線ＣＢＬおよびＺＣＢＬにＬレベルのデータが伝達された場合、このＬレベルのデータを受ける共通ビット線の電圧は、プリチャージ電圧ＶＢＬよりも低い。一方、Ｈレベルデータが読出された場合には、このＨレベルデータを受ける共通ビット線の電圧はプリチャージ電圧ＶＢＬよりも高い。したがって、ＭＯＳトランジスタＮ１およびＮ２は、Ｌレベルデータが読出された場合にはそのゲート−ソース間電圧がＨレベルデータが読出された場合よりも低くなるため、Ｈレベルデータ読出時に比べてＬレベル読出時にはＮチャネルＭＯＳトランジスタＮ１およびＮ２のセンス動作が遅くなる。
センスアンプＳＡＫがセンスする電圧は、メモリセルＭＣのストレージノードＳＮの電圧Ｖ（ＳＮ）に比例する大きさを有する。したがって、センスアンプＳＡＫが正確に動作するようにセンスマージンを大きくするためには、このメモリセルから読出される電荷量をできるだけ大きくする必要がある。ストレージノードＳＮのＬレベル時のデータの記憶時の電圧レベルは接地電圧ＶＳＳレベルであり、またこのストレージノードＳＮに、Ｈレベルデータが記憶される場合には、ストレージノードＳＮの電圧Ｖ（ＳＮ）はセンス電源電圧ＶＣＣＳレベルである。このストレージノードＳＮのＨレベルデータ記憶時の電圧レベルをできるだけ高くするために、サブワード線ＳＷＬへは、昇圧電圧ＶＰＰが伝達される。この昇圧電圧ＶＰＰは、センス電源電圧ＶＣＣＳとアクセストランジスタＭＴのしきい値電圧の和よりも十分高い電圧レベルである。この昇圧電圧ＶＰＰをサブワード線ＳＷＬに伝達することにより、メモリアクセストランジスタＭＴのしきい値電圧損失を伴うことなく、センス電源電圧ＶＣＣＳを、ストレージノードＳＮに伝達することができる。
センスアンプＳＡＫによるセンス動作が完了すると、ビット線ＢＬＬおよびＺＢＬＬは、センス電源電圧ＶＣＣＳおよび接地電圧レベルに駆動される。この後、リードコマンドまたはライトコマンド（コラムアクセスコマンド）が与えられると、列選択動作が行なわれ、列選択線ＣＳＬ上の列選択信号が活性化され、列選択ゲートＣＳＧが導通し、共通ビット線ＣＢＬおよびＺＣＢＬが、ローカルデータ線ＬＩＯを介してグローバルデータ線ＧＩＯおよびＺＧＩＯに結合されて、データの書込または読出が行なわれる。
図９８は、メモリセルの断面構造を概略的に示す図である。図９８において、Ｐ型基板領域９００表面に、間をおいてＮ型不純物領域９０１ａおよび９０１ｂが形成される。これらの不純物領域９０１ａおよび９０１ｂの間のチャネル領域上に、図示しないゲート絶縁膜を介してワード線ＷＬとなる第１の導電層９０２が形成される。不純物領域９０１ａは、ビット線ＢＬとなる第２の導電層９０３に接続され、不純物領域９０１ｂは、ストレージノードＳＮとなる第３の導電層９０４に接続される。この第３の導電層９０４は、不純物領域９０１ｂに接続される脚部と、この脚部上部の中空構造の円筒形部分とを有する。この円筒形部分にキャパシタ絶縁膜９０５を介してセルプレート電極となる第４の導電層９０６が配設される。このセルプレートとなる第４の導電層９０６は、メモリサブアレイ単位で対応のメモリサブアレイ上に延在して配設されかつ共通にセルプレート電圧ＶＣＰを受ける。第３の導電層９０４の上部の円筒形領域と第４の導電層９０６のキャパシタ絶縁膜９０５を介して対向する領域が、メモリセルキャパシタとして機能する。
メモリアクセストランジスタＭＴは、不純物領域９０１ａおよび９０１ｂと、第１の導電層９０２とで形成され、基板領域９００が、このメモリアクセストランジスタのバックゲートとして機能する。基板領域９００へは、負電圧Ｖｂｂが印加される。第３の導電層９０４の電位が、記憶データに応じて決定される。しかしながら、図９８に破線で示すように、このストレージノードＳＮの接合容量（不純物領域９０１ｂと基板領域９００の間のＰＮ接合）におけるリーク電流および第２の導電層９０２の下のチャネル領域に対するリーク電流、およびキャパシタ絶縁膜９０５に対するリーク電流などの種々のリーク電流により、このメモリキャパシタに蓄積された電荷が減少する。
図９９は、ストレージノードＳＮの電位レベルの時間変化を示す図である。この図９９においては、ビット線ＢＬにはプリチャージ電圧ＶＢＬ（＝ＶＣＣＳ／２）が印加され、ワード線ＷＬ（サブワード線ＳＷＬ）に接地電圧ＶＳＳが印加されたときの電圧変化を示す。リーク電流によりストレージノードＳＮの電圧Ｖ（ＳＮ）は、次式で表わされる時間依存性を有する。
Ｖ（ＳＮ）≒Ｖｂｂ＋（ＶＣＣＳ−Ｖｂｂ）・ｅｘｐ（−Ｔ／τａ）
ここでＴは時間を示す。係数τａは、“Ｈ”レベルデータを記憶するメモリセルの電荷保持特性を示す特性値である。この特性値τａが大きければ、メモリセルの電荷保持時間が長いことを示す。
ストレージノードＳＮに、Ｈレベルデータが書込まれたとき、このストレージノードの電圧Ｖ（ＳＮ）は、センス電源電圧ＶＣＣＳレベルである。時間Ｔが経過するにつれて、接合間のリーク電流に従ってストレージノード電圧Ｖ（ＳＮ）が徐々に低下する。時刻Ｔ１におけるストレージノードの電圧Ｖｃｒのときにメモリセルデータをビット線に読出した場合、ビット線間の電位差（Ｖｃｒ−ＶＢＬ）・Ｃｓ／（Ｃｓ＋Ｃｂ）がセンスアンプの感度以下となる。ここで、ＣｓおよびＣｂはメモリセルキャパシタおよびビット線寄生容量の容量値をそれぞれ示す。すなわち、この時間Ｔ１を経過すると、センスアンプが誤動作し、ＨレベルデータをＬレベルデータへと増幅するＨデータの読出エラーが生じる。したがって、このメモリセルに対し、時間Ｔ１以内に、リフレッシュを行なう必要がある。特性値τａは、メモリセルごとにより異なり（製造パラメータのばらつきによる）、リフレッシュ間隔は最悪ケースで決定される。すなわち、この半導体記憶装置内で一番短いデータ保持時間を有する、すなわち特性値τａの最も小さい値により、リフレッシュ間隔ｔＲＥＦｍａｘが決定される。
混載ＤＲＡＭのプロセスにおいては、同一チップ上に集積化されるロジックと同一の製造プロセスが適用される。したがって、ロジックのトランジスタの性能を引出すために、ロジックプロセスにおいては標準となっているトランジスタのソースおよびドレイン拡散層へのサリサイドプロセス等も混載ＤＲＡＭのプロセスに導入されている。したがって、メモリキャパシタ形成時の高熱処理のサーマルバジェット（熱処理の実行時間と温度との積）を低減している。そのため、混載ＤＲＡＭは、汎用ＤＲＡＭに比べて、不純物領域および絶縁膜に十分な時間所定の温度で熱処理できず、接合リーク電流およびキャパシタ絶縁膜のリーク電流が少し大きい。
また、図９８に示すような、円筒型のスタックトキャパシタセル構造を有する場合、ＤＲＡＭ部とロジック部との間に大きな段差が生じる。ＣＭＰ（ケミカル・メカニカル・ポリッシング）プロセスにより、配線間の層間絶縁膜をある程度平坦化しても、段差を完全になくすことはできない。したがって、写真製版工程における露光工程での段差部における反射光の乱反射等により、メタル配線のピッチを十分小さくすることができない。このため、ロジックの高密度ライブラリに必要とされるメタル配線ピッチを実現することが困難となる。そこで、メモリセルキャパシタの容量値をある程度犠牲にして、スタックトキャパシタのストレージノードの高さを低くする（円筒形部分の高さを低くする）ことにより、配線間の層間絶縁膜の完全な平坦化を図り、ＤＲＡＭ部とロジック部との段差をなくして、ロジックライブラリのゲート密度を高くしている。したがって、このメモリセルキャパシタの容量値が汎用ＤＲＡＭに比べて小さくなっており、蓄積電荷量も応じて低減される。
また、混載ＤＲＡＭは、高速動作するロジック部と同一半導体チップ上に集積化されている。このため、高速動作するロジック部からの熱伝導により、汎用ＤＲＡＭに比べて、混載ＤＲＡＭ部の温度が高くなる傾向があり、またこのロジック部の高速動作により、混載ＤＲＡＭ部の電源線および基板へのノイズも受けやすくなる。これらのプロセス上またはチップ動作上の種々の要因により、混載ＤＲＡＭのリフレッシュ特性が汎用ＤＲＡＭに比べて劣化する。また、動作期間中において、混載ＤＲＡＭのリフレッシュ間隔を、汎用ＤＲＡＭに比べて短くする必要があり、データ保持のための消費電流が増大する。
また、スリープモード時などのように、ロジック部が動作を停止している場合に、混載ＤＲＡＭの記憶データを保持するために、周期的にリフレッシュを実行するセルフリフレッシュを行なう必要がある。この場合においても、セルフリフレッシュモード時のリフレッシュ間隔が、汎用ＤＲＡＭに比べて短くなるため、スリープモード時の消費電流が増大する。特に、電池駆動の携帯情報機器およびデジタルカメラ等の製品に混載ＤＲＡＭを用いたシステムＬＳＩを応用する場合、記憶容量の増大よりも、低消費電力が重要な要因となる。したがって、上述のようなリフレッシュ特性の悪化に伴う消費電流の増大は、電池駆動の機器への用途に対し大きな問題となる。
それゆえ、この発明の目的は、低消費電力を実現することのできる半導体記憶装置を提供することである。
この発明の他の目的は、低消費電流で安定にデータを保持することのできる半導体記憶装置を提供することである。
この発明のさらに他の目的は、リフレッシュ特性が改善される混載ＤＲＡＭを提供することである。
この発明に係る半導体記憶装置は、行列状に配列される複数のメモリセルを有するメモリセルアレイと、このメモリセルアレイの選択メモリセルとデータの授受を行なうための内部データバスと、アレイ活性化指示信号に応答して活性化され、メモリセルアレイから行を選択させる行選択回路を備える。この行選択回路は、第１のアドレスに従ってメモリセルアレイの第１の行を選択し、かつ第２のアドレスに従ってメモリセルアレイの第２の行を選択する。
この発明に係る半導体記憶装置は、さらに、列を選択し、この選択列を再配置データバスに結合するための再配置列選択回路と、この活性化時その出力データをラッチする機能を有し、内部データバスのデータを増幅するためのプリアンプと、プリアンプの出力信号をデータ再配置モード等再配置データバスに転送するデータバッファを含む。
好ましくは、メモリアレイは複数のメモリブロックに分割され、データ再配置書込指示信号はデータ保持領域のメモリブロックに対して活性化される。
好ましくは、メモリアレイは、各々行列状に配列される複数のメモリセルを有する複数のメモリブロックに分割される。行選択回路は、好ましくは、データ再配置動作モード指示信号の活性化時第１の行および第２の行を並行して選択状態に保持する。これら第１および第２の行は異なるメモリブロックに配置される。
好ましくは、パルス状のアレイ活性化信号を行選択指示に応答して行選択回路を活性化する行選択制御回路がさらに設けられる。
この発明の第２の観点に係る半導体装置は、行列状に配列される複数のメモリセルを有するメモリセルアレイと、このメモリセルアレイの選択メモリセルとデータの授受を行なうための内部データバスと、アレイ活性化指示信号の活性化に応答して活性化され、メモリセルアレイから行を選択するための行選択回路とを備える。この行選択回路は、第１のアドレスに従ってメモリセルアレイの第１の行を選択し、かつ第２のアドレスに従ってメモリセルアレイの第２の行を選択する。
この発明の第２の観点に係る半導体記憶装置は、さらに、列に対応して設けられ、アレイ活性化指示信号の活性化に応答して活性化され、対応の列のデータを検知、増幅、およびラッチする複数のセンスアンプと、内部データバスと、データ再配置書込指示信号の非活性化時活性化され、列アドレス信号に従ってメモリセルアレイの第１の行のメモリセルが配置される列を選択し、該選択列を内部データバスに結合するための列選択回路と、データ再配置書込指示信号の活性化時活性化され、列アドレス信号に従ってメモリセルアレイの第２の行のメモリセルが配置される列を選択し、該選択列を内部バスに結合するための再配置列選択回路と、再配置動作モード指示信号の活性化時活性化され再配置列選択回路の列選択動作の回数をカウントし、該カウント値が所定値に到達するまで行選択回路の前記第２のアドレスに対応する行の選択状態への駆動動作を停止させ、かつこのカウント値が所定値に到達すると行選択回路の第２のアドレスに従う行選択状態への駆動を活性化するための再配置制御回路と、内部データバスデータを増幅しかつラッチするプリアンプと、データ再配置書込指示信号の活性化時活性化され、プリアンプの出力するデータを内部データバスに転送するための転送バッファを備える。プリアンプは、活性化時その出力データをラッチする。
また、再配置制御回路のカウントの所定値は、メモリセルアレイの列の数に対応する。
この発明の第３の観点に係る半導体記憶装置は、行列状に配列される複数のメモリセルを有するメモリセルアレイと、このメモリセルアレイの選択メモリセルとデータの授受を行なうための内部データバスと、メモリセルアレイから行を選択するための行選択回路とを備える。この行選択回路は、第１のアドレスに従ってメモリセルアレイの第１の行を選択し、かつ第２のアドレスに従ってメモリセルアレイの第２の行を選択する。
この発明の第３の観点に従う半導体記憶装置は、内部データバス上に読出された選択メモリセルからのデータを増幅するためのプリアンプと、データ再配置書込指示信号の非活性化時列選択指示に応答して活性化され、列アドレス信号に従ってメモリセルアレイの第１の行のメモリセルが配置される列を選択し、その選択列を内部データバスに結合するための列選択回路と、データ再配置書込指示信号の活性化時列選択指示に応答して列選択回路の活性化の所定時間後に活性化され、列アドレス信号に従ってメモリセルアレイの第２の行のメモリセルが配置される列を選択し、該選択列を内部データバスに結合するための再配置列選択回路と、列選択指示に応答して活性化されるプリアンプ活性化信号に応答して活性化され、内部データバスのデータを増幅しかつラッチするためのプリアンプと、プリアンプ活性化信号の活性化に応答してこのプリアンプよりも遅れてプリアンプの出力するデータを内部データバスに転送するためのデータバッファを含む。
行選択回路は、好ましくは、少なくともアレイ活性化指示信号に応答して活性化され、活性化時外部からのアドレス信号に従ってアドレス指定された行を選択状態へ駆動する。
また、好ましくは、この行選択回路は、アレイ活性化指示信号および再配置動作モード指示信号の活性化時、再配置列選択回路の列選択動作完了後第２アドレスによりアドレス指定された行を選択状態へ駆動する。
また、好ましくは、メモリセルアレイの列に対応して配置され、かつ既に対応の列のデータを検知、増幅、およびラッチする複数のセンスアンプがさらに設けられる。これら複数のセンスアンプは、アレイ活性化指示信号の活性化に応答して活性化される。
再配置データバスは、好ましくは、メモリセルアレイの選択メモリセルへ書込データを伝達するための内部書込データバスであり、また内部データバスは、メモリセルアレイの選択メモリセルから読出されたデータを転送するための内部読出データバスである。
好ましくは、さらに、再配置動作モード指示信号の活性化時、列選択指示信号に応答して列アドレスを生成して列選択回路へ与える内部列アドレス発生回路が設けられる。
この発明の第４の観点に係る半導体記憶装置は、行列状に配置される複数のメモリセルを有するメモリセルアレイと、アレイ活性化指示信号に応答してメモリセルアレイの行を選択するための行選択回路と、内部データを転送するための内部データバスと、列選択指示に応答してメモリセルアレイの列を選択して内部データバスへ結合するための列選択回路と、データ再配置指示に応答して列選択回路および内部データバスを介して行選択回路により選択された第１の行からこの行選択回路により選択された第２の行へデータを転送する転送回路を備える。
この発明の第５の観点に従う半導体記憶装置は、行列状に配列される複数のメモリセルと、アレイ活性化信号に応答してアドレス指定された行を選択状態に駆動する行選択回路と、列選択指示に応答してアドレス指定された列を選択するための列選択回路と、内部データバスと、プリアンプ活性化信号に応答して内部データバスのデータを増幅しかつラッチするプリアンプと、再配置書込指示信号に応答してプリアンプの出力データを内部データバスに転送する転送バッファとを備える。プリアンプは、列選択指示に応答して活性化されかつ再配置書込指示信号の非活性化に応答して非活性化される。
好ましくは、列選択指示の活性化に応答して活性化されかつ再配置書込指示信号の非活性化に応答して活性化され、活性化時内部データバスを所定電圧レベルにイコライズするバスイコライズ回路がさらに設けられる。
列選択回路は、好ましくは、データ再配置書込指示信号の非活性化時列アドレス信号にしたがって列選択信号を生成し、かつ再配置列選択回路は、データ再配置書込指示信号の活性化時列アドレス信号にしたがって再配置列選択信号を生成する。データ再配置書込指示信号は、第１のアドレスが指定する行に対応する領域に対しては非活性化され、かつ第２のアドレスが指定する行に対応する領域に対しては活性化される。
また、これに代えて、好ましくは、列選択回路は、列アドレス信号に対応する列指定信号をデータ再配置書込指示信号の非活性化時選択して該選択列指定信号にしたがって列選択信号を生成する。再配置列選択回路は、データ再配置書き込み指示信号の活性化時列指定信号の遅延信号を選択し、この選択遅延列指定信号にしたがって再配置列選択信号を生成する。データ再配置書込指示信号は第１のアドレスが指定する行に対応する領域に対しては非活性化され、かつ第２のアドレスが指定する行に対応する領域に対しては活性化される。
書込データバスと読出データバスとが別々に設けられる構成においては、列選択回路は、好ましくは、データ再配置書込指示信号の非活性化時列アドレスに対応する読出列指定信号にしたがって読み出し列選択ゲートに対する読出列選択信号を生成しかつ書込列選択ゲートに対する書込列選択信号の生成が禁止される。再配置列選択回路は、データ再配置書込指示信号の活性化時列アドレスに対応する読出列指定信号にしたがって書込列選択ゲートに対する書込列選択信号を生成しかつ読出列選択信号に従う読出列選択信号の生成が禁止される。各列には内部読出データ線に対応の列を結合するための読出列選択ゲートと、内部書込データバスに対応の列を結合するための書込列選択ゲートとが設けられる。
また、好ましくは、転送回数をカウントする構成においては、内部データバスは、内部データ線と、再配置データ線とを含む。これらのデータ線が、それぞれデータ転送時に列選択回路および再配置列選択回路により対応の列と接続される。
プリアンプが、この内部データ線のデータを増幅し、一方、転送バッファが、再配置データ線にプリアンプの出力データを転送する。
この発明の第６の観点に関わる半導体記憶装置は、各々が複数のメモリセルを有する複数のメモリブロックを有するメモリアレイと、ブロック選択アドレスに従って複数のメモリブロックに指定されたメモリブロックを選択するためのブロック選択信号を発生するブロック選択信号発生回路と、データアクセスが行なわれる通常動作モード時と異なる第１の動作モード時に、ブロック選択信号とメモリブロックとの対応関係をメモリブロック単位で変更するためのブロック変更回路とを含む。
ブロック変更回路は、好ましくは、通常動作モード時には、ブロック選択信号とメモリブロックとの対応関係の変更を禁止する。
また、好ましくは、ブロック変更回路は、ブロック選択信号を伝達するブロック選択信号線の接続を切換えるためのヒューズプログラム回路を含む。
ブロック変更回路は、好ましくは、第１の動作モード時において、第１のメモリブロックを第２のメモリブロックで置換するための回路を含む。
好ましくは、第１のメモリブロックをの第１の動作モード時にスタンバイ状態に保持するためのブロック制御回路がさらに設けられる。
このブロック制御回路は、好ましくは、第１の動作モード時、第１のメモリブロックへの電圧の供給を停止するための回路を含む。
また、好ましくは、第２の動作モード時、メモリアレイをメモリブロック単位でスタンバイ状態に設定するための回路がさらに設けられる。
メモリセルは、好ましくは、キャパシタにデータを記憶するダイナミック型メモリセルであり、第１の動作モードは１ビットのデータにこのメモリセルで記憶する動作モードであり、第２の動作モードは、第２のメモリブロック単位で消費電流を検出するテストモードである。
データ再配置時においては、メモリセルデータを内部で転送し、外部へ読出さないように構成することにより、高速でデータの再配置を行なうことができ、スリープモード移行時、高速で、ツインセルモードに入ることができる。また、半導体記憶装置外部に、このデータ再配置のためのデータ退避用のメモリを設ける必要がなく、システム全体のサイズを低減することができる。
また、好ましくはツインセルモードである第１の動作モード時に、ブロック選択信号とメモリブロックとの対応関係を変更することにより、メモリブロック単位での置換が可能となり、たとえばビット線とサブワード線とのマイクロショートが多数存在し、スタンバイ電流が多くなる場合、このスタンバイ不良メモリブロックを他の正常メモリブロックで置換することにより、第１の動作モード時における消費電流を低減することができる。
第１の動作モードにおいては、アドレス信号に従ってアドレス指定された行に対応するワード線を選択し、第２の動作モードにおいては、このアドレス信号によりアドレス指定された行と関連の行を同時に選択するためのモード切換回路を行選択手段に設け、このアドレス指定された行および関連の行は、対応のビット線対のビット線それぞれにメモリセルが接続されるように選択しており、第１の動作モードと第２の動作モードでこの半導体記憶装置の記憶容量を変化させることができる。また、第２の動作モード時においては、十分な大きさのビット線間電圧を生じさせることができ、低電源電圧下においても、正確にデータを記憶することができる。
また、この第２の動作モードを、データ保持を行なう動作モードに設定することにより、メモリセルの記憶データのリフレッシュを行なう間隔を長くすることができ、データ保持モード時における消費電力を低減することができる。
また、リフレッシュ要求を、この第２の動作モード時に第１の動作モード時より長い間隔で発生することにより、リフレッシュ回数を低減でき、リフレッシュのための消費電力を低減することができる。
また、行選択手段のモード切換回路を、アドレス信号の最下位ビットを縮退状態とするゲート回路で構成することにより、簡易な回路構成で容易に、第２の動作モード時アドレス指定された行およびそれに関連する行を対応するワード線を選択状態へ駆動することができる。
また、第２の動作モード移行時、所定回数発生されるリフレッシュアドレスに対しては、行選択手段のモード切換回路がこのアドレス指定された行および関連の行の活性化タイミングを異ならせるように構成することにより、１ビット／１セル単位の記憶データを１ビット／２セルモードの単位セルに書込むことができる。
また、第２の動作モード時リフレッシュアドレスを所定値スキップして発生することにより、１ビット／２セルモードの単位セルに対し、確実に１ビットのデータを書込むことができ、この単位セル構成変更時において記憶データの衝突が生じるのを防止することができる。
また、第２の動作モード時少なくともリフレッシュアドレスの最上位ビットおよび最下位ビットの論理値を固定することにより、リフレッシュすべきデータを記憶するメモリセルのアドレス領域を制限することができ、応じてリフレッシュ回数を低減でき、リフレッシュに必要とされる消費電力を低減することができる。
また、第２の動作モード時、ビット線対の電位を差動増幅するためのセンスアンプの電源トランジスタの電流駆動能力を小さくすることにより、この第２の動作モード時におけるセンス電流の平均直流電流を低減することができる。
また、第２の動作モードにおいて、センスアンプを次のリフレッシュが行なわれるまでラッチ状態とすることにより、ビット線プリチャージ電圧を発生する回路の動作を停止させることができ、消費電力を低減できる。
また、リフレッシュ要求に従ってセンスアンプを活性化することにより、正確に、次のリフレッシュ要求に従って選択されたメモリセルデータの検知増幅を行なうことができる。
また、センスアンプの非活性化に従ってビット線イコライズ回路を活性化することにより、中間電圧レベルに各ビット線をイコライズすることができ、ビット線プリチャージ電圧発生回路の動作を停止させても、各ビット線を、メモリセルデータ読出前に中間電圧レベルに駆動することができる。
また、ビット線プリチャージ電圧発生回路の動作を第２の動作モード時に停止させることにより、消費電力を低減することができる。
また、選択ワード線に伝達される昇圧電圧のレベルを、動作モードに応じて切換えることにより、この第２の動作モード時に昇圧電圧レベルを低くすれば、昇圧電圧発生に要する消費電力和低減することができる。
また、この昇圧電圧発生回路の昇圧電圧発生動作を停止させて昇圧線が電源ノードに結合しており、昇圧電圧発生の電力を削減することができる。
また、第２の動作モード時、基板バイアス電圧を発生する回路の電荷駆動能力を小さくすることにより、この基板バイアス電圧発生に必要な電力を削減することができる。特にこの第２の動作モード時間欠的に基板バイアス電圧発生回路を活性化することにより、より消費電力を低減できる。
また、この基板バイアス電圧発生回路をリフレッシュ要求に応答してチャージポンプ動作を行なうように構成することにより、必要な期間のみ基板バイアス電圧を発生することができ、確実に、基板バイアス電圧を所定電圧レベルに維持することができ、かつ消費電力も低減することができる。
また、アレイ電源電圧の電圧レベルを動作モードに応じて切換えることにより、アレイ電源電圧発生回路の消費電力を第２の動作モード時低減することができる。
また、このアレイ電源電圧発生回路の動作を第２の動作モードに停止させて、アレイ電源線を外部電源ノードに結合することにより、アレイ電源電圧発生に要する電力を低減することができる。
また、第２の動作モード完了時、一旦全メモリセルのデータのリフレッシュ完了後に、第１の動作モードへ移行しており、確実に、全メモリセルのデータをリフレッシュした状態で第１の動作モードへ移行することができ、データの破壊が防止される。
また、各ビット線対に対応して電流駆動能力の小さなビット線プリチャージ回路を設け、データ保持を行なうモード時においては、電流駆動力の大きなプリチャージ回路を常時非活性状態とすることにより、たとえマイクロショートが存在しても、このマイクロショートを介して流れる電流を制限することができ、データ保持モード時の消費電流を低減することができる。
また、電流駆動能力の大きなプリチャージ回路を隣接するメモリブロック間で共有し、電流駆動能力の小さなプリチャージ回路を各ビット線対に配置することにより、セルフリフレッシュ実行時においても、ブロック単位でビット線のプリチャージを正確に行なうことができ、安定にビット線を所定電圧レベルに保持することができる。
また、各ビット線対には、電流駆動力の大きなイコライズ回路を設けることにより、ビット線対のイコライズ動作を高速化することができ、安定に所定電圧レベルに、ビット線電位をプリチャージしかつイコライズすることができる。
第２の動作モード時に、ビット線へ伝達される所定電圧を発生する所定電圧発生回路を所定間隔で電源ノードへ結合するように構成しており、この第２の動作モード時必要なときのみ所定電圧発生回路で電流を消費させることができ、この第２の動作モード時の消費電流を低減することができる。
この第２の動作モードがデータ保持を行なうセルフリフレッシュモードのとき、セルフリフレッシュを行なうリフレッシュ間隔ごとに電源ノードに所定電圧発生回路を結合することにより、ビット線電圧を所定電圧にプリチャージした後に、リフレッシュを実行することができる。
また、このセルフリフレッシュモード前に実行されるツインセル書込モード時には、電源ノードへ中間電圧発生回路を常時結合しており、高速でツインセルモードでの書込を安定に行なうことができる。
また、セルフリフレッシュモード時、中間電圧発生回路の電源ノードへ結合した後に、リフレッシュ活性化信号によりリフレッシュ動作を行なうように構成しており、ビット線電圧が所定電圧レベルに保持された後に、リフレッシュを行なうことができ、安定にリフレッシュを行なうことができる。
また、このリフレッシュ活性化タイミングの遅延時間をテスト信号により変更可能とすることにより、リフレッシュマージン不良を検出し、不良スクリーンを実現することができる。
また、このとき、内部電圧を発生する回路の動作を停止している場合、この内部電圧発生回路を活性化してリフレッシュを実行した後に第１の動作モードへ移行することにより、正確に、メモリセルの記憶データを回復させた後に第１の動作モードへ移行することができ、記憶データを確実にリストアすることができる。
また、通常モードのデータ転送を行なうデータバスと別に再配置データバスを設け、２つのメモリブロックにおいて行を選択した後、通常のデータバスおよび再配置データバスを利用して、データ転送を行なうことにより、データ転送時データを外部へ読出す必要がなく、高速でデータの再配置を行なうことができる。
また、保持領域のメモリブロックに対しデータ再配置書込指示信号を活性化することにより、メモリブロック単位でデータの転送を容易に行なうことができる。また、データ保持領域をメモリブロック単位で設定してデータの転送を行なう事ができる。メモリブロックのデータ転送元および転送先の設定を容易に行なうことができ、データ保持領域を柔軟に設定することができる。
また、異なるメモリブロックにおいて２つの行を選択することにより、データの衝突を伴うことなく、正確にデータ転送を通常データバスおよび再配置データバスを介して行なうことができる。
また、再配置動作モード時、所定の時間幅を有するパルス信号をアレイ活性化信号として生成して行選択回路を活性化することにより、複数のメモリブロックにおいてワード線を選択状態へ駆動して、同時に並行して選択状態に保持することができる。
また、２つのメモリブロックにおいてセンスアンプを活性化し、１つのメモリブロックにおいては行選択状態へ駆動し、一方、他方のメモリブロックにおいては行を非選択状態に保持し、この状態でデータを転送し、列選択回数が所定値に到達すると非選択状態の行を選択状態へ駆動することにより、センスアンプ帯を共有するメモリブロックにおいても、正確にデータの転送を行なうことができる。
このカウント値が、１行の列の数に等しい場合、１行のデータ転送完了後、非選択行を選択状態に駆動してデータの書込を行なうことができ、正確に、センスアンプ回路を共有するメモリブロック間においても、データの衝突を伴うことなく、データ転送を行なうことができる。
プリアンプの活性化後にデータ転送ゲートを活性化して内部データバス上のデータを再び内部データバスに転送し、また再配置用の列選択ゲートを通常列選択ゲートよりも遅れて活性化することにより、通常のデータ転送のために用いられる内部データバスを利用して、データ転送を行なってデータ再配置を行なうことができる。したがって、新たなデータ再配置用のデータバスを設ける必要がなく、配線占有面積も増加を抑制することができる。
また、少なくともアレイ活性化信号に従って行を選択することにより、容易に外部からの制御の下に行選択を実行することができ、正確にデータ保持領域へ保持が必要なデータを転送することができる。
また、非選択行をセンスアンプ活性化後データの転送を完了後に選択状態へ駆動することにより、隣接メモリブロック間においてもデータの衝突を伴うことなくデータ転送を行なうことができる。
また、センスアンプをアレイ活性化指示信号に従って活性化することにより、データ保持領域において、転送データをセンスアンプによりラッチすることができる。この後、非選択状態の行を選択状態へ駆動することにより、正確に転送データをデータ保持領域の対応の行に書込むことができる。
また、再配置動作モード時に、内部列アドレスを内部で列選択値に従って発生することにより、外部から列アドレスを印加する必要がなく、アドレス伝達のための消費電流を低減することができる。
また、２つの行を同時に選択状態に維持し、内部のデータバスを介してこれらの行の間でデータを転送することにより、データ再配置を内部でのデータ転送だけで行なうことができ、高速でデータ転送を行なってデータ再配置を行なうことができる。
また、プリアンプの出力信号を転送バッファを介して内部データバスにフィードバックし、プリアンプを列選択指示に応答して活性化しかつ再配置書込指示信号の非活性化に応答して非活性化することにより、列単位でデータの転送を行なう事ができ、同時に行を選択状態に保持する必要がなく、隣接メモリブロック間および同一メモリブロック内の異なる行間でデータの転送を行なう事ができる。
また、プリアンプの非活性時にプリアンプの出力ノードをイコライズすることにより、正確にプリアンプの増幅データを内部データバスにフィードバックすることができる。
データ再配置書込指示信号の活性／非活性にしたがって列選択信号を選択的に生成して選択列を内部データバスおよび再配置データバスに結合する構成とすることにより、同一構成の列選択回路を利用して保持が必要なデータの列とデータ保持領域の列の選択を選択的に行なう事ができる。応じて、回路構成も簡略化することができる。また、データ保持領域の変更にも容易に対応することができる。
また、列指定信号の遅延信号を利用して列選択を行ない、またプリアンプ活性化信号の遅延信号によりプリアンプ出力を内部データバスにフィードバックすることにより、容易に選択列間でデータの衝突を伴うことなくデータの転送をすることができる。
また、内部データ書込経路と内部データ読出経路とが異なるＩＯ分離構成の場合、再配置書込指示信号と読出列指定信号とにしたがって読出列選択信号および書込列選択信号を生成してそれぞれ読出列選択ゲートおよび書込列選択ゲートへ与えることにより、簡易な回路構成で内部のデータバスを利用してデータの転送を行なう事ができる。また、書込列選択信号発生部および書込列選択信号発生部の構成を単にデータ再配置書込指示信号にしたがって切り換えるだけであり、簡易な回路構成でデータ保持領域の変更に対しても容易に対応することができる。
また、内部でのデータ転送回数をカウントする構成において、データ転送経路を通常のデータ線と再配置専用のデータ線の構成を利用することにより、センスアンプデータの衝突を伴うことなくセンスアンプ間でデータの転送を行なう事ができ、正確なデータ転送によるデータの再配置を実現することができる。
また、ブロック変更回路により、第１の動作モード時に、ブロック選択信号と選択メモリブロックとの対応関係を変更することにより、柔軟に、メモリブロックの消費電流に応じて、使用するメモリブロックを限定することができ、第１の動作モード時の消費電流を低減することができる。
通常動作時に、ブロック選択信号とメモリブロックとの対応関係の変更を禁止することにより、通常動作モード時において、すべてのメモリブロックを使用して、効率的にデータアクセスを行なうことができ、その記憶容量が制限されるのを防止することができ、大記憶容量のワーキングメモリとしての特性を損なうことがない。
また、このブロック変更回路において、ブロック選択信号を伝達するブロック選択信号線の接続を切換えるヒューズプログラム回路で構成することにより、容易にブロック選択信号と選択メモリブロックとの対応関係を変更することができる。また、この第１の動作モード時に、第１のメモリブロックを第２のメモリブロックで置換することにより、第１のメモリブロックに不良が存在する場合においても、容易にこの不良を救済して、効率的に処理を実行することができる。
また、この第１のメモリブロックを第１の動作モード時においてスタンバイ状態に保持することにより、この不良の第１のメモリブロックが不必要に動作するのを防止することができ、消費電流を低減することができる。
また、この第１のメモリブロックへのデータ供給を第１動作モード時停止することにより、不良の第１のメモリブロックにおける消費電流を低減することができる。
また、第２の動作モード時、メモリアレイをメモリブロック単位でスタンバイ状態に設定することにより、メモリブロック単位でスタンバイ状態時のリーク電流を測定することができる。
また、この第１の動作モード時が、ツインセルモードであり、第２のモードがテストモードのときには、ツインセルモード時のデータ保持領域のメモリブロックを、スタンバイ電流の領域に設定することができ、マイクロショートが多数存在する場合においても、超低スタンバイ電流で必要なデータを保持することができる。
この発明の実施の形態１に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。 図１に示すメモリアレイのメモリセルおよびセンスアンプ回路の構成を概略的に示す図である。 図２に示す構成の動作を示す信号波形図である。 この発明の実施の形態１におけるビット線読出電圧の時間変化を示す図である。 図４の時刻Ｔ２におけるセンス動作時の信号波形を示す図である。 図１に示すメモリアレイのサブワード線ドライバの構成を示す図である。 この発明の実施の形態１におけるスリープモード移行時の前処理動作を示すフロー図である。 この発明の実施の形態１の保持データの分布を概略的に示す図である。 この発明の実施の形態１の保持データ格納領域の変更例を示す図である。 この発明の実施の形態１におけるスリープモード移行時の動作を示す信号波形図である。 この発明の実施の形態１に従う半導体記憶装置の行系制御信号発生部の構成を概略的に示す図である。 図１１に示す回路の動作を示すタイミングチャート図である。 図１１に示すツインセルモードコントロール回路の構成の一例を示す図である。 図１３に示すツインセルモードコントロール回路の動作を示す信号波形図である。 図１１に示すリフレッシュカウンタの構成を示す図である。 図１１に示すプリデコード回路の構成の一例を示す図である。 図１１に示すサブデコード信号の発生回路の構成を概略的に示す図である。 （Ａ）は図１１に示すリフレッシュカウンタのツインセル書込モード指示信号発生部の構成を概略的に示し、（Ｂ）は図１８（Ａ）の回路の動作を示す信号波形図である。 図１１に示すセルフリフレッシュタイマの構成を概略的に示す図である。 この発明の実施の形態１の変更例における保持データ格納領域のアドレス割当を示す図である。 この発明の実施の形態１の変更例のリフレッシュカウンタの構成を示す図である。 この発明の実施の形態１の変更例のリフレッシュカウンタのツインセル書込モード指示信号発生部の構成を概略的に示す図である。 この発明の実施の形態１の変更例におけるセルフリフレッシュタイマの構成の一例を示す図である。 この発明の実施の形態１の変更例のセルフリフレッシュタイマの変更例を示す図である。 この発明の実施の形態１の変更例のセルフリフレッシュタイマのさらに他の変更例を示す図である。 この発明の実施の形態２に従う半導体記憶装置の要部の構成を示す図である。 この発明の実施の形態２に従う半導体記憶装置のセンス駆動回路の配置を概略的に示す図である。 この発明の実施の形態２におけるセンスアンプ活性化信号発生部の構成を示す図である。 この発明の実施の形態３に従う半導体記憶装置の動作を示す信号波形図である。 この発明の実施の形態３におけるビット線プリチャージ電圧発生部の構成を概略的に示す図である。 この発明の実施の形態３に従う半導体記憶装置のビット線イコライズ回路の構成を示す図である。 この発明の実施の形態３に従う半導体記憶装置の行系制御信号発生部の構成を概略的に示す図である。 図３２に示すラッチブロック選択信号発生部の構成を概略的に示す図である。 図３３に示すラッチブロック選択信号発生部の動作を示す信号波形図である。 この発明の実施の形態３に従う半導体記憶装置のビット線分離指示信号発生部の構成を概略的に示す図である。 この発明の実施の形態３に従う半導体記憶装置の動作を示す信号波形図である。 この発明の実施の形態４に従う半導体記憶装置の昇圧電圧発生回路の構成を概略的に示す図である。 この発明の実施の形態５に従う半導体記憶装置の基板バイアス電圧発生回路の構成を概略的に示す図である。 図３８に示すＶＢＢ制御回路／リングオシレータの構成の一例を示す図である。 図３８に示すスリープモードＶＢＢ制御回路の構成を概略的に示す図である。 （Ａ）は、図４０に示すパルス幅制御ワンショットパルス発生回路の構成を示し、（Ｂ）は図４１（Ａ）に示す遅延回路の構成を示し、（Ｃ）は、図４１（Ａ）に示す回路の動作を示す信号波形図である。 図４０に示す遅延制御回路の構成を概略的に示す図である。 図４２に示す遅延制御回路の動作を示す信号波形図である。 （Ａ）はこの発明の実施の形態６に従う半導体記憶装置の内部電源回路の構成を示す図である。（Ｂ）は、この発明の実施の形態６におけるセルフリフレッシュ動作時のビット線電圧を概略的に示す図である。 （Ａ）は実施の形態６に従う内部電源回路の構成を示し、（Ｂ）は図４５（Ａ）の内部電源回路使用時のビット線読出電圧を示す図である。 この発明の実施の形態７に従う半導体記憶装置の要部の構成を概略的に示す図である。 図４６に示す回路の動作を示す信号波形図である。 この発明の実施の形態８に従う半導体記憶装置の要部の構成を示す図である。 図４８に示す構成の動作を示すタイミングチャートである。 図４８に示す構成の効果を説明するための図である。 図４８に示すイコライズおよびプリチャージを制御する信号を発生する部分の構成の一例を示す図である。 この発明の実施の形態９に従う半導体記憶装置の行系制御部の構成を示す図である。 この発明の実施の形態９に従う半導体記憶装置の要部の構成を概略的に示す図である。 この発明の実施の形態９の半導体記憶装置の動作を示す信号波形図である。 図５２に示す遅延回路の構成を示す図である。 図５５に示す回路の動作を示す信号波形図である。 この発明の実施の形態１０に従う半導体記憶装置のアレイ部の構成を示す図である。 この発明の実施の形態１０に従う半導体記憶装置の全体の構成を概略的に示す図である。 図５８に示すローカル制御回路に含まれるコラムデコーダの構成を概略的に示す図である。 図５８に示す転送回路の構成を概略的に示す図である。 この発明の実施の形態１０におけるデータ転送動作を示すフロー図である。 この発明の実施の形態１０におけるデータ転送動作を模式的に示す図である。 この発明の実施の形態１０におけるデータ転送動作を説明するための図である。 データ再配置書込指示信号発生部の構成の一例を示す図である。 図６４に示すデータ再配置書込指示信号と対応のメモリブロックとの対応関係を示す図である。 データ再配置書込指示信号発生部の他の構成を概略的に示す図である。 この発明の実施の形態１０におけるデータ転送動作を示す信号波形図である。 図５８に示すメイン制御回路の構成を概略的に示す図である。 図５８に示すローカル制御回路の行系制御信号発生部の構成を概略的に示す図である。 図６８および図６９に示す回路の動作を示す信号波形図である。 この発明の実施の形態１１に従う半導体記憶装置の要部の構成を概略的に示す図である。 図７１に示す回路の動作を示す信号波形図である。 図７１に示すプリアンプの構成を概略的に示す図である。 この発明の実施の形態１１におけるプリアンプ制御信号発生部の構成を概略的に示す図である。 この発明の実施の形態１２における再配置書込指示信号およびサブワード線駆動タイミング信号発生部の構成を概略的に示す図である。 この発明の実施の形態１２におけるデータ転送動作を示す信号波形図である。 この発明の実施の形態１３に従う半導体記憶装置の要部の構成を概略的に示す図である。 図７７に示す構成の動作を示す信号波形図である。 この発明の実施の形態１４に従う半導体記憶装置の要部の構成を概略的に示す図である。 この発明の実施の形態１４に従うコラムデコーダの構成を概略的に示す図である。 この発明の実施の形態１４に従うデータ転送動作を示す信号波形図である。 この発明の実施の形態１４におけるリードコラムプリデコード信号およびライトコラムプリデコード信号発生部の構成を概略的に示す図である。 図８０に示す回路の動作を示す信号波形図である。 この発明の実施の形態１４に従う半導体記憶装置の列系制御信号発生部の構成を概略的に示す図である。 この発明の実施の形態１５に従う半導体記憶装置のコラムプリデコード信号発生部の構成を概略的に示す図である。 この発明の実施の形態１０から１５に従う半導体記憶装置のスリープモードおよびイグジット時の動作モードを概略的に示す図である。 この発明の実施の形態１６におけるメモリアレイの再配置を概略的に示す図である。 この発明の実施の形態１６における半導体記憶装置の要部の構成を概略的に示す図である。 図８８に示すブロック変更回路の構成の一例を示す図である。 図８９に示すヒューズ回路の構成の一例を示す図である。 この発明の実施の形態１６の半導体記憶装置の全体の構成を概略的に示す図である。 図９１に示すローカル制御回路の構成を示す図である。 図９１に示すローカル制御回路のビット線分離指示信号を発生する部分の構成の一例を示す図である。 図９２および図９３に示すローカル制御回路の動作を示す図である。 この発明の実施の形態１６の変更例のローカル制御回路の構成を示す図である。 従来の混載ＤＲＡＭの全体の構成を概略的に示す図である。 従来の混載ＤＲＡＭのセンスアンプ帯の構成を示す図である。 従来の混載ＤＲＡＭのメモリセルの断面構造を概略的に示す図である。 従来の混載ＤＲＡＭのストレージノードの電圧の時間変化を示す図である。
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。図１においては、メモリセルＭＣは、列方向に隣接するメモリセルがビット線コンタクトＢＣＴを共有するように配置される。ビット線コンタクトＢＣＴを共有する２つのメモリセルＭＣにより１つのレイアウト単位ＬＵが構成される。このレイアウト単位ＬＵは、列方向において１列おきに配置され、また行方向において２行おきに配置される。ビット線コンタクトＢＣＴも、したがって、列方向に整列して４行おきに配置され、また行方向においてもビット線コンタクトＢＣＴは１列おきに配置される。行方向においては、レイアウト単位ＬＵが１列ずれて配置される。ビット線コンタクトＢＣＴを斜め方向に結んで求められるメモリセルＭＣの最小ピッチ長のビット線方向への斜影した長さが、メモリセルＭＣの列方向の配置ピッチの１／２であり、この図１に示すメモリセル配置は、「ハーフピッチセル」配置と呼ばれる。
メモリセルＭＣ（レイアウト単位ＬＵ）の各列に対応してビット線ＢＬおよびＺＢＬが交互に配置される。これらのビット線ＢＬおよびＺＢＬは対をなして配設され、各ビット線対に対しセンスアンプ回路Ｓ／Ａが配置される。
メモリセルＭＣの各行に対応してサブワード線ＳＷＬが配置され、サブワード線ＳＷＬには、それぞれ対応の行のメモリセルＭＣが接続される。サブワード線ＳＷＬは、メモリサブアレイＭＳＡの両側に配置されるサブワードドライバ帯ＳＷＤＥＢおよびＳＷＤＯＢに含まれるサブワードドライバにより駆動される。サブワードドライバ帯ＳＷＤＥＢに含まれるサブワードドライバＳＷＤＥ０、ＳＷＤＥ１およびＳＷＤＥ２は、それぞれ偶数のサブワード線ＳＷＬＬ０、ＳＷＬＬ２、ＳＷＬＬ４、ＳＷＬＬ６、およびＳＷＬＬ８を、図示しない対応のメインワード線上の信号およびサブデコード信号ＳＤ＜０＞およびＳＤ＜２＞に従って駆動する。これらのサブワードドライバＳＷＤＥ０、ＳＷＤＥ１およびＳＷＤＥ２は、対応のメインワード線が選択状態のとき、サブデコード信号ＳＤ＜０＞およびＳＤ＜２＞に従って、対応の２つのサブワード線のうちの一方を選択状態へ駆動する（サブデコード信号が選択状態のとき）。
サブワードドライバ帯ＳＷＤＯＢにおいては、奇数サブワード線ＳＷＬＲ１、ＳＷＬＲ３、ＳＷＬＲ５およびＳＷＬＲ７に対してサブワードドライバＳＷＤＯ０、ＳＷＤＯ１およびＳＷＤＯ２が設けられる。これらのサブワードドライバＳＷＤＯ０、ＳＷＤＯ１、ＳＷＤＯ２には、それぞれ２つのサブワード線が対応して設けられ、これらのサブワードドライバＳＷＤＯ０、ＳＷＤＯ１およびＳＷＤＯ２は、図示しないメインワード線上の信号とサブデコード信号ＳＤ＜３＞およびＳＤ＜１＞に従って対応のサブワード線を選択状態へ駆動する。
メインワード線は、４本のサブワード線に対して１本配置される。すなわち、サブワード線ＳＷＬＬ０、ＳＷＬＲ１、ＳＷＬＬ２およびＳＷＬＲ３に対して１つのメインワード線が位置され、サブワード線ＳＷＬＬ４、ＳＷＬＲ５、ＳＷＬＬ６およびＳＷＬＲ７に対して１つのメインワード線が配置される。
行選択時においては、隣接するサブワード線を同時に選択する。すなわち、アドレス信号に従って、アドレス指定されたサブワード線およびこの隣接するサブワード線の対ＳＷＬＰを同時に選択する。図１に示すように、たとえばサブワード線ＳＷＬＬ０およびＳＷＬＲ１が同時に選択される。メモリセルＭＣ１およびＭＣ２を１ビット／２セルモード（ツインセルモード）時のメモリ単位（以下、ツインセルモード単位セルと称す）ＭＴＵとして、１ビット情報を記憶する。すなわち、メモリセルＭＣ１およびＭＣ２の一方に、Ｈレベルデータを書込み、他方のメモリセルにＬレベルデータを書込む。センスアンプ回路Ｓ／Ａは、ビット線ＢＬおよびＺＢＬの電位を差動増幅している。したがって、ビット線ＢＬおよびＺＢＬに、常に相補メモリセルデータが読出されるため、ＨレベルデータおよびＬレベルデータがビット線ＢＬおよびＺＢＬに伝達され、これをセンスアンプ回路Ｓ／Ａで差動増幅する。
すなわち、列方向において最も近いビット線コンタクトの間に配置される２つのサブワード線を同時に選択する。ハーフピッチセル配置であるため、ビット線コンタクトの間に配置されるサブワード線を同時に２本選択状態へ駆動することにより、行および列方向において隣接するレイアウト単位ＬＵの近接メモリセルＭＣがビット線ＢＬおよびＺＢＬにそれぞれ結合される。これにより、ツインセルモード時における単位セルＭＴＵの２つのメモリセルにＨレベルデータおよびＬレベルデータを書込む。
たとえば、図２に示すように、隣接するサブワード線ＳＷＬａおよびＳＷＬｂとビット線ＺＢＬおよびＢＬの交差部には、それぞれメモリセルＭＣ１およびＭＣ２が配置される。これらの２つのメモリセルＭＣ１およびＭＣ２を、１ビット／２セルモード（以下、ツインセルモードと称す）においては、１ビット情報を記憶するための単位セルＭＴＵとして用いる。ビット線ＢＬおよびＺＢＬは、センスアンプ回路Ｓ／Ａに結合されており、それらの電位が差動増幅される。したがって、常に、メモリセルＭＣ１およびＭＣ２には、相補なデータが記憶される。
図３は、図２に示すツインセルモード単位セルＭＴＵのビット“０”の記憶情報読出時におけるビット線の電位変化を示す信号波形図である。スタンバイ状態時すなわちサブワード線ＳＷＬａおよびＳＷＬｂが非選択状態のとき、ビット線ＢＬおよびＺＢＬは、中間電圧ＶＣＣＳ／２の電圧レベルにプリチャージされかつイコライズされている。ロウアクティブコマンドが与えられ行選択動作が行なわれ、サブワード線が選択状態へ駆動されると、サブワード線ＳＷＬａおよびＳＷＬｂがともに、昇圧電圧ＶＰＰレベルに駆動される。このサブワード線ＳＷＬａおよびＳＷＬｂが選択状態へ駆動されると、メモリセルＭＣ１からＨレベルデータがビット線ＺＢＬ上に読出され、一方、メモリセルＭＣ２からＬレベルデータがビット線ＢＬ上に読出される。したがって、ビット線ＺＢＬは、中間電圧ＶＣＣＳ／２から読出電圧ΔＶ１だけその電圧レベルが上昇し、またビット線ＢＬは、中間電圧ＶＣＣＳ／２から読出電圧ΔＶ２だけその電圧レベルが低下する。これが、セルデータ読出期間である。
このセルデータ読出期間が完了すると、センスアンプ活性化信号ＳＯＮおよびＺＳＯＰを活性化し、センスアンプ回路Ｓ／Ａを活性化する。センスアンプ回路Ｓ／Ａは、ビット線ＢＬおよびＺＢＬの電位差（ΔＶ１＋ΔＶ２）を差動増幅する。したがって、センスアンプ回路Ｓ／Ａに含まれるＮチャネルＭＯＳトランジスタＮ１およびＮ２の一方は、センスアンプ活性化信号ＳＯＮが活性化されると、即座に導通し、ローレベルのビット線を接地電圧レベルへ駆動する。すなわち、このセンスアンプ回路Ｓ／Ａに対しては常に、ツインセルモード単位セルＭＴＵの記憶データの“１”および“０”のいずれにかかわらず、Ｈレベルの読出電圧およびＬレベルの読出電圧が伝達されるため、このセンスアンプ回路Ｓ／ＡのＮチャネルＭＯＳトランジスタＮ１およびＮ２は高速でセンス動作を、センスアンプ活性化信号ＳＯＮの活性化時実行する。したがって、従来の１ビット／１セルの動作モードに比べて、高速センスが可能となる。また、ビット線ＢＬおよびＺＢＬの電位差は（ΔＶ１＋ΔＶ２）であり、１ビット／１セルの動作モードに比べて、読出電圧は大きく、センスマージンを十分に確保することができる。
図４は、図２に示すツインセルモード単位セルＭＴＵのメモリセルＭＣ１およびＭＣ２の蓄積電荷量の時間変化を示す図である。メモリセルＭＣ１のストレージノードＳＮ１の電圧Ｖ（ＳＮ１）は、Ｈレベルデータが書込まれているため、初期時アレイ電源電圧ＶＣＣＳレベルである。一方メモリセルＭＣ２は、Ｌレベルデータを記憶しているため、ストレージノードＳＮ２の電圧Ｖ（ＳＮ２）は、初期時、接地電圧ＶＳＳ（＝０Ｖ）である。この状態でスタンバイ状態に入り、サブワード線ＳＷＬａおよびＳＷＬｂを接地電圧レベルに設定し、かつビット線ＢＬおよびＺＢＬを中間電圧ＶＣＣＳ／２の電圧レベルに設定する。メモリトランジスタの基板領域には、負電圧Ｖｂｂが印加される。この場合、ストレージノードＳＮ１およびＳＮ２の電圧の時間変化は次式で表わされる。
Ｖ（ＳＮ１）≒Ｖｂｂ＋（ＶＣＣＳ−Ｖｂｂ）・ｅｘｐ（−Ｔ／τａ）、
Ｖ（ＳＮ２）≒Ｖｂｂ・｛１−ｅｘｐ（−Ｔ／τｂ）｝
この場合、ビット線ＢＬおよびＺＢＬの読出電圧差は次式で表わされる。
ΔＶＢＬ＝（Ｖ（ＳＮ１）−Ｖ（ＳＮ２））・Ｃｓ／（Ｃｓ＋Ｃｂ）
時刻Ｔ１は、従来の１ビット／１セル構成のＤＲＡＭで、センスマージンが不十分となり、読出エラーが生じる時間である。しかしながら、１ビット／２セルの動作モードにおいては、この時刻Ｔ１においても、ストレージノード電圧Ｖ（ＳＮ１）およびＶ（ＳＮ２）の差は十分な大きさを有している。ストレージノードＳＮ１の電圧Ｖ（ＳＮ１）が中間電圧ＶＣＣＳ／２の電圧レベルにまで低下しても、ストレージノードＳＮ２の電圧Ｖ（ＳＮ２）も同様に低下しており、これらの電圧Ｖ（ＳＮ１）およびＶ（ＳＮ２）の電圧差は十分な大きさを有している。
時刻Ｔ２においては、データの読出を行なった場合、ビット線ＺＢＬには、中間電圧ＶＣＣＳ／２が伝達され、その電圧レベルは変化せず、一方、ビット線ＢＬに、Ｌレベルデータの読出電圧（−ΔＶ２）が伝達される。
図５は、この図４に示す時刻Ｔ２におけるメモリセルデータのセンス動作を示す信号波形図である。すなわち、図５に示すように、図４に示す時刻Ｔ２においてメモリセルデータを読出した場合、ビット線ＺＢＬ上の読出電圧ΔＶ１は０Ｖに等しい。一方、ビット線ＢＬ上には、ストレージノードＳＮ２の電圧レベルに応じた読出電圧−ΔＶ２が伝達される。従来の１ビット／１セル構成のＤＲＡＭにおけるＬレベルデータ読出時の読出電圧とほぼ同じ大きさの読出電圧が、ビット線ＢＬ上に読出される。したがって、従来の１ビット／１セル構成のＤＲＡＭのＬレベルデータ読出時のセンス動作時の信号波形と同じような波形が得られ、従来のＤＲＡＭと同様のセンス速度で正常にセンス動作を行なうことができる。
図４に再び戻って、時間がさらに時刻Ｔ２を超えて経過し、ストレージノードＳＮ１の電圧Ｖ（ＳＮ１）がビット線プリチャージ電圧ＶＣＣＳ／２よりも低くなっても、ビット線ＢＬおよびＺＢＬの電位差が、センスアンプ回路のセンス感度以上であれば、センス動作は遅くなるものの（ＮチャネルＭＯＳトランジスタのオン状態への移行速度が低下する）、正常にメモリセルデータの検知増幅を行なうことができる。
したがって、最大リフレッシュ時間ｔＲＥＦｍａｘを大きくするロングリフレッシュモードを設定することができる。このロングリフレッシュモードにおいては、図９６に示すリフレッシュ要求信号ＦＡＹの周期を、１桁近く大きくすることができ、データ保持のための消費電流を低減することができる。
また、ビット線ＢＬおよびＺＢＬの対に読出される相補データにより、Ｈレベルデータの読出電圧ΔＶ１が小さい場合でも、Ｌレベルデータの読出電圧−ΔＶ２が十分な大きさであれば、正常なセンスを行なうことができる。したがって、ストレージノードＳＮに対しフルＶＣＣＳを伝達する必要がなくなる。これは、ワード線（メイン／サブワード線）の駆動電圧に必要な電圧レベルが、アレイ電源電圧（センス電源電圧）ＶＣＣＳとメモリセルのアクセストランジスタのしきい値電圧（Ｖｔｈｃ）よりも十分大きくしなければならないという制約が緩和されることを意味する。すなわち、昇圧電圧ＶＰＰの電圧レベルを適当に下げることができ、昇圧電圧ＶＰＰを発生する昇圧電圧発生回路（通常チャージポンプ回路で構成される）の消費電流を低減でき、応じて半導体記憶装置の通常動作時の消費電流をも小さくすることができる。
図６は、サブワードドライバの構成を示す図である。図６においては、メインワード線ＺＭＷＬ０に関連する部分の構成を示す。
メモリサブアレイＭＳＡにおいては、このメインワード線ＺＭＷＬ０に対して、４本のサブワード線ＳＷＬＬ０、ＳＷＬＲ１、ＳＷＬＬ２、およびＳＷＬＲ３が配設される。
このメインワード線ＺＭＷＬ０に対し、奇数サブワードドライバＳＷＤＯがサブワードドライバ帯の一方に配設され、また他方のサブワードドライバ帯ＳＷＤＢにおいて偶数サブワードドライバＳＷＤＥが配設される。偶数サブワードドライバＳＷＤＥは、メインワード線ＺＭＭＷＬ０上の信号とサブデコード信号ＳＤ＜０＞およびＺＳＤ＜０＞に従ってサブワード線ＳＷＬＲ０を駆動するサブワードドライブ回路ＳＷＤＲ０と、メインワード線ＺＭＷＬ０の信号とサブデコード信号ＳＤ＜２＞およびＺＳＤ＜２＞に従ってサブワード線ＳＷＬＲ２およびＳＷＬＬ２を駆動するサブワードドライブ回路ＳＷＤＲ２を含む。１つのサブワードドライブ回路ＳＷＤＲにより、２つのメモリサブアレイにおけるサブワード線を駆動することによりサブワードドライバ帯の占有面積を低減する。
サブワードドライバＳＷＤＯは、メインワード線ＺＭＷＬ０上の信号とサブデコード信号ＳＤ＜１＞およびＺＳＤ＜１＞に従ってサブワード線ＳＷＬＲ１およびＳＷＬＬ１を駆動するサブワードドライブ回路ＳＷＤＲ１と、メインワード線ＺＭＷＬ０上の信号とサブデコード信号ＳＤ＜３＞およびＺＳＤ＜３＞に従ってサブワード線ＳＷＬＲ３およびＳＷＬＬ３を駆動するサブワードドライブ回路ＳＷＤＲ３を含む。これらのサブワードドライブ回路ＳＷＤＲ１およびＳＷＤＲ３各々は、２つのメモリサブアレイのサブワード線を同時に駆動する。
サブデコード信号ＳＤ＜０＞−ＳＤ＜３＞およびＺＳＤ＜０＞−ＳＤ＜３＞は、センスアンプ帯ＳＡＢを延在する信号線上を伝達されるサブデコードファースト信号ＺＳＤＦ＜０＞−ＺＳＤＦ＜３＞から生成される。すなわち、サブデコード信号ＳＤ＜０＞は、サブデコードファースト信号ＺＳＤＦ＜０＞を受けるインバータＩＶ０から生成され、補のサブデコード信号ＺＳＤ＜０＞は、インバータＩＶ０の出力信号を受けるインバータＩＶ１から生成される。サブデコード信号ＳＤ＜２＞は、サブデコードファースト信号ＺＳＤＦ＜２＞を受けるインバータＩＶ２から生成され、サブデコード信号ＺＳＤ＜２＞は、インバータＩＶ２の出力信号を受けるインバータＩＶ３が生成される。サブデコード信号ＳＤ＜１＞は、サブデコード信号ＺＳＤＦ＜１＞を受けるインバータＩＶ４から生成され、サブデコード信号ＺＳＤ＜１＞は、インバータＩＶ４の出力信号を受けるインバータＩＶ５から生成される。サブデコード信号ＳＤ＜３＞は、サブデコードファースト信号ＺＳＤＦ＜３＞を受けるインバータＩＶ６から生成される。サブデコード信号ＺＳＤ＜３＞は、インバータＩＶ６の出力信号を受けるインバータＩＶ７から生成される。これらのインバータＩＶ０−ＩＶ７の出力信号線は、メモリサブアレイＭＳＡ内にのみ延在する。センスアンプ帯ＳＡＢとサブワードドライバ帯ＳＷＤＢの交差部に、これらのインバータＩＶ０−ＩＶ７が、配置される。
サブワードドライブ回路ＳＷＤＲ０−ＳＷＤＲ３は、同一構成を有する。すなわち、サブワードドライブ回路ＳＷＤＲｉ（ｉ＝０−３）は、メインワード線ＺＭＷＬ０上の信号がＬレベルのときオン状態となり、サブデコード信号ＳＤ＜ｉ＞を伝達するＰチャネルＭＯＳトランジスタＱ１と、メインワード線ＺＭＷＬ０上の信号電位がＨレベルのとき導通し、対応のサブワード線ＳＷＬＲｉおよびＳＷＬＬｉを接地電位レベルに保持するＮチャネルＭＯＳトランジスタＱ２と、サブデコード信号ＺＳＤ＜ｉ＞がＨレベルのとき導通し、対応のサブワード線ＳＷＬＲｉおよびＳＷＬＬｉを接地電位レベルに保持するＮチャネルＭＯＳトランジスタＱ３を含む。
メインワード線ＺＭＷＬ０は、選択時、接地電位レベルに駆動される。このときには、ＭＯＳトランジスタＱ２はオフ状態である。ＰチャネルＭＯＳトランジスタＱ１は、サブデコード信号ＳＤ＜ｉ＞がＨレベルのときには導通し、対応のサブワード線ＳＷＬＲｉに、サブデコード信号ＳＤ＜ｉ＞を伝達する。このとき、補のサブデコード信号ＺＳＤ＜ｉ＞はＬレベルであり、ＮチャネルＭＯＳトランジスタＱ３はオフ状態にある。
一方、サブデコード信号ＳＤ＜ｉ＞がＬレベルのときには、ＰチャネルＭＯＳトランジスタＱ１は、ソースおよびゲートが同一電位となり、オフ状態となる。このときには、サブデコード信号ＺＳＤ＜ｉ＞がオン状態となり、対応のサブワード線ＳＷＬＲｉおよびＳＷＬＬｉが接地電位レベルに保持される。これにより、非選択サブワード線がフローティング状態となるのを防止する。サブデコード信号ＳＤ＜０＞−ＳＤ＜３＞は、所定のロウアドレスビットをデコードして生成される。１つのメインワード線ＺＭＷＬに４本のサブワード線ＳＷＬＬ０、ＳＷＬＲ１、ＳＷＬＬ２およびＳＷＬＲ３が配置される４ウェイ階層ワード線の構成の場合、同時に選択状態に駆動されるサブワード線は、ＳＷＬＬ０およびＳＷＬＲ１の組またはＳＷＬＬ２およびＳＷＬＲ３の組である。したがって、サブデコード信号ＳＤ＜１＞およびＳＤ＜０＞を同時に選択状態に設定するかまたは、サブデコード信号ＳＤ＜２＞およびＳＤ＜３＞を同時に選択状態に設定する。
図７は、スリープモード移行時のメモリコントローラ（ロジック）の動作を示すフロー図である。以下、図７を参照して、このスリープモード移行時のデータの再分配動作について説明する。
ロジックは、アクセスが所定時間以上停止しているか否かをモニタし、モニタ結果に従ってスリープモードに入るか否かを判定する（ステップＳ１）。スリープモードに入るべきであると判定した場合、このメモリコントローラ（ロジック）は、メモリ（混載ＤＲＡＭ）の保持すべきデータを読出し、偶数ロウアドレスへ、この読出したデータを書込む。この偶数ロウアドレスへのデータの書込時においては、最下位ロウアドレスビットＲＡ＜０＞が“０”に固定されて、データの書込が行なわれる（ステップＳ２）。ステップＳ３において記憶保持の必要なデータビットがすべて偶数ロウアドレスへ書込まれたか否かの判定が行なわれ、保持の必要なデータがすべて再配置されるまで、ステップＳ２が繰返し実行される。保持の必要なデータ（ビット）がすべて混載ＤＲＡＭへ再書込みされたときに、このメモリコントローラ（ロジック）は、スリープモード指示信号を混載ＤＲＡＭへ与える（ステップＳ４）。このスリープモードに入ると、混載ＤＲＡＭは、まず偶数ロウアドレスへ書込まれたデータについて、２つのメモリセルで１ビットのデータを記憶するツインセルモードに入り、セルフリフレッシュモードで保持データのリフレッシュを行なう。
図８は、スリープモード移行時のデータ再分配の様子を概略的に示す図である。図８においてメモリマットＭＭのアドレス領域ＡおよびＢがそれぞれ、保持の必要なデータを格納する領域である。スリープモード移行時、これらのアドレス領域ＡおよびＢのデータが、このメモリマットＭＭの偶数ロウアドレス（ＲＡ＜０＞＝０）のアドレス領域に再配置される。奇数ロウアドレス（ＲＡ＜０＞＝１）には、データは再書込みされない。一般に、携帯情報端末においては、スリープモード時においてデータ保持に必要とされるメモリ空間は、動作時に必要とされる全メモリ空間の一部で済む場合が多い。たとえば、携帯型パーソナルコンピュータにおいて、加工データは、メモリ空間の一部のみにおいて格納される。したがって、この保持の必要なデータとしては、メモリマットＭＭの記憶容量の最大１／２のデータをこのツインセルモードで保持することができる。
図９は、この混載ＤＲＡＭのデータ記憶の他の構成を示す図である。図９において、メモリマットＭＭの保持データ格納領域として、偶数ロウアドレス（ＲＡ＜０＞＝０）の領域が予め固定的に定められる。この場合においては、通常動作モード時において、保持すべきデータ（加工データ等）は、偶数ロウアドレス上に格納される。この場合、スリープモード移行時のデータの再配置を行なう必要がない。この保持データ格納領域の偶数ロウアドレス領域への固定は、単にメモリアレイを特定するブロックアドレスの１ビットを最下位ロウアドレスビットと置換することで容易に実現される。連続ロウアドレスで構成されるメモリアレイが偶数ロウアドレスで構成されるメモリブロックに分散されるだけである。
混載ＤＲＡＭにおいて、スリープモードに入ると、この偶数ロウアドレス領域に格納された１ビットデータは、１つのメモリセルにより格納されている。そこで、この偶数ロウアドレスに格納されたデータを、１ビット／２セルのツインセルモードの単位セルに、内部のセルフリフレッシュタイマおよびリフレッシュアドレスカウンタを用いて書込む。すべてのツインセルモード単位セルＭＴＵへのデータの書込が完了した時点で、ツインセルモード単位セルＭＴＵに対するリフレッシュを開始する。
図１０は、スリープモード移行時の保持データのツインセルモード単位セルＭＴＵへの書込時の動作シーケンスを示す信号波形図である。以下、このスリープモード移行時におけるツインセルモード単位セルへのデータ書込動作について説明する。
前述のごとく、偶数ロウアドレスに保持データが格納されている。今、サブワード線ＳＷＬＬ＜０＞およびＳＷＬＲ＜１＞に接続されるメモリセルに対するデータ書込を考える。
まず、偶数ロウアドレスに対応するサブワード線ＳＷＬＬ＜０＞を選択状態へ駆動する。これにより、選択サブワード線ＳＷＬＬ＜０＞に接続されるメモリセルのデータが対応のビット線上に読出される。図１０においては、Ｈレベルのデータが読出された場合の波形を示す。他方のビット線にはメモリセルは接続されていないため、読出電圧ΔＶ２＝０であり、プリチャージ電圧レベルを維持している。
次いで、センスアンプ活性化信号ＳＯＮおよびＺＳＯＰを活性化し、１つのメモリセルにより格納されたデータをセンスアンプにより検知し、増幅しかつラッチする。
このセンス動作が完了し、ビット線電位がアレイ電源電圧ＶＣＣＳおよび接地電圧レベルに駆動された後、対をなすサブワード線ＳＷＬＲ＜１＞を選択状態へ駆動する。このサブワード線ＳＷＬＲ＜１＞に接続されるメモリセルへは、したがって、センスアンプにより増幅されかつラッチされたデータが格納される。すなわち、サブワード線ＳＷＬＬ＜０＞およびＳＷＬＲ＜１＞に格納されるメモリセルには、相補なデータビットが格納される。
所定時間が経過すると、サブワード線ＳＷＬＬ＜０＞およびＳＷＬＲ＜１＞を非選択状態へ駆動し、次いでセンスアンプ活性化信号ＳＯＮおよびＺＳＯＰを非活性化する。これにより、ツインセルモード単位セルへのデータの書込が完了する。この後、ビット線イコライズ指示信号ＢＬＥＱを活性化し、ビット線ＢＬおよびＺＢＬを中間電圧ＶＣＣＳ／２の中間電圧レベルにプリチャージする。この動作を、すべての偶数ロウアドレスに対して実行し、すべての偶数ロウアドレスのメモリセルについてツインセルモード単位セルへのデータの書込が完了した後は、内部に設けられるセルフリフレッシュタイマおよびリフレッシュカウンタの出力信号に従って、ツインセルモードでのリフレッシュ動作が実行される。
図１１は、この発明の実施の形態１に従う半導体記憶装置（混載ＤＲＡＭ）の行選択に関連する部分の構成を概略的に示す図である。メモリマットの構成は、図９６に示す従来の混載ＤＲＡＭと同じである。この図１１に示す構成においては、８個のメモリアレイＭＡ０−ＭＡ７が設けられる。メモリアレイＭＡ０−ＭＡ７それぞれにおいて、５１２本のワード線（サブワード線）が配置される。
図１１において、行選択系回路は、ロウアドレスイネーブル信号ＲＡＤＥの活性化に応答して外部から与えられる１２ビットのロウアドレスビットＲＡ＜１１：０＞を取込みラッチする入力バッファ／ラッチ回路１と、スリープモードまたはオートリフレッシュモードが指定されたとき、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳの非活性化に応答してそのカウント値を１更新するリフレッシュカウンタ２と、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳに従って入力バッファ／ラッチ回路１およびリフレッシュカウンタ２の出力ビットを選択するセレクタ３と、セレクタ３からの１２ビットのロウアドレスのうち、上位３ビットの内部ロウアドレスＲＡＦ＜１１：９＞をデコードしてメモリアレイを特定するブロック選択信号ＢＳ＜７：０＞を生成するブロックデコード回路４と、セレクタ３からの下位９ビットのロウアドレスＲＡＦ＜８：０＞をプリデコードするプリデコード回路５を含む。
リフレッシュカウンタ２は、オートリフレッシュ指示信号ＡＲＥＦまたはスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥの活性化時起動され、スリープモード移行時、全偶数ロウアドレスが指定される期間ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥを活性状態に維持する。このツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥが活性化されると１ビット／１セルモードで記憶されたデータが、ツインセルモード単位セルへ再書込される。リフレッシュカウンタ２からのアドレスビットに従ってすべてのツインセルモード単位セルへのデータの再書込が完了すると、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥが非活性化される。リフレッシュ活性化信号ＲＥＦ＿ＲＡＳは、オートリフレッシュコマンドまたはセルフリフレッシュ要求が与えられると、所定期間活性状態となり、その間メモリマットにおいてリフレッシュ行の選択およびメモリセルデータのリフレッシュが実行される。
セレクタ３は、このリフレッシュ活性化信号ＲＥＦ＿ＲＡＳの活性化時リフレッシュカウンタ２の出力ビットＱＡ＜１１：０＞を選択し、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳの非活性化時、入力バッファ／ラッチ回路１の出力ビットを選択する。
リフレッシュカウンタ２は、通常の１ビット／１セルモードにおけるオートリフレッシュでは、アドレスビットＱＡ＜１１：０＞の範囲でアドレスを１ずつ増分する。しかしながら、スリープモードに入ると、リフレッシュカウンタ２は最下位リフレッシュアドレスビットＱＡ＜０＞を０に固定し、残りの上位１１ビットのリフレッシュアドレスＱＡ＜１１：１＞を１ずつ増分する。この最下位ビットＱＡ＜０＞を“０”に固定することにより、偶数ロウアドレスのみがリフレッシュ行として指定される。アドレスビットＱＡ＜１１：１＞が指定するアドレスがすべて選択されるとすべてのツインセルモード単位セルＭＴＵへの再書込が完了し、ツインセル書込モードが完了し、以降、記憶データのリフレッシュが周期的に実行される。
ブロックデコード回路４およびプリデコード回路５は、メモリマットのメモリアレイＭＡ０−ＭＡ７に共通に設けられてもよく、またメモリアレイＭＡ０−ＭＡ７それぞれに対応して設けられてもよい。プリデコード回路５が、メモリアレイそれぞれに対応して設けられる場合には、ブロックデコード回路４からのブロック選択信号ＢＳ＜７：０＞に従って、プリデコード回路５が、選択的に活性化され、選択された（指定された）メモリアレイに対して設けられたプリデコード回路５がプリデコード動作を実行する。
行選択系回路は、さらに、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥとツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥとメインセンスアンプ活性化信号ＳＯとに従ってツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎを生成するツインセルモードコントロール回路６を含む。このツインセルモードコントロール回路６は、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥの活性化時、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥが活性状態にある期間、メインセンスアンプ活性化信号ＳＯの活性化に応答して、所定期間活性状態となるツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎを生成する。このツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが活性状態のときには、プリデコード回路５は、４ビットのプリデコード信号Ｘ＜３：０＞のうち、対をなすプリデコード信号Ｘ＜３：２＞またはＸ＜１：０＞をともに選択状態に設定する。これにより、選択メインワード線に接続される４本のサブワード線のうち、ツインセルモード単位セルに接続されるサブワード線の対を同時に選択状態へ駆動する。
プリデコード回路５からの４ビットのプリデコード信号Ｘ＜３：０＞はサブデコード信号発生回路７へ与えられ、また１６ビットのプリデコード信号Ｘ＜１９：４＞が、メインデコード信号発生回路８へ与えられる。サブデコード信号発生回路７は、ワード線活性化信号ＲＸＡＣＴの活性化に応答してプリデコード信号Ｘ＜３：０＞に従ってサブデコードファースト信号ＺＳＤＦ＜３：０＞を生成する。メインデコード信号発生回路８は、メインワード線駆動タイミング信号ＲＸＴの活性化に応答して、１６ビットのプリデコード信号Ｘ＜１９：４＞をデコードして、１２８ビットのメインワード線選択信号ＺＭＷＬ＜１２７：０＞の１ビットを選択状態へ駆動する。このメインデコード信号発生回路８は、ブロックデコード回路４からのブロック選択信号に従って活性化され、ブロック選択信号ＢＳ＜７：０＞が特定するメモリアレイに対して設けられたメインデコード信号発生回路８のみが、活性化されてよもよい。また、これに代えて、メインデコード信号発生回路８が、メモリアレイＭＡ０−ＭＡ７共通に設けられ、ブロック選択信号により特定されるメモリアレイのメインワード線ドライブ回路が、メインワード線選択信号ＺＭＷＬ＜１２７：０＞およびブロック選択信号に従って対応のメインワード線を選択状態へ駆動する構成が用いられてもよい。
プリデコード信号Ｘ＜３：０＞は、ツインセルモード時に上位２ビットまたは下位２ビットを同時に選択状態に設定することにより、サブデコードファースト信号ＺＳＤＦ＜３：０＞も、応じて、上位２ビットまたは下位２ビットが同時に活性状態に設定され、ツインセルモード時の単位セルに接続する２本のサブワード線を同時に選択状態へ駆動することができる。
行選択系回路は、さらに、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥの活性化時起動され所定の周期でセルフリフレッシュ要求信号ＦＡＹを発行するセルフリフレッシュタイマ９と、オートリフレッシュモード指示信号（コマンド）ＡＲＥＦまたはスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥの活性化時セルフリフレッシュタイマ９から発行されるセルフリフレッシュ要求信号ＦＡＹを受けると、所定期間活性状態となるリフレッシュ活性化信号ＲＥＦ＿ＲＡＳを発生するリフレッシュコントロール回路１０と、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳとロウアクティブコマンド（またはアレイ活性化指示信号ＲＡＣＴ）のいずれかが活性状態のとき、各制御信号を所定のシーケンスで発生する行系制御回路１１を含む。
行系制御回路１１は、プリチャージ指示信号（またはプリチャージコマンド）ＰＲＧが与えられるかまたはリフレッシュ活性化信号ＲＥＦ＿ＲＡＳが非活性化されると、各内部制御信号を非活性状態に設定し、選択メモリアレイをスタンバイ状態（プリチャージ状態）に設定する。
リフレッシュコントロール回路１０は、スリープモード時にセルフリフレッシュ要求信号ＦＡＹが与えられると、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳを活性化する。行系制御回路１１が、このリフレッシュ活性化信号ＲＥＦ＿ＲＡＳに従って所定のシーケンスで各制御信号を発生した後、リフレッシュコントロール回路１０は、メインセンスアンプ活性化信号ＳＯが活性化されてから所定期間経過後に、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳを非活性状態に駆動する。これらの一連の動作により、１つのセルフリフレッシュ動作が完了する。リフレッシュ活性化信号ＲＥＦ＿ＲＡＳが非活性状態となると、リフレッシュカウンタ２が、リフレッシュアドレスＱＡ＜１１：１＞を１増分する。
図１２は、図１１に示す行選択系回路のスリープモードエントリ時の動作を示すタイミングチャート図である。以下、図１１および図１２を参照して、スリープモードエントリ時の動作について説明する。
スリープモードに入る場合には、まずスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベルの活性状態へ駆動される。このとき、補のスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ＿ｎが、Ｌレベルの活性状態となる。リフレッシュカウンタ２は、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥが与えられると、その最下位ビットＱＡ＜０＞を０に固定し、ビットＱＡ＜１１：１＞の間でカウントアップ動作を開始する。また、リフレッシュカウンタ２は、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥが与えられると、全カウント値をカウントするまで（リフレッシュアドレスが１巡するまで）、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥをＨレベルへ駆動する。
スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥが与えられると、セルフリフレッシュタイマ９が、所定の間隔でリフレッシュ要求信号ＦＡＹを発生する。このリフレッシュ要求信号ＦＡＹは、１ビット／２セルモード（ツインセルモード）における最大リフレッシュサイクルをｔＲＥＦｍａｘとすると、間隔ｔＲＥＦｍａｘ／（ＲＮ／２）でリフレッシュ要求信号ＦＡＹを発生する。ここで、ＲＮは、通常の１ビット／１セル動作モードにおける１リフレッシュサイクルにおけるリフレッシュ回数を示す。リフレッシュアドレスが１２ビットである場合は、ＲＮ＝４Ｋ（＝４０９６）である。
リフレッシュ要求信号ＦＡＹの活性化に応じてリフレッシュコントロール回路１０が、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳを活性状態へ駆動する。応じて、行系制御回路１１が、ワード線駆動タイミング信号ＲＸＴおよびワード線活性化信号ＲＸＡＣＴおよびメインセンスアンプ活性化信号ＳＯを活性状態へ駆動する。応じて、ブロックデコード回路４、プリデコード回路５が、セレクタ３を介して与えられるリフレッシュカウンタ２の出力カウントビットＱＡ＜１１：０＞をそれぞれデコードおよびプリデコードし、ブロック選択信号ＢＳ＜７：０＞およびプリデコード信号Ｘ＜１９：０＞を生成する。
次いで、サブデコード信号発生回路７およびメインデコード信号発生回路８がそれぞれ与えられたプリデコード信号をデコードし、サブデコードファースト信号ＺＳＤＦ＜３：０＞およびメインワード線駆動信号ＺＭＷＬ＜１２７：０＞を生成する。ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが活性状態のときには、プリデコード回路５は２段階の動作をする。最初は、プリデコード信号Ｘ＜３：０＞のうちプリデコード信号Ｘ＜０＞のみが選択状態にある。したがって、まずサブワード線ＳＷＬＬ０が選択状態へ駆動される。センスアンプ活性化信号ＳＯが活性状態へ駆動されると、応じて、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが活性状態へ駆動され、プリデコード回路５が、プリデコード信号Ｘ＜１：０＞を縮退状態としともに選択状態へ駆動する。したがって、サブワード線ＳＷＬＬ０およびＳＷＬＲ１がともに選択状態となり、ツインセルモードの単位セルが選択されて、データの書込が実行される。１つの書込が完了すると、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳが、センスアンプ活性化信号ＳＯが活性化されて所定時間経過した後に非活性化される。応じてリフレッシュカウンタ２のカウント値ＱＡ＜１１：１＞が１カウントアップされ、全体としてリフレッシュアドレスが２増分される。この状態は、プリデコード信号Ｘ＜３：０＞のうち、プリデコード信号Ｘ＜２＞が選択状態に駆動される状態に対応する。
次いで所定期間が経過し、リフレッシュ要求信号ＦＡＹが活性化されると、再びリフレッシュ活性化信号ＲＥＦ＿ＲＡＳが活性化され、行選択動作が実行される。この場合には、プリデコード信号Ｘ＜２＞が選択状態であり、まず、サブワード線ＳＷＬＬ２が選択状態へ駆動される。この状態でセンス動作が行なわれ、サブワード線ＳＷＬＬ２に接続するメモリセルデータの検知、増幅およびラッチが行なわれる。次いで、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎがＬレベルの活性状態となると、プリデコード回路５が、アドレスビットＲＡＦ＜０＞の縮退動作を行ない、プリデコード信号Ｘ＜３：２＞がともに選択状態となり、サブワード線ＳＷＬＲ３が選択状態へ駆動される。これにより、ツインセルモードの単位セルが選択されて、データの書込が実行される。
リフレッシュカウンタ２のカウント値を２ずつ増分し、プリデコード回路５において、センス動作完了後、アドレスビットＲＡ＜０＞の縮退動作を実行させることにより、対をなすサブワード線が選択される。すなわち、まず偶数アドレスの行に対応するサブワード線が選択状態へ駆動されてセンス動作が行なわれた後、アドレスビットＲＡ＜０＞の縮退動作により、偶数アドレスの選択状態のサブワード線と対をなす奇数アドレスの行に対応するサブワード線が選択状態へ駆動され、ツインセルモードの単位セルが選択されてデータ書込が実行される。以降、この動作が、リフレッシュカウンタ２のカウント値が更新され、スリープモードエントリ時のカウント値（たとえばｍ）に到達するまで繰返し実行される。
リフレッシュカウンタ２のカウント値ＱＡが出発アドレスｍに戻り、アドレス（ｍ−２）へのツインセルモードでのデータ再書込が完了すると、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥが非活性状態となる。以降、このツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎはＬレベルの非活性状態を維持する。プリデコード回路５においては、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ＿ｎが活性状態のＬレベルの間、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎがＬレベルの活性状態に固定されるため、常時縮退動作を実行し、リフレッシュカウンタ２の出力カウントビットＱＡ＜１１：０＞に従って２本の対をなすサブワード線が同時に選択状態へ駆動され、リフレッシュ動作が実行される。
図１３は、図１１に示すツインセルモードコントロール回路６の構成の一例を示す図である。図１３において、ツインセルモードコントロール回路６は、メインセンスアンプ活性化信号ＳＯの立上がり（活性化）を所定時間遅延する立上がり遅延回路６ａと、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥとスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥを受けるＡＮＤ回路６ｂと、立上がり遅延回路６ａの出力信号を反転するインバータ回路６ｃと、インバータ回路６ｃの出力信号とＡＮＤ回路６ｂの出力信号を受けるＮＡＮＤ回路６ｄと、ＮＡＮＤ６ｄの出力信号とスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥを受けてツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎを出力するＮＡＮＤ回路６ｅを含む。次に、この図１３に示すツインセルモードコントロール回路の動作を、図１４に示す信号波形図を参照して説明する。
スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＬレベルの非活性状態のときには、ＮＡＮＤ回路６ｅからのツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎはＨレベルにある。
スリープモードに入り、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベルに立上がると、ＮＡＮＤ回路６ｅがインバータとして動作する。このときまた、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥも、すべてのツインセルモード単位セルにデータが書込まれる間、Ｈレベルとなる。したがって、ＡＮＤ回路６ｂの出力信号がＨレベルとなり、ＮＡＮＤ回路６ｄがインバータとして動作する。この状態においては、ＮＡＮＤ回路６ｄおよび６ｅがともにインバータとして動作しており、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎは、立上がり遅延回路６ａの出力信号を反転した信号となる。立上がり遅延回路６ａはメインセンスアンプ活性化信号ＳＯの立上がり（活性化）を所定時間遅延している。したがって、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳが活性され、所定のタイミングでメインセンスアンプ活性化信号ＳＯが活性化されると、これより遅れてツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが活性状態となる。メインセンスアンプ活性化信号ＳＯが活性化されてから所定期間が経過すると、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳが非活性化され、応じてメインセンスアンプ活性化信号ＳＯも非活性状態となり、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎもＨレベルとなる。この動作が、全単位セルにデータが再書込されるまで繰返し実行される。
全単位セルに対するデータ再書込が完了すると、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥがＬレベルとなる。応じて、ＡＮＤ回路６ｂの出力信号がＬレベルとなり、ＮＡＮＤ回路６ｄの出力信号が、立上がり遅延回路６ａの出力信号の論理レベルにかかわらず、Ｈレベルとなる。ＮＡＮＤ回路６ｅは、その両入力にＨレベルの信号を受取り、したがって、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎは、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベルの活性状態にある間Ｌレベルに固定される。
したがって、ツインセル書込モード時には、対をなすサブワード線が順次活性化され、以降のセルフリフレッシュモード時においては、対をなすサブワード線が同時に選択状態へ駆動される。
図１５は、図１１に示すリフレッシュカウンタ２の構成の一例を示す図である。図１５において、リフレッシュカウンタ２は、１２段のＤ型フリップフロップ２ａ０−２ａ１１と、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥを反転するインバータ２ｂと、インバータ２ｂの出力信号に従って初段のＤ型フリップフロップ２ａ０の出力ＺＱからの信号と補のリフレッシュ活性化指示信号ＲＥＦ＿ＡＣＴ＿ｎの一方を選択してＤ型フリップフロップ２ａ１のクロック入力へ与えるマルチプレクサ２ｃと、補のリフレッシュ活性化指示信号ＲＥＦ＿ＡＣＴ＿ｎと補のスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ＿ｎを受けてＤ型フリップフロップ２ａ０のクロック入力へその出力信号を与えるＡＮＤ回路２ｄと、Ｄ型フリップフロップ２ａ０の出力Ｑからの信号と補のスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ＿ｎとを受けてリフレッシュアドレスビットＱＡ＜０＞を出力するＡＮＤ回路２ｅを含む。
Ｄ型フリップフロップ２ａ１−２ａ１１は、それぞれ前段のフリップフロップの出力ＺＱをクロック入力に受ける。Ｄ型フリップフロップ２ａ１−２ａ１１の出力ＱからリフレッシュアドレスビットＱＡ＜１＞−ＱＡ＜１１＞が出力される。
この図１５に示すリフレッシュカウンタは、リプルカウンタをベースにしている。１ビット／１セルの通常動作モード時においては、補のスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ＿ｎはＨレベルであり、ＡＮＤ回路２ｄおよび２ｅはバッファ回路として動作する。またマルチプレクサ２ｃは、Ｄ型フリップフロップ２ａ０の出力ＺＱからの出力信号を選択している。したがって、この場合においては、リフレッシュ活性化指示信号ＲＥＦ＿ＡＣＴが非活性化され、応じて補のリフレッシュ活性化指示信号ＲＥＦ＿ＡＣＴ＿ｎが活性化されると、Ｄ型フリップフロップ２ａ０の出力ＺＱの状態が変化する。
Ｄ型フリップフロップ２ａ１−２ａ１１各々は、前段のフリップフロップの出力ＺＱからの出力信号が“０”（Ｌレベル）から“１”（Ｈレベル）へ立上がるときに自身の出力Ｑからの信号を変化させる。すなわち、ビットＱＡ＜ｉ＞が０に戻ると、次のビットＱＡ＜ｉ＋１＞が１に立上がる。したがって、１２ビットのアドレスビットＱＡ＜１１＞−ＱＡ＜０＞が１ずつ増分される。１ビット／１セルモード時において、オートリフレッシュコマンドが与えられたときに、リフレッシュカウンタ２がカウント動作を行なって、１ずつそのリフレッシュアドレスを増分する。
一方、スリープモード時においては、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベル、補のスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ＿ｎがＬレベルとなり、リフレッシュアドレスの最下位ビットＱＡ＜０＞が“０”に固定され、またＡＮＤ回路２ｄの出力信号がＬレベルであり、Ｄ型フリップフロップ２ａ０は、リセット状態を維持する。ここで、スリープモードエントリ時においては、リフレッシュアドレスカウンタは一旦リセット信号ＲＳＴによりすべてビット値が“０”にリセットされてもよい。
マルチプレクサ２ｃは、補のリフレッシュ活性化信号ＲＥＦ＿ＡＣＴ＿ｎを選択してＤ型フリップフロップ２ａ１のクロック入力へ与えている。したがって、このリフレッシュ動作が完了するごとに、Ｄ型フリップフロップ２ａ１の出力ＱからのビットＱＡ＜１＞の値が変化し、全体として、このリフレッシュアドレスビットＱＡ＜１１＞−ＱＡ＜０＞は、２ずつ増分される。これにより、１ビット／２セルモード（ツインセルモード）において、リフレッシュアドレスを２ずつ増分させて、偶数ロウアドレスのワード線およびこれと対をなす奇数ロウアドレスのサブワード線を同時に選択する。
図１６は、図１１に示すプリデコード回路５の構成の一例を示す図である。図１６において、プリデコード回路５は、内部アドレスビットＲＡＦ＜０＞を反転するインバータ５ａと、インバータ５ａの出力信号とツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎを受けてロウアドレスビットＲＡＤ＜０＞を生成するＮＡＮＤ回路５ｃと、インバータ５ａの出力信号を受けるインバータ５ｂと、インバータ５ｂの出力信号と補のスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ＿ｎを受けて補の内部ロウアドレスビットＺＲＡＤ＜０＞を生成するＮＡＮＤ回路５ｄと、アドレスビットＲＡＦ＜１＞を反転するインバータ５ｅと、インバータ５ｅの出力信号を反転するインバータ５ｆとインバータ５ｆの出力ビットＲＡＤ＜１＞とＮＡＮＤ回路５ｃからのロウアドレスビットＲＡＤ＜０＞を受けてプリデコード信号Ｘ＜３＞を生成するＡＮＤ回路５ｇと、インバータ５ｅからのアドレスビットＺＲＡＤ＜１＞とＮＡＮＤ回路５ｃからのロウアドレスビットＲＡＤ＜０＞を受けてプリデコード信号Ｘ＜１＞を生成するＡＮＤ回路５ｈと、ロウアドレスビットＲＡＤ＜１＞と補のアドレスビットＺＲＡＤ＜０＞を受けてプリデコード信号Ｘ＜２＞を生成するＡＮＤ回路５ｉと、アドレスビットＺＲＡＤ＜１＞およびＺＲＡＤ＜０＞を受けてプリデコード信号Ｘ＜０＞を生成するＡＮＤ回路５ｊを含む。
スリープモードに入ると、補のスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ＿ｎがＬレベルとなり、応じてＮＡＮＤ回路５ｄからのアドレスビットＺＲＡＤ＜０＞がＨレベルとなる。したがって、プリデコード信号Ｘ＜０＞およびＸ＜２＞の一方がアドレスビットＲＡＤ＜１＞の値に応じてＨレベルとなる。アドレスビットＲＡＤ＜１＞が“０”であれば、プリデコード信号Ｘ＜０＞が“１”となる。この状態で、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎがＬレベルとなると、ＮＡＮＤ回路５ｃからのアドレスビットＲＡＤ＜０＞が“１”となる。
スリープモード時においては、リフレッシュアドレスビットＱＡ＜０＞は０に固定されており、アドレスビットＲＡＦ＜０＞は“０”である。したがって、このツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎがＬレベルとなると、プリデコード信号Ｘ＜３＞およびＸ＜１＞の一方がアドレスビットＲＡＤ＜１＞の値に応じて活性状態へ駆動される。アドレスビットＲＡＤ＜１＞が“０”であれば、プリデコード信号Ｘ＜１＞が選択状態へ駆動される。したがって、ツインセル書込モード時においては、たとえばプリデコード信号Ｘ＜０＞により選択されるサブワード線が選択状態へ駆動された後、プリデコード信号Ｘ＜１＞で選択されるサブワード線が選択状態へ駆動される。したがって、このツインセル書込モード時においては、プリデコード信号Ｘ＜３：０＞は、リフレッシュカウンタのアドレスビットＱＡ＜１：０＞のセルフリフレッシュモードエントリ時の出発アドレスが（００）の場合、＜０００１＞→＜００１１＞→＜０１００＞→＜１１００＞→＜０００１＞→のように変化し、ツインセル書込モード時においては、偶数アドレスのサブワード線および対となる奇数アドレスのワード線サブワード線が適当な時間差をつけて選択状態へ駆動される。
このツインセル書込モードが完了すると、スリープモードにおいて、ツインセルモードでのリフレッシュが実行される。この場合には、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎがＬレベルに固定されており、アドレスビットＲＡＤ＜０＞およびＺＲＡＤ＜０＞がともに“１”にあり、アドレスビットＲＡＦ＜０＞が縮退状態に設定されており、プリデコード信号Ｘ＜０＞およびＸ＜１＞の組またはＸ＜２＞およびＸ＜３＞の組の一方が同時に選択状態へ駆動される。
図１７は、図１１に示すサブデコード信号発生回路７の構成を概略的に示す図である。図１７において、サブデコード信号発生回路７は、ワード線活性化信号ＲＸＡＣＴとプリデコード信号Ｘ＜ｉ＞を受けてサブデコードファースト信号ＺＳＤＦ＜ｉ＞を生成するＮＡＮＤ回路７ａと、ＮＡＮＤ回路７ａからの周辺電源電圧Ｖｃｃｐレベルの信号を昇圧電圧Ｖｐｐレベルの信号に変換するレベル変換回路７ｂを含む。ここで、ｉ＝０〜３である。
ワード線活性化信号ＲＸＡＣＴがＨレベルの活性状態となると、プリデコード信号Ｘ＜ｉ＞が選択状態のＨレベルのときには、サブデコードファースト信号ＺＳＤＦ＜ｉ＞がＬレベルの活性状態へ駆動される。したがって、プリデコード信号Ｘ＜３：０＞に従ってサブデコードファースト信号ＺＳＤＦ＜３：０＞が生成されており、２つのプリデコード信号の組を同時に選択状態へ駆動することにより、応じてサブデコードファースト信号も、２つのサブデコードファースト信号が同時に選択状態へ駆動され、偶数ロウアドレスおよび奇数ロウアドレスのサブワード線が同時に選択状態に駆動される。したがって、セルフリフレッシュモード時、ツインセルモードでデータのリフレッシュおよびデータの書込を行なうことができる。
図１８（Ａ）は、リフレッシュカウンタ２に含まれるツインセル書込モード指示信号発生部の構成を概略的に示す図である。図１８（Ａ）において、ツインセル書込モード指示信号発生部は、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥの活性化に応答してワンショットのパルス信号を発生するワンショットパルス発生回路２ｈと、このワンショットパルス発生回路２ｈの出力パルス信号の立上がりに応答してセットされるセット／リセットフリップフロップ２ｊを含む。このセット／リセットフリップフロップ２ｊの出力Ｑからツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥが出力される。
このツインセル書込モード指示信号発生部は、さらに、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベルとなるとアドレスビットＱＡ＜１１：１＞を取込みラッチしかつ出力するラッチ回路２ｍと、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥの立上がりを所定時間ｔＤだけ遅延する立上がり遅延回路２ｉと、立上がり遅延回路２ｉからの遅延スリープモード指示信号ＳＭＤの立上がりに応答してラッチ回路２ｍから与えられたアドレスビットＱＡＦ＜１１：１＞を取込みかつラッチしかつ出力するラッチ回路２ｎと、アドレスビットＱＡ＜１１：１＞とラッチ回路２ｎからのラッチアドレスビットＱＡＬ＜１１：１＞の一致／不一致を識別する一致検出回路２ｐを含む。この一致検出回路２ｐからの出力信号ＥＸがＨレベルとなると、セット／リセットフリップフロップ２ｊがリセットされる。一致検出回路２ｐは、アドレスビットＱＡ＜１１：１＞およびＱＡＬ＜１１：１＞をそれぞれ各ビットずつ比較し全ビットについて一致が検出されたときに、その出力信号ＥＸをＨレベルの一致検出状態に設定する。次に、図１８（Ａ）に示すツインセル書込モード指示信号発生部の動作を図１８（Ｂ）に示す信号波形図を参照して説明する。
スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＬレベルのときには、ラッチ回路２ｍおよび２ｎはともにスルー状態である。しかしながら、このワンショットパルス発生回路２ｈはパルスを発生しないため、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥはＬレベルを維持する。スリープモードエントリコマンドが与えられ、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベルに立上がると、ワンショットパルス発生回路２ｈからワンショットパルスのパルスが発生され、セット／リセットフリップフロップ２ｊがセットされ、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥがＨレベルに立上がる。
このスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥが立上がるとラッチ回路２ｍがラッチ状態となり、そのときに与えられているアドレスビットＱＡ＜１１：１＞を取込みラッチしかつ取込んだアドレスビットをアドレスビットＱＡＦ＜１１：１＞として出力する。したがって、このラッチ回路２ｍからのアドレスビットＱＡＦ＜１１：１＞は、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥの立上がりに応答してラッチ状態となる。
このスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥの活性化に応答してリフレッシュ活性化信号ＲＥＦ＿ＲＡＳが発生されてリフレッシュ動作（セル書込モード動作）が実行される。リフレッシュアレイ活性化信号ＲＥＦ＿ＲＡＳがＬレベルとなるとアドレスビットＱＡ＜１１：１＞の値が１更新される。立上がり遅延回路２ｉの遅延時間ｔＤは、スリープモードに入った後最初のリフレッシュ活性化信号ＲＥＦ＿ＲＡＳに従ってリフレッシュ動作が実行されるまでに必要とされる時間以上の長さを有する。したがって、このリフレッシュが実行され、アドレスビットＱ＜１１：１＞の値が更新された後に、立上がり遅延回路２ｉからの遅延スリープモード指示信号ＳＭＤに従って、ラッチ回路２ｎが、ラッチ回路２ｍからのアドレスビットＱＡＦ＜１１：１＞を取込みかつラッチしかつラッチアドレスビットＱＡＬ＜１１：１＞として出力する。
ラッチ回路２ｍおよび２ｎは、以降ラッチ状態を維持しており、アドレスビットＱＡ＜１１：１＞の値が更新されても、これらのアドレスビットＱＡＦ＜１１：１＞およびＱＡＬ＜１１：１＞の値は変化せず、スリープモードエントリ時の最初にリフレッシュが行なわれた（ツインセルモード書込が行なわれた）アドレスを指定する。以降所定の周期で、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳが活性化され、このリフレッシュ動作完了ごとに、アドレスビットＱＡ＜１１：１＞が１更新される。最終的に、アドレスビットＱＡ＜１１：１＞が元のアドレスＱＡｓになると、一致検出回路２ｐからの出力信号ＥＸがＨレベルとなり、セット／リセットフリップフロップ２ｊがリセットされ、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥが非活性化される。これにより、出発アドレスＱＡｓから全アドレスＱＡｓ−１までのアドレス（偶数アドレス）についてのツインセルモードでのデータ書込が完了する。立上がり遅延回路２ｉの遅延時間ｔＤは、適当な長さに定められればよい。リフレッシュアドレスカウンタのカウント値が一巡するまでに、ラッチ回路２ｎからのラッチアドレスビットＱＡＬ＜１１：１＞が、出発アドレスを示すカウント値に設定されていればよいためである。
ラッチ回路２ｍおよび２ｎは、立上がりエッジトリガ型のラッチ回路で構成されてもよい。またラッチ回路２ｍはスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベルのときにラッチ状態となり、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＬレベルのときにスルー状態となるトランスファーゲートを含むラッチ回路で構成されてもよい。この場合、ラッチ回路２ｎも同様、遅延スリープモード指示信号ＳＭＤがＨレベルとなるとラッチ状態となり、遅延スリープモード指示信号ＳＭＤがＬレベルとなるとスルー状態となるトランスファーゲートを含むラッチ回路で構成されてもよい。
ラッチ回路２ｍおよび２ｎを設けることにより、ツインセル書込モード時においてすべての偶数アドレスに対しデータ再書込を行なった後にツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥを非活性化することができる。
図１９は、図１１に示すセルフリフレッシュタイマ９の構成を概略的に示す図である。図１９において、セルフリフレッシュタイマ９は、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥの活性化時起動され、所定の周期で発振するリングオシレータ９ａと、リングオシレータ９ａの出力パルスをカウントし、所定値に到達するごとにリフレッシュ要求信号ＦＡＹを発生するカウンタ９ｂを含む。このリングオシレータ９ａは、たとえばスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥを一方入力に受けるＮＡＮＤ回路をインバータ段として挿入する奇数段のインバータ列で構成される。スリープモード時、カウンタ９ｂが所定値をカウントする毎にカウントアップ信号を発生することにより、所定の間隔で、リフレッシュ要求信号ＦＡＹを発行することができる。
［変更例］
図２０は、この発明の実施の形態１の変更例の構成を概略的に示す図である。図２０において、メモリマットは８個のメモリアレイＭＡ０−ＭＡ７を含む。これらのメモリアレイＭＡ０−ＭＡ７は、上位３ビットアドレスＲＡ＜１１：９＞で指定される。メモリアレイＭＡ０−ＭＡ３は、ビットＲＡ＜１１＞が０のときに指定される。メモリアレイＭＡ４−ＭＡ７の領域は、アドレスビットＲＡ＜１１＞が“１”のときに指定される。アドレスビットＲＡ＜１０：９＞により、２つのメモリアレイが指定される。したがって、このスリープモード時において、アドレスビットＲＡ＜１１＞を“０”固定すれば、メモリアレイＭＡ０−ＭＡ３の領域をデータ保持領域として利用することができる。
この場合、すべてのメモリアレイＭＡ０−ＭＡ７を利用する場合に比べてリフレッシュ間隔を２倍に長くすることができ、消費電流をより低減することができる。この場合、リフレッシュアドレスカウンタ２のカウント値が一旦、初期値（０，０…０）にリセットされる。
図２１は、この変更例におけるリフレッシュカウンタ２の構成を概略的に示す図である。アドレスビットＱ＜０＞は、補のスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ＿ｎとカウンタの最下位出力ビットＣＱ＜０＞を受けるＡＮＤゲート２ｅａから生成される。このＡＮＤゲート２ｅａは、図１５に示す構成のＮＡＮＤ回路２ｅに対応する。カウンタの上位出力ビットＣＱ＜１＞−ＣＱ＜１０＞が、リフレッシュアドレスビットＱ＜１＞−Ｑ＜１０＞として利用される。一方、リフレッシュアドレスビットＱ＜１１＞に対しては、ハーフリフレッシュブロックサイズ指示信号ＨＲＢＳとスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥを受けるＮＡＮＤ回路２ｓと、ＮＡＮＤ回路２ｓの出力信号とカウンタからのカウントビットＣＱ＜１１＞を受けるＡＮＤ回路２ｔが設けられる。このＡＮＤ回路２ｔから、最上位アドレスビットＱ＜１１＞が生成される。
リフレッシュブロックサイズ指定信号ＨＲＢＳは、メモリアレイＭＡ０−ＭＡ３の４メモリアレイを利用する場合にＨレベルに設定される。したがって、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベルとなり、スリープモードに入ると、ＮＡＮＤ回路２ｓの出力信号がＬレベルとなり、応じてリフレッシュアドレスビットＱ＜１１＞が０に固定される。リフレッシュアドレスビットＱ＜１０：１＞でカウント動作が行なわれる（カウンタの回路構成は図１５と同じ）。これにより、図２０のメモリアレイＭＡ０−ＭＡ３に対しデータを行なうことができる。
なお、この構成を拡張すれば、４メモリアレイＭＡ０−ＭＡ３、２メモリアレイＭＡ０およびＭＡ１、および１メモリアレイＭＡ０の単位で、データ保持領域を設定することができる。ビットＣＱ＜１１＞−ＣＱ＜９＞各々に、ＡＮＤ回路２ｔおよびＮＡＮＤ回路２ｓを設け、各リフレッシュブロックサイズに応じて、ＮＡＮＤ回路２ｓに与えられる信号の論理レベルを設定する。リフレッシュブロックサイズデータを、たとえばモードレジスタに設定することにより、メモリアレイＭＡ０のみをデータ保持記憶領域として利用する場合、メモリアレイＭＡ０およびＭＡ１をデータ保持領域として利用する場合、およびメモリアレイＭＡ０−ＭＡ３をデータ保持領域として利用する場合のそれぞれの構成を実現することができる。
図２２は、メモリアレイ単位でリフレッシュデータ記憶領域を設定する場合の、ツインセル書込モード指示信号発生部の構成を概略的に示す図である。図２２において、ツインセル書込モード指示信号発生部は、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥの活性化に応答してワンショットパルス信号を発生するワンショットパルス発生回路２ｈと、ワンショットパルス発生回路２ｈの出力パルスに応答してセットされるセット／リセットフリップフロップ２ｉと、１／８リフレッシュブロックサイズ指示信号ＲＢＳ／８の活性化時導通し、リフレッシュアドレスビットＱ＜８＞をリセット入力Ｒに結合するトランスファーゲート２ｕと、１／４リフレッシュブロックサイズ指示信号ＲＢＳ／４の活性化時導通し、リフレッシュアドレスビットＱ＜９＞をリフレッシュ入力Ｒに伝達するトランスファーゲート２ｖと、１／２リフレッシュブロックサイズ指示信号ＲＢＳ／２の活性化時導通し、リフレッシュアドレスビットＱ＜１０＞をリフレッシュ入力Ｒに結合するトランスファーゲート２ｗを含む。このセット／リセットフリップフロップ２ｉは、リセット入力Ｒに与えられる信号の立下がりに応答してリセットされる。セット／リセットフリップフロップ２ｉの出力Ｑから、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥが出力される。
１／８リフレッシュブロックサイズ指示信号ＲＢＳ／８の活性化時、１つのメモリアレイＭＡ０をデータ保持領域として利用する。１／４リフレッシュブロックサイズ指示信号ＲＢＳ／４の活性化時、１／４ブロックすなわちメモリアレイＭＡ０およびＭＡ１をデータ保持領域として利用する。１／２リフレッシュブロックサイズ指示信号ＲＢＳ／２の活性化時、リフレッシュブロックデータ保持領域としてメモリアレイＭＡ０−ＭＡ３が利用される。メモリアレイＭＡ０のみがデータ保持領域として利用される場合、リフレッシュアドレスビットＱ＜８＞−Ｑ＜１＞の間でカウント動作が実行され、上位リフレッシュアドレスビットＱ＜１１：９＞は、（０００）に設定される。したがって、この場合の最大カウントアドレスビットＱ＜８＞がＨレベルからＬレベルに立下がれば、メモリアレイＭＡ０のツインセルモードでのデータ書込が完了する。
同様に、１／４リフレッシュブロックサイズ指示信号ＲＢＳ／４の活性化時、メモリアレイＭＡ０およびＭＡ１がデータ保持領域として利用される。この場合、リフレッシュアドレスビットＱ＜９：１＞の範囲でカウント動作が実行され、リフレッシュアドレスビットＱ＜１１：１０＞は“００”に固定される。したがって、このリフレッシュアドレスビットＱ＜９＞が“１”から“０”への変化により、メモリアレイＭＡ０およびＭＡ１の偶数ロウアドレスに対するツインセルモードでのデータ書込が完了したことが検出される。１／２リフレッシュブロックサイズ指示信号ＲＢＳ／２の活性化時は、メモリアレイＭＡ０−ＭＡ３がデータ保持領域として利用される。この状態においては、リフレッシュアドレスビットＱ＜１１＞が“０”に固定され、リフレッシュアドレスビットＱ＜１０：１＞の範囲でカウント動作が実行される。したがって最上位のリフレッシュアドレスビットＱ＜１０＞の“１”から“０”の変化により、このメモリアレイＭＡ０−ＭＡ３の偶数ロウアドレスに対するツインセルモードでのデータ書込が完了したことが検出される。
リフレッシュブロック際す指示信号ＲＢＳ／８、ＲＢＳ／４およびＲＢＳ／２に応じて、リフレッシュアドレスビットＱ＜９＞、Ｑ＜１０＞およびＱ＜１１＞を選択的に“０”に固定することにより、リフレッシュアドレスビットの変化領域を設定することができる。この構成では、ツインセル書込モード時のリフレッシュ要求信号ＦＡＹの発行周期を短くし、ツインセルモードでの再書込の前にデータが破壊するのを防止する。また、これに代えて、セルフリフレッシュエントリ時のブロックサイズに応じたカウントビットを出発アドレスとして、全アドレスの再書込みが行なわれたか否かの判定が行なわれてもよい。
図２３は、リフレッシュブロックサイズ可変構成におけるリフレッシュタイマ９の構成を概略的に示す図である。図２３において、リフレッシュタイマ９は、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥの活性化時起動され、所定の周期で発振信号を生成するリングオシレータ９ｃと、リングオシレータ９ｃの発振信号をカウントするカウンタ９ｄと、リフレッシュブロックサイズ指示信号ＲＢＳ／１の活性化時導通しカウンタ９ｄの所定のカウントビットを選択して、リフレッシュ要求信号ＦＡＹを生成するトランスファーゲート９ｅと、リフレッシュブロックサイズ指示信号ＲＢＳ／２の活性化時導通しカウンタ９ｄの所定ビットを選択して、リフレッシュ要求信号ＦＡＹを生成するトランスファーゲート９ｆと、リフレッシュブロックサイズ指示信号ＲＢＳ／４の活性化時導通しカウンタ９ｄの所定のビットを選択してリフレッシュ要求信号ＦＡＹを生成するトランスファーゲート９ｇと、リフレッシュブロックサイズ指示信号ＲＢＳ／８の活性化時導通しカウンタ９ｄの最上位カウントビットを選択してリフレッシュ要求信号ＦＡＹを生成するトランスファーゲート９ｈを含む。カウンタ９ｄは、このリフレッシュ要求信号ＦＡＹが活性化されると再びリセットされて、その初期値からカウント動作を開始する。これらのトランスファーゲート９ｅ−９ｈが選択するカウンタ９ｄのカウントビットは１桁ずつ位置がずれている。したがってリフレッシュブロックサイズが小さくなるにつれて、リフレッシュ要求信号ＦＡＹが発行される周期が長くなる。これにより、リフレッシュブロックサイズに応じてリフレッシュ間隔を変更することができる。
図２４はリフレッシュタイマ９の変更例の構成を示す図である。図２４において、リフレッシュタイマ９は、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥの活性化に応答して起動される可変リングオシレータ９ｉと、可変リングオシレータ９ｉの出力信号をカウントし所定値に到達するとリフレッシュ要求信号ＦＡＹを発生するカウンタ９ｂを含む。可変リングオシレータ９ｉは、リフレッシュブロックサイズ指示信号ＲＢＳ／１、ＲＢＳ／２、ＲＢＳ／４およびＲＢＳ／８に応じてそのリング段数が増加する。したがって、リフレッシュブロックサイズが全メモリアレイＭＡ０−ＭＡ７のときには、可変リングオシレータ９ｉの発振周期が最も短く、リフレッシュブロックサイズＲＢＳ／８が活性状態にあり、メモリアレイＭＡ０のリフレッシュのみが行なわれる場合には、可変リングオシレータ９ｉの発振周期が最も長くなる。したがって、カウンタ９ｂから発生されるリフレッシュ要求信号ＦＡＹは、全メモリアレイＭＡ０−ＭＡ７のリフレッシュを行なう場合のリフレッシュ間隔よりも、リフレッシュブロックサイズが小さくされるにつれてそのリフレッシュ要求信号ＦＡＹの発行間隔が長くなる。これにより、スリープモード時のリフレッシュ回数を低減でき、消費電流を低減することができる。
［変更例２］
図２５は、この発明の実施の形態１の変更例２のセルフリフレッシュタイマ９の構成を概略的に示す図である。図２５において、セルフリフレッシュタイマ９は、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥの活性化時起動されて発振動作を行なう可変リングオシレータ９ｊと、この可変リングオシレータ９ｊの出力信号をカウントし、カウント値が所定値に到達するとリフレッシュ要求信号ＦＡＹを発行するカウンタ９ｋを含む。この可変リングオシレータ９ｊは、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥの活性化時その段数が小さくされ、発振周期が短くされる。ツインセル書込モード時においては、１ビット／１セルモードで一旦記憶されたデータを、１ビット／２セルモードの単位セルにデータを書込む必要がある。したがって、１ビット／１セルモードでのメモリセルのリフレッシュ時間により、このツインセル書込モード時のデータ保持時間が決定される。このツインセル書込モード時において、たとえばリフレッシュカウンタ２のカウント値を（０，０・・・０）にリセットする場合、１ビット／１セルモードの単位セルに書込まれたデータが消失する可能性がある。そこで、ツインセル書込モード時においては可変リングオシレータ９ｊの発振周期を短くし、１ビット／１セルモード時のリフレッシュ間隔（オートリフレッシュコマンド発行間隔）で、ツインセルモード単位セルへの書込を実行する。これにより、ツインセル書込モード動作期間を短縮することができ、また確実に、１ビット／１セルモードの単位セルに書込まれたデータを、破壊することなく１ビット／２セルモード（ツインセルモード）の単位セルに再書込することができる。
なお、この変更例２においては、図２５において括弧で示すようにカウンタ９ｋのカウントアップ値を、ツインセル書込モード時に変更するように構成されてもよい。ツインセル書込モード時に、カウンタ９ｋのカウント範囲を小さくし、リフレッシュ要求信号ＦＡＹが発行される周期を短くする。
以上のように、この発明の実施の形態１に従えば、データ保持を行なう動作モード時においては、１ビット／２セルモード（ツインセルモード）でデータを記憶するように構成しており、リフレッシュ間隔を長くすることができ、応じてリフレッシュ回数を低減でき、消費電力を大幅に低減することができる。
［実施の形態２］
図２６は、この発明の実施の形態２に従う半導体記憶装置の要部の構成を示す図である。図２６においては、１つのセンスアンプＳＡに関連する部分の構成を示す。このセンスアンプＳＡは、一方のメモリサブアレイのビット線ＢＬＬおよびＺＢＬＬにビット線分離ゲートＢＩＧＬを介して結合され、また他方のメモリアレイのビット線ＢＬＲおよびＺＢＬＲにビット線分離ゲートＢＩＧＲを介して結合される。センスアンプＳＡは、交差結合されるＰチャネルＭＯＳトランジスタＰ１およびＰ２と、交差結合されるＮチャネルＭＯＳトランジスタＮ１およびＮ２を含む。ＰチャネルＭＯＳトランジスタＰ１およびＰ２は、共通ビット線ＣＢＬおよびＺＣＢＬの高電位のビット線電位をアレイ電源電圧ＶＣＣＳレベルに駆動する。ＮチャネルＭＯＳトランジスタＮ１およびＮ２は活性化時、共通ビット線ＣＢＬおよびＺＣＢＬの低電位のビット線を接地電圧レベルに駆動する。
このセンスアンプＳＡに対し、センス駆動回路ＳＤＫが設けられる。このセンス駆動回路ＳＤＫは、所定数のセンスアンプＳＡに対し１つ設けられる。センス駆動回路ＳＤＫは、センス活性化信号ＺＳＯＰの活性化時導通し、センス共通電源線Ｓ２Ｐにアレイ電源電圧ＶＣＣＳを伝達するＰチャネルＭＯＳトランジスタＰ３と、スリープモード時活性化されるセンスアンプ活性化信号ＺＳＯＰ＿Ｓの活性化時導通し、センス共通電源線Ｓ２Ｐにアレイ電源電圧ＶＣＣＳを伝達するＰチャネルＭＯＳトランジスタＰ４と、センスアンプ活性化信号ＳＯＮの活性化時導通し、センス共通接地線Ｓ２Ｎに接地電圧を伝達するＮチャネルＭＯＳトランジスタＮ３と、スリープモード時のセンスアンプ活性化信号ＳＯＮ＿Ｓの活性化時導通し、センス共通接地線Ｓ２Ｎに接地電圧を伝達するＮチャネルＭＯＳトランジスタＮ４を含む。ＭＯＳトランジスタＰ４およびＮ４は、それぞれ、ＭＯＳトランジスタＰ３およびＮ３よりも電流駆動力（チャネル幅とチャネル長との比）が小さく設定される。
センス周辺回路として、ビット線ＢＬＬおよびＺＢＬＬには、ビット線イコライズ指示信号ＢＬＥＱＬの活性化時活性化され、ビット線ＢＬＬおよびＺＢＬＬにプリチャージ電圧ＶＢＬを伝達しかつこれらのビット線ＢＬＬおよびＺＢＬＬ電位をイコライズするビット線イコライズ回路ＢＥＱＬが設けられる。ビット線ＢＬＲおよびＺＢＬＲに対しビット線イコライズ指示信号ＢＬＥＱＲの活性化時活性化され、ビット線ＢＬＲおよびＺＢＬＲを電気的に短絡しかつプリチャージ電圧ＶＢＬをこれらのビット線ＢＬＲおよびＺＢＬＲへ伝達するビット線イコライズ回路ＢＥＱＲが設けられる。
また、共通ビット線ＣＢＬおよびＺＣＢＬに対し、列選択線ＣＳＬ上の列選択信号に応答して導通し、共通ビット線ＣＢＬおよびＺＣＢＬをグローバルデータ線ＧＩＯおよびＺＧＩＯで結合する列選択ゲートＣＳＧが設けられる。グローバルデータ線ＧＩＯおよびＺＧＩＯはグローバルデータ線対ＧＩＯＰを構成し、メモリマット上を列方向に延在して配設される。
この図２６に示すセンス駆動回路ＳＤＫの構成において、通常動作モード時においては、センスアンプ活性化信号ＺＳＯＰおよびＳＯＮが活性化され、センス共通電源線Ｓ２Ｐおよびセンス共通接地線Ｓ２Ｎは、それぞれ比較的大きな電流駆動力を有するＭＯＳトランジスタＰ３およびＮ３により駆動される。一方、スリープモード時においては、センスアンプ活性化信号ＺＳＯＰ＿ＳおよびＳＯＮ＿Ｓが活性化され、センス共通電源線Ｓ２Ｐおよびセンス共通接地線Ｓ２Ｎは、比較的小さな電流駆動力を有するＭＯＳトランジスタＰ４およびＮ４により、比較的緩やかに駆動される。
スリープモード時には、高速動作は何ら要求されない（データアクセスは行なわれない）。したがって、このセンス駆動用のＭＯＳトランジスタＰ４およびＮ４の電流駆動力を小さくして、センスアンプＳＡがセンス共通電源線ＳＰおよびセンス共通接地線Ｓ２Ｎの電圧変化に従って共通ビット線ＣＢＬおよびＺＣＢＬを緩やかに駆動しても、何ら問題は生じない。センス動作時のピーク電流が低減され、応じてスリープモード時の平均消費電流をさらに低減することができる。
図２７は、センス駆動回路ＳＤＫの配置を概略的に示す図である。図２７においては、１つのメモリアレイにおける２つのメモリサブアレイの部分の構成を概略的に示す。メモリサブアレイＭＳＡ０およびＭＳＡ１それぞれの列方向の上下側に、センスアンプバンドＳＡＢが配置される。これらのセンスアンプバンドＳＡＢには、メモリサブアレイＭＳＡ０およびＭＡＳＡ１それぞれのビット線対に対応してセンスアンプＳＡが配置される。メモリサブアレイＭＳＡ０およびＭＳＡ１の行方向において隣接する領域においてサブワードドライバ帯ＳＷＤＢが配置される。サブワードドライバ帯ＳＷＤＢにおいては、それぞれメモリサブアレイＭＳＡ０およびＭＳＡ１のサブワード線を駆動するためのサブワードドライバが配置される。サブワードドライバ帯ＳＷＤＢとセンスアンプ帯ＳＡＢの交差領域ＣＲに、センス駆動回路ＳＤＫが配置される。行方向に整列するセンスアンプバンドＳＡＢに対し、センス共通電源線Ｓ２Ｐおよびセンス共通接地線Ｓ２Ｎが行方向に延在して配設される。センス共通電源線Ｓ２Ｐおよびセンス共通接地線Ｓ２Ｎに対し所定の間隔でセンス駆動回路ＳＤＫを配置することにより、これらのセンス共通電源線Ｓ２Ｐおよびセンス共通接地線Ｓ２Ｎ上の電圧分布を抑制し、正確なセンス動作を実現する。
図２８は、センス制御回路の構成を概略的に示す図である。図２８において、センス制御回路は、メインセンスアンプ活性化信号ＳＯをバッファ処理してメインセンス活性化信号ＳＯＰＭおよびＳＯＮＭをそれぞれ生成するバッファ回路２０ａおよび２０ｂと、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥを反転するインバータ２０ｃと、バッファ回路２０ａの出力信号ＳＯＰＭとスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥを受けてスリープモード時のセンスアンプ活性化信号ＺＳＯＰ＿Ｓを発生するＮＡＮＤ回路２０ｄと、インバータ回路２０ｃの出力信号とメインセンス活性化信号ＳＯＰＭを受けて通常動作モード時のセンスアンプ活性化信号ＺＳＯＰを発生するＮＡＮＤ回路２０ｅと、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥとバッファ回路２０ｂからのメインセンス活性化信号ＳＯＮＭを受けてスリープ動作モード時のセンスアンプ活性化信号ＳＯＮ＿Ｓを発生するＡＮＤＯ回路２０ｆと、メインセンス活性化信号ＳＯＮＭとインバータ２０ｃの出力信号とを受けて通常動作モード時のセンスアンプ活性化信号ＳＯＮを発生するＡＮＤ回路２０ｇを含む。これらのＮＡＮＤ回路２０ｄおよび２０ｅおよびＡＮＤ回路２０ｆおよび２０ｇの出力するセンスアンプ活性化信号は、さらに、それぞれブロック選択信号ＢＳにより、最終的に選択的に活性化される。センスアンプ帯を共有するメモリアレイが選択状態となったときに、このセンスアンプ帯に対するセンスアンプ活性化信号が活性化される。
スリープモード時においては、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベルに設定され、インバータ２０ｃの出力信号がＬレベルに固定される。したがって、ＡＮＤ回路２０ｅからのセンスアンプ活性化信号ＺＳＯＰがＨレベルに保持され、またＡＮＤ回路２０ｇからのセンスアンプ活性化信号ＳＯＮがＬレベルに固定される。一方、ＮＡＮＤ回路２０ｄがインバータとして動作し、メインセンス活性化信号ＳＯＰＭに従ってセンスアンプ活性化信号ＺＳＯＰ＿Ｓを生成する。またＡＮＤ回路２０ｆがバッファ回路として動作し、メインセンス活性化信号ＳＯＮＭに従ってセンスアンプ活性化信号ＳＯＮ＿Ｓを発生する。
通常動作モード時においては、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＬレベルであり、インバータ２０ｃの出力信号がＨレベルとなる。この状態においては、センスアンプ活性化信号ＺＳＯＰ＿ＳはＨレベルに固定され、またセンスアンプ活性化信号ＳＯＮ＿Ｓが、Ｌレベルに固定される。ＮＡＮＤ回路２０ｅがインバータとして動作し、メインセンス活性化信号ＳＯＰＭを反転してセンスアンプ活性化信号ＺＳＯＰを発生する。ＡＮＤ回路２０ｇが、バッファ回路として動作し、センス活性化信号ＳＯＮＭに従ってセンス信号ＳＯＭを発生する。
この図２８に示す構成を利用して、図２６に示すセンス駆動回路ＳＤＫを駆動することにより、スリープモード時のセンス電流（直流電流）を低減することができ、スリープモード時の直流消費電力を低減することができる。
なお、センスアンプ活性化信号ＺＳＯＰ＿ＳおよびＳＯＮ＿Ｓは、ツインセル書込モード完了後のリフレッシュ期間（セルリフレッシュモード）のみ活性化されてもよい。
［実施の形態３］
図２９は、この発明の実施の形態３に従う混載ＤＲＡＭの動作を示す信号波形図である。図２９において、ビット線プリチャージ電圧ＶＢＬを発生するＶＢＬ発生回路は、スリープモード時に動作を停止する。また、センスアンプ活性化信号として、図２６に示すスリープモード時のセンスアンプ活性化信号ＺＳＯＰ＿ＳおよびＳＯＮ＿Ｓを使用する。
ワード線として、サブワード線ＳＷＬＬ＜０＞およびＳＷＬＲ＜１＞を考える。サブワード線選択動作前に、センスアンプ活性化信号ＳＯＮ＿ＳおよびＺＳＯＰ＿Ｓを非活性状態に駆動する。センスアンプ活性化信号ＳＯＮ＿ＳおよびＺＳＯＰ＿Ｓの非活性化に応答してワンショットでビット線イコライズ指示信号ＢＬＥＱを発生する。これにより、センスアンプＳＡ（図２６参照）によりラッチされていたＨレベルおよびＬレベルの電圧が、それぞれ共通ビット線ＣＢＬおよびＺＣＢＬから対応のビット線ＢＬおよびＺＢＬに伝達される。このビット線ＢＬおよびＺＢＬのイコライズ動作完了後、サブワード線ＳＷＬＬ＜０＞およびＳＷＬＲ＜１＞を選択状態へ駆動する。
サブワード線ＳＷＬＬ＜０＞およびＳＷＬＲ＜１＞を選択状態へ駆動した後、再び所定のタイミングでセンスアンプ活性化信号ＳＯＮ＿ＳおよびＺＳＯＰ＿Ｓを活性状態へ駆動し、ビット線ＢＬＬおよびＺＢＬの電位を差動増幅しかつラッチする。所定期間が経過すると、サブワード線ＳＷＬＬ＜０＞およびＳＷＬＲ＜１＞を非選択状態へ駆動する。このとき、センスアンプ活性化信号ＳＯＮ＿ＳおよびＺＳＯＰ＿Ｓは、次のリフレッシュ要求が与えられるまで、活性状態を維持する。センスアンプＳＡのラッチ状態時においては、図２６に示すＭＯＳトランジスタＰ４およびＮ４がセンスアンプＳＡを駆動しており、このセンスアンプＳＡのラッチ能力は小さい。
スリープモード時においては、Ｈレベル読出電圧ΔＶ１（≧０）とＬレベル読出電圧ΔＶ２（≦０）の電位差ΔＶ１−ΔＶ２を、センスアンプＳＡがセンスする。したがって、この電圧差は十分大きく、サブワード線の電圧が立上がる前のビット線プリチャージ電圧は、中間電圧ＶＣＣＳ／２から多少ずれてもセンス動作には悪影響は及ぼさない。ワード線選択動作前にセンスアンプを非活性状態として、次いで、ビット線イコライズ指示信号ＢＬＥＱを所定期間活性状態としてビット線を電気的に短絡して、ＨレベルデータおよびＬレベルデータの電荷の移動により、各ビット線をほぼ中間電圧レベルにプリチャージする。
なお、ビット線イコライズ指示信号ＢＬＥＱおよびセンスアンプ活性化信号ＳＯＮ＿ＳおよびＺＳＯＰ＿Ｓの電圧レベルがアレイ電源電圧ＶＣＣＳよりも高くなっているのは、高速駆動するために周辺電源電圧ＶＣＣＰを利用しているためである。サブワード線ＳＷＬＬ＜０＞およびＳＷＬＲ＜１＞へは、これらの周辺電源電圧およびアレイ電源電圧ＶＣＣＳよりも高い昇圧電圧ＶＰＰが伝達される。
図３０は、この発明の実施の形態３におけるＶＢＬ発生回路の構成を概略的に示す図である。図３０において、ＶＢＬ発生回路は、活性化時中間電圧ＶＣＣＳ／２を発生する中間電圧発生回路２１と、導通時中間電圧発生回路２１へアレイ電源電圧ＶＣＣＳを伝達するＰチャネルＭＯＳトランジスタ２２と、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥを反転するインバータ２３と、インバータ２３の出力信号とスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥを受けて電源トランジスタ（ＰチャネルＭＯＳトランジスタ）２２の導通／非導通を制御するＡＮＤ回路２４を含む。
通常動作モード時においては、ＡＮＤ回路２４からのセルフリフレッシュモード指示信号ＳＲＦは、Ｌレベルであり、電源トランジスタ２２が導通し、中間電圧発生回路２１は、アレイ電源電圧ＶＣＣＳに従って中間電圧ＶＣＣＳ／２を生成してビット線プリチャージ電圧ＶＢＬを生成する。
スリープモード時において、ツインセル書込モード時においては、セルフリフレッシュモード指示信号ＳＲＦはＬレベルであり、電源トランジスタ２２が導通状態にあり、中間電圧発生回路２１は、中間電圧ＶＣＣＳ／２レベルの電圧を発生する。ツインセル書込モードが完了すると、ＡＮＤ回路２４の出力信号ＳＲＦがＨレベルとなり、電源トランジスタ２２が非導通状態となる。応じて、中間電圧発生回路２１が電源ノードから切離され、中間電圧発生動作を停止し、ビット線プリチャージ電圧ＶＢＬはフローティング状態となり接地電圧レベルへ徐々に低下する。
なお、図３０に示す構成において、中間電圧発生回路２１の接地ノード側にも、電流源トランジスタを設け、信号ＳＲＦが活性状態のとき非導通状態となるようにしてもよい。すなわち、中間電圧発生回路２１を電源ノードおよび接地ノードからともに切離すように構成してもよい。また、信号ＳＦＲの活性化時、プリチャージ電圧ＶＢＬを接地電圧に固定するように、接地用トランジスタを設けてもよい。
図３１は、ビット線イコライズ回路の構成を示す図である。図３１において、ビット線イコライズ回路ＢＥＱは、ビット線イコライズ指示信号ＢＬＥＱの活性化時導通しビット線ＢＬおよびＺＢＬを電気的に短絡するイコライズ用のＮチャネルＭＯＳトランジスタＴ１と、ビット線プリチャージ指示信号ＢＬＰＲの活性化時導通し、ビット線ＢＬおよびＺＢＬにビット線プリチャージ電圧ＶＢＬを伝達するプリチャージ用のＮチャネルＭＯＳトランジスタＴ２およびＴ３を含む。
通常動作モード時においては、ビット線イコライズ指示信号ＢＬＥＱおよびビット線プリチャージ指示信号ＢＬＰＲは同じタイミングで変化する。一方、スリープモード時においてツインセル書込モード完了後、このビット線プリチャージ指示信号ＢＬＰＲは非活性状態に維持され、プリチャージ用ＭＯＳトランジスタＴ２およびＴ３は非導通状態を維持する。一方、ビット線イコライズ指示信号ＢＬＥＱが、セルフリフレッシュ動作モード時（ツインセル書込モード完了後のモードで信号ＳＲＦがＨレベルにある）においては、セルフリフレッシュ要求が与えられるごとに所定期間Ｈレベルの活性状態となり、ビット線ＢＬおよびＺＢＬを電気的に短絡する。ビット線イコライズ指示信号ＢＬＥＱおよびビットプリチャージ指示信号ＢＬＰＲを別々に設けることにより、セルフリフレッシュモード時においてビット線短絡時、動作停止中の中間電圧発生回路２１からの不安定な電圧または接地電圧がビット線ＢＬおよびＺＢＬへ伝達されて、このビット線ＢＬおよびＺＢＬのイコライズ動作に悪影響を及ぼすのを防止する。
図３２は、行系制御信号発生部の構成の一例を示す図である。図３２において、オートリフレッシュコマンドＡＲＥＦとリフレッシュ要求信号ＦＡＹに従ってリフレッシュ活性化信号ＲＥＦ＿ＲＡＳを生成するリフレッシュコントロール回路１０と、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳとロウアクセス（アクティブ）コマンドＲＡＣＴに従って、各行系制御信号を発生する行系制御回路１１を含む。
リフレッシュコントロール回路１０は、リフレッシュ要求信号ＦＡＹとオートリフレッシュコマンドＡＲＥＦを受けるＯＲ回路３１と、ＯＲ回路３１の出力信号の活性化時セットされてリフレッシュ活性化信号ＲＥＦ＿ＲＡＳを発生するセット／リセットフリップフロップ３２と、メインセンスアンプ活性化信号ＳＯの活性化後所定時間経過後にセット／リセットフリップフロップ３２をリセットするための遅延回路３３を含む。遅延回路３３は、セルフリフレッシュモード時遅延時間が時間τだけ長くされる。これは後に説明するようにセルフリフレッシュモード時アレイ活性化タイミングが時間τだけ遅れ、この遅れを補償してセルフリフレッシュモード時のアレイ活性化期間をオートリフレッシュモード時と同一とするためである。
このリフレッシュコントロール回路１０は、リフレッシュ要求信号ＦＡＹまたはオートリフレッシュコマンドＡＲＥＦが与えられると、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳを活性化し、次いでセンス動作が行なわれ、遅延回路３３が有する遅延時間の経過後、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳを非活性化する。すなわち、リフレッシュ要求信号ＦＡＹまたはオートリフレッシュコマンドＡＲＥＦが与えられると所定期間リフレッシュ活性化信号ＲＥＦ＿ＲＡＳが活性化され、リフレッシュアドレスカウンタからのリフレッシュアドレスに従ってリフレッシュ動作またはツインセル書込モード動作が実行される。
行系制御回路１１は、メモリマットのメモリアレイ（ＭＡ０−ＭＡ７）に共通に設けられるメイン制御回路１１ａと、各メモリアレイごとに設けられるローカル制御回路１１ｂを含む。メイン制御回路１１ａは、ロウアクティブコマンドＲＡＣＴが与えられたとき活性化される行選択活性化信号ＲＲＡＳとリフレッシュ活性化信号ＲＥＦ＿ＲＡＳを受けるＯＲ回路４１と、ＯＲ回路４１からの出力信号（アレイ活性化信号）ＲＡＳをセルフリフレッシュモード時所定時間遅延して伝達する可変遅延回路４２と、可変遅延回路４２の出力信号に従ってロウアドレスイネーブル信号ＲＡＤＥを発生するアドレス活性回路４３と、アドレス活性回路４３の出力信号に応答してワード線活性化用の信号ＲＸＴおよびＲＸＡＣＴを発生するワード線活性回路４４と、ワード線活性回路の出力信号に従ってメインセンスアンプ活性化信号ＳＯを発生するセンス活性回路４５を含む。
これらのアドレス活性回路４３、ワード線活性回路４４およびセンス活性回路４５は、実質的に遅延回路で構成されており、可変遅延回路４２の出力信号に応答して順次これらの制御信号ＲＡＤＥおよびＲＸＴ，ＲＸＡＣＴおよびＳＯが所定のシーケンスで活性化される。また、アドレス活性回路４３、ワード線活性回路４４およびセンス活性回路４５は、可変遅延回路４２の出力信号の非活性化に応答してそれぞれの出力信号を非活性化する。
可変遅延回路４２は、立上がり遅延時間が可変であり、セルフリフレッシュモード（ツインセル書込モード完了後のスリープモード）時に、アレイ活性化信号ＲＡＳの活性化を遅らせる。可変遅延回路４２は、アレイ活性化信号ＲＡＳを受けるインバータ４２ａと、インバータ４２ａの出力信号とセルフリフレッシュモード指示信号ＳＲＦを受けるＮＡＮＤ回路４２ｂと、ＮＡＮＤ回路４２ｂの出力信号とアレイ活性化信号ＲＡＳを受けるＡＮＤ回路４２ｃを含む。セルフリフレッシュモード指示信号ＳＲＦは、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥが活性状態にありかつツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥが非活性状態となると活性化される。
この可変遅延回路４２は、セルフリフレッシュモード時においては、ＮＡＮＤ回路４２ｂがインバータとして動作し、インバータ４２ａおよびＮＡＮＤ回路４２ｂが有する遅延時間τだけ、アレイ活性化信号ＲＡＳの活性化を遅延する。セルフリフレッシュモード指示信号ＳＲＦの非活性化時、ＮＡＮＤ回路４２ｂの出力信号はＨレベルであり、アレイ活性化信号ＲＡＳの活性化に応答して、ＡＮＤ回路４２ｃの出力信号がＨレベルに立上がる。したがって、ツインセル書込モード時および通常動作モード時にはアレイ活性化信号ＲＡＳの活性化に従って、行選択動作およびセンス動作が実行される。一方、セルフリフレッシュモード時においては、アレイ活性化信号ＲＡＳが活性化されて所定の時間（インバータ４２ａおよびＮＡＮＤ回路４２ｂの有する遅延時間τ）経過後、行選択およびセンス動作が実行される。
ローカル制御回路１１ｂは、センスアンプ帯選択信号ＳＢＳとメインセンス活性化信号ＳＯＰＭを受けるＡＮＤ回路５０ａと、センスアンプ帯選択信号ＳＢＳとメインセンス活性化信号ＳＯＮＭを受けるＡＮＤ回路５０ｂと、セルフリフレッシュモード指示信号ＳＲＦの反転信号ＺＳＲＦとＡＮＤ回路５０ｂの出力信号を受けてセンスアンプ活性化信号ＳＯＮを生成するＡＮＤ回路５０ｃと、補のセルフリフレッシュモード指示信号ＺＳＲＦとＡＮＤ回路５０ａの出力信号とを受けてセンスアンプ活性化信号ＺＳＯＰを発生するＮＡＮＤ回路５０ｄと、セルフリフレッシュモード指示信号ＳＲＦとＡＮＤ回路５０ａの出力信号を受けるＡＮＤ回路５０ｅと、セルフリフレッシュモード指示信号ＳＲＦとＡＮＤ回路５０ｂの出力信号を受けるＡＮＤ回路５０ｆと、ＡＮＤ回路５０ｅの出力信号の活性化時セットされかつリフレッシュ要求信号ＦＡＹの発行に応答してリセットされるセット／リセットフリップフロップ５０ｇと、ＡＮＤ回路５０ｆの出力信号の活性化に応答してセットされかつリフレッシュ要求信号ＦＡＹの発行に応答してリセットされるセット／リセットフリップフロップ５０ｈと、セット／リセットフリップフロップ５０ｇの出力ＺＱからの出力信号の立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路５０ｉと、ワンショットパルス発生回路５０ｉの出力信号を第１の入力に受けるＡＮＤ回路５０ｊと、アレイ活性化信号ＲＡＳとラッチブロック選択信号ＬＢＳとを受けるＡＮＤ回路５０ｍと、ラッチブロック選択信号ＬＢＳとセルフリフレッシュモード指示信号ＳＲＦを受けるＡＮＤ回路５０ｐとＡＮＤ回路５０ｍの出力信号とセルフリフレッシュモード指示信号ＳＲＦを受けるＮＯＲ回路５０ｇと、ＡＮＤ回路５０ｍおよび５０ｐの出力信号を受けるＮＯＲ回路５０ｎと、ＮＯＲ回路５０ｎの出力信号とＡＮＤ回路５０ｊの出力信号とを受けてビット線イコライズ指示信号ＢＬＥＱを発生するＯＲ回路５０ｋを含む。ＮＯＲ回路５０ｇからビット線プリチャージ指示信号ＢＬＰＲが発生される。ＡＮＤ回路５０ｍの出力信号は、また、ＡＮＤ回路５０ｊの第２の入力へも与えられる。
センスアンプ帯選択信号ＳＢＳは、対応のセンスアンプ帯を共有するメモリブロックを特定する２つのブロック選択信号の論理和により生成される。ラッチブロック選択信号ＬＢＳはブロック選択信号ＢＳ（＝ＢＳ＜７：０＞）に従って発生され、対応のメモリアレイを特定する。
通常動作モード時およびツインセル書込モード時においては、セルフリフレッシュモード指示信号ＳＲＦはＬレベルであり、補のセルフリフレッシュモード指示信号ＺＳＲＦがＨレベルとなる。したがってこの場合には、ＡＮＤ回路５０ｃおよびＮＡＮＤ回路５０ｂからのセンスアンプ活性化信号ＳＯＮおよびＺＳＯＰに従ってセンスアンプが駆動される。ＡＮＤ回路５０ｅおよび５０ｆの出力信号はＬレベルであり、センスアンプ活性化信号ＺＳＯＰ＿ＳおよびＳＯＮ＿Ｓは、非活性状態にあり、それぞれＨレベルおよびＬレベルを維持する。
また、セルフリフレッシュモード指示信号ＳＲＦがＬレベルであり、ＮＯＲ回路５０ｎがインバータとして動作し、ＡＮＤ回路５０ｍの出力信号を反転する。したがって、アレイ活性化信号ＲＡＳが活性化されると、ラッチブロック選択信号ＬＢＳが指定する選択メモリアレイにおいてビット線プリチャージ指示信号ＢＬＰＲがＬレベルとなる。また、ＡＮＤ回路５０ｊの出力信号はＬレベルであり（ワンショットパルス発生回路５０ｉはパルスを発生しない）。ＡＮＤ回路５０ｐの出力信号はＬレベルであり、ＯＲ回路５０ｋがバッファ回路として動作し、ＡＮＤ回路５０ｍの出力信号に従ってビット線イコライズ指示信号ＢＬＥＱがＬレベルの非活性状態となる。したがって、選択メモリアレイにおいてビット線イコライズ回路が非活性化され、ビット線のプリチャージ／イコライズ動作が完了する。
セルフリフレッシュモード時においては、セルフリフレッシュモード指示信号ＳＲＦがＨレベルの活性状態となり、ＡＮＤ回路５０ｃからのセンスアンプ活性化信号ＳＯＮはＬレベル、ＮＡＮＤ回路５０ｄからのセンスアンプ活性化信号ＺＳＯＰはＨレベルとなる。一方、ＡＮＤ回路５０ｅおよび５０ｆは、メインセンス活性化信号ＳＯＰＭおよびＳＯＮＭおよびセンスアンプ帯選択信号ＳＢＳに従ってそれぞれＨレベルの信号を生成する。ＡＮＤ回路５０ｅおよび５０ｆの出力信号の活性化に応答してセット／リセットフリップフロップ５０ｇおよび５０ｈがセットされ、このセット／リセットフリップフロップの出力ＺＱからのセンスアンプ活性化信号ＺＳＯＰ＿ＳがＬレベルとなり、またセット／リセットフリップフロップ５０ｈの出力Ｑからのセンスアンプ活性化信号ＳＯＮ＿ＳがＨレベルとなる。
また、セルフリフレッシュモード指示信号ＳＲＦがＨレベルであり、ＮＯＲ回路５０ｇの出力信号がＬレベルとなり、ビット線プリチャージ指示信号ＢＬＰＲがＬレベルに固定される。ビット線プリチャージ指示信号ＢＬＰＲは、ブロック選択信号ＢＳの論理レベルにかかわらず、Ｌレベルの非活性状態に設定され、メモリマットにおいてすべてのメモリアレイのビット線プリチャージ指示信号ＢＬＰＲが非活性状態となる。
セット／リセットフリップフロップ５０ｇおよび５０ｈは、メインセンス活性化信号ＳＯＰＭおよびＳＯＮがメインセンスアンプ活性化信号ＳＯに従って非活性状態となっても（図２８参照）、セット状態を維持し、したがってセンスアンプ活性化信号ＺＳＯＰ＿ＳおよびＳＯＮ＿Ｓは、ワード線活性回路４４およびセンス活性回路４５が非活性状態となった後も、活性状態を維持する。
次に、リフレッシュ要求信号ＦＡＹが活性化されると、セット／リセットフリップフロップ５０ｇおよび５０ｈがリセットされ、センスアンプ活性化信号ＺＳＯＰ＿ＳおよびＳＯＮ＿Ｓが非活性化される。センスアンプ活性化信号ＺＳＯＰ＿Ｓの非活性化（立上がり）に応答してワンショットパルス発生回路５０ｉがワンショットのパルス信号を発生する。ラッチブロック選択信号ＬＢＳは、前のリフレッシュ動作により指定されたブロック選択信号の状態を維持している。リフレッシュ要求信号ＦＡＹが与えられると、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳに応答してアレイ活性化信号ＲＡＳが活性化される。したがって、先のサイクルの選択メモリアレイに対するＡＮＤ回路５０ｍの出力信号がＨレベルとなり、ＡＮＤ回路５０ｊがワンショットパルス発生回路５０ｉからのワンショットパルスを通過させてＯＲ回路５０ｋへ与える。応じて、ビット線イコライズ指示信号ＢＬＥＱがこのワンショットパルス発生回路５０ｉからのワンショットパルスの期間活性状態となり、ビット線ＢＬおよびＺＢＬのイコライズが行なわれる。
このワンショットパルス発生回路５０ｉが発生するパルス信号のパルス幅τは、可変遅延回路４２のセルフリフレッシュモード時の立上がり遅延時間とほぼ同じである。したがってこのビット線イコライズ指示信号ＢＬＥＱが非活性状態となった後、アドレス活性回路４３からのアドレスイネーブル信号ＲＡＤＥが活性化され、メモリアレイ選択および行選択が実行される。これにより、セルフリフレッシュモード時、センス動作完了後次にセルフリフレッシュ動作が行なわれるまで、各ビット線対の電位をセンスアンプにより弱くラッチし、次のリフレッシュ実行前にビット線対をイコライズしてビット線をほぼ中間電圧にプリチャージした後、次の行選択動作を開始することができる。この可変遅延回路４２の遅延時間τだけセルフリフレッシュモード時アレイ活性化期間（リフレッシュ活性化信号ＲＥＦ＿ＲＡＳの活性化期間）が短くなるのを防止するために、リフレッシュコントロール回路１０の遅延回路３３の遅延時間がセルフリフレッシュモード時、時間τだけ長くされる。
図３３は、図３２に示すラッチブロック選択信号ＬＢＳを発生する部分の構成の一例を示す図である。図３３において、ラッチブロック選択信号発生回路は、センスアンプ活性化信号ＳＯＮ＿Ｓとビット線イコライズ指示信号ＢＬＥＱを受けるＯＲ回路６０ａと、ＯＲ回路６０ａの出力信号とセルフリフレッシュモード指示信号ＳＲＦを受けるＡＮＤ回路６０ｂと、ＡＮＤ回路６０ｂの出力信号がＬレベルのとき導通しブロックデコーダからのブロック選択信号ＢＳ（＝ＢＳ＜７：０＞）をブロック選択線６０ｇ上に伝達するトランスファーゲート６０ｃと、ブロック選択線６０ｇに結合され、ＡＮＤ回路６０ｂの出力信号がＨレベルのとき導通するトランスファーゲート６０ｄと、ブロック選択線６０ｇ上の信号を反転するインバータ６０ｆと、インバータ６０ｆの出力信号を反転してトランスファーゲート６０ｄに伝達するインバータ６０ｅを含む。
トランスファーゲート６０ｄが導通状態のとき、インバータ６０ｅおよび６０ｆとトランスファーゲート６０ｄにより、いわゆる「ハーフラッチ」が形成され、ブロック選択線６０ｇ上のブロック選択信号がラッチされ、ラッチブロック選択信号ＬＢＳが出力される。次に、この図３３に示すラッチブロック選択信号発生回路の動作を図３４に示す信号波形図を参照して説明する。
スリープモードに入り、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥが活性化されると、まず、ツインセル書込モードが実行される。この場合、セルフリフレッシュ要求信号ＦＡＹが活性化されると、リフレッシュ活性化信号ＲＥＦ＿ＡＣＴが応じて活性化され、また図３２に示すアレイ活性化信号ＲＡＳが活性化される。このリフレッシュ活性化信号ＲＥＦ＿ＲＡＳの活性化に応答して行選択動作が行なわれ、選択メモリアレイに対するブロック選択信号ＢＳが選択状態へ駆動される。セルフリフレッシュモード指示信号ＳＲＦはＬレベルであり、ＡＮＤ回路６０ｂはＬレベルの信号を出力しており、トランスファーゲート６０ｃは導通状態にある。したがって、このブロック選択信号ＢＳに従ってラッチブロック選択信号ＬＢＳが変化する。また、このリフレッシュ活性化信号ＲＥＦ＿ＡＣＴの活性化に応答してビット線イコライズ指示信号ＢＬＥＱも非活性状態となる。次いで、センスアンプ活性化信号ＳＯＮ＿Ｓが活性化される。次いで所定時間経過後、リフレッシュ活性化信号ＲＥＦ＿ＡＣＴが非活性状態となり、ブロック選択信号ＢＳが非活性化され、またセンスアンプ活性化信号ＳＯＮ＿Ｓも非活性化される。また、ビット線イコライズ指示信号ＢＬＥＱが、活性状態となる。トランスファーゲート６０ｃが導通状態にあるため、ラッチブロック選択信号ＬＢＳも、この選択信号ＢＳの非活性化に応じて非活性状態へ駆動される。したがって、ツインセル書込モード時においては、セルフリフレッシュ要求信号ＦＡＹに従って、所定期間行選択動作がリフレッシュアドレスに従って実行される。
セルフリフレッシュモードに入ると、セルフリフレッシュモード指示信号ＳＲＦが活性状態へ駆動される。セルフリフレッシュ要求信号ＦＡＹが発行されると、まず、リフレッシュ活性化信号ＲＥＦ＿ＡＣＴが活性化され、応じてアレイ活性化信号ＲＡＳが活性化される。このアレイ活性化信号ＲＡＳが活性化され、図３２に示す可変遅延回路４２の出力信号が活性化されると、アドレス活性回路４３からのアドレスイネーブル信号ＲＡＤＥに従ってデコード動作が行なわれ、選択メモリアレイに対するブロック選択信号ＢＳが選択状態へ駆動される。このブロック選択信号ＢＳが活性化されると、図３２のＡＮＤ回路５０ｐの出力信号がＨレベルとなり、応じてＮＯＲ回路５０ｎの出力信号がＬレベルとなり、ビット線イコライズ指示信号ＢＬＥＱがＬレベルとなる。次いでワード線選択動作が行なわれ、センスアンプ活性化信号ＳＯＮ＿Ｓが活性化されてセンス動作が行なわれる。このセンスアンプ活性化信号ＳＯＮ＿Ｓが活性化されると、トランスファーゲート６０ｃが非導通、トランスファーゲート６０ｄが導通状態となり、ラッチブロック選択信号ＬＢＳがラッチ状態となる。
セルフリフレッシュモード時においては、リフレッシュ活性化信号ＲＥＦ＿ＡＣＴおよびアレイ活性化信号ＲＡＳが非活性状態となり、またブロック選択信号ＢＳが非活性状態となっても、センスアンプ活性化信号ＳＯＮ＿Ｓはラッチ状態にあり、応じてラッチブロック選択信号ＬＢＳもラッチ状態にある。したがって選択ブロックに対しては、ビット線イコライズ指示信号ＢＬＥＱはＬレベルを維持する。
次に、再びセルフリフレッシュ要求信号ＦＡＹが与えられると、センスアンプ活性化信号ＳＯＮ＿Ｓが非活性化され、応じて、ワンショットのパルス信号が図３２のワンショットパルス発生回路５０ｉから発生され、応じてビット線イコライズ指示信号ＢＬＥＱが所定期間Ｈレベルとなる。このビット線イコライズ指示信号ＢＬＥＱがＨレベルの間、図３３のトランスファーゲート６０ｃが非導通状態にあり、ラッチブロック選択信号ＬＢＳは変化しない。ビット線イコライズ指示信号ＢＬＥＱのパルス幅は、図３２に示す可変遅延回路４２の立上がり遅延時間とほぼ等しい。したがってこのビット線イコライズ時にはまだデコード動作は行なわれていない。ビット線イコライズ指示信号ＢＬＥＱが非活性状態となると、ＡＮＤ回路６０ｂの出力信号がＬレベルとなり、トランスファーゲート６０ｃが導通し、ラッチブロック選択信号ＬＢＳがブロック選択信号ＢＳと結合される。したがって、このビット線イコライズ指示信号ＢＬＥＱの非活性化後に行なわれるブロック選択動作により、選択メモリアレイに対するブロック選択信号ＢＳが再び活性状態へ駆動され、選択メモリアレイにおいてセンスアンプ活性化信号ＳＯＮ＿Ｓが活性化される。このとき、対応のブロック選択信号ＢＳが選択状態にあればビット線イコライズ指示信号ＢＬＥＱがこのブロック選択信号ＢＳに従って非活性状態となる。
一方、図３４において破線で示すように、対応のメモリアレイが非選択状態のときには、ラッチブロック選択信号ＬＢＳがＬレベルであり、応じてＮＯＲ回路５０ｎ（図３２参照）の出力信号がＨレベルとなり、ビット線イコライズ指示信号ＢＬＥＱがＨレベルを維持する。したがって、非選択メモリアレイにおいては、ビット線イコライズ回路が導通状態となり、各ビット線をイコライズする。選択メモリアレイにおいてのみ、センスアンプによる電位のラッチおよび所定期間のビット線電位のイコライズが実行される。
図３５は、ビット線分離制御回路の構成を概略的に示す図である。図３５においては、ビット線分離指示信号ＢＬＩＬおよびＢＬＩＲを発生する部分の構成を示す。図３５においてビット線分離制御回路は、センスアンプ活性化信号ＳＯＮ＿Ｓの立下がりを所定時間遅延する立下がり遅延回路６２ｄと、立下がり遅延回路６２ｄの出力信号とアレイ活性化信号ＲＡＳとを受けるＯＲ回路６２ｃと、ＯＲ回路６２ｃの出力信号とラッチブロック選択信号ＬＢＳＲとを受けてレベル変換回路６２ｅを介してビット線分離指示信号ＢＬＩＬを生成するＮＡＮＤ回路６２ａと、ＯＲ回路６２ｃの出力信号とラッチブロック選択信号ＬＢＳＬとを受けてレベル変換回路６２ｆを介してビット線分離指示信号ＢＬＩＲを生成するＮＡＮＤ回路６２ｂを含む。レベル変換回路６２ｅおよび６２ｆは、周辺電源電圧Ｖｃｃｐレベルの信号を昇圧電源Ｖｐｐレベルの信号に変換する。
ラッチブロック選択信号ＬＢＳＲは、メモリアレイＭＡＲを指定し、ラッチブロック選択信号ＬＢＳＬは、メモリアレイＭＡＬを指定する。次に、この図３５に示すビット線分離制御回路の動作を、図３６に示す信号波形図を参照して説明する。
スリープモードのツインセル書込モード時においては、セルフリフレッシュ要求信号ＦＡＹが活性化されると、アレイ活性化信号ＲＡＳが活性化される。このアレイ活性化信号ＲＡＳの活性化に応答してデコード動作が行なわれ、ラッチブロック選択信号ＬＢＳＬがブロック選択信号ＢＳＬに応じて活性状態へ駆動される。他方のブロック選択信号ＢＳＲは非選択状態のＬレベルを維持する。この状態においては、ビット線分離指示信号はＢＬＩＬはＨレベルを維持し、一方ビット線分離指示信号ＢＬＩＲが、Ｌレベルとなり、メモリアレイＭＡＲがセンスアンプ帯から切り離される。
次いで、センスアンプ活性化信号ＳＯＮが活性化され、センス動作が行なわれ、次いでアレイ活性化信号ＲＡＳが非活性化され、センスアンプ活性化信号ＳＯＮも非活性化される。このアレイ活性化信号ＲＡＳの非活性化に応答してラッチブロック選択信号ＬＢＳＬも、ツインセル書込モード時であり、応じて非活性状態となり、ビット線分離指示信号ＢＬＩＲがＨレベルとなる。センスアンプ活性化信号ＳＯＮ＿Ｓは非活性状態を維持する。
セルフリフレッシュモードに入ると、セルフリフレッシュモード指示信号ＳＲＦが活性状態へ駆動される。この状態において、リフレッシュ要求信号ＦＡＹが発行されると、応じてアレイ活性化信号ＲＡＳが活性化される。
このセルフリフレッシュモード時においては、図３２に示す可変遅延回路により、ブロックデコード動作が所定時間（τ）だけ遅れるため、アレイ活性化信号ＲＡＳの活性化より遅れてデコード動作が行なわれ、ラッチブロック選択信号ＬＢＳＬが選択状態へ駆動され、応じてビット線分離指示信号ＢＬＩＲがＬレベルとなり、メモリアレイＭＡＲがセンスアンプ帯が切り離される。ビット線分離指示信号ＢＬＩＬはＨレベルを維持し、メモリアレイＭＡＬはセンスアンプ帯に結合される。センスアンプ活性化信号ＳＯＮ＿Ｓの活性化に応答してセンス動作が行なわれて、メモリアレイＭＡＬの各ビット線の電位が差動増幅される。センスアンプ活性化信号ＳＯＮ＿Ｓの活性化の後所定期間経過すると、アレイ活性化信号ＲＡＳが非活性化される。
セルフリフレッシュモード時においては、センスアンプ活性化信号ＳＯＮ＿Ｓは活性状態を維持し、またラッチブロック選択信号ＬＢＳＬも、選択状態を維持し、したがって、ビット線分離指示信号ＢＬＩＲもＬレベルを維持する。ビット線イコライズ指示信号ＢＬＥＱＬが非活性状態を維持しており、メモリアレイＭＡＬの各ビット線電位は、センスアンプによりラッチされている。メモリアレイＭＡＲにおいては、ビット線イコライズ指示信号ＢＬＥＱＲが活性状態にあり、各ビット線対はイコライズ状態にある。
次いで、リフレッシュ要求信号ＦＡＹが与えられると、センスアンプ活性化信号ＳＯＮ＿Ｓが非活性状態となり、応じてビット線イコライズ指示信号ＢＬＥＱＬが所定期間活性状態となり、センスアンプにより増幅されてラッチされていたビット線が短絡され、ビット線がほぼ中間電位に駆動される。センスアンプ活性化信号ＳＯＮ＿Ｓが非活性化されても、立下がり遅延回路６２ｄの出力信号はＨレベルであり、応じてＯＲ回路６２ｃの出力信号もＨレベルでビット線イコライズ期間の間、したがって、ビット線分離指示信号ＢＬＩＲは、Ｌレベルを維持しており、このメモリアレイＭＡＬのビット線イコライズ動作に何らメモリアレイＭＡＲのビット線電位は悪影響を及ぼさない。
ビット線イコライズ指示信号ＢＬＥＱＬが非活性状態となると、ラッチブロック選択信号ＬＢＳＬがラッチ状態から解放され、続いて行なわれるデコード動作に従って生成される新たなブロック選択信号に従って、ラッチブロック選択信号ＬＢＳＬの状態が決定される。再びラッチブロック選択信号ＬＢＳＬが選択状態へ駆動されるとき、応じてまた、ビット線分離指示信号ＢＬＩＲがＬレベルへ駆動される。ビット線分離指示信号ＢＬＩＬはＨレベルを維持する。
選択メモリアレイの各ビット線対の電位をセンスアンプによりラッチし、その後、イコライズ回路によりビット線対電位のイコライズを行なうとき、選択メモリアレイにおいてのみ、ビット線イコライズ動作を行なうことができる。次に選択されるメモリアレイが、先にアクセスされたメモリアレイと異なる場合においても正確に、各センスアンプによりラッチされていた電位に従って、ビット線電位をイコライズすることができる。このとき、たとえば、ラッチブロック選択信号ＬＢＳＬが非選択状態にあれば（図３６において破線で示す）、この場合には、ビット線分離指示信号ＢＬＩＲが図３６に破線で示すようにＨレベルとなり、メモリアレイＭＡＲが、センスアンプ帯に結合される。
なお、セルフリフレッシュ要求信号ＦＡＹを用いて、センスアンプ活性化信号のリセットを行ない、このリセットをビット線イコライズ動作のトリガとしている。しかしながら、セルフリフレッシュタイマから、セルフリフレッシュ要求信号ＦＡＹよりも速いタイミングでリセット用のタイミング信号を生成し、次いで、ビット線電位のイコライズ完了後、セルフリフレッシュ要求信号ＦＡＹが発生されるように構成されてもよい。
以上のように、この発明の実施の形態３に従えば、セルフリフレッシュモード時、ビット線プリチャージ電圧発生回路の動作を停止し、選択メモリアレイにおいてセンスアンプ回路により各ビット線対の電位をラッチし、次のセルフリフレッシュ動作実行前に一旦ビット線対を短絡して各ビット線電位をほぼ中間電位にプリチャージした後に次のリフレッシュ動作を実行している。したがって、データ保持モード時の消費電流をさらに低減することができる。
［実施の形態４］
図３７は、この発明の実施の形態４に従う昇圧電圧発生回路の構成を概略的に示す図である。図３７において、昇圧電圧発生回路７０は、セルフリフレッシュモード指示信号ＳＲＦの非活性化時動作し、たとえばチャージポンプ動作を行なって所定の電圧レベルの昇圧電圧ＶＰＰを発生するＶＰＰ発生回路７０ａと、セルフリフレッシュモード指示信号ＳＲＦの非活性化時導通し、ＶＰＰ発生回路７０ａが発生する昇圧電圧ＶＰＰを昇圧電源線７０ｄに伝達するトランスファーゲート７０ｂと、補のセルフリフレッシュモード指示信号ＺＳＲＦの活性化時導通し、昇圧電圧線７０ｄを電源ノード７１に結合するトランスファーゲート７０ｃを含む。トランスファーゲート７０ｂおよび７０ｃは、たとえばＰチャネルＭＯＳトランジスタで構成される。
電源ノード７１へは外部電源電圧Ｖｅが与えられる。電源電圧Ｖｅは、アレイ電源電圧ＶＣＣＳとメモリトランジスタのしきい値電圧Ｖｔｈとの和とほぼ同程度の大きさであり、たとえば２．５から３Ｖである。一方、ＶＰＰ発生回路７０ａが発生する昇圧電圧は、このアレイ電源電圧ＶＣＣＳとメモリトランジスタのしきい値電圧の和よりも十分高い電圧であり、たとえば３．５Ｖから４Ｖである。
スリープモード時においてツインセル書込モードが完了すると、セルフリフレッシュモード指示信号ＳＲＦが活性化され、ＶＰＰ発生回路７０ａが高電圧発生動作を停止する。このとき、また、トランスファーゲート７０ｂが非導通状態となり、ＶＰＰ発生回路７０ａの出力ノードが昇圧電圧線７０ｄから切り離される。また、補のセルフリフレッシュモード指示信号ＺＳＲＦの活性化により、トランスファーゲート７０ｃが導通し、昇圧電源線７０ｄが電源ノード７１に結合される。
したがって、このセルフリフレッシュモード時においては、昇圧電圧ＶＰＰは、外部電源電圧Ｖｅに等しい電圧レベルとなり、外部電源電圧Ｖｅがサブワード線およびメインワード線に伝達される。メモリセルにおいては、アクセストランジスタのしきい値電圧の影響が生じる。しかしながら、Ｈレベルデータの電圧レベルが低下しても、Ｌレベルデータが対をなすビット線上に読出されており、十分な大きさのビット線間電圧を生成することができ、確実に、メモリセルデータのリフレッシュを実行することができる。したがって、このセルフリフレッシュモード時においてＶＰＰ発生回路７０ａの昇圧電圧発生動作を停止させることにより、スリープモード時の消費電流をさらに低減することができる。
なお、ＶＰＰ発生回路７０ａは、たとえばリングオシレータと、このリングオシレータからの発振クロック信号に従ってチャージポンプ動作を行なうチャージポンプとで構成され、セルフリフレッシュモード指示信号ＳＲＦにより、リングオシレータの発振動作を停止させる。この構成としては、以下に述べるＶＢＢ発生回路と同様の構成を利用することができる。
以上のように、この発明の実施の形態４に従えば、セルフリフレッシュモード時においては、昇圧電圧発生動作を停止し、昇圧電源線を外部電源ノードに結合しており、セルフリフレッシュモード時の消費電流をさらに低減することができる。
［実施の形態５］
図３８は、この発明の実施の形態５に従う基板バイアス電圧ＶＢＢを発生する基板電圧発生回路の構成を概略的に示す図である。図３８において、基板電圧発生回路は、通常動作モード時比較的大きな電荷供給能力で基板バイアス電圧ＶＢを発生するノーマルＶＢＢ発生回路７５ａと、スリープモード時活性化され、比較的小さな電荷供給能力で基板バイアス電圧ＶＢＢを発生するスリープモードＶＢＢ発生回路７５ｂを含む。
このノーマルＶＢＢ発生回路７５ａは、出力ノード７５ｃのバイアス電圧ＶＢＢの電圧レベルを検出するＶＢＢディテクタ７５ａａと、ＶＢＢディテクタ７５ａａからのクロックイネーブル信号ＥＮに従って選択的に活性化され、所定の周期で発振動作を行なってポンプ駆動クロック信号ＰＣＬＫ１を生成するＶＢＢ制御回路／リングオシレータ７５ａｂと、ポンプ駆動クロック信号ＰＣＬＫ１に従って、キャパシタを利用するチャージポンプ動作を行なって出力ノード７５ｃに電荷を供給して基板バイアス電圧ＶＢＢを生成するＶＢＢチャージポンプ回路７５ａｃを含む。これらのＶＢＢディテクタ７５ａａ、ＶＢＢ制御回路／リードオンリメモリ７５ａｂおよびＶＢＢチャージポンプ回路７５ａｃへは、一方動作電源電圧として外部電源電圧Ｖｅが与えられる。この外部電源電圧Ｖｅは、図３７の構成と同様、周辺回路へ与えられる周辺電源電圧よりも高い電圧であり、効率的に、基板バイアス電圧を生成する。
ＶＢＢディテクタ７５ａａは、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥの非活性化時動作し、出力ノード７５ｃの基板バイアス電圧ＶＢＢの電圧レベルが所定の電圧レベルを超えるか否かを検出する。このＶＢＢディテクタ７５ａａは、たとえば検出用ＭＯＳトランジスタのゲート−ソース間電圧が、この検出用ＭＯＳトランジスタのしきい値電圧を超えると、検出用ＭＯＳトランジスタが導通することを利用する構成を含む。ＶＢＢディテクタ５ａａは、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥが活性化されると、非活性化され、レベル検出動作を停止する。スリープモード時の消費電流を低減する。
ＶＢＢ制御回路／リングオシレータ７５ａｂは、イネーブル時、ＶＢＢディテクタ７５ａａからクロックイネーブル信号ＥＮが与えられると、リングオシレータを活性化し、このリングオシレータの有する周期で発振動作を行なわせてポンプ駆動クロック信号ＰＣＬＫ１を生成する。このＶＢＢ制御回路／リングオシレータ７５ａｂは、ＶＢＢディテクタ７５ａａからのクロックイネーブル信号ＥＮが非活性状態のときには、リングオシレータの発振動作を停止させる。
ＶＢＢチャージポンプ回路７５ａｃは、大きな電荷供給能力を有し（チャージポンプキャパシタの容量値が大きい）、ポンプ駆動クロック信号ＰＣＬＫ１に従ってチャージポンプ動作を実行する。したがって、このノーマルＶＢＢ発生回路７５ａは、ＶＢＢディテクタ７５ａａにより設定された電圧レベルに基板バイアス電圧ＶＢＢの電圧レベルを設定する。
スリープモードＶＢＢ発生回路７５ｂは、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥの活性化時、セルフリフレッシュ要求信号ＦＡＹが与えられるとポンプ駆動クロック信号ＰＣＬＫ２を生成するスリープモードＶＢＢ制御回路７５ｂａと、ポンプ駆動クロック信号ＰＣＬＫ２に従って比較的小さな電荷供給力でチャージポンプ動作を行なって出力ノード７５ｃに電荷を供給するスリープモードＶＢＢチャージ小ポンプ回路７５ｂｂを含む。これらのスリープモードＶＢＢ制御回路７５ｂａおよびスリープモードＢＢ小ポンプ回路７５ｂｂも、外部電源電圧Ｖｅを一方動作電源電圧として使用する。スリープモードＶＢＢ制御回路７５ｂａは、またチューニング信号ＴＵＮＥ＜３：０＞により、その出力クロック信号のパルス幅およびクロック周期が調整される。
スリープモード時においては、データの書込／読出を行なうためのデータパス系回路、列選択を行なうコラム系回路およびデータ入出力制御回路は動作を停止しており、行系制御回路、ワードドライバ、センスアンプおよびリフレッシュコントロール回路がリフレッシュ間隔ごとに動作するだけであり、回路動作による基板電流は極めて少ない状態になっている。基板電位を正方向に上昇させる主要要因は、メモリアレイにおけるストレージノードおよびビット線コンタクトそれぞれにおける接合リーク電流ぐらいである。したがって、基板電圧発生回路から基板に対し一度に大きな電荷を供給して、負バイアス電圧ＶＢＢの電圧レベルを必要以上に低下させると、一旦低下した基板バイアス電圧がなかなか正方向に上昇しないため、リフレッシュ間隔ごとに間欠的に、スリープモードＶＢＢチャージ小ポンプ回路７５ｂｂを駆動するだけで、十分に基板電位を保持することができる。
この基板電圧発生回路は、スリープモードＶＢＢ制御回路７５ｂａおよびＶＢＢチャネル小ポンプ回路７５ｂｂがリフレッシュ間隔で動くだけであり、他の回路は動作を停止しており、スリープモード時の消費電流をさらに低減することができる。
図３９は、図３８に示すＶＢＢ制御回路／リングオシレータ７５ａｂの構成の一例を示す図である。図３９において、ＶＢＢ制御回路／リングオシレータ７５ａｂは、ＶＢＢディテクタ７５ａａからのクロックイネーブル信号ＥＮとスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥの反転信号を受けるＡＮＤ回路７６ａと、ＡＮＤ回路７６ａの出力信号を第１の入力に受けるＮＡＮＤ回路７６ｂと、ＮＡＮＤ回路７６ｂの出力信号を受けるインバータ７６ｃと、インバータ７６ｃの出力信号を反転するインバータ７６ｄと、インバータ７６ｄの出力信号を反転してポンプ駆動クロック信号ＰＣＬＫ１を生成するインバータ７６ｅを含む。インバータ７６ｄの出力信号は、また、ＮＡＮＤ回路７６ｂの第２の入力に与えられる。
この図３９に示すＶＢＢ制御回路／リングオシレータ７５ａｂの構成において、ＡＮＤ回路７６ａおよびＮＡＮＤ回路７６ｂが、ＶＢＢ制御回路に相当し、また、ＮＡＮＤ回路７６ｂ−７６ｄが、リングオシレータに相当する。
この図３９に示すＶＢＢ制御回路／リングオシレータ７５ａｂにおいて、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベルのときには、ＡＮＤ回路７６ａの出力信号がＬレベルとなり、ＮＡＮＤ回路７６ｂの出力信号がＨレベルに固定される。したがって、ポンプクロック信号ＰＣＬＫ１が、接地電圧レベルに固定され、ＶＢＢチャージポンプ回路７５ａｃはチャージポンプ動作を停止する。
通常動作モード時においては、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥは、Ｌレベルであり、ＡＮＤ回路７６ａは、インバータを介してＨレベルの信号を第１の入力に受けるため、その第２の入力に与えられるクロックイネーブル信号ＥＮがＨレベルであれば、Ｈレベルの信号を出力する。ＡＮＤ回路７６ａの出力信号がＨレベルのときには、ＮＡＮＤ回路７６ｂがインバータとして動作し、ＮＡＮＤ回路７６ｂ、インバータ７６ｃおよび７６ｄにより、リングオシレータが形成され、これらのゲート遅延により規定される周期で発振動作を実行し、ポンプ駆動信号ＰＣＬＫ１が発生される。クロックイネーブル信号ＥＮがＬレベルとなると、ＡＮＤ回路７６ａの出力信号がＬレベルとなり、ポンプ駆動クロック信号ＰＣＬＫ１が、Ｌレベルに固定され、チャージポンプ動作が停止される。
したがって、このＶＢＢディテクタ７５ａａが検出する電圧レベルに、通常動作モード時、基板バイアス電圧ＶＢＢの電圧レベルが設定される。
ＶＢＢチャージポンプ回路７５ａｃは、キャパシタを利用するチャージポンプ動作を行なう回路であればよい。
図４０は、図３８に示すスリープモードＶＢＢ制御回路７５ｂａの構成の一例を示す図である。図４０において、スリープモードＶＢＢ制御回路７５ｂａは、リフレッシュ要求信号ＦＡＹの活性化に応答してワンショットのパルス信号ＰＭＰ＿ＣＬＫＭを発生するパルス幅制御ワンショットパルス発生回路７７ａと、パルス信号ＰＭＰ＿ＣＬＫＭを遅延する遅延制御回路７７ｂと、遅延制御回路７７ｂの出力パルス信号ＰＭＰ＿ＣＬＫＤとパルス幅制御ワンショットパルス発生回路７７ａの出力パルス信号ＰＭＰ＿ＣＬＫＭを受けてポンプ駆動クロック信号ＰＣＬＫ２を生成するＯＲ回路７７ｃを含む。
チューニング信号ＴＵＮＥ＜３：０＞により、このワンショットパルス信号ＰＭＰ＿ＣＬＫＭのパルス幅を調整することができる。また遅延制御回路７７ｂは、チューニング信号ＡＴＵＮＥ＜３：０＞により、その遅延時間が調整可能である。ポンプ駆動クロック信号ＰＣＬＫ２は、リフレッシュ要求信号ＦＡＹが活性化されると、パルス幅および周波数が制御されて２回発生される。
チャージポンプ量は、クロック信号ＰＣＬＫ２のＨレベル期間およびその周波数により決定される。したがって、チューニング信号ＴＵＮＥ＜３：０＞およびＡＴＵＮＥ＜３：０＞を調整することにより、このポンプ駆動クロック信号ＰＣＬＫ２のパルス幅および周波数を調整することができ、応じて供給電荷量を調整することができる。
図４１（Ａ）は、図４０に示すパルス幅制御ワンショットパルス発生回路７７ａの構成の一例を示す図である。図４１（Ａ）において、パルス幅制御ワンショットパルス発生回路７７ａは、リフレッシュ要求信号ＦＡＹを受けるインバータ７８ａと、インバータ７８ａの出力信号がＬレベルのときセットされかつリセット信号ＲＳＴがＬレベルのときにリセットされるセット／リセットフリップフロップ７８ｂと、セット／リセットフリップフロップ７８ｂの出力信号をバッファ処理してパルス信号ＰＭＰ＿ＣＬＫＭを生成するバッファ回路７８ｃと、バッファ回路７８ｃの出力信号を受けて反転パルス信号ＰＭを生成するインバータ７８ｄと、チューニング信号ＴＵＮＥ＜０＞−ＴＵＮＥ＜３＞それぞれに対応して設けられ、対応のチューニング信号が活性状態のとき導通するスイッチング回路ＳＷ０−ＳＷ３と、電源ノードＶＣＣと対応のスイッチング回路の出力信号とを受ける遅延素子ＤＬ０−ＤＬ３を含む。これらの遅延素子ＤＬ０−ＤＬ３は、各々、遅延時間τを有し、かつその出力信号を、次段の遅延素子のスイッチング回路に結合される入力に伝達する。
最終段の遅延素子ＤＬ３の出力信号がリセット信号ＲＳＴとしてセット／リセットフリップフロップへ与えられる。
図４１（Ｂ）は、図４１（Ａ）に示す遅延素子ＤＬ（ＤＬ０−ＤＬ３）の構成の一例を示す図である。図４１（Ｂ）において、遅延回路ＤＬは、電源電圧ＶＣＣと対応のスイッチング回路の出力信号または前段の遅延回路の出力信号を受けるＮＡＮＤ回路７９ａと、ＮＡＮＤ回路７９ａの出力信号の立上がりおよび立下がりを遅延するための容量素子７９ｂおよび７９ｃと、ＮＡＮＤ回路７９ａの出力信号を反転するインバータ７９ｄを含む。容量素子７９ｂおよび７９ｃにより、ＮＡＮＤ回路７９ａの立上がりおよび立下がりをともに遅延して単位遅延時間τを実現する。インバータ７９ｄの電流駆動力は、インバータ７８ｄの駆動力よりも小さくされる。次に、この図４１（Ａ）および（Ｂ）に示すパルス幅制御ワンショットパルス発生回路７７ａの動作を、図４１（Ｃ）に示す信号波形図を参照して説明する。
リフレッシュ要求信号ＦＡＹが与えられると、インバータ７８ａの出力信号がＬレベルとなり、セット／リセットフリップフロップ７８ｂがセットされ、クロックパルス信号ＰＭＰ＿ＣＬＫＭがＨレベルに立上がる。スイッチング回路ＳＷ０−ＳＷ３のいずれか１つがチューニング信号ＴＵＮＥ＜０＞−ＴＵＮＥ＜３＞のいずれかに従って導通状態となっている。ＮＡＮＤ回路７９ａは、対応のスイッチング回路が非導通状態のときには、そのスイッチング回路に結合される入力がフローティング状態となり、その出力信号は不定状態となる。通常、フローティング状態のノードは接地電圧レベルにまで放電される。しかしながら、インバータ７８ｄの駆動能力を、これらの遅延回路ＤＬ０−ＤＬ３の出力段のインバータ７９ｄの駆動能力よりも大きくすることにより、遅延回路ＤＬ０−ＤＬ２の出力信号の状態にかかわらず、インバータ回路７８ｄの出力パルス信号ＰＭを遅延回路段を通して伝達することができる。
たとえば、スイッチング回路ＳＷ１が導通状態のとき、遅延回路ＤＬ０のインバータ７９ｄの出力信号は不定状態またはＨレベルである。しかしながら、スイッチング回路ＳＷ１が導通しており、このインバータ７８ｄの出力信号に従って遅延回路ＤＬ１の入力が駆動される。したがって、スイッチング回路ＳＷ１が導
通状態のときには、インバータ７８ｄの出力パルス信号ＰＭは、遅延回路ＤＬ１−ＤＬ３を順次伝達される。したがって、これらの遅延回路ＤＬ１−ＤＬ３の有する遅延時間３τの経過後、リセット信号ＲＳＴがＬレベルとなり、セット／リセットフリップフロップ７８ｂがリセットされる（インバータ７８ａの出力信号は、Ｈレベルに復帰している）。これにより、クロックパルス信号ＰＭＰ＿ＣＬＫＭのパルス幅を、チューニング信号ＴＵＮＥ＜３：０＞により調整することができる。
図４２は、図４０に示す遅延制御回路７３ｂの構成を概略的に示す図である。図４２において、遅延制御回路７７ｂは、縦続接続される遅延回路ＡＤＬ０−ＡＤＬ３と、遅延回路ＡＤＬ０−ＡＤＬ３各々に対応して設けられ、各々がパルス幅制御ワンショットパルス発生回路７７ａからのクロックパルス信号ＰＭＰ＿ＣＬＫＭを通過させるスイッチ回路ＡＳＷ０−ＡＳＷ３を含む。遅延回路ＡＤＬ０−ＡＤＬ３の各々は、遅延時間２・τを有し、パルス幅制御ワンショットパルス発生回路７７ａの遅延回路ＤＬ０−ＤＬ３それぞれが有する遅延時間τの２倍の遅延時間を有する。
チューニング信号ＡＴＵＮＥ＜０＞−ＡＴＵＮＥ＜３＞は、図４１（Ａ）に示すチューニング信号ＴＵＮＥ＜０＞−ＴＵＮＥ＜３＞にそれぞれ対応する。この図４２に示す遅延回路ＡＤＬ０−ＡＤＬ３は、それぞれ、与えられた信号を所定の遅延時間２・τだけ遅延する。次に、この図４２に示す遅延制御回路７７ｂの動作を、図４３に示す信号波形図を参照して説明する。
今、図４３に示すように、ポンプクロックパルス信号ＰＭＰ＿ＣＬＫＭが、パルス幅Ｔを有する場合を考える。この状態は、図４１（Ａ）に示す遅延回路ＤＬ０−ＤＬ３により、遅延時間Ｔが与えられたことを示す。この場合、パルス幅制御ワンショットパルス発生回路７７ａのチューニング信号に対応するチューニング信号を、遅延制御回路７７ｂにおいても同様に活性状態に設定する。したがって、同じ数の遅延回路段を、クロックパルス信号ＰＭＰ＿ＣＬＫＭがこの遅延回路ＡＤＬ０−ＡＤＬ３において通過する。遅延ポンプクロックパルス信号ＰＭＰ＿ＣＬＫＤは、ポンプクロックパルス信号ＰＭＰ＿ＣＬＫＭに対し、２Ｔの遅延時間を有し、かつ時間Ｔのパルス幅を有する。したがって、図４０に示すＯＲ回路７７ｃからのポンプ駆動クロック信号ＰＣＬＫ２は、これらのクロックパルス信号ＰＭＰ＿ＣＬＫＭおよびＰＭＰ＿ＣＬＫＤを合成した信号となり、したがって、パルス幅Ｔ、かつ周期２Ｔを有する。このポンプ駆動クロック信号ＰＣＬＫ２に従って、図３８に示すスリープモードＶＢＢチャージ小ポンプ回路７５ｂｂを駆動する。これにより、チャージポンプ動作時における供給電荷量を調整でき、セルフリフレッシュモード時において各リフレッシュ動作時に、必要最小限の電荷を供給して安定に基板バイアス電圧ＶＢＢを所定電圧レベルに保持することができる。
なお、リフレッシュ要求信号ＦＡＹが与えられたとき所定期間活性化されるようにリングオシレータを構成し、このリングオシレータの動作電流を、チューニング信号で調整するように構成してもよい（カレントミラー回路を利用し、ミラー電流を動作電流とする）。
以上のように、この発明の実施の形態５に従えば、メモリアレイが形成される基板領域に印加される基板バイアス電圧ＶＢＢを発生する回路を、スリープモード時間欠的に動作させるように構成しており、スリープモード時の消費電流を低減することができる。なお、このツインセル書込モード時においても、基板バイアス電圧発生回路は、小ポンプ回路のみが動作する。この場合、ツインセル書込モード時においても、単にロウ系回路が動作し、センスアンプが動作するだけであり、回路動作は、セルフリフレッシュモード時と同じであり、基板電流は少ないため、このツインセル書込モード時において、間欠的に、ＶＢＢ小ポンプ回路を動作させても、安定に基板バイアス電圧ＶＢＢを所定電圧レベルに保持することができる。
スリープモード指示信号ＳＬＥＥＰ−ＭＯＤＥに代えてセルフリフレッシュモード指示信号が用いられてもよい。この場合、図３８のノーマルＶＢＢ制御回路７５ａが動作し、スリープモードＶＢＢ回路７５ｂが非活性化される。したがって、ツインセル書込モード時においては通常動作モード時と同様の基板バイアス電圧ＶＢＢの制御が行なわれ、安定に１ビット／１セルモードの記憶データをツインセルモード単位セルに再書込することができる。
［実施の形態６］
図４４（Ａ）は、この発明の実施の形態６に従う内部電源回路の構成を概略的に示す図である。図４４（Ａ）において、内部電源回路は、活性化時基準電圧Ｖｒｅｆとアレイ電源線８６上のアレイ電源電圧（センス電源電圧）ＶＣＣＳとを比較する比較器８０と、比較器８０の出力信号に従ってＤＲＡＭ用電源外部電源電圧Ｖｄｅを受けるメモリ電源ノード８７からアレイ電源線８６へ電流を供給するＰチャネルＭＯＳトランジスタで構成される電流ドライブトランジスタ８１と、セルフリフレッシュモード指示信号ＳＲＦを反転するインバータ８２と、インバータ８２の出力信号がＨレベルのときに導通し、比較器８０を活性化する電流源トランジスタ８３と、インバータ８２の出力信号がＬレベルのとき導通し、比較器８０の出力ノードをメモリ電源ノード８７に電気的に結合するＰチャネルＭＯＳトランジスタ８４と、インバータ８２の出力信号がＬレベルのとき、ロジック電源電圧Ｖｌｅを受けるロジック電源ノード８８とアレイ電源線８６とを電気的に結合するＰチャネルＭＯＳトランジスタ８５を含む。
ロジック電源電圧Ｖｌｅは、アレイ電源電圧ＶＣＣＳよりも低い電圧であり、たとえば１．５Ｖから２．０Ｖ程度である。アレイ電源電圧ＶＣＣＳは、たとえば２．５から３Ｖであり、センスアンプの電源電圧として利用され、メモリセルに書込まれるＨレベルデータの電位を決定する。
この図４４（Ａ）に示す内部電源回路の構成の場合、セルフリフレッシュモード指示信号ＳＲＦがＬレベルのときには、インバータ８２の出力信号がＨレベル
となり、電流源トランジスタ８３が導通し、比較器８０が活性化され基準電圧Ｖｒｅｆとアレイ電源電圧ＶＣＣＳとを比較する。また、ＭＯＳトランジスタ８４，８５は非導通状態になる。アレイ電源電圧ＶＣＣＳが基準電圧Ｖｒｅｆよりも低い場合には比較器８０の出力信号がローレベルとなり、電流ドライブトランジスタ８１のコンダクタンスが大きくなり、メモリ電源ノード８７からアレイ電源線８６へ電流を供給し、アレイ電源電圧ＶＣＣＳの電圧レベルを上昇させる。アレイ電源電圧ＶＣＣＳが基準電圧Ｖｒｅｆよりも高いときには比較器８０の出力信号がハイレベルとなり、電流ドライブトランジスタ８１はオフ状態となる。したがって、比較器８０の活性化時には、基準電圧Ｖｒｅｆの電圧レベルにアレイ電源電圧ＶＣＣＳが設定される。
セルフリフレッシュモード時においては、セルフリフレッシュモード指示信号ＳＲＦがＨレベルとなり、電流源トランジスタ８３が非導通状態となる。一方、ＰチャネルＭＯＳトランジスタ８４がオン状態となり、メモリ電源ノード８７を、比較器８０の出力ノードおよび電流ドライブトランジスタ８１のゲートに結合する。これにより、電流ドライブトランジスタ８１は確実にオフ状態となる。また、インバータ８２からのＬレベルの信号に応答して、ＰチャネルＭＯＳトランジスタ８５が導通し、ロジック電源ノード８８が、アレイ電源線８６に結合される。この状態においては、アレイ電源電圧ＶＣＣＳは、ロジック電源電圧Ｖｌｅに等しくなる。
セルフリフレッシュモード時においては、ツインセルモードでセルフリフレッシュ動作が実行されている。このツインセルモード時においては、ビット線対に相補データが読出される。したがって、たとえば、このアレイ電源電圧ＶＣＣＳをロジック電源電圧Ｖｌｅレベルにし、Ｈレベル読出時の読出電圧が図４４（Ｂ）に示すようにδであったとしても、Ｌレベルデータ読出時の読出電圧ΔＶ２は十分な大きさを有している。したがって、基準電圧Ｖｒｅｆに従って決定されるアレイ電源電圧ＶＣＣＳのときの読出データΔＶ１よりもＨレベルデータ読出時の読出電圧δが小さい場合であっても、このＬレベルデータ読出電圧ΔＶ２により、正確にセンス動作を行なうことができる。
このセルフリフレッシュモード時において内部電源回路の動作を停止させることにより、内部電源回路の消費電流を削減することができ、セルフリフレッシュモード時の消費電流をさらに低減することができる。
なお、内部電源回路はツインセル書込モード時には活性化され、基準電圧Ｖｒｅｆで決定されるアレイ電源電圧ＶＣＣＳレベルのＨレベルデータをメモリセルに書込む。これは、ツインセル書込モード時には、また１ビット／１セルモードのデータ読出が行なわれて、次いで、対をなすサブワード線が選択状態へ駆動され、１ビット／２セルでのデータ記憶が行なわれるためである。
なお、この内部電源回路は、アレイ活性化信号ＲＡＳの活性化時に活性化されるように構成されてもよい。アレイ活性化信号ＲＡＳをゲートに受ける電流源トランジスタを、図４４（Ａ）に示すトランジスタ８３と直列に接続する。この構成であっても、通常動作モード時におけるスタンバイサイクル時の消費電流を低減することができる。
図４５（Ａ）は、この発明の実施の形態６の内部電源回路の変更例を示す図である。この図４５（Ａ）においては、先の図４４（Ａ）に示す構成と同様、セルフリフレッシュモード指示信号ＳＲＦを反転するインバータ８２と、インバータ８２の出力信号に従って導通し比較器８０を活性化する電流源トランジスタ８３と、セルフリフレッシュモード指示信号ＳＲＦの活性化時導通し、比較器８０の出力ノードを電源ノード８７に結合するＰチャネルＭＯＳトランジスタ８４と、比較器８０の出力信号に従って電源ノード８７から内部電源線（アレイ電源線）へ電流を供給する電流ドライブトランジスタを含む。比較器８０へは、基準電圧Ｖｒｅｆ１が与えられる。
この図４５（Ａ）に示す内部電源回路は、さらに、セルフリフレッシュモード指示信号ＳＲＦの活性化時導通するＮチャネルＭＯＳトランジスタで構成される電流源トランジスタ８３ｓと、電流源トランジスタ８３ｓの導通時活性化され基準電圧Ｖｒｅｆ２とアレイ電源線８６上のアレイ電源電圧ＶＣＣＳとを比較する比較器８０ｓと、比較器８０ｓの出力信号に従ってメモリ電源ノード８７からアレイ電源線８６へ電流を供給するＰチャネルＭＯＳトランジスタで構成される電流ドライブトランジスタ８５ｓと、セルフリフレッシュモード指示信号ＳＲＦの非活性化時導通し比較器８０ｓの出力ノードをメモリ電源ノード８７に接続するＰチャネルＭＯＳトランジスタ８４ｓを含む。
この図４５（Ａ）に示す構成において基準電圧Ｖｒｅｆ２は、基準電圧Ｖｒｅｆ１よりも低くされる。混載ＤＲＡＭにおいて、メモリ電源電圧Ｖｄｅのみが与えられる場合と、メモリ電源電圧Ｖｄｅとロジック電源電圧Ｖｌｅ両者が与えられる場合とがある。この図４５（Ａ）に示す構成は、メモリ電源電圧Ｖｄｅを使用する１電源構成の混載ＤＲＡＭに対応する。ただし２電源系統であってもこの図４５（Ａ）に示す構成は利用できる。これはスリープモード時において、ロジック電源電圧Ｖｌｅを遮断して接地電圧レベルに放電した構成も考えられるためである。
この図４５（Ａ）に示す構成においては、セルフリフレッシュモード指示信号ＳＲＦがＬレベルの非活性状態のときには、比較器８０および電流ドライブトランジスタ８１により、基準電圧Ｖｒｅｆ１の電圧レベルに、アレイ電源電圧ＶＣＣＳが設定される。一方セルフリフレッシュモード指示信号ＳＲＦが活性状態のときには、比較器８０ｓおよび電流ドライブトランジスタ８５ｓにより、アレイ電源電圧ＶＣＣＳが基準電圧Ｖｒｅｆ２の電圧レベルに保持される。基準電圧Ｖｒｅｆ２は基準電圧Ｖｒｅｆ１よりも低いため、セルフリフレッシュモード時のアレイ電源電圧ＶＣＣＳを、他の動作モード時に比べて低くすることができる。
すなわち、図４５（Ｂ）に示すように、セルフリフレッシュモード以外の動作モード時においては、メモリセルから対応のビット線に読出される読出電圧ΔＶ１は、基準電圧Ｖｒｅｆ１で決定される。一方セルフリフレッシュモード時におけるビット線読出電圧δは、基準電圧Ｖｒｅｆ２で決定される。この場合でも、先の図４４に示す構成と同様、読出電圧δが小さくても、負の読出データΔＶ２の値が大きく、ツインセルモード時においては、センスアンプ回路が（δ＋ΔＶ２）の電圧を検出するため十分センス動作を正確に行なうことができる。
以上のように、この発明の実施の形態６に従えば、セルフリフレッシュモード時に、アレイ電源電圧を発生する回路の動作を停止し、アレイ電源線をロジック電源線に結合しており、内部電源回路の消費電流を削減することができる。
［実施の形態７］
図４６は、この発明の実施の形態７に従う混載ＤＲＡＭの要部の構成を概略的に示す図である。図４６において、コマンド制御回路９０は、スリープモードエントリコマンドＳＬＰ＿ＥＲＹとスリーブモードイグジットコマンドＳＬＰ＿ＥＸＴが与えられる。このコマンド制御回路９０からは、内部電圧発生回路の動作を制御するためのスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ１が発生され、かつプリデコード回路５およびセルフリフレッシュタイマ９へ与えられるスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ２が生成される。内部電圧発生回路は、スリープモード解除後、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ１の非活性化に応答して内部電圧発生動作を開始する。一方、プリデコード回路５およびセルフリフレッシュタイマ９は、スリーブモードイグジットコマンドＳＬＰ＿ＥＸＴが与えられて内部で安定に生成される内部電圧を利用して全メモリセルに対するリフレッシュ動作を完了した後に、通常動作モードに復帰する。
コマンド制御回路９０は、スリープモードへの移行を指示するスリープモードエントリコマンドＳＬＰ＿ＥＲＹに応答してセットされかつスリープモード解除を指示するスリープモードイグジットコマンドＳＬＰ＿ＥＸＴに応答してリセットされてスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ１を生成するセット／リセットフリップフロップ９０ａと、スリープモードエントリコマンドＳＬＰ＿ＥＲＹに応答してセットされてスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ２を生成するセット／リセットフリップフロップ９０ｂと、コマンドＳＬＰ＿ＥＲＹおよびＳＬＰ＿ＥＸＴを受けるＯＲ回路９０ｃとを含む。
リフレッシュカウンタは、リフレッシュ動作完了後そのカウント値が増分されるリフレッシュアドレスカウンタ９５ａと、リフレッシュアドレスカウンタ９５ａからのツインセル書込制御信号ＴＷＣとスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ１を受けてツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥを生成するＡＮＤ回路９５ｂを含む。リフレッシュアドレスカウンタ９５ａは、先の図１５に示す構成および図１８に示す構成を含む。ＯＲ回路９０ｃの出力信号が図１８の信号ＳＬＥＥＰ＿ＭＯＤＥに代えて与えられ、また立上り遅延回路２ｉに代えて遅延回路が用いられる。リフレッシュアドレスがスリープモードエントリコマンドまたはスリープモードエグジットコマンド印加時の出発アドレスから始まって全行を一巡するまでツインセルモード指示信号ＴＷＣをＨレベルに設定する。
ツインセルモード指示信号ＴＷＣが非活性状態となると、ワンショットパルス発生回路９２により、ワンショットのパルスが生成され、セット／リセットフリップフロップ９０ｂがリセットされる。次に、この図４６に示す構成の動作を図４７に示す信号波形図を参照して説明する。
スリープモードエントリコマンドＳＬＰ＿ＥＲＹが与えられると、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ１およびＳＬＥＥＰ＿ＭＯＤＥ２が活性化されて図１８のフリップフロップ２ｊの出力信号に対応するツインセルモード指示信号ＴＷＣがまた活性化される。このツインセルモード指示信号ＴＷＣの活性化に従って、プリデコード回路５が、ツインセル書込モード時におけるアドレス制御を行なって、１ビット／１セルモードで記憶されたデータを１ビット／２セルモード（ツインセルモード）の単位セルに書込む。リフレッシュアドレスカウンタ９５ａのカウント値は、このスリープモードエントリコマンドＳＬＰ＿ＥＲＹが与えられたときのカウント値を出発カウント値として維持しており、このリフレッシュアドレスカウンタ９５ａのカウント値が出発カウント値から一巡すると、ツインセルモード指示信号ＴＷＣがＬレベルとなり、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥがＬレベルとなり、セルフリフレッシュモードが実行される。このセルフリフレッシュモード時においては、プリデコード回路５がアドレスビットの縮退を行ない、またセルフリフレッシュタイマ９が所定の間隔で、リフレッシュ要求信号を発行する。
セルフリフレッシュモード時においては、セルフリフレッシュモード指示信号ＳＲＦに従って、内部電圧発生回路（ＶＣＣＳ、ＶＰＰ、ＶＢＬ、およびＶＢＢ）の内部電圧は発生動作が停止されている。
スリープモードイグジットコマンドＳＬＰ＿ＥＸＴが発行されると、セット／リセットフリップフロップ９０ａがリセットされ、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ１が非活性状態となり、内部電圧発生回路が再び活性化され、内部電圧を発生する。一方、セット／リセットフリップフロップ９０ｂからのリフレッシュモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ２は、活性状態を維持しており、リフレッシュ動作を実行する。このスリープモードイグジットコマンドＳＬＰ＿ＥＸＴがリフレッシュアドレスカウンタ９５ａへ与えられ、このリフレッシュアドレスカウンタ９５ａのカウント値がラッチされ、また再びリフレッシュアドレスカウンタ９５ａからのツインセルモード指示信号ＴＷＣがＨレベルの活性状態となる。しかしながら、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ１はＬレベルの非活性状態となっており、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥはＬレベルを維持する。したがって、スリープモードイグジットコマンドＳＬＰ＿ＥＸＴが発行されると、再び全メモリセルのリフレッシュ動作を安定な内部電圧を使用して行ない、Ｈレベルデータを記憶するメモリセルのストレージノードの電圧レベルを十分高い電圧レベルに設定する。この全メモリセルのリフレッシュが完了すると、アドレス一致検出によりツインセルモード指示信号ＴＷＣが非活性状態となり、ワンショットパルス発生回路９２からワンショットのパルスが発生されてセット／リセットフリップフロップ９０ｂがリセットされ、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ２がＬレベルとなり、スリープモードが終了する。
なお、このツインセル書込モード時およびツインセルリフレッシュモード時において、セルフリフレッシュタイマ９のリフレッシュ要求信号発生間隔は、セルフリフレッシュモード時におけるリフレッシュ要求信号発生間隔よりも短くされてもよい。
なお、このスリープモードイグジットコマンドＳＬＰ＿ＥＸＴが発行されたとき、リフレッシュアドレスカウンタ９５ａのカウント値が初期値にリセットされてもよい。この場合、あるメモリセルのリフレッシュ間隔が他のメモリセルのリフレッシュ間隔よりも長くなることが考えられる。しかしながら、１ビット／２セルモードにおいて、リフレッシュサイクルは十分長いため、このスリープモード開始時に、一旦リフレッシュアドレスカウンタ９５ａを初期値にリセットして再びリフレッシュ動作を実行しても十分センス動作を安定かつ正確に行なうことができ、正確なリフレッシュ動作が保証される。
このツインセルモード指示信号ＴＷＣがＬレベルの非活性状態となった後、メモリセルのＨレベルデータを記憶するストレージノードの電圧レベルは、アレイ電源電圧ＶＣＣＳレベルであり、次いで、１ビット／１セルモードで、通常のデータアクセスが実行される。このときまた、外部のロジックにより、データ保持領域に退避されていたメモリセルデータが元の記憶位置に再分配されてもよい。単に外部ロジック（メモリコントローラ）が、１ビット／１セルモード時におけるアドレスと、１ビット／２セルモード時におけるアドレスの対応関係を示すテーブルを参照して、メモリセルデータの再分配を行なえばよい。
以上のように、この発明の実施の形態７に従えば、スリープモード解除時、内部電圧発生回路を動作させて全メモリセルのデータのリフレッシュを実行した後に通常動作モードに復帰している。したがって、メモリセルのＨレベルデータを記憶するストレージノード電位を十分高くした状態で、１ビット／１セルモードに移行することができ、データの破壊は防止される。
［実施の形態８］
図４８は、この発明の実施の形態８に従う半導体記憶装置の要部の構成を示す図である。この図４８においては、図２６に示す構成と同様、列方向に隣接する２つのメモリアレイに共有されるセンスアンプ帯の構成を示す。
この図４８においては、共通ビット線ＣＢＬおよびＺＣＢＬに対し、ビット線プリチャージ指示信号ＢＬＰＲの活性化時活性化され、共通ビット線ＣＢＬおよびＺＣＢＬからビット線ＢＬＬ、ＺＢＬＬおよびＢＬＲおよびＺＢＬＲを所定の中間電圧ＶＢＬ（＝ＶＣＣＳ／２）の電圧レベルにプリチャージするビット線プリチャージ回路ＢＰＱが設けられる。このビット線プリチャージ回路ＢＰＱは、ビット線プリチャージ指示信号ＢＬＰＲの活性化時導通し、共通ビット線ＺＣＢＬおよびＣＢＬそれぞれへ中間電圧ＶＢＬを伝達するＮチャネルＭＯＳトランジスタＴ５およびＴ６を含む。
ビット線ＢＬＬおよびＺＢＬＬに対し、ビット線イコライズ指示信号ＢＬＥＱＬの活性化時これらのビット線ＢＬＬおよびＺＢＬＬを中間電圧ＶＢＬにプリチャージしかつイコライズするビット線プリチャージ／イコライズ回路ＢＥＱＬが設けられる。ビット線ＢＬＲおよびＺＢＬＲに対し、ビット線イコライズ指示信号ＢＬＥＱＲの活性化時活性化され、ビット線ＢＬＲおよびＺＢＬＲを中間電圧ＶＢＬにプリチャージしかつイコライズするビット線プリチャージ／イコライズ回路ＢＥＱＲが設けられる。ビット線プリチャージ／イコライズ回路ＢＥＱＬは、ビット線イコライズ指示信号ＢＬＥＱＬの活性化時導通しビット線ＢＬＬおよびＺＢＬＬを電気的に短絡するイコライズトランジスタＴ７と、このビット線イコライズ指示信号ＢＬＥＱＬの活性化時導通し、中間電圧ＶＢＬをビット線ＢＬＬおよびＺＢＬＬへ伝達するプリチャージ用のＮチャネルＭＯＳトランジスタＴＱ１およびＴＱ２を含む。これらのＭＯＳトランジスタＴＱ１およびＴＱ２の電流駆動力は、ＭＯＳトランジスタＴ５−Ｔ７が有する電流駆動力よりも小さくされる。すなわち、これらのＭＯＳトランジスタＴＱ１およびＴＱ２は、そのしきい値電圧が、ＭＯＳトランジスタＴ５−Ｔ７のそれよりも大きくされ、またそのサイズ（チャネル幅とチャネル長との比）もこれらのＭＯＳトランジスタＴ５−Ｔ７よりも小さくされる。
ビット線プリチャージ／イコライズ回路ＢＥＱＲは、ビット線イコライズ指示信号ＢＬＥＱＲの活性化時導通し、ビット線ＢＬＲおよびＺＢＬＲを電気的に短絡するイコライズ用のＮチャネルＭＯＳトランジスタＴ８と、ビット線イコライズ指示信号ＢＬＥＱＲの活性化時導通し、ビット線ＺＢＬＲおよびＢＬＲへそれぞれ中間電圧ＢＢＬを伝達するプリチャージ用のＮチャネルＭＯＳトランジスタＴＱ３およびＴＱ４を含む。これらのＭＯＳトランジスタＴＱ３およびＴＱ４も、そのしきい値電圧が、ＭＯＳトランジスタＴ５−Ｔ８よりも高くされ、またそのサイズ（チャネル幅とチャネル長との比）も、ＭＯＳトランジスタＴ５−Ｔ８よりも小さくされる。
この共通ビット線ＣＢＬおよびＺＣＢＬにセンスアンプ回路ＳＡが設けられる。また、共通ビット線ＣＢＬおよびＺＣＢＬは、ビット線分離ゲートＢＩＧＬを介してビット線ＢＬＬおよびＺＢＬＬに結合され、またビット線分離ゲートＢＩＧＲを介してビット線ＢＲおよびＺＢＲに結合される。共通ビット線ＣＢＬおよびＺＣＢＬが、列選択ゲートＣＳＧを介してグローバルデータ線対ＧＩＯＰに結合される。次に、この図４８に示す回路の動作を図４９に示すタイミング図を参照して説明する。
データアクセスが行なわれる通常動作モード時において、スタンバイ状態時においては、ビット線分離指示信号ＢＬＩＬおよびＢＬＩＲはともにＨレベル（高電圧レベル）であり、ビット線分離ゲートＢＩＧＬおよびＢＩＧＲはともに導通状態にあり、共通ビット線ＣＢＬおよびＺＣＢＬが、ビット線ＢＬＬ，ＢＬＲおよびＺＢＬＬ，ＺＢＬＲに結合される。ビット線ＢＬＬ，ＺＢＬＬ，ＣＢＬ，ＺＣＢＬ，ＢＬＲおよびＺＢＬＲは、すべて中間電圧ＶＢＬレベルにプリチャージされる。
ロウアクセスが行なわれると、選択メモリアレイに対して設けられたセンスアンプ帯に対し、ビット線プリチャージ指示信号ＢＬＰＲがＬレベルに立下がり、ビット線プリチャージ回路ＢＰＱが非活性化される。また、ビット線ＢＬＬおよびＺＢＬＬまたはＢＬＲおよびＺＢＬＲを含むメモリアレイが選択されたときには、対応のビット線イコライズ指示信号ＢＬＥＱ（Ｌ，Ｒ：ＢＬＥＱＬ，またはＢＬＥＱＲ）が、非活性状態となり、対応のビット線プリチャージ／イコライズ回路ＢＥＱＬまたはＢＥＱＲが非活性化される。このロウアクセスが完了すると、再び、ビット線プリチャージ指示信号ＢＬＰＲおよびビット線イコライズ指示信号ＢＬＥＱＬおよびＢＬＥＱＲが活性化され、各ビット線が中間電圧ＶＢＬにプリチャージされる。
スリープモードに入り、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベルとなると、まず、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥが所定期間（偶数アドレスのメモリセルデータの再書込が完了するまで）Ｈレベルとなり、ツインセル書込が実行される。すなわち、１ビット／１セルで記憶される偶数アドレスのデータが、１ビット／２セル単位（ツインセルモード）でデータが保持される。このツインセル書込モード時においては、ビット線プリチャージ指示信号ＢＬＰＲおよびビット線イコライズ指示信号ＢＬＥＱＬおよびＢＬＥＱＲも、ロウアクセスコマンド（およびブロック選択信号）に従って選択的に活性／非活性化される。
スリープモードにおいてツインセル書込モードが完了すると、ビット線プリチャージ指示信号ＢＬＰＲはＬレベルに固定される。したがって、このスリープモードにおいてセルフリフレッシュモードに入ると、ビット線プリチャージ回路ＢＰＱは、常時非活性状態に保持される。このセルフリフレッシュモード（スリープモード時におけるツインセル書込モード完了後の動作モード）において所定の周期で、リフレッシュ要求が発行される。このリフレッシュ要求に従って、ビット線イコライズ指示信号ＢＬＥＱ（Ｌ，Ｒ）すなわち、ビット線イコライズ指示信号ＢＬＥＱＬまたはＢＬＥＱＲが選択的に非活性化される。したがって、セルフリフレッシュモード時においては、ビット線プリチャージ／イコライズ回路ＢＥＱＬまたはＢＥＱＲに従って、ビット線ＢＬＬおよびＺＢＬＬまたはＢＬＲおよびＺＢＬＲのプリチャージおよびイコライズが実行される。
このビット線のプリチャージは、しきい値電圧が高く、またサイズ（チャネル幅とチャネル長との比）の小さなＭＯＳトランジスタＴＱ１およびＴＱ２またはＴＱ３およびＴＱ４により実行される。したがって、セルフリフレッシュモード時において、ビット線プリチャージに要する時間は、通常アクセスモードおよびツインセル書込モード時に比べて長くなる。しかしながら、セルフリフレッシュモードにおいては、このリフレッシュ要求が発行される期間は、たとえば１６μｓと長く、ビット線プリチャージ時間が長くなっても何ら問題は生じない。また、たとえ仮に、ビット線プリチャージが不十分であり、中間電圧ＶＢＬよりもビット線電圧が低いときに次のリフレッシュ要求が発行されてプリチャージ動作が完了する場合においても、本発明においては、セルフリフレッシュモード時にはツインセルモードでデータが保持されており、ビット線対に現われる読出電圧差は十分大きく、安定にセンス動作を行なうことができる。
図５０は、この発明の実施の形態８の利点を説明するための図である。図５０に示すように、サブワード線ＳＷＬとビット線ＢＬの間に、マイクロショートＺＲが存在する状態を考える。このマイクロショートＺＲを介して、リーク電流Ｉｌが、スタンバイ状態時、中間電圧レベルにプリチャージされたビット線ＢＬから、非選択状態（接地電圧レベル）のサブワード線ＳＷＬに対し流れる。このようなマイクロショートＺＲが存在する場合でも、スタンバイ電流の仕様値を満たすような半導体記憶装置は、良品として取扱われる。マイクロショートＺＲによるリーク電流Ｉｌは十分小さいため、サブワード線ＳＷＬの選択時ここの選択サブワード線ＳＷＬは確実に、選択状態へ駆動され、正常にメモリセルのデータの読出が行なわれる。
セルフリフレッシュモード時において、ビット線プリチャージ指示信号ＢＬＰＲを常時非活性状態に固定し、ビット線プリチャージ回路ＢＰＱを非活性状態に維持する。すなわち、ＭＯＳトランジスタＴ５およびＴ６を常時非導通状態に設定する。プリチャージ動作は、電流駆動力の小さなＭＯＳトランジスタＴＱ１−ＴＱ４で実行する。これらのＭＯＳトランジスタＴＱ１−ＴＱ４の電流駆動能力は、ＭＯＳトランジスタＴ５およびＴ６のそれよりも小さいため、これらのＭＯＳトランジスタＴＱ１−ＴＱ４が、電流リミッタとして動作し、マイクロショートＺＲを介して流れるリーク電流Ｉｌを低減し、セルフリフレッシュモード時の消費電流の増大を抑制することができ、データ保持モード（スリープモード）の消費電流を抑制することができる。
図５１は、この図４８に示すビット線プリチャージ指示信号およびビット線イコライズ指示信号を発生する部分の構成の一例を示す図である。図５１において、ビット線プリチャージ／イコライズ制御回路は、行選択動作活性化信号ＲＡＳとブロック選択信号ＢＳ＜ｉ＞を受けるＡＮＤ回路１００ａと、行選択動作活性化信号ＲＡＳとブロック選択信号ＢＳ＜ｊ＞を受けるＡＮＤ回路１００ｂと、ＡＮＤ回路１００ａの出力信号を反転してビット線イコライズ指示信号ＢＬＥＱＬを生成するインバータ回路１００ｃと、ＡＮＤ回路１００ｂの出力信号を反転してビット線イコライズ指示信号ＢＬＥＱＲを生成するインバータ回路１００ｄと、ＡＮＤ回路１００ａおよび１００ｂの出力信号とセルフリフレッシュモード指示信号ＳＲＦを受けてビット線プリチャージ指示信号ＢＬＰＲを生成するＮＯＲ回路１００ｅを含む。インバータ回路１００ｃおよび１００ｄとＮＯＲ回路１００ｅは、周辺電源電圧レベルの入力信号を、高電圧ＶＰＰレベルまたはセンス電源電圧ＶＣＣＳより高い電圧レベルの信号に変換するレベル変換機能を備える。
行選択動作活性化信号ＲＡＳは、リフレッシュモード時または通常アクセスモード時に、行選択指示が与えられたとき（ロウアクティブコマンドまたはオートリフレッシュコマンドまたはセルフリフレッシュ要求信号の発行時）に活性化される。この行選択動作活性化信号ＲＡＳの活性化に応答して、内部で所定のシーケンスで、行選択動作に関連する回路が活性化される。ブロック選択信号ＢＳ＜ｉ＞およびＢＳ＜ｊ＞は、それぞれ、ビット線ＢＬＬおよびＺＢＬＬを含むメモリアレイおよびビット線ＢＬＲおよびＺＢＬＲを含むメモリアレイを特定する。
この図５１に示す構成によれば、ブロック選択信号ＢＳ＜ｉ＞が選択状態へ駆動されると、ビット線イコライズ指示信号ＢＬＥＱＬが非活性状態となり、ブロック選択信号ＢＳ＜ｉ＞が指定するメモリアレイのイコライズ動作が停止する。ブロック選択信号ＢＳ＜ｊ＞が選択状態へ駆動されると、ビット線イコライズ指示信号ＢＬＥＱＲが非活性化され、このブロック選択信号ＢＳ＜ｊ＞が指定するメモリアレイのビット線イコライズ動作が停止する。
通常アクセス動作モード時においては、セルフリフレッシュモード指示信号ＳＲＦは、Ｌレベルの非活性状態であり、またスリープモード時におけるツインセル書込モード時においても、セルフリフレッシュモード指示信号ＳＲＦは、非活性状態である（図３０に示す構成を参照）。したがって、ビット線プリチャージ指示信号ＢＬＰＲが、これらのＡＮＤ回路１００ａおよび１００ｂの出力信号に従って活性／非活性化される。ブロック選択信号ＢＳ＜ｉ＞およびＢＳ＜ｊ＞の一方が選択状態へ駆動されると、ＮＯＲ回路１００ｅからのビット線プリチャージ指示信号ＢＬＰＲは非活性化される。スリープモードにおいてツインセル書込モードが完了すると、セルフリフレッシュモード指示信号ＳＲＦがＨレベルとなり、ビット線プリチャージ指示信号ＢＬＰＲはＬレベルに固定され、図４８に示すビット線プリチャージ回路ＢＰＱは非活性状態を維持する。
この図５１に示すロウ系制御回路を各メモリアレイまたはセンスアンプ帯に対応して設けることにより、セルフリフレッシュモード時、各ビット線対を、電流駆動力の小さなＭＯＳトランジスタを用いてビット線のプリチャージを行ない、マイクロショートが存在する場合においても、リーク電流を低減することができ、スリープモード時の消費電流を低減することができる。
［実施の形態９］
図５２は、この発明の実施の形態９に従う半導体記憶装置のロウ系制御回路の構成を概略的に示す図である。この図５２に示すロウ系制御回路は、図１１に示すロウ系制御回路と、以下の点において異なっている。すなわち、リフレッシュコントロール回路１０からのリフレッシュ活性化信号ＲＥＦ＿ＲＡＳの立上がりを所定時間遅延する立上がり遅延回路１０２と、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥを受けるインバータ１０３と、インバータ１０３の出力信号とスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥを受けるＡＮＤ回路１０４と、ＡＮＤ回路１０４の出力信号に従って、リフレッシュコントロール回路１０からのリフレッシュ活性化信号ＲＥＦ＿ＲＡＳおよび遅延回路１０２の出力信号の一方を選択して、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳ２を生成して行系制御回路１１へ与えるセレクタ１０６が設けられる。
遅延回路１０２は、テストモード指示信号ＴＥＳＴの活性化時、その立上がり遅延時間を短くする。ＡＮＤ回路１０４は、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベルであり、かつツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥがＬレベルのとき、すなわちセルフリフレッシュモード時に、Ｈレベルの信号を出力する。すなわち、ＡＮＤ回路１０４から、セルフリフレッシュモード指示信号ＳＲＦが出力される。セレクタ１０６は、このセルフリフレッシュモード指示信号ＳＲＦがＬレベルのときには、リフレッシュコントロール回路１０からのリフレッシュ活性化信号ＲＥＦ＿ＲＡＳを選択し、一方、セルフリフレッシュモード指示信号ＳＲＦがＨレベルのときには、遅延回路１０２の出力信号を選択する。
行系制御回路１１は、リフレッシュ動作モード時には、セレクタ１０６からのリフレッシュ活性化信号ＲＥＦ＿ＲＡＳ２に従って、各行系制御信号ＲＡＤＥ、ＲＸＴ、ＲＸＡＣＴおよびＳＯを生成する。他の構成は、図１１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図５３は、この発明の実施の形態９におけるビット線プリチャージ用の中間電圧ＶＢＬを発生する部分の構成を概略的に示す図である。図５３において、中間電圧発生回路２１は、図３０に示す構成と同様、ＰチャネルＭＯＳトランジスタ２２を介して電源ノードに結合される。この電源ノードへは、センス電源電圧（アレイ電源電圧）ＶＣＣＳが与えられる。このＭＯＳトランジスタ２２の動作を制御するために、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥを受けるインバータ２３と、リフレッシュコントロール回路１０からのリフレッシュ活性化信号ＲＥＦ＿ＲＡＳを受けるインバータ１０７と、インバータ２３および１０７の出力信号とスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥを受けてセルフリフレッシュスタンバイ指示信号ＳＲＦＳを生成するＡＮＤ回路１０８が設けられる。
このセルフリフレッシュスタンバイ指示信号ＳＲＦＳがＨレベルのときに、ＭＯＳトランジスタ２２が非導通状態となり、中間電圧発生回路２１は、その電源ノードから分離される。したがって、この状態では、中間電圧発生回路２１は中間電圧ＶＢＬを発生せず、図３０に示す構成と同様、中間電圧（ビット線プリチャージ電圧）ＶＢＬは、フローティング状態となる。
スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベルであり、かつツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥおよびリフレッシュ活性化信号ＲＥＦ＿ＲＡＳがともにＬレベルのときに、このセルフリフレッシュスタンバイ指示信号ＳＲＦＳがＨレベルとなる。リフレッシュ動作が実行される場合には、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳがＨレベルとなり、応じて、セルフリフレッシュスタンバイ指示信号ＳＲＦＳがＬレベルとなり、中間電圧発生回路２１は、オン状態のＭＯＳトランジスタ２２を介してセンス電源電圧ＶＣＣＳを供給され、中間電圧ＶＢＬを、所定の電圧レベルに設定する。次に、この図５２および５３に示す構成の動作について、図５４に示す信号波形図を参照して説明する。
データアクセスが行なわれる通常動作モード時においては、スリープモード指示信号ＳＲＥＥＰ＿ＭＯＤＥはＬレベルであり、応じてＡＮＤ回路１０４からのセルフリフレッシュモード指示信号ＳＲＦはＬレベルである。したがって、セレクタ１０６は、リフレッシュコントロール回路１０からのリフレッシュ活性化信号ＲＥＦ＿ＲＡＳを選択して行系制御回路１１へ与える。行系制御回路１１は、データアクセスを行なう通常動作モード時において、ロウアクティブコマンドに応じて生成されるロウ活性化信号ＲＡＣＴに従って、各種行系制御信号を生成する。
一方、この通常動作モード時において、オートリフレッシュコマンドが与えられ、オートリフレッシュ指示信号ＡＲＥＦが活性化されると、リフレッシュコントロール回路１０が、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳを所定期間Ｈレベルに設定する。この場合も、行系制御回路１１は、セレクタ１０６を介して与えられるリフレッシュ活性化信号ＲＥＦ＿ＲＡＳに従って、各種行系制御信号を生成する。
スリープモードに入ると、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベルとなる。このスリープモードの初期において行なわれるツインセル書込時においてはツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥがＨレベルであり、応じてＡＮＤ回路１０４からのセルフリフレッシュ指示信号ＳＲＦは、Ｌレベルであり、セレクタ１０６は、リフレッシュコントロール回路１０からのリフレッシュ活性化信号ＲＥＦ＿ＲＡＳを選択して行系制御回路１１へ与える。したがって、ツインセル書込モード時においては、この行系制御回路１１は、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳに従って各種行系制御信号を生成する。通常データアクセスモード時およびオートリフレッシュ動作時およびツインセル書込モード時においては、ＡＮＤ回路１０８の出力信号はＬレベルであり、ＭＯＳトランジスタ２２がオン状態であり、中間電圧発生回路２１は、電源ノードからセンス電源電圧ＶＣＣＳを受けて中間電圧ＶＢＬを生成する。
一方、スリープモードにおいてツインセル書込モードが完了すると、セルフリフレッシュモードに入る。このセルフリフレッシュモード時においては、ＡＮＤ回路１０４からのセルフリフレッシュモード指示信号ＳＲＦがＨレベルとなり、セレクタ１０６が、遅延回路１０２の出力信号を選択して行系制御回路１１へ与える。このセルフリフレッシュモードのスタンバイ状態時においては、図５３に示すＡＮＤ回路１０８からのセルフリフレッシュスタンバイ指示信号ＳＲＦＳがＨレベルとなり、ＭＯＳトランジスタ２２がオフ状態となり、中間電圧発生回路２１は電源ノードから切離される。したがって、この状態においては、中間電圧発生回路２１は、中間電圧を発生する動作を停止するため、中間電圧ＶＢＬは、フローティング状態となり、図５４に示すようにビット線電位が徐々に低下する。
セルフリフレッシュタイマ９が、このツインセル書込モード完了後、所定の周期でリフレッシュ要求信号ＦＡＹ発行する。このリフレッシュ要求信号ＦＡＹが発行されると、リフレッシュコントロール回路１０が、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳを発生する。このリフレッシュ活性化信号ＲＥＦ＿ＲＡＳがＨレベルとなると、ＡＮＤ回路１０８からのセルフリフレッシュスタンバイ指示信号ＳＲＦＳがＬレベルとなり、中間電圧発生回路２１が電源ノードに結合され、中間電圧ＶＢＬの電圧レベルが上昇する。次いで、セレクタ１０６からのリフレッシュ活性化信号ＲＥＦ＿ＲＡＳ２がＨレベルとなり、行系制御回路１１が各種ロウ系制御信号を順次所定のシーケンスで活性化する。図５４においては、まずリフレッシュ活性化信号ＲＥＦ＿ＲＡＳ２の活性化に応答して、ビット線イコライズ指示信号ＢＬＥＱがＬレベルに立下がり、続いて、選択サブワード線対ＳＷＬＰの電圧レベルが高電圧ＶＰＰレベルに上昇する。この後、センスアンプ活性化信号ＺＳＯＰがＬレベルに立下がり、またセンスアンプ活性化信号ＳＯＮがＨレベルに立上がり、選択メモリセルのセンス動作が行なわれ、次の電圧レベルが、センス電源電圧ＶＣＣＳレベルおよび接地電圧レベルに駆動される。所定期間が経過すると、リフレッシュコントロール回路１０が、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳを非活性化する。リフレッシュサイクルが完了すると、選択サブワード線対ＳＷＬＰがＬレベルの非活性状態となり、またセンスアンプ活性化信号ＳＯＮおよびＺＳＰがそれぞれＬレベルおよびＨレベルの非活性状態へ駆動される。この後、ビット線イコライズ指示信号ＢＬＥＱが再びＨレベルの活性状態へ駆動される。
したがって、このセルフリフレッシュ動作時においては、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳ２を用いて、リフレッシュ動作を行なうことにより、中間電圧発生回路２１が、中間電圧ＶＢＬを発生し、ビット線プリチャージ／イコライズ回路ＢＬＥＱにより、ビット線の電圧が中間電圧レベル（＝ＶＣＣＳ／２）の電圧レベルに設定された後に、行選択動作を行なうことができ、正確に、センス動作を行なうことができる。
図５０に示すように、サブワード線ＳＷＬとビット線ＢＬ（またはＺＢＬ）においてマイクロショートＺＲが存在する場合、プリチャージ状態のビット線から非選択状態のサブワード線ＳＷＬへ、リーク電流が流れる。このリーク電流は、中間電圧発生回路２１から供給される。したがって、このセルフリフレッシュスタンバイサイクル時において、中間電圧発生回路２１への電源電圧供給を停止することにより、リーク電流を抑制でき、セルフリフレッシュモード時の消費電流を低減することができる。特に、このようなマイクロショートが多数発生した場合、セルフリフレッシュモード時の直流消費電流が増大するものの、中間電圧発生回路２１も電源供給を停止することにより、このスリープモードのセルフリフレッシュモード時における消費電流の増大を抑制することができる。
なお、このリフレッシュ活性化信号ＲＥＦ＿ＲＡＳ２を利用しても、リフレッシュ動作実行期間は変化しない。すなわち、リフレッシュコントロール回路１０は、センスアンプ活性化信号ＳＯが活性化された後所定期間経過すると、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳを非活性状態へ駆動している。行系制御回路１１は、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳ２の活性化に従って所定のタイミングでセンスアンプ活性化信号を活性化させており、立上がり遅延リフレッシュ活性化信号ＲＥＦ＿ＲＡＳ２を用いても、リフレッシュサイクルの期間は、同じである。単に、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳの活性化期間が、ツインセル書込モード時および通常動作モード時よりも少し長くなるだけである。
図５５は、図５２に示す遅延回路１０２の構成の一例を示す図である。図５５において、立上がり遅延回路１０２は、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳを、それぞれ所定時間遅延する遅延回路１０２ａおよび１０２ｂと、テストモード指示信号ＴＥＳＴの活性化時導通し遅延回路１０２ｂを短絡するトランスファーゲート１０２ｃと、トランスファーゲート１０２ｃまたは遅延回路１０２ｂの出力信号とリフレッシュ活性化信号ＲＥＦ＿ＲＡＳを受けるＡＮＤ回路１０２ｄを含む。このＡＮＤ回路１０２ｄから、遅延リフレッシュ活性化信号ＲＥＦ＿ＲＡＳＤが生成され、図５２に示すセレクタ１０６へ与えられる。次に、この図５５に示す遅延回路の動作について図５６に示す信号波形図を参照して簡単に説明する。
テストモード指示信号ＴＥＳＴがＨレベルのときには、トランスファーゲート１０２ｃがオン状態であり、遅延回路１０２ｄがバイパスされる。リフレッシュ活性化信号ＲＥＳ＿ＲＡＳが活性化されると、遅延回路１０２ａの有する遅延時間ＴＴａ経過後、ＡＮＤ回路１０２ｄの両入力の信号がともにＨレベルとなり、このＡＮＤ回路１０２ｄからの遅延活性化信号ＲＥＦ＿ＲＡＳＤがＨレベルとなる。セルフリフレッシュモード時においては、この遅延リフレッシュ活性化信号ＲＥＦ＿ＲＡＳＤが選択されてリフレッシュ活性化信号ＲＥＦ＿ＲＡＳ２が生成される。したがって、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳ２が、この遅延リフレッシュ活性化信号ＲＥＦ＿ＲＡＳＤの活性化に従って活性化される。
この場合、図５３に示す中間電圧発生回路２１が中間電圧を発生してから、行選択動作が行なわれるまでの時間は、時間ＴＴａであり、ビット線ＢＬおよびＺＢＬのプリチャージ時間は、時間ＴＴａである。この状態で、リフレッシュ動作を実行する。ビット線のプリチャージ時間が短い状態でリフレッシュを行ない、正確にメモリセルデータがリフレッシュされているかどうかを判定する。すなわち、ビット線プリチャージが不十分であり、ビット線プリチャージ電圧レベルが中間電圧レベルよりも低い場合、ツインセルモード時であっても、読出マージンが低下し、正確にセンス動作を行なうことができなくなる可能性がある。このウェハレベルでのテスト時に、テストモード指示信号ＴＥＳＴにより、プリチャージ時間を短くして、リフレッシュが正確に行なわれているか否かを判定する。このテスト時においてリフレッシュが正確に行なわれていれば、テスト完了後テストモード指示信号ＴＥＳＴをＬレベルに設定した場合、この遅延回路１０２における立上がり遅延時間は遅延回路１０２ａおよび１０２ｂの有する遅延時間はＴＴｂとなり、そのビット線プリチャージ時間はテスト動作時よりも長くすることができ、この半導体記憶装置の確実にリフレッシュ特性を保証することができる。
遅延回路１０２における遅延時間を短くしてリフレッシュテストすることにより、たとえばサブワード線とビット線間のマイクロショートによるビット線プリチャージ電圧の不良をスクリーニングすることができる。
なお、遅延回路１０２の遅延時間は、複数段階にテストモード時設定可能とされてもよい。テスト結果に応じて遅延時間がたとえばヒューズプログラミングにより設定されてもよい。すなわち、遅延回路１０２の遅延時間はトリミング可能であってもよい。セルフリフレッシュモード完了時には、中間電圧発生回路２１を活性化した後、通常動作モードに復帰し、データの再配置を実行する。
以上のように、この発明の実施の形態９に従えば、セルフリフレッシュスタンバイ状態時においては、ビット線プリチャージ電圧を発生する回路の電源供給を停止しており、セルフリフレッシュモード時の消費電流を低減することができる。特に、マイクロショートなどのリーク電流を抑制でき、消費電流を低減することができる。また、セルフリフレッシュモード時においては、ビット線のプリチャージを行なった後に、行選択動作を行なうように構成しており、中間電圧発生回路が中間電圧を発生し、ビット線プリチャージが行なわれた後に行選択を行なっており、ビット線電圧の低下を抑制でき、正確なセンス動作を行なうことができる。また、テスト信号により、このビット線プリチャージ時間を短くしてセルフリフレッシュテストを行なうことにより、マイクロショートに起因するビット線電位低下の不良をスクリーニングすることができ、信頼性の高い半導体記憶装置を実現することができる。
［実施の形態１０］
図５７は、この発明の実施の形態１０に従う半導体記憶装置の要部の構成を示す図である。この図５７においては、１つのセンスアンプＳＡに関連する部分の構成を示す。
図５７において、センスアンプＳＡが、共通ビット線ＣＢＬおよびＺＣＢＬに結合される。このセンスアンプＳＡは、交差結合されるＰチャネルＭＯＳトランジスタＰ１およびＰ２と、交差結合されるＮチャネルＭＯＳトランジスタＮ１およびＮ２を含む。センスアンプＳＡに対し、センスアンプ活性化信号ＺＳＯＰに応答してセンス共通電源線Ｓ２Ｐにアレイ電源電圧ＶＣＣＳを伝達するセンスアンプ駆動トランジスタ（ＰチャネルＭＯＳトランジスタ）Ｐ３と、センスアンプ活性化信号ＳＯＮの活性化に応答してセンス共通接地線Ｓ２Ｎに接地電圧を伝達するセンスアンプ駆動トランジスタ（ＮチャネルＭＯＳトランジスタ）Ｎ３が設けられる。
共通ビット線ＣＢＬおよびＺＣＢＬは、ビット線分離ゲートＢＩＧＬを介してビット線ＢＬＬおよびＺＢＬＬに結合され、またビット線分離ゲートＢＩＧＲを介してビット線ＢＬＲおよびＺＢＬＲに結合される。ビット線ＢＬＬおよびＺＢＬＬとビット線ＢＬＲおよびＺＢＬＲとは、異なるメモリブロックに配置される。ビット線分離ゲートＢＩＧＬは、ビット線分離指示信号ＢＬＩＬに応答して導通／非導通状態となり、ビット線分離ゲートＢＩＧＲは、ビット線分離指示信号ＢＬＩＲに応答して導通／非導通状態となる。
ビット線ＢＬＬおよびＺＢＬＬに対しビット線プリチャージ／イコライズ回路ＢＥＱＬが設けられ、ビット線ＢＬＲおよびＺＢＬＲに対し、ビット線プリチャージ／イコライズ回路ＢＥＱＲが設けられる。ビット線プリチャージ／イコライズ回路ＢＥＱＬは、ビット線イコライズ指示信号ＢＬＥＱＬに応答して活性化されて中間電圧ＶＢＬをビット線ＢＬＬおよびＺＢＬＬに供給しかつこれらのビット線ＢＬＬおよびＺＢＬＬの電圧レベルを中間電圧ＶＢＬレベルにイコライズする。ビット線プリチャージ／イコライズ回路ＢＥＱＲは、ビット線イコライズ指示信号ＢＬＥＱＲに応答してビット線ＢＬＲおよびＺＢＬＲを中間電圧ＶＢＬレベルにプリチャージしかつイコライズする。
共通ビット線ＣＢＬおよびＺＣＢＬに対し、列選択ゲートＣＳＧおよび再配置列選択ゲートＲＡＣＳＧが結合される。列選択ゲートＣＳＧは、列選択信号ＣＳＬに応答して導通し、共通ビット線ＣＢＬおよびＺＣＢＬをグローバルデータ線ＧＩＯおよびＺＧＩＯに接続する。再配置列選択ゲートＲＡＣＳＧは、再配置列選択信号ＲＡＣＳＬに応答して導通し、共通ビット線ＣＢＬおよびＺＣＢＬを再配置データ線ＧＲＡおよびＺＧＲＡに結合する。これらのグローバルデータ線対ＧＩＯＰおよび再配置データ線対ＧＲＡＰを、このメモリアレイに含まれるメモリブロックに共通に配置する。
２つの列選択ゲートＣＳＧおよびＲＡＣＳＧを利用することにより、スリープモード移行時において、１つの行（ワード線）に接続するメモリセルデータを、データ保持領域へ転送する。内部でスリープモード移行時、ツインセル書込モード前に、データ保持が必要なデータを、すべてデータ保持領域に格納することにより、外部へデータを読出す必要がなく、高速で、このツインセルモードのためのデータ再配置を実行する。
図５８は、この発明の実施の形態１０に従う半導体記憶装置の全体の構成を概略的に示す図である。図５８において、メモリアレイは、複数のメモリブロックＭＢ０−ＭＢｍに分割される。メモリブロックＭＢ０−ＭＢｍの間および外側に、センスアンプ帯ＳＡＢ０−ＳＡＢｎが配置される。これらのセンスアンプ帯ＳＡＢ０−ＳＡＢｎにおいて、図５７に示すセンスアンプＳＡが対応のメモリブロックの各ビット線対に対応して配置される。
メモリブロックＭＢ０−ＭＢｍに共通に、グローバルデータ線対ＧＩＯＰおよび再配置データ線対ＧＲＡＰが配置される。これらのグローバルデータ線対ＧＩＯＰおよび再配置データ線対ＧＲＡＰが、転送回路ＸＦＲに結合される。
メモリブロックＭＢ０−ＭＢｍに対応してローカル制御回路ＬＣＴＬ０−ＬＣＴＬｍが配置される。これらのローカル制御回路ＬＣＴＬ０−ＬＣＴＬｍは、メイン制御回路ＭＣＴＬからのロウ／コラム系制御信号に従って対応のメモリブロックの行／列選択動作を制御する。また、これらのメモリブロックＭＢ０−ＭＢｍに対応してロウデコーダが配置され、またセンスアンプ帯ＳＡＢ０−ＳＡＢｎに対応してコラムデコーダが配置されるが、これらは図面を簡略化するために示していない。
図５８に示すように、メモリブロックＭＢ０−ＭＢｍのうちの２つのメモリブロックにおいてそれぞれワード線を選択状態に駆動し、対応のセンスアンプ帯によりメモリセルデータをラッチする。次いで、一方のワード線（センスアンプ）のメモリセルのデータを、グローバルデータ線対ＧＩＯＰに読出した後、転送回路ＸＦＲを介して再配置データ線対ＧＲＡＰに伝達する。次いで、このデータを再配置データ線対ＧＲＡＰを介して他方のメモリブロックの選択ワード線のメモリセルに伝達する。したがって、データ再配置時においては、ローカル制御回路ＬＣＴＬ０−ＬＣＴＬｍおよびメイン制御回路ＭＣＴＬの制御の下に、内部でデータの転送を行なってデータの再配置を実行する。
なお、メモリブロックＭＢ０−ＭＢｍの各々は、複数のサブアレイに分割され、これらのメモリブロックＭＢ０−ＭＢｍにおいては、メインワード線およびサブワード線が配置される。データ保持領域のメモリブロックにおいては、偶数行アドレスのワード線(サブワード線)が選択される。
図５９は、１つのセンスアンプ帯に対応して設けられるコラムデコーダの構成を概略的に示す図である。図５９において、ブロック選択信号ＢＳ＜ｉ＞およびＢＳ＜ｊ＞を受けるＯＲ回路２００ｃが、コラムデコード動作制御のために設けられる。
コラムデコーダは、コラムプリデコード信号ＣＰＹとＯＲ回路２００ｃからのブロック選択信号ＢＳとデータ再配置書込指示信号φＲＧＥ＜ｉ，ｊ＞を受け、列選択信号ＣＳＬを生成するコラムデコーダ２００ａと、コラムプリデコード信号ＣＰＹとブロック選択信号ＢＳとデータ再配置書込指示信号φＲＧＥ＜ｉ，ｊ＞を受けて再配置列選択信号ＲＡＣＳＬを生成するコラムデコーダ２００ｂを含む。コラムデコーダ２００ａは、ブロック選択信号ＢＳが選択状態にあり、データ再配置書込指示信号φＲＧＥ＜ｉ，ｊ＞が非活性状態のときに活性化されてコラムプリデコード信号ＣＰＹをデコードして列選択信号ＣＳＬを生成する。コラムデコーダ２００ｂは、ブロック選択信号ＢＳおよびデータ再配置書込指示信号φＲＧＥ＜ｉ，ｊ＞がともに活性状態のときに、コラムプリデコード信号ＣＰＹをデコードして再配置列選択信号ＲＡＣＳＬを生成する。ここで、データ再配置書込指示信号φＲＥＧ＜ｉ，ｊ＞は、メモリブロックＭＢｉまたはＭＢｊがデータ保持領域として用いられるとき活性化される。
このデータ再配置書込指示信号φＲＧＥ(＝φＲＧＥ＜ｉ、ｊ＞)は、データ再配置動作モード時、データ保持領域のメモリブロックに対して好ましくはメモリブロック単位で活性化される(データ保持領域内のメモリブロック間でデータの転送が行なわれることがあるため)。通常動作時においては、コラムデコーダ２００ａが活性化され、列選択信号ＣＳＬを生成する。このときには、コラムデコーダ２００ｂは、非活性状態であり、デコード動作を行なわず、再配置列選択信号ＲＡＣＳＬは非活性状態を維持する。
一方、データ再配置動作モード時においては、データ保持領域のデータを受けるメモリブロックに対しては、コラムデコーダ２００ａは非活性状態を維持し、一方、コラムデコーダ２００ｂが活性化される。このときブロック選択信号ＢＳ（ロウアクティブコマンドが与えられたときのブロックアドレスにより活性化される）に従って活性化される。
１つのグローバルデータ線対ＧＩＯＰおよび１つの再配置データ線対ＧＲＡＰには、一例として、１６列のビット線対が対応して配置される。したがって、これらのコラムデコーダ２００ａおよび２００ｂは、１／１６のデコード動作を行なう。すなわち１６回のデータ転送により１行のメモリセルデータの転送が完了する。
図６０は、図５８に示す転送回路ＸＦＲの構成を概略的に示す図である。図６０において、グローバルデータ線対ＧＩＯＰに対しては、ライトドライバ２０４およびプリアンプ２０６が配置される。ライトドライバ２０４は、データ書込時、ライトドライバイネーブル信号ＷＤＥに応答して活性化され、データ入出力／制御回路２０２から与えられた内部書込データに従って相補データを生成してグローバルデータ線ＧＩＯおよびＺＧＩＯに伝達する。
プリアンプ２０６は、プリアンプ活性化信号ＰＡＥの活性化に応答して活性化され、グローバルデータ線ＧＩＯおよびＺＧＩＯ上の相補データから相補データＰＡＯおよびＺＰＡＯを生成する。このプリアンプ２０６からの内部読出データＰＡＯが、データ入出力／制御回路２０２へ与えられる。
プリアンプ２０６の出力データＰＡＯおよびＺＰＡＯを再配置モード指示信号φＲＧＭに応答して活性化される転送バッファ２０８により、再配置データ線対ＧＲＡＰに転送される。この転送バッファ２０８は、再配置データ線ＧＲＡおよびＺＧＲＡにそれぞれ対応して設けられるトライステートバッファ回路２０８ａおよび２０８ｂを含む。したがって、このデータ再配置動作時においては、転送バッファ２０８が活性化され、プリアンプ２０６からの相補データが再配置データ線対ＧＲＡＰに伝達される。
データ入出力／制御回路２０２は、データ入出力回路および入出力制御回路を含む。このデータ入出力／制御回路２０２は、スリープモード移行時のデータ再配置動作時においては、再配置モード指示信号φＲＧＭに従ってデータの入出力動作が禁止される。したがって、プリアンプ２０６は、単に内部でグローバルデータ線対ＧＩＯＰから再配置データ線対ＧＲＡＰにデータを転送するためにのみ利用される。
図６１は、この発明の実施の形態１０におけるスリープモード移行時のデータ再配置を行なう際のメモリコントローラの動作を示すフロー図である。以下、図６１を参照して、このスリープモード移行時のメモリコントローラの動作について簡単に説明する。
メモリコントローラは、処理の中断が所定時間以上あり、スリープモードに入るべきかどうかを判断する（ステップＳ１０）。スリープモードに入るべきであると判断した場合、メモリコントローラは、まず、再配置モード指示信号φＲＧＭを活性化し、図６０に示す転送バッファ２０８を活性化する。
次いで、メモリコントローラは、保持の必要なデータを内部で読出すために、ロウアクティブコマンドを与え、保持が必要なデータの行を選択する。
次いで、メモリコントローラは、データ保持領域内の偶数ロウアドレスの行を選択状態へ駆動する。すなわち、２つのメモリブロックにおいて、並行してワード線が選択状態に保持される。
この状態で、メモリコントローラは、データ読出を指示するリードコマンドを与え、同時に列アドレスを与える。半導体記憶装置内部においては、このリードコマンドに従って、同じ列アドレスに従って、２つのメモリブロックにおいて列選択が行なわれる。一方のメモリブロックにおいては、図５９に示すコラムデコーダ２００ａが活性化され、データ保持領域のメモリブロックにおいてはコラムデコーダ２００ｂが活性化される。ここで、データ再配置書込指示信号φＲＧＥは、再配置モード指示信号φＲＧＭの活性化時においてリードコマンドが与えられると内部で、データ保持領域に対してたとえばメモリブロック単位で活性化される（この構成については後に説明する）。リードコマンドに従ってプリアンプ活性化信号ＰＡＥが活性化され、グローバルデータ線対ＧＩＯＰに読出されたメモリセルデータが、図６０に示すプリアンプ２０６および転送バッファ２０８を介して再配置データ線対ＧＲＡＰに伝達される。
再配置データ線対ＧＲＡＰは、データ保持領域のメモリブロックの選択列に結合されておりこの選択列に対しデータ転送が行なわれる。この動作を、ページモードに従って１行のメモリセルデータがすべて転送されるまで繰返し実行する。１つのグローバルデータ線対ＧＩＯＰに対して、たとえば１６列のビット線対が配置されているため、したがって１６回、このデータ転送動作を実行することにより、１行のメモリセルデータの転送が完了する。この動作を、保持が必要なデータに対し実行する（ステップＳ１２）。
この動作を繰返した後、メモリコントローラは、データ転送回数など保持が必要なデータの格納領域のアドレスをモニタして、必要なビット（データ）がすべて転送されたか否かをモニタする（ステップＳ１４）。すべての保持が必要なデータが転送されると、メモリコントローラは、スリープモードに入り、ツインセル書込モードを実行し、１ビット／１セルモードで格納された保持領域のデータを、１ビット／２セルモード（ツィンセルモード）でデータを格納する再書込を実行する。
図６２は、この半導体記憶装置内におけるデータ転送を模式的に示す図である。図６２において、メモリアレイＭＭの領域ＡおよびＢに格納されたデータが、保持が必要なデータである。これらの領域ＡおよびＢに格納されたデータを、上述の転送動作に従って、データ保持領域ＤＨＧの偶数ロウアドレス上に転送する。このデータ保持領域ＤＨＧにおいては、データ再配置書込指示信号φＲＧＥが活性状態にある。したがって、このデータ再配置モードにおいては、同一メモリブロック内またはセンスアンプ帯を共有するメモリブロック間でのデータ転送は、行なうことはできない。これは、コラムデコーダが、メモリブロック単位でデータ再配置書込指示信号φＲＧＥおよびブロック選択信号ＢＳに従って活性／非活性が制御されるためである。
図６３は、このデータ再配置動作を模式的に示す図である。今、図６３に示すように、メモリブロックＭＢｂに、保持が必要なデータが格納されており、メモリブロックＭＢａがデータ保持領域である状態を考える。メモリブロックＭＢｂにおいて、ワード線ＷＬｂを選択状態へ駆動する。続いて、メモリブロックＭＢａにおいてワード線ＷＬａを選択状態へ駆動する。リードコマンドを与えることにより、このワード線ＷＬｂのメモリセルデータが、グローバルデータ線対ＧＩＯＰ上に読出され、転送回路ＸＦＲを介して再配置データ線対ＧＲＡＰに転送される。この再配置データ線対ＧＲＡＰ上のデータが、メモリブロックＭＢａ上のワード線ＷＬａに接続されるメモリセルに転送される。メモリブロックＭＢａおよびＭＢｂにおいてワード線ＷＬａおよびＷＬｂを選択状態に保持し、センスアンプにメモリセルデータを保持することにより、１つのリードコマンド印加により、ワード線ＷＬｂからワード線ＷＬａに、所定数のビットのデータを転送することができる。
図６４は、データ再配置書込指示信号φＲＧＥを発生する部分の構成の一例を示す図である。図６４において、データ再配置書込指示信号発生部は、再配置モード指示信号φＲＧＭの活性化に応答して活性化され、プリチャージコマンドＰＲＧをカウントするカウンタ２１０と、カウンタ２１０からのカウントアップ指示信号φＵＰに従ってシフト動作を行ない、データ保持領域ＤＨＧ内のメモリブロックに対するデータ再配置書込指示信号φＲＧＥ０−φＲＧＥｋのいずれかを活性状態へ駆動するシフトレジスタ２１１を含む。なお、データ保持領域ＤＨＧが別のメモリ空間上にプログラム（マッピング）されると、シフトレジスタ２１１は、新しいデータ保持領域ＤＨＧ上のメモリブロックに対するデータ再配置書込指示信号φＲＧＥｉ−φＲＧＥｊを駆動するように切り換えられる。この構成は、単に全メモリブロックに対するデータ再配置書込指示信号をシフトレジスタ２１１から発生するように構成し、シフトレジスタ２１１のシフト領域を保持領域に応じて調整して、データ保持領域に対応するメモリブロックに対するデータ再配置書込指示信号を順次活性化することにより実現される。
シフトレジスト２１１は、再配置モード指示信号φＲＧＭの活性化に応答して初期状態にリセットされ、たとえばデータ再配置書込指示信号φＲＧＥ０を活性状態へ駆動する。このシフトレジスタ２１１は、再配置モード指示信号φＲＧＭが活性状態の間活性化されてシフト動作を実行する。再配置モード指示信号φＲＧＭが非活性状態となると、シフトレジスタ２１１は非活性化され、データ再配置書込指示信号φＲＧＥ０−φＲＧＥｋをすべて非活性状態のＬレベルに駆動する。残りのメモリブロックに対するデータ再配置書込指示信号は、再配置モード指示信号φＲＧＭの状態に係らず、全て非活性状態に設定される。
図６５は、データ再配置書込指示信号とメモリブロックとの対応関係を示す図である。図６５に示すように、データ保持領域ＤＨＧが、メモリブロックＭＢ♯０−ＭＢ♯ｋを含む。これらのメモリブロックＭＢ♯０−ＭＢ♯ｋに対応して、データ再配置書込指示信号φＲＧＥ０−φＲＧＥｋが対応して発生される。残りのメモリブロックに対するデータ再配置書込指示信号φＲＧＥは全て非活性状態に保持される。
センスアンプ帯が、隣接するメモリブロックにおいて共有されるため、このセンスアンプ帯を共有するメモリブロックに対するデータ再配置書込指示信号が、データ再配置書込指示信号φＲＧＥとして再配置コラムデコーダ２００ｂへ与えられる。この場合、外部のメモリコントローラは、シフトレジスタ２１１が行なうシフト動作の方向に従って、行選択時においては、メモリブロックＭＢ♯０−ＭＢ♯ｋを特定するブロック選択信号を与える。データ保持領域が、メモリコントローラにより予め固定的に設定されている必要がある。たとえば、シフトレジスタ２１１が、データ再配置書込指示信号φＲＧＥ０−φＲＧＥｋを順次活性状態へ駆動する場合、外部のメモリコントローラは、再配置先のロウブロックアドレスとして、メモリブロックＭＢ♯０−ＭＢ♯ｋを順次特定するブロックアドレスを生成する。
図６４に示すカウンタ２１０は、プリチャージコマンドＰＲＧが、１つのメモリブロック内のワード線の数の１／２倍の値に到達するとカウントアップ指示信号φＵＰ活性化する。これは、データ保持領域においてはメモリブロックの偶数ロウアドレスにデータが書込まれ、奇数ロウアドレスには、データは書込まれず、一方、保持すべきデータを格納する領域は、偶数および奇数ロウアドレス両者を含むためである。
なお、図６４に示す構成においては、カウンタ２１０へ、ロウアクティブコマンドＲＡＣＴを与えてもよい。この場合、カウンタ２１０のカウント値が、１つのメモリブロックに含まれるワード線の数に等しくなるときにカウンタ２１０がカウントアップ信号φＵＰを活性化する。１つのデータ転送サイクルにおいて（行単位のデータ転送において）、２回ロウアクティブコマンドＲＡＣＴが活性化されるためである。
［データ再配置書込指示信号発生部の変更例］
図６６は、データ再配置書込指示信号発生部の変更例を概略的に示す図である。図６６において、再配置モード指示信号φＲＧＭとデータ書込を指示するライトコマンドＷＲＩＴＥを受けて、メイン再配置書込指示信号ＭＲＧＥを生成するＡＮＤ回路２１２が、メイン制御回路ＭＣＴＬ内に設けられる。ローカル制御回路ＬＣＴＬ内においては、メイン制御回路ＭＣＴＬ内の列制御回路からのコラムプリデコード信号ＣＰＹをデコードするデコーダ２１３と、デコーダ２１３の出力信号とメイン再配置書込指示信号ＭＲＧＥを受けるＡＮＤ回路２１４と、このＡＮＤ回路２１４の出力信号と、センスアンプ帯を共有するメモリブロックに対するローカル制御回路からのローカルデータ再配置書込指示信号φＲＧＥｊとを受けるＯＲ回路２１５が設けられる。ＯＲ回路２１５から、図５９に示すコラムデコーダ２００ｂに対するデータ再配置書込指示信号φＲＧＥ（φＲＧＥ＜ｉ，ｊ＞）が出力される。
この図６６に示す構成においては、行を選択状態へ駆動した後、データ再配置のための転送動作を行なう前に、ライトコマンドＷＲＩＴＥを与える。再配置モード指示信号φＲＧＭが活性状態のときには、メイン再配置書込指示信号ＭＲＧＥが活性化され、ローカル制御回路ＬＣＴＬへ与えられる。ローカル制御回路ＬＣＴＬ（ＬＣＴＬ０−ＬＣＴＬｍ）において、デコーダ２１３が、このライトコマンドＷＲＩＴＥと同時に与えられたコラムアドレスから生成されたコラムプリデコード信号ＣＰＹをデコードする。このときに与えられるコラムプリデコード信号ＣＰＹは、列を指定するのではなく、データを保持するメモリブロック、すなわちデータ保持領域内のメモリブロックを特定する信号を含む。したがって、データ転送動作時において、外部のメモリコントローラの制御の下に、データ保持領域を任意の領域に設定することができる。
なお、図６５および図６６に示す構成の場合、データ再配置書込指示信号φＲＧＥが、ブロック選択信号としての機能を備えている。したがって、ブロック選択信号ＢＳを、図５９に示す再配置コラムデコーダ２００ｂへ特に与える必要はない。
また、データ保持領域が固定されている場合には、その固定されたデータ保持領域に対し、メイン再配置書込指示信号を再配置書込指示信号φＲＧＥとして与えてもよい。ブロック選択信号ＢＳにより、データ保持領域内におけるメモリブロックが特定される。このブロック選択信号ＢＳは、ロウアクティブコマンド印加時に印加されるブロックアドレスから生成される信号であり、ロウアクティブ期間中内部でラッチされている。
図６７は、１つのデータ転送サイクル時の動作を示すタイミング図である。図６７において、まず、再配置モード指示信号φＲＧＭがＨレベルに設定される。この状態において、行選択を指示するロウアクティブコマンドＲＡＣＴが与えられる。最初のロウアクティブコマンドＲＡＣＴと同時に、ブロックアドレスＢＳ♯０が与えられる。このブロックアドレスＢＳ♯０が指定するメモリブロックに対するメモリアレイ活性化信号ＲＡＳ♯０が活性化され、ワード線が選択状態へ駆動される。
続いて、再びロウアクティブコマンドＲＡＣＴを与え、同時に、ブロックアドレスＢＳ♯１を与える。このブロックアドレスＢＳ♯１は、データ保持領域内のメモリブロックを特定する。このブロックアドレスＢＳ♯１に従って、ブロックアドレスＢＳ♯１に対応するメモリブロックに対するアレイ活性化信号ＲＡＳ♯１が活性化され、ワード線が選択状態へ駆動される。したがって、これらのブロックアドレスＢＳ♯０およびＢＳ♯１が指定するメモリブロック内においてワード線が選択状態に保持される。
続いて、データ読出を指示するリードコマンドＲＥＡＤが与えられる。データ再配置書込指示信号φＲＧＥは、既に選択状態に設定されている。このリードコマンドと同時に与えられるコラムアドレス（図示せず）に従って列選択動作が行なわれる。ブロックアドレスＢＳ♯０が指定するメモリブロックにおいてはコラムデコーダ２００ａが活性化され、一方、ブロックアドレスＢＳ♯１が指定するメモリブロックにおいては、コラムデコーダ２００ｂが活性化されてデコード動作を行なう。したがって、リードコマンドＲＡＥＤに従って、ブロックアドレスＢＳ♯０が特定するメモリブロックの選択列のデータがグローバルデータ線対ＧＩＯＰおよびプリアンプを介して再配置データ線対ＧＲＡＰに伝達される。この再配置データ線対ＧＲＡＰに転送されたデータは、ブロックアドレスＢＳ♯１が特定するメモリブロックの選択列に伝送される。
このリードコマンドＲＥＡＤを、１行のデータを読出すのに必要な回数繰返し印加する。１行のデータがすべて読出されて内部で転送された後、プリチャージコマンドＰＲＧを与え、アレイ活性化信号ＲＡＳ♯０およびＲＡＳ♯１を非活性状態へ駆動する。これにより、ブロックアドレスＢＳ♯０およびＢＳ♯１が特定するメモリブロックがプリチャージ状態に復帰する。
上述のページモード動作を、ブロックアドレスＢＳ♯０が指定するメモリブロック内のすべての行に対して実行する。したがって１つのメモリブロックのすべての行を、データ保持領域に転送する場合、２つのメモリブロックにわたる偶数ロウアドレスに対し、データ転送が行なわれることになる。このデータ転送時の行アドレスの制御は、メモリコントローラにより実行される。これにより、異なるメモリブロックの行の同一列の間でメモリセルのデータの転送を行なうことができる。
［行系制御回路の構成］
図６８は、メイン制御回路ＭＣＴＬの行系制御回路の構成を概略的に示す図である。この図６８に示す構成は、図１１に示す回路の構成に対応する。この図６８に示す構成においては、先の図１１に示す構成に加えて、さらに、再配置モード指示信号φＲＧＭとロウアクティブコマンドＲＡＣＴを受けるゲート回路２２０が行系制御回路１１に対して設けられる。このゲート回路２２０は、再配置モード指示信号φＲＧＭがＨレベルの活性状態のときには、外部からのロウアクティブコマンドＲＡＣＴを無効化し、行系制御回路１１に対し、ロウアクティブコマンドは印加しない。一方、このゲート回路２２０は、再配置モード指示信号φＲＧＭがＬレベルのときには、外部からのロウアクティブコマンドＲＡＣＴを行系制御回路１１へ与える。
また、再配置モード指示信号φＲＧＭとロウアクティブコマンドＲＡＣＴを受けるＡＮＤ回路２２２と、ＡＮＤ回路２２２の出力信号とセルフリフレッシュタイマ９からのリフレッシュ要求信号ＦＡＹを受けるＯＲ回路２２４が設けられる。このＯＲ回路２２４からの出力信号がリフレッシュ要求ＦＡＹＦとしてリフレッシュコントロール回路１０へ与えられる。すなわち、再配置モード指示信号φＲＧＭの活性化時においては、外部からのロウアクティブコマンドＲＡＣＴが与えられると、リフレッシュ要求ＦＡＹＦが活性化され、リフレッシュコントロール回路１０が、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳを活性化する。データ再配置動作が完了すると、再配置モード指示信号φＲＧＭがＬレベルとなるため、ロウアクティブコマンドＲＡＣＴは、ＡＮＤ回路２２２により無効化され、セルフリフレッシュ要求信号ＦＡＹに従ってリフレッシュ要求ＦＡＹＦが発生される。
すなわち、データ再配置動作モード時においては、ロウアクティブコマンドＲＡＣＴを与えると、所定期間活性化されるリフレッシュ活性化信号ＲＥＦ＿ＲＡＳに従って行系制御回路１１が、行系の制御信号ＲＡＤＥ等を順次活性化する。
このデータ再配置時においては、外部からのアドレス信号に従ってメモリセルの行を指定するため、再配置モード指示信号φＲＧＭとリフレッシュ活性化信号ＲＥＦ＿ＲＡＳを受けるゲート回路２２６がリフレッシュカウンタ２に対して設けられる。このゲート回路２２６は、再配置モード指示信号φＲＧＭがＨレベルのときには、リフレッシュカウンタ２のカウント動作を停止させる。再配置モード指示信号φＲＧＭが、Ｌレベルのときにはリフレッシュ活性化信号ＲＥＦ＿ＲＡＳに従ってリフレッシュカウンタ２がカウント動作を実行する。このリフレッシュカウンタ２のカウント動作については、ゲート回路２２６の出力信号の立上がりに応答してカウント動作が行なわれてもよく、また立下がりに応答してカウント動作が行なわれてもよい。
このゲート回路２２６の出力信号は、またセレクタ３へ与えられる。再配置モード指示信号φＲＧＭがＨレベルのときには、セレクタ３は、入力バッファ／ラッチ回路１からのアドレス信号を選択する。再配置モード指示信号φＲＧＭがＬレベルのときには、セレクタ３は、リフレッシュカウンタ２からのリフレッシュアドレスを選択する。
この図６８に示す構成においては、サブデコード信号発生回路７およびメインデコード信号発生回路８は、ローカル制御回路ＬＣＴＬ内に設けられる。すなわちプリデコード回路５からのプリデコード信号Ｘ＜１９：０＞は、このメイン制御回路で生成された後、各メモリブロックに対応して設けられるローカル制御回路ＬＣＴＬへ共通に与えられる。ここで、メモリブロックの数が８であり、１メモリブロックにおいては、５１２本のワード線(サブワード線)が配置されている構成が一例として示される。先の実施の形態１におけるメモリアレイが、本実施の形態１０におけるメモリブロックに対応する。
ローカル制御回路は、ブロック選択信号ＢＳ＜７：０＞に従って選択的に活性化される。これらのサブデコード信号発生回路７およびメインデコード信号発生回路８へは、ロウアドレスデコードイネーブル信号ＲＡＤＥが与えられ、ブロック選択信号ＢＳ＜７：０＞に従って選択的に活性化されてデコード動作を行なって、サブデコード信号およびメインデコード信号を出力する。したがって、入力バッファ／ラッチ回路１においては、ロウアクティブコマンドＲＡＣＴが与えられるごとに、そのロウアクティブコマンドと並行して与えられるロウアドレスビットＲＡ＜１１：０＞に対応する内部ロウアドレスビットがセレクタ３を介してブロックデコード回路４およびプリデコード回路５へ与えられる。ブロックデコード回路４およびプリデコード回路５は、ロウアクティブコマンドに従ってブロック選択信号およびプリデコード信号を生成して、各ローカル制御回路ＬＣＴＬへ伝達する。
図６９は、ローカル制御回路の構成を概略的に示す図である。図６９において、ローカル制御回路ＬＣＴＬｉは、ブロック選択信号ＢＳ＜ｉ＞の活性化に応答してセットされてラッチブロック選択信号ＬＢＳ＜ｉ＞を生成するセット／リセットフリップフロップ２３２ａと、ラッチブロック選択信号ＬＢＳ＜ｉ＞とメインセンスアンプ活性化信号ＳＯを受けるＡＮＤ回路２３０ａと、ラッチブロック選択信号ＬＢＳ＜ｉ＞と（メイン）ワード線駆動タイミング信号ＲＸＴとを受けるＡＮＤ回路２３０ｂと、ラッチブロック選択信号ＬＢＳ＜ｉ＞とサブワード線駆動タイミング信号（ワード線活性化信号）ＲＸＡＣＴとを受けるＡＮＤ回路２３０ｃと、ラッチブロック選択信号ＬＢＳ＜ｉ＞とメインロウアドレスデコードイネーブル信号ＲＡＤＥを受けるＡＮＤ回路２３０ｄと、ＡＮＤ回路２３０ａの出力信号の立上がりに応答してセットされてローカルセンスアンプ活性化信号ＳＯ＜ｉ＞を生成するセット／リセットフリップフロップ２３２ｂと、ＡＮＤ回路２３０ｂの出力信号の立上がりに応答してセットされ、ローカルワード線駆動タイミング信号ＲＸＴ＜ｉ＞を生成するセット／リセットフリップフロップ２３２ｃと、ＡＮＤ回路２３０ｃの出力信号の立上がりに応答して活性化され、ローカルサブワード線駆動タイミング信号ＲＸＡＣＴ＜ｉ＞を生成するセット／リセットフリップフロップ２３２ｄとを含む。
ラッチブロック選択信号ＬＢＳ＜ｉ＞に従ってまた、ビット線分離指示信号ＢＬＩ＜ｉ＞およびビット線イコライズ指示信号ＢＬＥＱ＜ｉ＞も生成される。ラッチブロック選択信号ＬＢＳ＜ｉ＞に従ってローカルのロウ系制御信号ＳＯ＜ｉ＞、ＲＸＴ＜ｉ＞、ＲＸＡＣＴ＜ｉ＞およびＲＡＤＥ＜ｉ＞を生成することにより、これらの外部からのブロック選択信号ＢＳ＜ｉ＞が非活性状態となった後に、たとえばセンスアンプ活性化信号ＳＯが活性化されても、正確に、ローカルのセンスアンプ活性化信号ＳＯ＜ｉ＞を活性状態へ駆動する。このラッチブロック選択信号ＬＢＳ＜ｉ＞が、また、コラムデコーダ２００ａおよび２００ｂへブロック選択信号ＢＳ＜ｊ＞として与えられる。
ローカル制御回路ＬＣＴＬｉは、さらに、セルフリフレッシュ指示信号ＳＲＦと遅延センスアンプ活性化信号ＳＯ＿ＤＬとプリチャージコマンドＰＲＧに従ってセット／リセットフリップフロップ２３２ａ−２３２ｅをリセットするリセット回路２３３と、ローカルロウアドレスデコードイネーブル信号ＲＡＤＥ＜ｉ＞の活性化に応答してプリデコード信号Ｘをラッチするアドレスラッチ回路２３４と、ローカルロウアドレスデコードイネーブル信号ＲＡＤＥ＜ｉ＞の活性化に応答してデコード動作を行ない、ワード線駆動タイミング信号ＲＸＴ＜ｉ＞およびＲＸＡＣＴ＜ｉ＞に従ってサブデコード信号ＺＳＤＦおよびメインワード線デコード信号ＺＭＷＬを生成するロウデコーダ２３５を含む。
リセット回路２３３は、セルフリフレッシュモード指示信号ＳＲＦと遅延センスアンプ活性化信号ＳＯ＿ＤＬを受けるＡＮＤ回路２３３ａと、ＡＮＤ回路２３３ａの出力信号とプリチャージコマンドＰＲＧとを受けるＯＲ回路２３３ｂを含む。このＯＲ回路２３３ｂから、セット／リセットフリップフロップ２３２ａ−２３２ｅに対するリセット信号が発生される。セルフリフレッシュモード以外のときには、プリチャージコマンドＰＲＧに従ってこれらのセット／リセットフリップフロップ２３２ａ−２３２ｅがリセットされる。セルフリフレッシュモード時においては、リフレッシュ動作が行なわれ、センスアンプ活性化信号ＳＯが活性化された後所定時間経過後活性化される遅延センスアンプ活性化信号ＳＯ＿ＤＬに従ってこれらのセット／リセットフリップフロップ２３２ａ−２３２ｅがリセットされる。この遅延センスアンプ活性化信号ＳＯ＿ＤＬは、図３２の遅延回路３３の出力信号に対応する。
なお、オートリフレッシュコマンドＡＲＦが用いられる場合には、このスリープモード指示信号ＳＲＦとオートリフレッシュコマンドＡＲＦのいずれかが活性状態のときに、ＡＮＤ回路２３２ａの出力信号が活性状態のＨレベルとなるように構成される。これは、たとえばオートリフレッシュコマンドＡＲＦに応答して所定のワンショットパルスを生成し、このワンショットパルスとスリープモード指示信号ＳＲＦとのＯＲを取ってＡＮＤ回路２３３ａへ与えることにより実現される。
アドレスラッチ回路２３４は、ローカルロウアドレスデコードイネーブル信号ＲＡＤＥ＜ｉ＞に従って非導通状態となるトランスファーゲート２３４ａと、トランスファーゲート２３４ａを介して与えられたプリデコード信号Ｘをラッチするインバータラッチ回路２３４ｂとを含む。ローカル制御回路ＬＣＴＬｉにおいては、このデータ再配置動作モードにおいては、プリチャージコマンドＰＲＧが与えられるまで、ラッチ状態を維持し、ブロック選択信号ＢＳ＜ｉ＞が選択された場合には、この選択メモリブロックにおいて行選択およびセンス動作が実行される。次に、この図６８および図６９に示す回路の動作を図７０に示すタイミングチャートを参照して説明する。
再配置モード指示信号φＲＧＭはＨレベルにあり、図６８において、ゲート回路２２０の出力信号はＬレベルに固定される。この状態で、ロウアクティブコマンドＲＡＣＴが与えられると、図６８に示すＡＮＤ回路２２２の出力信号がＨレベルとなり、応じてリフレッシュコントロール回路１０に対するリフレッシュ要求ＦＡＹＦが活性化される。応じて、リフレッシュコントロール回路１０が、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳを活性化して行系制御回路１１へ与える。
行系制御回路１１は、このリフレッシュ活性化信号ＲＥＦ＿ＲＡＳに従って、メインロウアドレスデコードイネーブル信号ＲＡＤＥ、メインワード線駆動タイミング信号ＲＸＴおよびＲＸＡＣＴ、およびメインセンスアンプ活性化信号ＳＯを順次活性化する。ラッチブロック選択信号ＬＢＳ＜Ａ＞は、このアドレスに含まれるブロックアドレスＢＳ♯Ａにより、活性化される。ここで、ブロックデコーダは、ロウアクティブコマンドＲＡＣＴが与えられるとデコード動作を行なう。プリデコーダ５は、このブロックデコーダと同様に、ロウアクティブコマンドＲＡＣＴの活性化に応答してプリデコード動作を行なってもよく、またクロック同期型の半導体記憶装置であり、ロウアクティブコマンドＲＡＣＴとクロック信号ＣＬＫの立上がりとに応答してプリデコード動作を行なうように構成されてもよい。
したがって、このラッチブロック選択信号ＬＢＳ＜Ａ＞が立上がると、メインの各制御信号に従ってメモリブロックＭＢ♯Ａ（ブロックアドレスＢＡＳ♯Ａが指定する）においてロウアドレスデコードイネーブル信号ＲＡＤＥ＜Ａ＞、ワード線駆動タイミング信号ＲＸＴ＜Ａ＞およびＲＸＡＣＴ＜Ａ＞が順次活性化され、次いで、センスアンプ活性化信号ＳＯ＜Ａ＞が活性化される。メインセンスアンプ活性化信号ＳＯが活性化されると、所定時間経過後に、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳが非活性化される（図３２の構成参照）。
一方、このリフレッシュ活性化信号ＲＥＦ＿ＲＡＳが非活性状態へ駆動されても、図６９に示すように、セット／リセットフリップフロップ２３２ａ−２３２ｅはすべてセット状態にあり、ローカルの制御信号はすべて活性状態を維持する。したがってこのブロックアドレスＢＳ♯Ａが指定するメモリブロックＭＢ♯Ａにおいては、ワード線が選択状態にあり、また、センスアンプ回路が活性状態にあり、この選択ワード線のメモリセルのデータをラッチしている。
１つのリフレッシュ活性化信号ＲＥＦ＿ＲＡＳのパルス幅の時間が経過した後、外部から再びロウアクティブコマンドＲＡＣＴを与える。このときブロックアドレスＢＳ♯Ｂに従ってラッチブロック選択信号ＬＢＳ＜Ｂ＞が活性化される。このロウアクティブコマンドＲＡＣＴが活性化されると、図６８に示す行系制御回路１１から順次行系制御信号ＲＡＤＥ、ＲＸＴ、ＲＸＡＣＴおよびＳＯが順次活性化される。応じて、このブロックアドレスＢＳ♯Ｂが指定するメモリブロックＭＢ♯Ｂにおいて、ローカルのロウアドレスデコードイネーブル信号ＲＡＤＥ＜Ｂ＞、ローカルワード線駆動タイミング信号ＲＸＴ＜Ｂ＞およびＲＸＡＣＴ＜Ｂ＞、ローカルセンスアンプ活性化信号ＳＯ＜Ｂ＞が活性化される。
ブロックアドレスＢＳ♯Ａが指定するメモリブロックＭＢ♯Ａにおいては、ラッチブロック選択信号ＬＢＳ＜Ａ＞がＨレベルであり、この２回目に与えられる行系の制御信号に従って、ゲート回路２３０ａ−２３０ｄの出力信号が再びＨレベルとなる。しかしながら、セット／リセットフリップフロップ２３２ａ−２３２ｅはすべてセット状態にあるため、その出力信号の状態は変化しない。
したがって、これらのデータ再配置時において、ロウアクティブコマンドＲＡＣＴを２回与えることにより、２つのメモリブロックＭＢ♯ＡおよびＭＢ♯Ｂにおいてワード線を選択状態に維持し、対応のセンスアンプにメモリセルのデータを保持させることができる。この後、ページモードで列アドレスを与えて列選択を行ない、２つのメモリブロック間においてデータの転送を実行する。
データ転送が完了すると、プリチャージコマンドＰＲＧを与えることにより、選択メモリブロックがリセット状態とされ、またアドレスラッチ回路２３４も、スルー状態となり、新たなアドレスを取込むことができる状態に設定される。
したがって、このデータ再配置時においては、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳを利用して内部でパルス状に行系の制御信号を順次活性化し、これらを各指定されたメモリブロックでラッチすることにより、ノンバンク構成であっても、２つのメモリブロックにおいて、同時にワード線を選択状態に維持することができる。
このデータ再配置の後、スリープモードに入り、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥが活性化され、ツインセル書込モードが行なわれる。このツインセル書込モード完了後、セルフリフレッシュモードに入る。セルフリフレッシュモードが終了し、スリープモードが完了するときには、逆の態様で、データの再配置が再び実行される。これはメモリコントローラにおいて、データ保持領域のアドレスと、保持が必要なデータの格納領域のアドレスの一覧表をテーブルで記憶し、このテーブルを参照して、データ保持が必要なメモリセルの領域およびデータ保持領域に対するロウアクティブコマンドを印加する。この印加順序は、いずれの領域に対するロウアクティブコマンドが先であってもよい。データ再配置書込指示信号φＲＧＥによりデータ転送先が決定される。スリープモード完了後のデータ再配置時においては、転送先と転送元を逆にする必要がある。この場合、図６６に示す構成を利用してデータ再配置書込指示信号を活性化する。これにより、スリープモード移行時とスリープモード完了時において、データ転送先を容易に設定することができる。なお、シフトレジスタ構成の場合、データ保持領域指定用と保持が必要なデータ格納領域指定用の２つのシフトレジスタを設け、スリープモード移行時には、データ保持領域指定用のシフトレジスタを使用し、スリープモード完了時には、データ保持が必要なメモリセル領域に設けられたシフトレジスタを利用するように構成してもよい。
以上のように、この発明の実施の形態１０に従えば、スリープモード移行時において、１ビット／１セルモードをツインセルモードにする際に、保持すべきデータをＤＲＡＭコアの外部に読出す必要がなく、リードコマンドＲＡＥＤおよびアドレスを与えるだけでデータの再分配を効率的に行なうことができる。
［実施の形態１１］
図７１は、この発明の実施の形態１１に従う半導体記憶装置の要部の構成を概略的に示す図である。この図７１に示す構成においては、グローバルデータ線対ＧＩＯＰに対しデータ書込時内部書込データに従ってグローバルデータ線対ＧＩＯＰを駆動するライトドライバ２０４と、活性化時グローバルデータ線対ＧＩＯＰに現われたデータを増幅しかつラッチするプリアンプ２４０と、データ再配置書込指示信号φＲＧＥＡの活性化時導通しプリアンプ２４０のラッチデータをグローバルデータ線対ＧＩＯＰに伝達する転送ゲート２５０が設けられる。
このグローバルデータ線対ＧＩＯＰは、列選択ゲートＣＳＧを介して共通ビット線ＣＢＬおよびＺＣＢＬに結合される。共通ビット線ＣＢＬおよびＺＣＢＬは、ビット線分離ゲートＢＩＧを介してビット線ＢＬおよびＺＢＬに結合される。列選択信号ＣＳＬは、コラムプリデコード信号ＣＰＹとブロック選択信号ＢＳを受けるコラムデコーダ２００から生成される。
この図７１に示す構成においては、ロウ系制御回路の構成は、図１１に示す構成と同じである。データ入出力／制御回路２０２は、また、先の実施の形態１０と同様、再配置モード指示信号φＲＧＭの活性化時非活性状態とされ、データの入出力は行なわない。
次に、この図７１に示す半導体記憶装置の動作について図７２に示す信号波形図を参照して簡単に説明する。
再配置モード指示信号φＲＧＭがまずＨレベルに設定される。この状態で、ロウアクティブコマンドＲＡＣＴが与えられると、アレイ活性化信号ＲＲＡＳが活性状態へ駆動される。このアレイ活性化信号ＲＲＡＳの活性化に従って、ロウアドレスＲＡ♯０に従って行選択動作が行なわれ、ワード線（ＷＬａ）が選択状態へ駆動される。
続いて、リードコマンドＲＥＡＤを与えると、イコライズ指示信号ＰＡＥＱがＬレベルとなり、プリアンプ２４０の出力およびプリアンプ２４０の内部ノードのイコライズ動作が停止される。このリードコマンドＲＥＡＤに従って、コラムデコーダ２００が活性化され、コラムアドレスＣＡ♯０をデコードして、列選択信号ＣＳＬを選択状態へ駆動する。応じて選択列のメモリセルデータがグローバルＩＯ線対ＧＩＯＰ上に読出される。グローバルＩＯ線対ＧＩＯＰ上にデータが読出されると、プリアンプ活性化信号ＰＡＥが活性化され、プリアンプ２４０がこのグローバルＩＯ線対のデータを増幅しかつラッチする。リードコマンドＲＡＤＥが与えられて所定時間経過後、列選択動作が停止する。しかしながらプリアンプイコライズ信号ＰＥＡＱはＬレベルの非活性状態を維持し、プリアンプ２４０は、その増幅データをラッチし続ける。
続いてプリチャージコマンドＰＲＧが与えられ、アレイ活性化信号ＲＲＡＳが非活性状態へ駆動され、選択ワード線（ＷＬａ）が非選択状態へ駆動される。応じてまたこのセンスアンプＳＡも非活性状態となる。
再び、ロウアクティブコマンドＲＡＣＴをアドレスＲＡ♯１とともに与える。このとき、データ再配置書込指示信号φＲＧＥＡも活性化する。このデータ再配置書込指示信号φＲＧＥＡは、外部から与えられてもよく、また内部で、再配置モード指示信号φＲＧＭの活性化時、２つ目のロウアクティブコマンドに応答して活性化されてもよい。ロウアクティブコマンドＲＡＣＴに従って再び、アレイ活性化信号ＲＲＡＳが活性化され、アドレスＲＡ♯１が指定するワード線（ＷＬｂ）が選択状態へ駆動される。また、データ再配置書込指示信号φＲＧＥＡがＨレベルの活性状態となり、図７１に示す転送ゲート２５０が導通し、プリアンプ２４０がラッチしていたデータがグローバルＩＯ線対上に伝達される。このグローバルＩＯ線対ＧＩＯＰの電圧レベルは、先のサイクルで読出されたメモリセルデータに応じて、電源電圧レベルおよび接地電圧レベルに駆動される。
再びリードコマンドＲＥＡＤをコラムアドレスＣＡ♯１とともに与える。すなわち、先のサイクルと同じ列を指定する列アドレスＣＡ♯０を与える。これにより、再び列選択指示信号ＣＳＬが選択状態へ駆動される。プリアンプ活性化信号ＰＡＥは活性状態を維持しているため、この選択列に、転送ゲート２５０を介してグローバルＩＯ線対を駆動し、選択列上に、先のサイクルに読出されたデータが書込まれる。
このデータ再書込が完了すると、プリチャージコマンドＰＲＧを与え、アレイ活性化信号ＲＲＡＳが非活性化され、また再配置書込指示信号φＲＧＥＡも非活性化される。応じて、プリアンプ活性化信号ＰＡＥが非活性化され、プリアンプイコライズ指示信号ＰＡＥＱが活性化される。すなわち、この実施の形態１１においては、１ビットずつ内部でデータの転送を実行する。この場合、プリアンプ２４０において転送すべきデータをラッチしているため、同一メモリブロック内においても、データの再配置を行なうことができる。
なお、この図７２に示す構成において、グローバルＩＯ線対は、プリチャージコマンドＰＲＧが与えられると、一旦電源電圧ＶＣＣレベルにプリチャージされるのではなく、図７２に破線で示すように、プリアンプ活性化信号ＰＡＥが活性状態の間は、グローバルＩＯ線対のプリチャージ／イコライズ動作は停止されるように構成されてもよい。
図７３は、図７１に示すプリアンプ２４０の構成の一例を示す図である。図７３において、プリアンプ２４０は、プリアンプ活性化信号ＰＡＥの活性化時活性化され、グローバルデータ線ＧＩＯおよびＺＧＩＯの信号を増幅しかつラッチするアンプラッチ２４０ａと、プリアンプイコライズ指示信号ＰＡＥＱの活性化時活性化され、出力ノード（ＰＡＯ，ＺＰＡＯ）を電源電圧ＶＣＣレベルにプリチャージしかつイコライズするプリチャージ／イコライズ回路２４０ｂを含む。また、プリアンプ２４０（アンプラッチ２４０ａ）の内部ノードは、プリアンプイコライズ指示信号ＰＡＥＱの活性化時、所定電圧レベルにイコライズされる。
アンプラッチ２４０ａの構成は、プリアンプ活性化信号ＰＡＥの活性化に応答してこのグローバルデータ線ＧＩＯおよびＺＧＩＯのデータを増幅する増幅回路と、増幅回路の出力信号をラッチするたとえばＮＡＮＤ型ラッチ回路を含んでもよい。また、これに代えて、アンプラッチ２４０ａは、プリアンプ活性化信号ＰＡＥの活性化に応答してグローバルデータ線ＧＩＯおよびＺＧＩＯの信号を増幅する増幅回路と、プリアンプイネーブル信号ＰＡＥの遅延信号に応答して活性化されてこの増幅回路の出力信号をラッチするラッチ回路とを含んでもよい。いずれの構成が設けられてもよい。
図７４は、プリアンプ制御部の構成を概略的に示す図である。図７４において、プリアンプ制御部は、クロック信号ＣＬＫとリードコマンドＲＥＡＤを受けるＡＮＤ回路２６０と、ＡＮＤ回路２６０の出力信号を所定時間遅延する遅延回路２６１と、遅延回路２６１からの出力信号ＰＡＥＦの活性化に応答してセットされてプリアンプ活性化信号ＰＡＥを活性化するセット／リセットフリップフロップ２６２と、リードコマンドＲＡＥＤの活性化に応答してリセットされ、プリアンプイコライズ指示信号ＰＡＥＱを非活性化するセット／リセットフリップフロップ２６３と、プリアンプ活性化信号ＰＡＥを所定時間遅延する遅延回路２６４と、遅延回路２６４の出力信号と再配置モード指示信号φＲＧＭとを受けるゲート回路２６５と、データ再配置書込指示信号φＲＧＥＡの立下がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路２６６と、ワンショットパルス発生回路２６６からのパルス信号とゲート回路２６５の出力信号とを受けるＯＲ回路を含む。このＯＲ回路２６７の出力信号に従ってセット／リセットフリップフロップ２６２がリセットされ、またセット／リセットフリップフロップ２６３がセットされる。
この図７４に示すプリアンプ制御部の構成においては、クロック信号ＣＬＫに同期して、リードコマンドＲＥＡＤが取込まれ、内部読出動作指示信号が生成される。遅延回路２６１によりいわゆる「レイテンシ」を考慮した時間が経過後に、遅延回路２６１の出力信号ＰＡＥＦが活性化され、応じてプリアンプ活性化信号ＰＡＥが活性化される。このプリアンプＰＡＥの活性化時においては既に列選択信号ＣＡＬは、選択状態へ駆動されている。
一方、リードコマンドＲＡＥＤに従ってセット／リセットフリップフロップ２６３がリセットされ、プリアンプに対するイコライズ信号ＰＡＥＱが非活性状態となる。
通常動作時においては、ゲート回路２６５は、バッファ回路として動作し、この遅延回路２６４の出力信号に従ってＨレベルの信号を出力する。また、通常動作時においては、データ再配置書込指示信号φＲＧＥＡは、Ｌレベルに固定されており、したがって、プリアンプ活性化信号ＰＡＥが活性化されて所定時間経過すると、セット／リセットフリップフロップ２６２がリセットされてプリアンプ活性化信号ＰＡＥが非活性化される。また、セット／リセットフリップフロップ２６３がセットされ、プリアンプイコライズ指示信号ＰＡＥＱが活性状態へ駆動される。
データ再配置時においては、再配置モード指示信号φＲＧＭがＨレベルであり、ゲート回路２６５の出力信号はＬレベルに設定される。したがって、プリアンプ活性化信号ＰＡＥがリードコマンドＲＡＥＤに従って活性化された後、データ再配置書込指示信号φＲＧＥＡが非活性状態となるまで、このプリアンプ活性化信号ＰＡＥは活性状態を維持し、メモリセルから読出されたデータをラッチする。一方、プリアンプイコライズ信号ＰＡＥＱは、このリードコマンドＲＡＥＤが与えられると非活性状態となり、次にデータ再配置書込指示信号φＲＧＥＡが非活性化されるまで、その非活性状態を維持する。
列アドレスについては、リードコマンドまたはライトコマンドが与えられるとコラムアドレスデコードイネーブル信号ＣＡＤＥが活性化され、列アドレスのプリデコードが行なわれる。このコラムアドレスデコードイネーブル信号ＣＡＤＥは、また、ローカル制御回路へ与えられ、コラムデコーダにおいてプリデコード信号のデコードが行なわれてもよい。すなわち、コラムデコーダへコラムアドレスデコードイネーブル信号ＣＡＤＥが与えられてもよい。なお、データ再配置書込指示信号φＲＧＥＡは、全メモリブロックに共通であり、外部から与えられるか、または内部で２回目のロウアクティブコマンドＲＡＣＴに従って活性化される。この場合には、プリチャージコマンドＰＲＧによりデータ再配置書込指示信号φＲＧＥＡが非活性化される。
以上のように、この発明の実施の形態１１に従えば、プリアンプを利用して、データ再配置時グローバルデータ線対へデータをフィードバックしており、同一メモリブロック内においても異なる行のメモリセルの間でデータの転送を行なうことができる。
［実施の形態１２］
図７５は、この発明の実施の形態１２に従う半導体記憶装置のローカル制御回路ＬＣＴＬの要部の構成を概略的に示す図である。この実施の形態１２におけるローカルロウ系制御回路の構成は、先の実施の形態１０において用いられたローカルロウ系制御回路（図６９参照）の構成と同じであり、したがってグローバルデータ線対ＧＩＯＰと、再配置データ線対ＧＲＡＰが用いられる。
図７５において、ローカル制御回路ＩＣＴＬは、ブロック選択信号ＢＳ＜ｉ＞と外部から与えられる再配置書込指示信号φＲＧＥＦを受けるＡＮＤ回路２７０と、ＡＮＤ回路２７０の出力信号の活性化に応答してセットされて、ローカルなデータ再配置書込指示信号φＲＧＥ＜ｉ＞を生成するセット／リセットフリップフロップ２７４と、コラムプリデコード信号ＣＰＹの数をカウントし、このカウント値が所定値（１６）に到達するとセット／リセットフリップフロップ２７４をリセットするカウンタ２７２と、ローカルデータ再配置書込指示信号φＲＧＥ＜ｉ＞と図６９に示すセット／リセットフリップフロップ２３２ｄからのラッチサブワード線駆動タイミング信号ＬＲＸＡＣＴ＜ｉ＞とを受けて、ローカルサブワード線駆動タイミング信号ＲＸＡＣＴ＜ｉ＞を生成するゲート回路２７６を含む。
このゲート回路２７６は、ローカルデータ再配置書込指示信号φＲＧＥ＜ｉ＞がＨレベルのときには、サブワード線駆動タイミング信号ＲＸＡＣＴ＜ｉ＞を非活性状態に維持する。したがって、ローカル制御回路ＬＣＴＬにおいては、ロウアクティブコマンドに従って行選択が行なわれる場合、メインワード線が選択されてセンスアンプは活性化されても、サブワード線は非選択状態を維持する。次に、この発明の実施の形態１２に従う半導体記憶装置のデータ再配置動作について図７６に示すタイミングチャート図を参照して説明する。
まず、外部からロウアクティブコマンドＲＡＣＴが与えられる。このとき、図示しないロウアドレスに従って、アドレス指定されたメモリブロックにおいてワード線ＷＬａが選択状態へ駆動される。このワード線ＷＬａは、メインワード線およびサブワード線ＳＷＬを含む。選択行のメモリセルのデータの検知、および増幅が行なわれる。
続いて、再びロウアクティブコマンドＲＡＣＴが与えられ、データ保持領域の転送先のメモリブロックが指定される。この転送先のメモリブロックにおいては、同時に与えられる再配置書込指示信号φＲＧＥＦの活性化に従って、ローカルデータ再配置書込指示信号φＲＧＥ＜ｉ＞が活性状態となり、サブワード線駆動タイミング信号ＲＸＡＣＴ＜ｉ＞は、非選択状態を維持する。したがって、この転送先のメモリブロックにおいては、デコード動作が行なわれ、メインワード線ＭＷＬは選択状態へ駆動されるもののサブワード線ＳＷＬは非活性状態を維持する。続いて所定のタイミングでセンスアンプ活性化信号ＳＯｂが活性化され、センスアンプは、それぞれの動作特性に応じたデータをラッチする。すなわち、対応の転送先のメモリブロックにおいては、センスアンプ活性化信号ＳＯｂの活性化時、センスアンプの保持データは、センスアンプの動作特性に応じたデータとなる。
続いて外部からリードコマンドＲＡＥＤが与えられ、列選択動作が行なわれる。したがって、この選択ワード線ＷＬａに接続されるメモリセルデータが、図６０に示すプリアンプ２０６および転送バッファ２０８を介して転送先のメモリブロックへ伝達されてセンスアンプにラッチされる。このリードコマンドを所定数与えて、１行のメモリセルのデータの転送が完了すると、カウンタ２７２がカウントアップ信号を出力し、セット／リセットフリップフロップ２７４がリセットされて、ローカルのデータ再配置書込指示信号φＲＧＥ＜ｉ＞が非活性状態となる。このローカルデータ再配置書込指示信号φＲＧＥ＜ｉ＞が非活性化されると、１行のデータの転送が完了したことが示される。転送先のメモリブロックに対しては、センスアンプが転送データをラッチしている。したがって、次いでこのローカルデータ再配置書込指示信号φＲＧＥ＜ｉ＞の非活性化に応答して、図７５に示すゲート回路２７６からのサブワード線駆動タイミング信号ＲＸＡＣＴ＜ｉ＞が活性状態へ駆動され、サブワード線が選択状態となり、この選択行に対応するサブワード線に接続されるメモリセルに、センスアンプがラッチするデータが書込まれる。これにより、データ保持領域の１行のメモリセルへのデータの転送が完了する。
続いて、所定時間経過後、外部からプリチャージコマンドＰＲＧを与えることにより、これらの選択ワード線およびセンスアンプを非活性状態へ駆動する。
この図７６に示す構成の場合、転送先（データ保持領域）のメモリブロックのセンスアンプ回路を活性化して転送データをラッチしている。したがって、同じセンスアンプ帯に対してデータの転送を行なうことができる。転送先のメモリブロックにおいては、ワード線（またはサブワード線）が非選択状態であり、隣接メモリブロック間においても、データの転送を行なうことができる。したがって、データ保持領域と保持が必要なデータの格納領域との対応関係をより柔軟に設定することができる。
なお、この図７６に示す信号波形において、転送先においては、メインワード線ＭＷＬを選択状態へ駆動している。しかしながら、このメインワード線ＭＷＬは、サブワード線と同じタイミングで活性化されるように構成されてもよい。これは、単にローカルデータ再配置書込指示信号φＲＧＥ＜ｉ＞をメインワード線駆動タイミング信号ＲＸＴ＜ｉ＞と組合せることにより容易に実現される。
この発明の実施の形態１２において、スリープモード完了時においては、逆の手順でデータの転送が行なわれる。この場合、データ保持領域のデータをまず読出してセンスアンプ回路にラッチし、続いて保持が必要なデータを格納する元のメモリブロックにおいてセンスアンプを活性化する。この場合、外部からの再配置書込指示信号φＲＧＥＦをブロック選択信号ＢＳ＜ｉ＞と組合せているため、容易にこの転送元および転送先のメモリブロックを指定することができる。
なお、図７５に示す構成においては、カウンタ２７２は、コラムプリデコード信号ＣＰＹの数をカウントしている。これらのプリデコード信号ＣＰＹは、一旦リセット状態となると、その信号はすべてＬレベルであり、全プリデコード信号すべてのＯＲ結果の信号の立上がりをカウントすることにより、容易にプリデコード信号の数をカウントすることができる。これに代えて、コラムデコーダのデコード動作回数をカウントするために、コラムアドレスデコードイネーブル信号ＣＡＤＥの活性化の数またはリードコマンドＲＥＡＤの数をカウントするように構成されてもよい。
以上のように、この発明の実施の形態１２に従えば、内部で転送先のメモリブロックのワード線（メインワード線／サブワード線）を非選択状態にしてデータ転送を行ない、データ転送完了後、転送先のメモリブロックのワード線（メインワード線／サブワード線）を選択状態へ駆動しており、隣接するメモリブロック間においてもデータ転送を行なうことができ、保持すべきデータの格納領域とデータ保持領域との対応関係を柔軟に設定することができる。
［実施の形態１３］
図７７は、この発明の実施の形態１３に従う半導体記憶装置の要部の構成を概略的に示す図である。この図７７に示す構成においては、図７１に示す構成に加えて、さらに以下の構成が設けられる。すなわち、コラムデコーダ２００に対し、コラムプリデコード信号ＣＰＹの立上がりを遅延する立上がり遅延回路２８０と、データ再配置書込指示信号φＲＧＥ＜ｉ＞（＝φＲＧＥ＜ｉ，ｊ＞）に従ってコラムプリデコード信号ＣＰＹおよび立上がり遅延回路２８０の出力信号の一方を選択する選択回路２８２が設けられる。この選択回路２８２からの信号がコラムデコーダ２００へ与えられる。ローカルデータ再配置書込指示信号φＲＧＥ＜ｉ＞は、図６４または図６６に示す構成から生成されてもよい。
データ再配置時においては、この選択回路２８２が、立上がり遅延回路２８０の出力信号を選択し、データ再配置書込指示信号φＲＧＥ＜ｉ＞が非選択状態のときにはこの選択回路２８２は、コラムプリデコード信号ＣＰＹを選択する。したがって、データ保持領域においては、コラムプリデコード信号ＣＰＹがリセット状態から状態が変化して遅延回路２８０の有する遅延時間が経過した後に、コラムデコーダ２００がデコード動作を行なう。
一方、転送ゲート２５０に対し、プリアンプ活性化信号ＰＡＥの立上がり（活性化）を所定時間遅延する立上がり遅延回路２８４と、立上がり遅延回路２８４の出力信号と再配置モード指示信号φＲＧＭを受けるＡＮＤ回路２８６が設けられる。ＡＮＤ回路２８６の出力信号がＨレベルの活性状態となる転送ゲート２５０が導通状態となる。次に、この図７７に示す構成の動作を図７８に示す信号波形図を参照して説明する。
まず、ロウアクティブコマンドＲＡＣＴが与えられると、保持が必要なデータのメモリブロックにおいてワード線ＷＬａが選択状態へ駆動され、対応のセンスアンプが活性化される。続いて、ロウアクティブコマンドＲＡＣＴを与える。この場合、先の図７５に示す構成と同様、ワード線ＷＬｂは非選択状態を維持する。対応のセンスアンプＳＡは活性化される。
続いてリードコマンドＲＥＡＤを与えると、そのときのコラムアドレスに従ってコラムプリデコード信号ＣＰＹが生成される。このコラムプリデコード信号ＣＰＹに従って、ワード線ＷＬａを含むメモリブロックにおいて、コラムデコーダ２００がデコード動作を行ない、列選択信号ＣＳＬａを選択状態へ駆動する。応じて、グローバルデータ線対ＧＩＯＰにメモリセルデータが読出される。
次いで、プリアンプ活性化信号ＰＡＥが活性化され、プリアンプ２４０がグローバルデータ線対ＧＩＯＰのデータを増幅する。立上がり遅延回路２８４が有する遅延時間が経過すると、ＡＮＤ回路２８６の出力信号がＨレベルとなり、転送ゲート２５０が導通し、このプリアンプ２４０により増幅されてラッチされたデータにより再びグローバルデータ線対ＧＩＯＰが駆動され、その電圧レベルがＣＭＯＳレベルにまで拡大される。
選択回路２８２が、立上がり遅延回路２８０からのコラムプリデコード信号ＣＰＹを選択してコラムデコーダ２００へ与える。データ保持領域においてコラムデコーダ２００によるデコード動作により、列選択信号ＣＳＬｂが選択状態となり、対応の列のセンスアンプにグローバルデータ線対ＧＩＯＰのデータがラッチされる。１つのリードサイクルが完了すると、コラムプリデコード信号ＣＰＹが非選択状態のＬレベルとなり１つのデータ転送サイクルが完了する。続いて再びリードコマンドＲＥＡＤを与えると、同様、まず列選択信号ＣＳＬａおよびＣＳＬｂが順次選択状態へ駆動され、またプリアンプ活性化信号ＰＡＥが活性化されて、これらの選択列の間でデータの転送が行なわれる。
立上がり遅延回路２８４および２８０の有する遅延時間は、適当に定められればよい。プリアンプ２４０により増幅されかつラッチされたデータにより、グローバルデータ線対ＧＩＯＰの電圧レベルが、電源電圧ＶＣＣレベルおよび接地電圧ＶＳＳレベルに拡大してから、列選択信号ＣＳＬｂが選択状態へ駆動されるのが望ましい。グローバルデータ線対ＧＩＯＰの電圧レベル差が小さいときに２つのセンスアンプにより逆方向にグローバルデータ線対ＧＩＯＰを駆動した場合、データの衝突が生じるためである。したがって、好ましくは、立上がり遅延回路２８４の有する遅延時間は、立上がり遅延回路２８０の有する遅延時間よりも短くする。
なお、ロウ系制御回路の構成としては、先の図７５に示す構成を利用する。必要回数、すなわち１行のメモリセルのデータの転送回数をリードコマンドまたはコラムプリデコード信号の印加回数によりカウントする。１行のメモリセルに対するデータ転送が完了すると、ワード線ＷＬｂが選択状態へ駆動されて、センスアンプ回路にラッチされたデータが、選択メモリセルに書込まれる。最終的にプリチャージコマンドＰＲＧを与えることにより、選択メモリブロックが非選択状態へ駆動される。
この発明の実施の形態１３の構成の場合、２つのメモリブロックにおいて列選択を同時に行なう必要がなく、グローバルデータ線対のデータが十分に拡大された後に、データ保持領域のメモリブロックの列選択を行なうことにより、正確に、データをデータ保持領域のメモリブロックへ書込むことができ、より正確なデータ転送を実現することができる。また、データ再配置のために専用のデータ線対を設ける必要がなく、配線占有面積が低減される。
なお、この１行のデータの転送が完了するまでデータ保持領域においてワード線(サブワード線)を非選択状態に維持しデータ転送完了後にワード線を選択状態へ駆動する構成は、実施の形態１０においても適用することができる。この構成を実施の形態１０に適用した場合、センスアンプを共有する隣接メモリブロック間でもデータの転送をすることができる。
［実施の形態１４］
図７９は、この発明の実施の形態１４に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。この図７９に示す構成においては、共通ビット線ＣＢＬおよびＺＣＢＬに対し、読出列選択ゲートＲＣＳＧおよび書込列選択ゲートＷＣＳＧが接続される。共通ビット線ＣＢＬおよびＺＣＢＬには、さらに、読出アンプＲＡＭＰが設けられる。この読出アンプＲＡＭＰは、共通ビット線ＣＢＬおよびＺＣＢＬにそれぞれゲートが結合される差動トランジスタ対を含む。この読出アンプのトランジスタのドレインが、読出列選択ゲートＲＣＳＧのトランスファーゲートにそれぞれ結合される。
内部データ線対として、読出データを転送するためのリードデータ線対ＧＲＯＰと、書込データを転送する書込データ線対ＧＷＩＰが設けられる。読出データ線対ＧＲＯＰは、相補データ線ＺＧＲＯおよびＧＲＯを含み、書込データ線対ＧＷＩＰは、書込データ線ＺＧＷＩおよびＧＷＯを含む。
したがって、この図７９に示す構成においては、通常動作モード時、データの書込および読出がそれぞれ別々の経路を介して実行される。この経路を利用して、内部でデータの転送を実行する。読出データ線対ＧＲＯＰに対してはプリアンプ２０６が設けられ、書込データ線対ＧＷＩＰに対してはライトドライバ２０４が設けられる。このプリアンプ２０６の相補出力信号ＰＡＯおよびＺＰＡＯを、再配置モード指示信号φＲＧＭの活性化時ライトデータ線対ＧＷＩＰに転送する転送回路２０８が設けられる。データ保持領域においては、書込列選択ゲートＷＣＳＬを介してデータの書込を行ない、転送元のメモリブロックからは、リードアンプＲＡＭＰおよびリード列選択ゲートＲＣＳＧを介してデータが、リードデータ線対ＧＲＯＰ上に読出される。
したがって、「ＩＯ分離」構成において、単に転送回路２０８を設けることにより、データの再配置を実行することができる。
図８０は、１つのセンスアンプ帯に対するコラムデコーダの構成を概略的に示す図である。図８０において、コラムデコーダは、リードコラムプリデコード信号ＲＣＰＹとブロック選択信号ＢＳとデータ再配置書込指示信号φＲＧＥ＜ｉ＞（＝φＲＧＥ＜ｉ，ｊ＞）を受けるリードコラムデコーダ２９０と、データ再配置書込指示信号φＲＧＥ＜ｉ＞に従ってリードコラムプリデコード信号ＲＣＰＹおよびライトコラムプリデコード信号ＷＣＰＹの一方を選択する選択回路２９２と、ブロック選択信号ＢＳと選択回路２９２からのプリデコード信号とデータ再配置書込指示信号φＲＧＥ＜ｉ＞を受けて書込列選択信号ＷＣＳＬを生成するライトコラムデコーダ２９４を含む。
ブロック選択信号ＢＳは、対応のセンスアンプ帯を使用するメモリブロックに対するブロック選択信号の論理和の信号である。図８０においては、データ再配置書込指示信号φＲＧＥ＜ｉ＞を示すが、このデータ再配置書込指示信号φＲＧＥ＜ｉ＞は、当然、このセンスアンプ帯を共有するメモリブロックの論理和の信号である。
データ再配置時においては、選択回路２９２はリードコラムプリデコード信号ＲＣＰＹを選択し、それ以外のときには、この選択回路２９２はライトコラムプリデコード信号ＷＣＹを選択する。データ再配置動作時においては、リードコラムデコーダ２９０はディスエーブルされ、読出列選択信号ＲＣＳＬは非選択状態を維持する。すなわちデータ保持領域においては、読出列選択ゲートＲＣＳＧは非導通状態を維持する。このときには、リードコラムプリデコード信号ＲＣＰＹに従ってライトコラムデコーダ２９４が動作し、書込列選択信号ＷＣＳＬを選択状態へ駆動する。保持すべきデータを格納する領域においては、対応のリードコラムデコーダ２９０が活性化される。これは、データ再配置書込指示信号φＲＧＥ＜ｉ＞は、転送元のメモリブロックに対しては非選択状態を維持するためである。次に、動作について簡単に図８１に示すタイミングチャート図を参照して説明する。
まずロウアクティブコマンドＲＡＣＴを２回連続して与えて、データ転送元のメモリブロックにおいてワード線ＷＬａを選択状態へ駆動する。一方、データ転送先のメモリブロック（データ保持領域）においては、ロウデコード動作は行なわれるものの、ワード線ＷＬｂは非選択状態を維持する。対応のセンスアンプＳＡは活性状態に駆動される。
この２回目のロウアクティブコマンド印加時においては、データ再配置書込指示信号φＲＧＥ＜ｉ＞が活性状態に駆動される。続いて、まずリードコマンドＲＥＡＤを与えると、リードコラムプリデコード信号ＲＣＰＹが選択状態に与えられたコラムアドレスに従って駆動される。データ転送元のメモリブロックにおいては、データ再配置書込指示信号φＲＧＥはＬレベルの非活性状態であるため、リードコラムデコーダ２９０がデコード動作を行ない、このリードコラムプリデコード信号ＲＣＰＹに従ってリード列選択信号ＲＣＳ０を選択状態へ駆動する。応じて読出列選択ゲートＲＣＳＧが導通し、リードアンプＲＡＭＰにより、共通ビット線ＣＢＬおよびＺＣＢＬにおいてラッチされたメモリセルデータが、リードデータ線対ＧＲＯＰ上に読出される。この信号電位が十分拡大されると、プリアンプ活性化信号ＰＡＥが活性化され、プリアンプ２０６が動作する。転送バッファ２０８は、この再配置モード指示信号φＲＧＭがＨレベルであるため、プリアンプ２０６からの相補データＰＡＯおよびＺＰＡＯを、ライトデータ線対ＧＷＩＰに伝達する。したがってライトデータ線対ＧＷＩＰのデータが、この転送されたメモリセルデータに応じて変化する。ライトドライバ２０４は、再配置モード指示信号φＲＧＭがＨレベルの活性状態にあるため非活性状態を維持する。
データ保持領域においては、選択回路２９２が、データ再配置書込指示信号φＲＧＥ＜ｉ＞に従ってリードコラムプリデコード信号ＲＣＰＹを選択し、またデータ再配置書込指示信号φＲＧＥ＜ｉ＞がＨレベルであるため、ライトコラムデコーダ２９４が動作し、書込列選択信号ＷＣＳＬを選択状態へ駆動する。応じて、センスアンプＳＡのラッチデータが、転送されたデータに応じて変化する。以降、この動作を繰返し実行し、１行のデータ転送を行なう。１行のデータ転送完了後、その完了指示（コラムプリデコード信号の印加回数またはリードコマンドＲＥＡＤの印加回数をカウントする）に従って、ワード線（サブワード線）ＷＬｂが選択状態へ駆動され、選択ワード線ＷＬｂに接続されるメモリセルへの１行のデータの再書込が実行される。
したがって、このリードデータおよびライトデータのバスが別々が設けられている構成の場合、内部データ線構造を何ら変更することなく、容易に内部でデータ転送を実行することができる。
このデータ転送構成においても、センスアンプ帯を共有するメモリブロック間でデータ転送を行なうことができる。
図８２は、コラムプリデコード信号発生回路の構成を概略的に示す図である。
図８２において、コラムプリデコード信号発生部は、外部からのアドレス信号ＡＤＤをコラムアドレスラッチイネーブル信号ＣＡＬに同期して取込むコラムアドレス入力回路３００と、コラムアドレス入力回路３００からのアドレス信号をコラムアドレスデコードイネーブル信号ＣＡＤＥに従ってプリデコードするコラムプリデコーダ３０２と、読出動作指示信号φＲＥＡＤに従ってコラムプリデコーダ３０２からのプリデコード信号を選択してリードコラムプリデコード信号ＲＣＰＹを生成するリードコラム伝達回路３０４と、書込動作モード指示信号φＷＲＩＴＥに従ってコラムプリデコーダ３０２からのプリデコード信号を選択してライトコラムプリデコード信号ＷＣＰＹを生成するライトコラム伝達回路３０３を含む。これらのライトコラム伝達回路３０３およびリードコラム伝達回路３０４は、それぞれ、書込モード指示信号φＷＲＩＴＥおよび読出モード指示信号φＲＥＡＤの活性化時、コラムプリデコーダ３０２からのプリデコード信号を選択する。
これらの書込モード指示信号φＷＲＩＴＥおよび読出モード指示信号φＲＥＡＤは、それぞれライトコマンドＷＲＩＴＥおよびリードコマンドＲＥＡＤに従って所定期間活性化される。コラムアドレスラッチイネーブル信号およびコラムアドレスデコードイネーブル信号ＣＡＤＥは、ライトコマンドＷＲＩＴＥおよびリードコマンドＲＥＡＤのいずれかが与えられたときに、活性化される。このコラムアドレス入力回路３００へは、コラムアドレスラッチイネーブル信号かＣＡＬに代えて、たとえばシステムクロックであるクロック信号ＣＬＯＣＫが与えられ、クロック信号ＣＬＯＣＫの立上がりに同期してコラムアドレス入力回路３００が、ラッチ状態となるように構成されてもよい。次に、図８２に示すコラムプリデコード信号発生部の動作について図８３に示すタイミング図を参照して説明する。
まず、外部からリードコマンドＲＥＡＤがアドレス信号ＡＤＤとともに与えられる。このリードコマンドＲＥＡＤに従って、コラムアドレスデコードイネーブル信号ＣＡＤＥが活性化される。コラムアドレス入力回路３００は、コラムアドレスラッチイネーブル信号ＣＡＬがＬレベルであり、スルー状態にあり、この外部からのアドレス信号ＡＤＤをコラムプリデコーダ３０２へ与える。したがって、コラムプリデコーダ３０２は、このリードコマンドＲＥＡＤが与えられるとプリデコード動作を行なってコラムプリデコード信号ＣＰＹを生成する。
また、このリードコマンドＲＥＡＤに従って読出動作モード指示信号φＲＥＡＤが活性化され、リードコラム伝達回路３０４が、コラムプリデコード信号ＣＰＹに従って、リードコラムプリデコード信号ＲＣＰＹを生成して、各ローカル制御回路へ与える。リードコマンドＲＥＡＤが与えられてから、クロック信号ＣＬＫ（ＣＬＯＣＫ）が立上がると、コラムアドレスラッチ信号ＣＡＬがＨレベルの活性状態となり、コラムアドレス入力回路３００がラッチ状態となる。
読出動作モード指示信号φＲＥＡＤが、所定期間経過するとＬレベルの非活性状態となり、応じて、コラムアドレスラッチ信号ＣＡＬおよびコラムアドレスデコードイネーブル信号ＣＡＤＥがＬレベルの非活性状態となり、プリデコード信号ＣＰＹがリセットされ、応じてリードコラムプリデコード信号ＲＣＰＹのリセットされる。
一方、ライトコマンドＷＲＩＴＥが与えられると、このライトコマンドＷＲＩＴＥに従って、書込動作モード指示信号φＷＲＩＴＥがＨレベルの活性状態となり、応じてコラムプリデコーダ３０２が、コラムアドレスデコードイネーブル信号に従ってコラムアドレス入力回路３００から与えられたアドレスＡＤＤ（Ｙ１）をプリデコードし、コラムプリデコード信号ＣＰＹを生成する。
クロック信号ＣＬＫが立上がると、コラムアドレスラッチ信号ＣＡＬがＨレベルとなり、コラムアドレス入力回路３００が、ラッチ状態となる。書込動作モード指示信号φＷＲＩＴＥがＨレベルであるため、ライトコラム伝達回路３０３が、コラムプリデコーダ３０２からのコラムプリデコード信号ＣＰＹを選択してライトコラムプリデコード信号ＷＣＰＹを生成する。このライトコマンドＷＲＩＴＥの印加時においても、書込動作モード指示信号φＷＲＩＴＥは、所定期間経過後Ｌレベルとなる。
したがって、この図８２に示す構成においては、コラムプリデコード信号ＣＰＹは、クロック信号ＣＬＯＣＫ（ＣＬＫ）が立上がる前に生成されており、内部のローカル制御回路やクロック信号ＣＬＯＣＫ（ＣＬＫ）に同期して動作する前にプリデコード信号は、活性状態にあり、早いタイミングで列選択動作を行なうことができる。
図８４は、このコラム系制御信号発生部の構成の一例を概略的に示す図である。図８４において、コラム系制御信号発生部は、リードコマンドＲＥＡＤの活性化に応答してセットされて読出動作モード指示信号φＲＥＡＤを生成するセット／リセットフリップフロップ３１０と、ライトコマンドＷＲＩＴＥの活性化に応答してセットされて書込動作モード指示信号φＷＲＩＴＥを生成するセット／リセットフリップフロップ３１２と、書込動作モード指示信号φＷＲＩＴＥと読出動作モード指示信号φＲＥＡＤの一方の活性化に従ってコラムアドレスデコードイネーブル信号ＣＡＤＥを生成するＣＡＤＥ発生回路３１４と、クロック信号ＣＬＫ（ＣＬＯＣＫ）とコラムアドレスデコードイネーブル信号ＣＡＤＥがＨレベルとなるとコラムアドレスラッチ信号ＣＡＬを生成するＣＡＬ発生回路３１６と、書込動作モード指示信号φＷＲＩＴＥおよび読出動作モード指示信号φＲＥＡＤを受けるＯＲ回路３１８と、ＯＲ回路３１８の出力信号を遅延する遅延回路３１９を含む。この遅延回路３１９の出力信号が立上がると、セット／リセットフリップフロップ３１０および３１２はリセットされる。また、この遅延回路３１９の有する遅延時間により、コラム選択期間が決定される。
ＣＡＤＥ発生回路３１４は、たとえば、読出動作モード指示信号φＲＥＡＤと書込動作モード指示信号φＷＲＩＴＥを受けるＯＲ回路により構成される。ＣＡＬ発生回路３１６は、たとえば、コラムアドレスデコードイネーブル信号ＣＡＤＥとクロック信号ＣＬＫがともにＨレベルとなるとセットされるセット／リセットフリップフロップで構成される。この場合、ＣＡＬ発生回路３１６は、遅延回路３１９の出力信号によりリセットされる。
なお、この図８４に示すコラム系制御信号発生部は、メイン制御回路内に設けられる。コラムアドレスデコードイネーブル信号ＣＡＤＥが、ローカル制御回路のコラムデコーダへ与えられて、このコラムアドレスデコードイネーブル信号ＣＡＤＥに従って、ローカル制御回路のコラムデコーダがデコード動作を行なうように構成されてもよい。
以上のように、この発明の実施の形態１４に従えば、データ読出経路とデータ書込経路が異なるＩＯ分離構成において、これらの書込データバスおよび読出データバスを利用して内部でデータの転送を行なってデータ再配置を行なっており、データ再配置のための余分の構成を転送回路を除いて新たに追加する必要がなく、チップ面積の増大を抑制することができる。
［実施の形態１５］
図８５は、この発明の実施の形態１５に従うコラムプリデコード信号発生部の構成を概略的に示す図である。
この図８５において、コラムプリデコード信号発生部は、再配置モード指示信号φＲＧＭの活性化時活性化され、リードコマンドＲＥＡＤをカウントするカウンタ３２０と、コラムアドレス入力回路３００からの内部コラムアドレスとカウンタ３２０からのカウント値の一方を、再配置モード指示信号φＲＧＭに従って選択する選択回路３２２と、選択回路３２２からの信号をプリデコードしてコラムプリデコード信号ＣＰＹを生成するコラムプリデコーダ３０２を含む。
カウンタ３２０は、１行の列アドレスの数にそのカウント値が到達すると初期値にリセットされる。たとえば１つのグローバルデータ線対に対し、１６列が存在する場合、列アドレスの数は１６個である。この場合、４ビットカウンタを利用して、“００００”から“１１１１”までカウンタ３２０がカウントする。このカウント値を、データ再配置時のコラムアドレスとして利用する。コラムアドレス入力回路３００は、このデータ再配置動作時においては、再配置モード指示信号φＲＧＭに従ってその動作が停止される。このコラムアドレス入力回路３００がスルー状態／ラッチ状態となるのを防止して、消費電流を低減する。
この選択回路３２２は、データ再配置モード時においては、カウンタ３２０からのカウント値を選択し、それ以外の動作モード時においてはコラムアドレス入力回路３００からの内部コラムアドレスを選択する。したがって、このデータ再配置時、内部でコラムアドレスを生成することにより、外部のメモリコントローラからコラムアドレスを印加する必要がなく、信号線の充放電を行なう必要がなく、消費電流を低減する。また、このカウンタ３２０からのカウントアップ信号をローカル制御回路へ与えることにより、実施の形態１２から１４においてデータ保持領域において、サブワード線を選択状態へ駆動するタイミングを１行のデータ転送完了まで遅らせる構成に利用することができる。
なお、コラムプリデコーダ３０２からのコラムプリデコード信号ＣＰＹは、ローカル制御回路へ与えられてもよく、ＩＯ分離構成のように、図８２に示すリードコラム伝達回路３０４およびライトコラム伝達回路３０３へ与えられて、リードコラムプリデコード信号およびライトコラムプリデコード信号が生成されてもよい。したがってこの図８５に示す構成は、先の実施の形態１０から実施の形態１４のいずれにも適用することができる。
以上のように、この発明の実施の形態１５に従えば、データ再配置モード時においては、カウンタを利用して、内部のコラムアドレスを生成するようにしており、外部のメモリコントローラからコラムアドレスを伝達する必要がなく、信号線充放電電流を低減でき、消費電流を低減することができる。
なお上述の実施の形態１０から１５において、このデータ再配置モードが完了するとスリープモードに入り、ツインセルフ書込モードが実行される。スリープモード完了時においては、これらのデータ再配置と逆の動作すなわちロウアドレスをデータ転送先およびデータ転送元を逆にしてデータ再配置を実行する。これはすなわち、ノーマルモードからスリープモードへの移行時においては、図８６に示すように、まず再配置モード指示信号φＲＧＭを活性状態として、データの再配置を行なうスリープモードエントリモードが実行される。このデータ再配置が完了すると、スリープモードに入り、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥが活性化される。スリープモード完了後、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥを非活性状態とした後、再配置モード指示信号φＲＧＭを活性化して、データ転送先およびデータ転送元のロウアドレスを逆にして、スリープモードエントリモード時の動作と同じ動作が実行される。これにより、スリープモードを完了するスリープモードイグジットモードが行なわれる。このスリープモードイグジットモードサイクルが完了すると、通常のデータアクセスを行なうノーマルモードに入る。
［実施の形態１６］
先に図２０を参照して説明したように、１つのメモリマットにおいて、データ保持領域を、メモリアレイ単位で設定することができる。しかしながら、先に図５０を参照して説明したように、サブワード線ＳＷＬとビット線ＢＬ（またはＺＢＬ）の間にマイクロショートが多数存在した場合、通常動作モード時のデータアクセスが可能であっても、スリープモード時の消費電流を低減することができなくなる可能性がある。そこで、このようなマイクロショートの存在するメモリアレイを排除して、スタンバイ電流の小さなメモリアレイのみをデータ保持領域として利用する。
図８７は、この発明の実施の形態１６に従う半導体記憶装置のメモリマットのデータ保持領域を概略的に示す図である。図８７において、１つのメモリマットにおいては、図２０に示す構成と同様、８個のメモリアレイＭＡ０−ＭＡ７が配置される。デフォルト値として、３ビットロウアドレスＲＡ＜３：０＞のうち、ロウアドレスビットＲＡ＜１１＞が“０”の領域、すなわちメモリアレイＭＡ０−ＭＡ３が、データ保持領域として定められる。ロウアドレスビットＲＡ＜１１＞が“１”であるメモリアレイＭＡ４−ＭＡ７は、このデフォルト状態においては、スリープモードなどのツインセルモードでデータ保持を行なう場合、スタンバイ状態におかれる。
いま、メモリアレイＭＡ２が、サブワード線とビット線とのマイクロショートが数多く存在する場合を考える。これらのマイクロショートＺＲが存在しても、通常のデータアクセス時のデータ記憶には支障はもたらさないものの、ビット線はスタンバイ状態時、中間電圧レベルに保持されるため、これらのマイクロショートを介してリーク電流が流れる、スリープモード時などのデータ保持モード時において消費電流が高くなる。この場合、リーク不良のメモリアレイＭＡ２に代えて、他のたとえば正常なメモリアレイＭＡ５を、データ保持領域として利用する。したがって、メモリアレイＭＡ０、ＭＡ１、ＭＡ３およびＭＡ５をデータ保持領域として利用し、スリープモードなどのデータ保持モード時においては、このメモリアレイＭＡ２への電圧（ビット線プリチャージ／イコライズ電圧）の供給は停止する。これにより、メモリアレイＭＡ２におけるマイクロショートに起因するリーク電流を低減して、スリープモードなどのデータ保持モード時における消費電流を低減する。
このデータ保持領域の特定は、たとえば図２１に示す構成を利用して、中央の制御回路（図５８に示すメイン制御回路）に含まれるリフレッシュカウンタから発生されるリフレッシュアドレスに含まれるロウアドレス（ブロックアドレス）により行なわれる。
図８８は、この発明の実施の形態１６に従う半導体記憶装置の要部の構成を概略的に示す図である。図８８において、メモリマットＭＭ内に、８個のメモリアレイＭＡ０−ＭＡ７が配置される。このメモリマットＭＭに隣接して、ロウデコーダ、コラムデコーダおよびローカル制御回路を含むロウ／コラムデコーダ帯ＲＣＤＢが配置される。
中央の主制御回路ＭＣＴＬ内に設けられるブロックデコード回路４からのブロック選択信号ＢＳＦ＜７：０＞が、ブロック変更回路４００を介してロウ／コラムデコーダ帯ＲＣＤＢへ伝達される。このブロック変更回路４００は、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥの活性化時、ブロックデコード回路４からのブロック選択信号ＢＳＦ＜７：０＞とロウ／コラムデコーダ帯ＲＣＤＢに伝達されるブロック選択信号ＢＳ＜７：０＞の対応関係をメモリブロック単位で変更し、スリープモードなどのデータ保持モード時におけるデータ保持領域を変更する。
ブロック変更回路４００は、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥが非活性状態のときには、ブロックデコード回路４からのブロック選択信号ＢＳＦ＜７：０＞をブロック選択信号ＢＳ＜７：０＞として修正することなくロウ／コラムデコーダ帯ＲＣＤＢに伝達する。
図８９は、図８８に示すブロック変更回路４００の構成の一例を示す図である。図８９において、ブロック変更回路４００は、ブロックデコード回路４からのブロック選択信号ＢＳＦ＜７：０＞それぞれに対応して設けられ、対応のブロック選択信号ＢＳＦ＜７：０＞のスリープモード時の転送先を決定するヒューズ回路ＦＣＫ０−ＦＣＫ７と、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥに応答してブロック選択信号ＢＳＦ＜７：０＞と対応のヒューズ回路ＦＣＫ７−ＦＣＫ０の出力信号の一方を選択してブロック選択信号ＢＳ＜７：０＞を生成するマルチプレクサＭＸＸ７−ＭＸＸ０とを含む。ヒューズ回路ＦＣＫ０−ＦＣＫ７は、内部の溶断可能なリンク素子により、その対応のブロック選択信号の接続経路が決定される。
マルチプレクサＭＸＸ０−ＭＸＸ７は、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＬレベルのときには、それらの入力ＡＮ０−ＡＮ７に与えられるブロックデコード回路からのブロック選択信号ＢＳＦ＜０＞−ＢＳＦ＜７＞を選択して、ブロック選択信号ＢＳ＜０＞−ＢＳ＜７＞を生成する。一方、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベルとなると、マルチプレクサＭＸＸ０−ＭＸＸ７は、ヒューズ回路ＦＣＫ０−ＦＣＫ７を介してそれらの入力ＡＳ０−ＡＳ７に与えられる信号を選択して、ブロック選択信号ＢＳ＜０＞−ＢＳ＜７＞を生成する。このヒューズ回路ＦＣＫ０−ＦＣＫ７により、スリープモード時にブロック信号により選択されるメモリアレイが決定される。
図９０は、図８９に示すヒューズ回路ＦＣＫ０−ＦＣＫ７の構成の一例を示す図である。図９０においては、ブロックデコード回路４からのブロック選択信号ＢＳＦ＜ｉ＞に対応して設けられるヒューズ回路ＦＣＫｉの構成を示す。ここで、ｉ＝１−７である。このヒューズ回路ＦＣＫｉは、マルチプレクサＭＸＸｉ−ＭＸＸ７の入力ＡＳｉ−ＡＳ７それぞれに対応して設けられる溶断可能なリンク素子ＦＬＥｉ−ＦＬＥ７を含む。これらのリンク素子ＦＬＥｉ−ＦＬＥ７には、共通にブロックデコード回路４からのブロック選択信号ＢＳＦ＜ｉ＞が与えられる。リンク素子ＦＬＥｉ−ＦＥＬ７の１つが導通状態、残りのリンク素子が溶断状態とされる。
この図９０に示すヒューズ回路ＦＣＫｉの構成の場合、ブロック選択信号ＢＳＦ＜ｉ＞は、スリープモード時においては、ブロック選択信号ＢＳ＜ｉ＞−ＢＳ＜７＞のいずれかとして生成される。したがって、ブロック選択信号ＢＳＦ＜０＞−ＢＳＦ＜７＞が、それぞれメモリアレイＭＡ０−ＭＡ７を特定する場合、メモリアレイＭＡｉが、メモリアレイＭＡ（ｉ＋１）−ＭＡ７のいずれかと置換可能である。スリープモード時において、メモリアレイＭＡｉが特定されたとき、このメモリアレイＭＡｉが正常であれば、置換は行なわれず、メモリアレイＭＡｉが指定される。
このヒューズ回路ＦＣＫｉの出力ノードが結合するマルチプレクサＭＸＸｉ−ＭＸＸ７の入力ノードＡＳｉ−ＡＳ７には、それぞれプルダウン抵抗４０１が設けられる。ヒューズ回路ＦＣＫｉにおいて、たとえばヒューズ素子ＦＬＥｉに対応するメモリアレイＭＡｉがスリープモード時非選択状態とされるとき、このヒューズ素子ＦＬＥｉが溶断される。この場合、全てのヒューズ回路ＦＣＫ０−ＦＣＫ７においてヒューズ素子ＭＡｉが溶断されるため、対応のマルチプレクサＭＸＸｉの入力ノードＡＳｉがフローティング状態となるのをこのプルダウン抵抗４０１により防止する。
マルチプレクサＭＸＸ０−ＭＸＸ７の各々が、トライステートバッファ回路で構成される場合、特に、このようなプルダウン抵抗４０１を配置しても、十分にブロック選択信号をロウ／コラムデコーダ帯ＲＣＤＢへ伝達することができる。また、このようなトライステートバッファ回路が設けられていない場合、、ブロック選択信号ＢＳ＜７：０＞が、このプルダウン抵抗４０１により遅延時間が大きくなっても、内部のワード線選択開始タイミングが少し遅れるだけであり、スリープモード時には高速動作性は要求されないため、何ら問題は生じない。
また、スリープモード時においても、マルチプレクサＭＸＸ０−ＭＸＸ７の入力ＡＳ０−ＡＳ７においてスリープモード時に使用されるメモリアレイに対応して配置されるマルチプレクサの入力ノードＡＳには、常に１つのブロック選択信号が、リンク素子ＦＬＥを介して伝達されるため、これらのブロックデコード回路からのブロック選択信号の負荷は同じとなり、スリープモード時においても、ブロック選択信号ＢＳの各ローカル制御回路部における確定タイミングは同じであり、スリープモード時においてリフレッシュを正確に実行することができる。
図９１は、この発明の実施の形態１６に従う半導体記憶装置の要部の構成を概略的に示す図である。図９１において、メモリマットには、８個のメモリアレイＭＡ０−ＭＡ７が配置される。メモリアレイＭＡｉ（ｉ＝０−７）の列方向についての両側にビット線プリチャージ／イコライズ（Ｐ／Ｅ）回路群ＢＥＱｉＵおよびＢＥＱｉＬが配置される。ビット線プリチャージ／イコライズ回路群ＢＥＱｉＵおよびＢＥＱｉＬは、それぞれ、ビット線分離ゲート群ＢＩＧｉＵおよびＢＩＧｉＬを介してセンスアンプ群ＳＡＧｉおよびＳＡＧ（ｉ＋１）にそれぞれ結合される。
メモリアレイＭＡｉの両側にビット線プリチャージ／イコライズ回路群ＢＥＱｉＵおよびＢＥＱｉＬが配置されているのは、シェアードセンスアンプ構成に対応してメモリアレイＭＡｉの列（ビット線対）に交互にビット線プリチャージ／イコライズ回路を設けるためである。メモリアレイ、センスアンプ群、ビット線分離ゲート群およびセンスアンプ群の構成は、たとえば、図４８に示す構成と同じであってもよく、また、図５７に示す構成と同様の構成であってもよい。
メモリアレイＭＡ０−ＭＡ７それぞれに対応してローカル制御回路ＬＣＴＬ０−ＬＣＴＬ７が設けられ、これらのローカル制御回路ＬＣＴＬ０−ＬＣＴＬ７に共通にメイン制御回路ＭＣＴＬが設けられる。このメイン制御回路ＭＬＴＬは、中央の制御回路であり、ブロックデコード回路、およびリフレッシュアドレスカウンタ等を含む（先の実施の形態のいずれの構成を備えていてもよい）。
この実施の形態１６に従う半導体記憶装置は、さらに、メイン制御回路ＭＣＴＬからのテストモード指示信号ＴＥＳＴに従って、ローカル制御回路ＬＣＴＬ０−ＬＣＴＬ７に対しテストブロック選択信号ＴＢＳ＜７：０＞を与えるテストブロック選択回路４０３を含む。このテストブロック選択回路４０３は、テストモード指示信号ＴＥＳＴの活性化時、特定のパッドＰＤを介して与えられる信号に従って、テストブロック選択信号ＴＢＳ＜７：０＞を生成する。
このテストブロック選択回路４０３は、デコード回路の構成を備えていてもよく、また単にシフトレジスタの構成を備えていてもよい。テストブロック選択信号ＴＢＳ＜７：０＞は、このテストモード指示信号ＴＥＳＴの活性化時、テスト装置からパッドＰＤに与えられる信号に従って順次活性化し、メモリアレイＭＡ０−ＭＡ７のうち１つのメモリアレイをプリチャージ状態に設定し、かつ残りのメモリアレイに対するビット線プリチャージ電圧の供給を停止する。
すなわち、テストモード指示信号ＴＥＳＴの活性化時、テストブロック選択回路４０３により、メモリアレイＭＡ０−ＭＡ７のうち１つのメモリブロックに対しビット線プリチャージ／イコライズ電圧を供給し、その状態での消費電流をモニタする。この消費電流のモニタは、単に、電源ノードを流れる電流をモニタすることにより行なわれてもよく、またビット線プリチャージ／イコライズ電圧ＶＢＬを伝達する中間電圧線を流れる電流を、外部でテストモード時モニタしてもよい。
ウエハレベルでのテスト時において、メモリアレイ単位でスタンバイ状態時のリーク電流を検出し、スタンバイ電流が所定値以上のメモリアレイを検出する。この検出結果に従って、ウエハレベルでのテストの最終工程におけるレーザトリミング工程において、先の図８９および図９０に示すヒューズ回路のプログラムが行なわれる。
図９２は、図９１に示すローカル制御回路ＬＣＴＬ０−ＬＣＴＬ７の構成を概略的に示す図である。図９２においては、メモリアレイＭＡｉに対して設けられるローカル制御回路ＬＣＴＬｉのビット線イコライズ指示信号を発生する部分の構成を示す。
図９２において、ローカル制御回路ＬＣＴＬｉは、対応のメモリアレイＭＡｉが、リーク不良状態にあるかをプログラムするプログラム回路４１０と、プログラム回路４１０の出力信号とスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥを受けるゲート回路４１２と、ゲート回路４１２の出力するイコライズ制御信号ＥＱＣＴＬ＜ｉ＞に従って、ビット線プリチャージ／イコライズ指示信号ＢＬＥＱＦ＜ｉ＞と接地電圧の一方を選択するマルチプレクサ４１４と、テストモード指示信号ＴＥＳＴに従ってマルチプレクサ４１４の出力信号とテストブロック選択信号ＴＢＳ＜ｉ＞の一方を選択してビット線プリチャージ／イコライズ指示信号ＢＬＥＱ＜ｉ＞を出力するマルチプレクサ４１６を含む。
プログラム回路４１０は、電源ノードとノード４１０ｄの間に接続されるＰチャネルＭＯＳトランジスタ４１０ａと、ノード４１０ｄに接続されるリンク素子４１０ｂと、リンク素子４１０ｂと接地ノードとの間に接続されかつそのゲートにリセット信号ＺＲＳＴを受けるＮチャネルＭＯＳトランジスタ４１０ｅと、電源ノードとノード４１０ａとの間に接続されかつそのゲートにリセット信号ＺＲＳＴを受けるＰチャネルＭＯＳトランジスタ４１０ｆと、ノード４１０ｄの出力信号を反転してゲート回路４１２の第１の入力へ与えるとともにＰチャネルＭＯＳトランジスタ４１０ａのゲートへ与えるインバータ回路４１０ｃを含む。リセット信号ＺＲＳＴは、電源投入時またはシステムリセット時に所定期間活性化される（Ｌレベルに駆動される）。
電源投入時などの初期設定時において、リセット信号ＺＲＳＴが活性化されてＬレベルとなると、ＭＯＳトランジスタ４１０ｆが導通し、ノード４１０ｄをＨレベルにプリチャージする。リセット信号ＺＲＳＴがＨレベルとなると、ＭＯＳトランジスタ４１０ｅが導通する。この状態において、ノード４１０ｄの電圧レベルは、リンク素子４１０ｂのプログラム状態により決定される。
対応のメモリアレイＭＡｉが、マイクロショートによりスタンバイリーク不良を生じている場合には、プログラム回路４１０において、このリンク素子４１０ｂを溶断する。したがって、このプログラム回路４１０は、対応のメモリアレイＭＡｉが、マイクロショートによるスタンバイリーク不良状態のときには、Ｌレベルの信号を出力し、このマイクロショートによるスタンバイリーク電流が所定値以下であり、対応のメモリアレイＭＡｉが正常な場合には、すなわち、メモリアレイＭＡｉに対しデータアクセスは正常に行なえる場合には、このプログラム回路４１０は、リンク素子４１０ｂが導通状態にあり、Ｈレベルの信号を出力する。
ゲート回路４１２は、プログラム回路４１０の出力信号がＬレベルにありかつスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベルとなると、イコライズ制御信号ＥＱＣＴＬ＜ｉ＞をＨレベルに立上げる。一方、プログラム回路４１０の出力信号がＨレベルのときには、このゲート回路４１２は、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥの論理レベルにかかわらず、イコライズ制御信号ＥＱＣＴＬ＜ｉ＞をＬレベルに固定する。
マルチプレクサ４１４は、イコライズ制御信号ＥＱＣＴＬ＜ｉ＞がＬレベルのときには、アレイ活性化信号ＲＡＳとブロック選択信号ＢＳ＜ｉ＞に従って生成されるビット線プリチャージ／イコライズファースト信号ＢＬＥＱＦ＜ｉ＞を選択し、一方、このイコライズ制御信号ＥＱＣＴＬ＜ｉ＞がＨレベルとなると、接地電圧を選択する。
マルチプレクサ４１６は、テストモード指示信号ＴＥＳＴがＬレベルのときには、マルチプレクサ４１４の出力信号を選択してビット線イコライズ指示信号ＢＬＥＱ＜ｉ＞を生成し、一方、テストモード指示信号ＴＥＳＴがＨレベルのときには、図９１に示すテストブロック選択回路４０３からのテストブロック選択信号ＴＢＳ＜ｉ＞を選択して、ビット線プリチャージ／イコライズ指示信号ＢＬＥＱ＜ｉ＞を生成する。
メモリアレイ単位で、スタンバイリーク電流を検出する場合には、テストモード指示信号ＴＥＳＴがＨレベルであり、図９１に示すテストブロック選択回路４０３からのテストブロック選択信号ＴＢＳ＜ｉ＞に従ってビット線プリチャージ／イコライズ指示信号ＢＬＥＱ＜ｉ＞が生成される。したがって、１つのメモリアレイに対してのみ、ビット線プリチャージ／イコライズ指示信号ＢＬＥＱ＜ｉ＞をＨレベルとして、ビット線とサブワード線との間のマイクロショートに起因するリーク電流を測定することができる。この場合、その他の非選択メモリアレイに対しては、テストブロック選択信号ＴＢＳは、Ｌレベルを維持し、非選択状態のメモリアレイのビット線プリチャージ／イコライズ回路は非活性状態にあり、スタンバイリーク電流を測定するテストモード時において、非選択メモリアレイのビット線は、フローティング状態に保持される。
なお、このテストモード時において、選択メモリアレイに対して、ビット線分離指示信号ＢＬＩをＨレベルとし、非選択メモリアレイに対しては、ビット線分離指示信号ＢＬＩはＬレベルを維持してもよい。ビット線プリチャージ電圧ＶＢＬを伝達する中間電圧伝達線からビット線プリチャージ／イコライズ回路ＢＥＱを介してスタンバイ電流がマイクロショートに流入し、ビット線プリチャージ電圧ＶＢＬを発生する中間電圧発生回路においてこのリーク電流を補償するために電流が消費される。この中間電圧発生回路の消費電流をもスタンバイ電流として検出する。
上述のように選択メモリアレイのビット線分離ゲートを導通状態としかつ非選択のメモリいアレイに対するビット線分離ゲートを非導通状態とするためには、図９２のテストブロック選択信号ＴＢＳ＜ｉ＞をビット線分離指示信号として利用すればよい。
また、これに代えて、リーク電流テスト時において、ビット線分離ゲートを全て非導通状態として、メモリアレイをセンスアンプから切離して、ビット線プリチャージ／イコライズ回路のリーク電流のみが検出されてもよい。この場合、単に、テストモード指示信号ＴＥＳＴにしたがってビット線分離指示信号ＢＬＩを非活性化すればよい。
このテスト結果に従って、リンク素子４１０ｂの溶断／非溶断をプログラムした後、ウエハレベルでのメモリアレイに対するスタンバイリーク電流のテスト工程が完了する。
このテストモードの完了後は、テストモード指示信号ＴＥＳＴがＬレベルであり、マルチプレクサ４１６は、マルチプレクサ４１４の出力信号を選択する。データアクセスが行なわれる通常アクセスモード時においては、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥはＬレベルであり、イコライズ制御信号ＥＱＣＴＬ＜ｉ＞がＬレベルであり、ビット線イコライズファースト信号ＢＬＥＱＦ＜ｉ＞に従ってビット線プリチャージ／イコライズ指示信号ＢＬＥＱ＜ｉ＞が生成される。
一方、スリープモード時においては、対応のメモリアレイＭＡｉがスタンバイリーク不良のときには、プログラム回路４１０の出力信号がＬレベルであり、応じてイコライズ制御信号ＥＱＣＴＬ＜ｉ＞がＨレベルとなり、マルチプレクサ４１４が接地電圧を選択し、応じてビット線プリチャージ／イコライズ指示信号ＢＬＥＱ＜ｉ＞がＬレベルとなる。したがって、スリープモード時において、このメモリアレイＭＡｉは、非選択状態に置かれ、ビット線がフローティング状態に保持される。したがって、マイクロショートが多数存在しても、非選択サブワード線は接地電圧レベルであるため、ビット線のマイクロショートを介した放電後は、何らリーク電流が生じない。メモリアレイＭＡｉはスタンバイリーク不良状態であり、データ保持領域としては使用されないため、このようにビット線を、スリープモード時に、フローティング状態にしても何ら問題は生じない。
一方、対応のメモリアレイＭＡｉが、正常な場合、プログラム回路４１０の出力信号はＨレベルであり、応じてイコライズ制御信号ＥＱＣＴ＜ｉ＞はＬレベルであり、スリープモード時においても、ビット線プリチャージ／イコライズファースト信号ＢＬＥＱＦ＜ｉ＞に従ってビット線プリチャージ／イコライズ指示信号ＢＬＥＱ＜ｉ＞が生成される。
図９３は、ローカル制御回路ＬＣＴＬｉに含まれるビット線分離制御回路の構成の一例を示す図である。図９３において、ローカル制御回路ＬＣＴＬｉが、アレイ活性化信号ＲＡＳと隣接メモリアレイを特定するブロック選択信号ＢＳ＜ｊ＞を受けるＮＡＮＤ回路４２０と、テストモード指示信号ＴＥＳＴとイコライズ制御信号ＥＱＣＴＬ＜ｉ＞を受けるＯＲ回路４２１と、ＮＡＮＤ回路４２０の出力信号とＯＲ回路４２１の出力信号とを受けるＮＯＲ回路４２２と、ＮＯＲ回路４２２の出力信号をレベル変換してビット線分離指示信号ＢＬＩ＜ｉ＞を生成するレベル変換回路４２３を含む。このレベル変換回路４２３により、振幅高電圧Ｖｐｐレベルのビット線分離指示信号ＢＬＩ＜ｉ＞が生成される。
この図９３に示すローカル制御回路ＬＣＴＬｉの構成において、メモリアレイのスタンバイリーク電流を検出するテストモード時においては、テストモード指示信号ＴＥＳＴがＨレベルであり、ＯＲ回路４２１の出力信号がＨレベルとなり、応じてＮＯＲ回路４２２の出力信号がＬレベルとなる。レベル変換回路４２３は、単にレベル変換を行なうだけであり、論理レベルの変換は行なわないため、ビット線分離指示信号ＢＬＩ＜ｉ＞はＬレベルとなり、図９１に示すビット線分離ゲート群は、すべて非導通状態となり、メモリアレイＭＡ０−ＭＡ７は、対応のセンスアンプ群ＳＡＧ０−ＳＡＧ８から分離される。これにより、正確に、ビット線プリチャージ電圧におけるスタンバイ状態時でのリーク電流をメモリアレイ単位で検出することができる。
テストモード指示信号ＴＥＳＴがＬレベルのとき、イコライズ制御信号ＥＱＣＴＬ＜ｉ＞がＨレベルであれば、対応のメモリアレイＭＡｉは、スタンバイリーク不良である。したがって、スリープモード時においてイコライズ制御信号ＥＱＣＴＬ＜ｉ＞がＨレベルとなると、ビット線分離指示信号ＢＬＩ＜ｉ＞をＬレベルとして、そのメモリアレイＭＡｉをセンスアンプ群から分離し、センスアンプのセンス駆動ノードを中間電圧にプリチャージするセンスプリチャージ回路からのリーク電流を防止する。
一方、スリープモード時において、イコライズ制御信号ＥＱＣＴＬ＜ｉ＞がＬレベルのときには、対応のメモリアレイＭＡｉはスタンバイリーク電流が正常であり、ＯＲ回路４２１の出力信号はＬレベルである。したがって、この場合には、アレイ活性化信号ＲＡＳおよび隣接メモリアレイを特定するブロック選択信号ＢＳ＜ｊ＞がＨレベルとなったときに、このビット線分離指示信号ＢＬＩ＜ｉ＞がＬレベルに駆動されてセンスアンプ群から分離される。
なお、図９３に示す構成において、ビット線分離指示信号に代えて、テストブロック選択信号ＴＢＳ＜ｉ＞が利用されれば、テスト対象のメモリアレイのみが対応のセンスアンプ群に結合される。この構成の場合、テストモード指示信号ＴＥＳＴを特に利用する必要はない。ＯＲ回路４２２の出力にＯＲ回路４２２の出力信号とテストブロック選択信号ＴＢＳ＜ｉ＞とを受けるＯＲ回路を配置すれば、テスト対象メモリアレイのみをセンスアンプ群に結合する構成は、得られる。
図９４は、メモリアレイの１列の構成を概略的に示す図である。図９４において、メモリアレイＭＡｉにおいて、ビット線ＢＬおよびＺＢＬは、ビット線分離ゲートＢＩＧを介してセンスアンプＳ／Ａに結合される。メモリアレイＭＡｉにおいては、ビット線プリチャージ／イコライズ回路ＢＥＱＬが設けられており、このビット線プリチャージ／イコライズ回路ＢＥＱＬは、ビット線プリチャージ／イコライズ指示信号ＢＬＥＱ＜ｉ＞に従ってビット線ＢＬおよびＺＢＬへ、プリチャージ電圧ＶＢＬを供給する。
一方、センスアンプＳ／Ａは、センス駆動線Ｓ２ＰおよびＳ２Ｎを介して、センス電源電圧およびセンス接地電圧を受ける。スタンバイ状態においては、このセンス駆動線Ｓ２ＰおよびＳ２Ｎは、センスプリチャージ回路４３０により、中間電圧ＶＢＬレベルにプリチャージされる。センスアンプＳ／Ａは、センス駆動トランジスタを含んでおらず、交差結合されたＭＯＳトランジスタ対を含む。
この図９４に示すように、マイクロショートＺＲがサブワード線ＳＷＬとビット線ＢＬとの間に存在する場合、リーク電流によりビット線ＢＬの電位が低下すると、センスアンプＳ／ＡのＰチャネルＭＯＳトランジスタを介して、センスプリチャージ回路４２５から電流が流れ、そのスタンバイ時のリーク電流が大きくなる。このセンスプリチャージ回路４２５からのリーク電流による電流消費を防止するため、スリープモード時において、ビット線分離ゲートＢＩＧを非導通状態に設定する。これにより、センスプリチャージ回路４３０からのプリチャージ電圧ＶＢＬがセンスアンプＳ／Ａを介して、マイクロショートＺＲへ入力するのを防止でき、応じて消費電流を低減することができる。
［変更例］
図９５は、この発明の実施の形態１６の変更例の構成を示す図である。この図９５においては、ビット線分離指示信号ＢＬＩ＜ｉ＞を生成するローカル制御回路の部分を示す。
図９５において、ローカル制御回路ＬＣＴＬｉは、ブロック選択信号ＢＳ＜ｉ＞とアレイ活性化信号ＲＡＳを受けるＮＡＮＤ回路４３０と、アレイ活性化信号ＲＡＳとブロック選択信号ＢＳ＜ｊ＞とを受けるＡＮＤ回路４３１と、セルフリフレッシュ指示信号ＳＲＦを受けるインバータ回路４３２と、セルフリフレッシュ指示信号ＳＲＦがＨレベルのとき導通してＮＡＮＤ回路４３０の出力信号を通過させるトランスファゲート４３３と、インバータ回路４３２の出力信号がＨレベルのとき導通し、ＡＮＤ回路４３１の出力信号を伝達するトランスファゲート４３４とを含む。トランスファゲート４３３および４３４の出力ノードは共通に結合される。セルフリフレッシュ指示信号ＳＲＦは、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥが活性状態となり、ツインセル書込モードが行なわれ、メモリセルのデータの再配置が行なわれた後に活性化される。
このローカル制御回路ＬＣＴＬｉはさらに、テストモード指示信号ＴＥＳＴとトランスファゲート４３３または４３４の出力信号とを受けてビット線分離指示信号ＢＬＩ＜ｉ＞を生成するレベル変換機能つきＮＯＲ回路４３５を含む。このテストモード指示信号ＴＥＳＴが、メモリアレイ単位でのスタンバイリーク電流を測定するテストモード時にＨレベルの活性状態とされる。
ブロック選択信号ＢＳ＜ｊ＞は、ブロック選択信号ＢＳ＜ｉ＞が指定するメモリアレイＭＡｉに隣接するメモリブロック（メモリアレイ）を指定する。
テストモード指示信号ＴＥＳＴがＨレベルのときには、ビット線分離指示信号ＢＬＩ＜ｉ＞がＬレベルとなり、メモリアレイは対応のセンスアンプ群から分離される。
テストモード指示信号ＴＥＳＴがＬレベルのときには、ＮＯＲ回路４３５が、インバータ回路として動作する。
データアクセスが行なわれる通常動作モード時およびデータの再配置を行なうツインセル書込モード時においては、セルフリフレッシュモード指示信号ＳＲＦはＬレベルである。この状態においては、トランスファゲート４３４が導通し、ＡＮＤ回路４３１の出力信号を、ＮＯＲ回路４３５に伝達する。したがって、このセルフリフレッシュ指示信号ＳＲＦがＬレベルのときには、アレイ活性化信号ＲＡＳおよびブロック選択信号ＢＳ＜ｊ＞の一方がＬレベルのときには、ビット線分離指示信号ＢＬＩ＜ｉ＞がＨレベルとなり、対応のメモリアレイＭＡｉが対応のセンスアンプ群に結合される。
一方、アレイ活性化信号ＲＡＳおよびブロック選択信号ＢＳ＜ｊ＞がともにＨレベルとなると、ＡＮＤ回路４３１の出力信号がＨレベルとなり、応じて、ビット線分離指示信号ＢＬＩ＜ｉ＞がＬレベルとなり、メモリアレイＭＡｉが対応のセンスアンプ群から分離される。
一方、セルフリフレッシュモード時においては、セルフリフレッシュ指示信号ＳＲＦがＨレベルとなり、トランスファゲート４３３が導通し、トランスファゲート４３４が非導通状態となる。この状態においては、アレイ活性化信号ＲＡＳおよびブロック選択信号ＢＳ＜ｉ＞の少なくとも一方がＬレベルのときには、ＮＡＮＤ回路４３０の出力信号がＨレベルとなり、応じて、ＮＯＲ回路４３５からのビット線分離指示信号ＢＬＩ＜ｉ＞がＬレベルとなり、メモリアレイＭＡｉが、対応のセンスアンプ群から分離される。一方、ブロック選択信号ＢＳ＜ｉ＞およびアレイ活性化信号ＲＡＳがともにＨレベルとなると、ＮＡＮＤ回路４３０の出力信号がＬレベルとなり、応じて、ＮＯＲ回路４３５からのビット線分離指示信号ＢＬＩ＜ｉ＞がＨレベルとなり、メモリアレイＭＡｉが、対応のセンスアンプ群に結合される。
すなわち、セルフリフレッシュモード時においては、非選択メモリアレイは、対応のセンスアンプ群からすべて分離される。したがって、スタンバイ状態においても、メモリアレイは対応のセンスアンプ群から分離されており、この非選択メモリアレイにおけるマイクロショートが数多く存在する場合においても、センスアンププからビット線およびマイクロショートを介してサブワード線に電流が流れるのを防止することができる。
なお、この図９５に示す構成においても、ビット線分離指示信号ＢＬＩ＜ｉ＞をテストブロック選択信号ＴＢＳ＜ｉ＞に従って生成してもよい。テストモード指示信号ＴＥＳＴに変えてテストブロック選択信号を利用することにより、その構成は、容易に得られる。すなわち、ＮＯＲ回路４３５をＯＲ回路で置換しかつＮＡＮＤ回路４３０およびＡＮＤ回路４３１を、それぞれＡＮＤ回路およびＮＡＮＤ回路で置換する。
また、ツインセル書き込みモード時において、メモリアレイの置換を行なう構成は、転送先のメモリアレイを特定するブロック選択信号に対して先に説明したブロック変更回路を適用する必要がある。しかしながら、内部でリフレッシュカウンタを利用する場合には、転送先のアドレスが内部で発生されてブロック選択信号が生成されるため、特に問題なくデータ保持領域のメモリアレイの変更を行なうことができる。また、データの内部転送の場合においては、データを保持する転送先のメモリアレイはおよび転送元のメモリアレイ両者が、外部アドレスにより特定されるため、転送先に対するメモリアレイへのアクセス時期を規定する転送制御信号φＲＧＥに従って、ブロック選択信号の転送先を変更することにより、データ保持領域を変更することができる。例えば、図８９に示す構成において、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥに代えて、セルフリフレッシュ指示信号ＳＲＦと転送制御信号φＲＧＥとのＯＲを取った信号を利用すればよい。
また、ビット線プリチャ−ジ／イコライズ回路がセンスアンプ帯に配置されている構成においても、同様非選択メモリブロックを全てセンスアンプ帯から分離することにより、メモリアレイ単位でスタンバイ電流を検出することができる。スリープモード時において、リーク不良のメモリアレイをセンスアンプ帯から分離することにより、センスアンプ帯にビット線プリチャージ／イコライズ回路が配置されていいる構成においても、消費電流を低減することができる。この構成に対する制御の構成としては、上で述べた制御の構成を利用することができる。
以上のように、この発明の実施の形態１６に従えば、メモリアレイ単位でスタンバイリーク電流を検出し、スタンバイリーク電流以上のメモリアレイがデータ保持領域から分離して別のメモリアレイへ置換するように構成しており、データ保持モード時の消費電流をより低減することができる。
［他の適用例］
上述の説明においては、混載ＤＲＡＭについて説明している。しかしながら、本発明は、一般に、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）であれば適用可能である。
また、ロジック等の装置が長期にわたって動作しない期間におけるデータ保持を行なうスリープモードについて説明している。しかしながら、使用状況に応じてＤＲＡＭに対するメモリアドレス空間の割当が動作モードに応じて切換えられるシステムであっても本発明は適用可能である。
ＭＴＵ ツインセルモード単位セル、ＭＣ，ＭＣ１，ＭＣ２ メモリセル、ＬＵ レイアウト単位セル、ＢＬ，ＺＢＬ ビット線、ＳＷＬＬ０，ＳＷＬＬ２，ＳＷＬＬ４，ＳＷＬＬ６，ＳＷＬＬ８，ＳＷＬＲ１，ＳＷＬＲ３，ＳＷＬＲ５，ＳＷＬＲ７ サブワード線、Ｓ／Ａ センスアンプ、Ｐ３，Ｎ３ センス電源トランジスタ、ＭＭ メモリマット、ＭＳＡ メモリサブアレイ、１ 入力バッファ／ラッチ回路、２ リフレッシュカウンタ、３ セレクタ、４ ブロックデコード回路、５ プリデコード回路、６ ツインセルモードコントロール回路、７ サブデコード信号発生回路、８ メインデコード信号発生回路、９ セルフリフレッシュタイマ、１０ リフレッシュコントロール回路、１１ 行系制御回路、５ｃ，５ｄ ＮＡＮＤ回路、５ｇ−５ｊ ＡＮＤ回路、２ｅ，２ｓ ＮＡＮＤ回路、２ｔ ＡＮ回路、Ｐ４，Ｎ４ センスアンプ活性化トランジスタ、ＳＡ センスアンプ、ＳＤＫ センスアンプ駆動回路、ＣＲ 交差領域、２１ 中間電圧発生回路、ＢＥＱ ビット線イコライズ回路、４２ 可変遅延回路、４３ アドレス活性回路、４４ ワード線活性回路、４５ センス活性回路、１１ｂ ローカル行制御回路、７０ａ ＶＰＰ発生回路、７５ａ，７５ｂ ＶＢＢ発生回路、９０ コマンド制御回路、９０ａ，９０ｂ セット／リセットフリップフロップ、９５ａ リフレッシュアドレスカウンタ、９５ｂ ＡＮＤ回路、ＢＰＱ ビット線プリチャージ回路、ＢＥＱＬ，ＢＥＱＲ ビット線プリチャージ／イコライズ回路、ＴＱ１−ＴＱ４ ＭＯＳトランジスタ、Ｔ５−Ｔ８ ＭＯＳトランジスタ、１０２ 遅延回路、１０６ セレクタ、１０７ インバータ、１０８ ＡＮＤ回路、１０２ａ，１０２ｂ 遅延回路、１０２ｃ トランスファーゲート、１０２ｄ ＡＮＤ回路、ＧＲＡＰ 再配置データ線対、ＲＡＣＳＧ 再配置列選択ゲート、ＬＣＴＬ０−ＬＣＴＬｍ ローカル制御回路、ＭＣＴＬ メイン制御回路、ＸＦＲ 転送回路、２００ａ コラムデコーダ、２００ｂ 再配置コラムデコーダ、２０６ プリアンプ、２２０，２２６ ゲート回路、２２２ ＡＮＤ回路、２２４ ＯＲ回路、２３０ａ−２０３ｄ ＡＮＤ回路、２３２ａ−２３２ｅ セット／リセットフリップフロップ、２３３ リセット回路、２３４ アドレスラッチ回路、２３５ ロウデコーダ、２５０ 転送ゲート、２００ コラムデコーダ、２４０ａ アンプラッチ、２４０ｂ プリチャージ／イコライズ回路、２８０，２８４ 立上がり遅延回路、２８２ 選択回路、２８６ ＡＮＤ回路、ＧＲＯＰ 読出データ線対、ＧＷＩＰ 書込データ線対、ＲＣＳＧ 読出列選択ゲート、ＷＣＳＧ 書込列選択ゲート、ＲＡＭＰ リードアンプ、３００ コラムアドレス入力回路、３０２ コラムプリデコーダ、３０３ ライトコラム伝達回路、３０４ リードコラム伝達回路、３２０ カウンタ、３２２ 選択回路、ＭＭ メモリマット、ＭＡ０−ＭＡ７ メモリアレイ、４００ ブロック変更回路、ＭＸＸ０−ＭＸＸ７ マルチプレクサ、ＦＣＫ０−ＦＣＫ７ ヒューズ回路、ＦＬＥｉ−ＦＬＥ７ リンク素子、４０３ テストブロック選択回路、４１０ プログラム回路、４１２ ゲート回路、４１４，４１６ マルチプレクサ、４２０ ＡＮＤ回路、４２１ ＯＲ回路、４２２ ＮＯＲ回路、４２５ センスプリチャージ回路、４３０ ＮＡＮＤ回路、４３１ ＡＮＤ回路、４３５ ＮＯＲ回路。

Claims (27)

  1. 行列状に配列される複数のメモリセルを有するメモリセルアレイ、
    内部データバス、および
    アレイ活性化指示信号に応答して活性化され、前記メモリセルアレイから行を選択する行選択回路を備え、前記行選択回路は、第１のアドレスに従って前記メモリセルアレイの第１の行を選択し、かつ第２のアドレスに従って前記メモリセルアレイの第２の行を選択し、さらに
    前記内部データバスと別に設けられる再配置データバス、
    データ再配置書込指示信号の非活性化時活性化され、列アドレス信号に従って前記メモリセルアレイの前記第１の行のメモリセルが接続する列を選択し、該選択列を前記内部データバスに結合するための列選択回路、
    前記データ再配置書込指示信号の活性化時活性化され、前記列アドレス信号に従って前記メモリセルアレイの前記第２の行のメモリセルが接続する列を選択し、該選択列を前記再配置データバスに結合するための再配置列選択回路、および
    前記内部データバスのデータを増幅しかつラッチするためのプリアンプ、および
    データ再配置動作モード指示信号の活性化時活性化され、前記プリアンプの出力するデータを前記再配置データバスに転送するデータバッファを備える、半導体記憶装置。
  2. 前記メモリアレイは複数のメモリブロックに分割され、前記データ再配置書込指示信号はデータ保持領域のメモリブロックに対して活性化される、請求項１記載の半導体記憶装置。
  3. 前記メモリセルアレイは、各々が行列状に配列される複数のメモリセルを有する複数のメモリブロックに分割され、
    前記行選択回路は、前記データ再配置動作モード指示信号の活性化時前記第１の行および前記第２の行を並行して選択状態へ駆動し、前記第１および第２の行は異なるメモリブロックに配置される、請求項１記載の半導体記憶装置。
  4. 前記データ再配置動作モード指示信号の活性化時、外部からの行選択指示に応答して所定の時間幅を有するパルス信号を前記アレイ活性化指示信号として発生して前記行選択回路を活性化する行選択制御回路をさらに備える、請求項３記載の半導体記憶装置。
  5. 行列状に配列される複数のメモリセルを有するメモリセルアレイ、
    前記メモリセルアレイの選択メモリセルとデータの授受を行なうための内部データバス、および
    アレイ活性化指示信号の活性化に応答して活性化され、前記メモリセルアレイから行を選択するための行選択回路を備え、前記行選択回路は、第１のアドレスに従って前記メモリセルアレイの第１の行を選択し、かつ第２のアドレスに従って前記メモリセルアレイの第２の行を選択し、さらに
    前記列に対応して設けられ、前記アレイ活性化指示信号の活性化に応答して活性化され、対応の列のデータを検知、増幅、およびラッチする複数のセンスアンプ、
    データ再配置書込指示信号の非活性化時活性化され、列アドレス信号に従って前記メモリセルアレイの前記第１の行のメモリセルが接続する列を選択し、該選択列を前記内部データバスに結合するための列選択回路、
    前記データ再配置書込指示信号の活性化時活性化され、前記列アドレス信号に従って前記メモリセルアレイの前記第２の行のメモリセルが配置される列を選択し、該選択列を前記内部データバスに結合するための再配置列選択回路、
    前記データ再配置書込指示信号の活性化時活性化され前記再配置列選択回路の列選択動作の回数をカウントし、該カウント値が所定値に到達するまで前記行選択回路の前記第２のアドレスに対応する行の選択状態への駆動動作を停止させ、かつ該カウント値が前記所定値に到達すると前記行選択回路の前記第２のアドレスに従う行の選択状態への駆動を活性化するための再配置制御回路、および
    前記内部データバスのデータを増幅しかつラッチするプリアンプを備え、前記プリアンプは、再配置動作モード指示信号の活性化時該出力データをラッチし、さらに
    前記データ再配置書込指示信号の活性化時活性化され、前記プリアンプの出力するデータを前記内部データバスに転送するためのデータバッファを備える、半導体記憶装置。
  6. 前記再配置制御回路のカウントの所定値は、前記列の数に対応する、請求項５記載の半導体記憶装置。
  7. 行列状に配列される複数のメモリセルを有するメモリセルアレイ、
    前記メモリセルアレイの選択メモリセルとデータの授受を行なうための内部データバス、
    前記メモリセルアレイから行を選択するための行選択回路を備え、前記行選択回路は、データ再配置動作モード指示信号の活性化時、第１のアドレスに従って前記メモリセルアレイの第１の行を選択し、かつ第２のアドレスに従って前記メモリセルアレイの第２の行を選択し、さらに
    前記内部データバス上に読出された選択メモリセルからのデータを増幅するためのプリアンプ、
    データ再配置書込指示信号の非活性化時列選択指示に応答して活性化され、列アドレス信号に従って前記メモリセルアレイの前記第１の行のメモリセルが配置される列を選択し、該選択列を前記内部データバスに結合するための列選択回路、
    前記データ再配置書込指示信号の活性化時前記列選択指示に応答して前記列選択回路の活性化の所定時間後に活性化され、前記列アドレス信号に従って前記メモリセルアレイの前記第２の行のメモリセルが配置される列を選択し、該選択列を前記内部データバスに結合するための再配置列選択回路、
    前記列選択指示に応答して活性化されるプリアンプ活性化信号に応答して活性化され、前記内部データバスのデータを増幅しかつラッチするためのプリアンプ、および
    前記プリアンプ活性化信号の活性化に応答して前記プリアンプよりも遅れて活性化され、前記プリアンプの出力するデータを前記内部データバスに転送するための転送バッファを備える、半導体記憶装置。
  8. 前記行選択回路は、少なくともアレイ活性化信号の活性化に応答して前記第1のアドレスによりアドレス指定された行を選択状態に駆動する、請求項７記載の半導体記憶装置。
  9. 前記行選択回路は、前記アレイ活性化信号の活性化とデータ再配置書込指示信号の非活性化とに応答して前記第1のアドレスにより指定された行を選択状態に駆動しかつ前記アレイ活性化指示信号および前記再配置動作モード指示信号の活性化時、前記再配置列選択回路の列選択動作完了後前記第２のアドレスによりアドレス指定された行を選択状態へ駆動する、請求項８記載の半導体記憶装置。
  10. 前記列に対応して配置され、かつ前記アレイ活性化信号に応答して活性化され、対応の列のデータを検知、増幅、およびラッチする複数のセンスアンプをさらに備える、請求項９記載の半導体記憶装置。
  11. 前記再配置データバスは、前記メモリセルアレイの選択メモリセルへ書込データを伝達するための内部書込データバスであり、かつ前記内部データバスは、前記メモリセルアレイの選択メモリセルから読出されたデータを転送する内部読出データバスである、請求項１記載の半導体記憶装置。
  12. 前記再配置動作モード指示信号の活性化時、列選択指示信号に応答して列アドレスを生成して前記列選択回路へ与える内部列アドレス発生回路をさらに備える、請求項１、５または７記載の半導体記憶装置。
  13. 行列状に配置される複数のメモリセルを有するメモリセルアレイ、
    アレイ活性化指示信号に応答して前記メモリセルアレイの行を選択するための行選択回路、
    内部データを転送するための内部データバス、
    列選択指示に応答して前記メモリセルアレイの列を選択して前記内部データバスへ結合する列選択回路、および
    データ再配置指示に応答して、前記列選択回路および前記内部データバスを介して前記行選択回路により選択された第１の行から前記行選択回路により選択された第２の行へデータを転送する転送回路を備える、半導体記憶装置。
  14. 行列状に配列される複数のメモリセル、
    アレイ活性化信号に応答してアドレス指定された行を選択状態に駆動する行選択回路、
    列選択指示に応答して、アドレス指定された列を選択するための列選択回路、
    内部データバス、
    プリアンプ活性化信号に応答して前記内部データバスのデータを増幅しかつラッチするプリアンプ、および
    再配置書込指示信号に応答して、前記プリアンプの出力データを前記内部データバスに転送する転送バッファを備え、前記プリアンプは、前記列選択指示に応答して活性化され、かつ前記再配置書込指示信号の非活性化に応答して非活性化される、半導体記憶装置。
  15. 前記列選択指示の活性化に応答して活性化されかつ前記再配置書込指示信号の非活性化に応答して活性化され、活性化時前記内部データバスを所定電圧レベルにイコライズするバスイコライズ回路をさらに備える、請求項１４記載の半導体記憶装置。
  16. 前記列選択回路は、前記データ再配置書込指示信号の非活性化時前記列アドレス信号にしたがって前記列選択信号を生成し、
    前記再配置列選択回路は、前記データ再配置書込指示信号の活性化時前記列アドレス信号にしたがって前記再配置列選択信号を生成し、
    前記データ再配置書込指示信号は、前記第１のアドレスが指定する行に対応する領域に対しては非活性化され、かつ前記第２のアドレスが指定する行に対応する領域に対しては活性化される、請求項１記載の半導体記憶装置。
  17. 前記列選択回路は、列アドレス信号に対応する列指定信号を前記データ再配置書込指示信号の非活性化時選択し、該列指定信号にしたがって前記列選択信号を生成し、
    前記再配置列選択回路は、前記データ再配置書込指示信号の活性化時前記列指定信号の遅延信号を選択し、該選択遅延列指定信号にしたがって前記再配置列選択信号を生成し、前記データ再配置書込指示信号は、前記第１のアドレスが指定する行に対応する領域に対しては非活性化され、かつ前記第２のアドレスが指定する行に対応する領域に対しては活性化される、請求項５記載の半導体記憶装置。
  18. 前記列選択回路は、前記データ再配置書込指示信号の非活性化時前記列アドレスに対応する読出列指定信号にしたがって読み出し列選択ゲートに対する読出列選択信号を生成しかつ書込列選択ゲートに対する書込列選択信号の生成が禁止され、
    前記再配置列選択回路は、前記データ再配置書込指示信号の活性化時前記列アドレスに対応する読出列指定信号にしたがって書込列選択ゲートに対する書込列選択信号を生成しかつ前記読出列指定信号に従う読出列選択ゲートに対する読出列選択信号の生成が禁止され、
    各列には前記内部読出データバスに対応の列を接続するための読出列選択ゲートと、前記内部書込データバスに対応の列を接続するための書込列選択ゲートとが設けられる、請求項１１記載の半導体記憶装置。
  19. 前記内部データバスは、内部データ線と、前記内部データ線と別に設けられる再配置データ線とを含み、
    前記列選択回路は、前記内部データ線と対応の列とを接続し、前記再配置列選択回路は前記再配置データ線と対応の列とを接続し、前記プリアンプは前記内部データ線のデータを増幅し、かつ前記転送バッファは、前記再配置データ線に前記プリアンプの出力データを転送する、請求項７記載の半導体記憶装置。
  20. 各々が複数のメモリセルを有する複数のメモリブロックを有するメモリアレイ、
    ブロック選択アドレスに従って前記複数のメモリブロックのうちの指定されたメモリブロックを選択するブロック選択信号を発生するブロック選択信号発生回路、および
    データアクセスが行なわれる通常動作モードと異なる第１の動作モード時に、前記ブロック選択信号とメモリブロックとの対応関係をメモリブロック単位で変更するためのブロック変更回路を備える、半導体記憶装置。
  21. 前記ブロック変更回路は、前記通常動作モード時に前記ブロック選択信号と前記メモリブロックとの対応関係の変更を禁止する、請求項２０記載の半導体記憶装置。
  22. 前記ブロック変更回路は、前記ブロック選択信号を伝達するブロック選択信号線の接続を切換えるためのヒューズプログラム回路を含む、請求項２０記載の半導体記憶装置。
  23. 前記ブロック変更回路は、前記第１の動作モード時において、第１のメモリブロックを第２のメモリブロックで置換するための回路を含む、請求項２０記載の半導体記憶装置。
  24. 前記第１のメモリブロックを前記の第１の動作モード時にスタンバイ状態に保持するためのブロック制御回路をさらに備える、請求項２３記載の半導体記憶装置。
  25. 前記ブロック制御回路は、前記第１の動作モード時、前記第１のメモリブロックへの電圧の供給を停止するための回路を備える、請求項２４記載の半導体記憶装置。
  26. 第２の動作モード時、前記メモリアレイをメモリブロック単位でスタンバイ状態に設定するための回路をさらに備える、請求項２０記載の半導体記憶装置。
  27. 前記メモリセルは、キャパシタにデータを記憶するダイナミック型メモリセルであり、
    前記第１の動作モードは、１ビットのデータにこのメモリセルで記憶する動作モードであり、前記第２の動作モードは、前記第２のメモリブロック単位で消費電流を検出するテストモードである、請求項２６記載の半導体記憶装置。
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