JPH1139862A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1139862A JPH1139862A JP9191457A JP19145797A JPH1139862A JP H1139862 A JPH1139862 A JP H1139862A JP 9191457 A JP9191457 A JP 9191457A JP 19145797 A JP19145797 A JP 19145797A JP H1139862 A JPH1139862 A JP H1139862A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 外部信号の変化周期よりも短い周期で行を選
択する。 【解決手段】 特殊動作モードが選択されたとき、セル
フリフレッシュの周期を指定するリフレッシュ発振回路
（６ｃ）よりも短い周期で発振するテスト発振回路（６
ｉ）を外部のロウアドレスストローブ信号（／ＲＡＳ）
に従って活性化し、セレクタ（６ｊ）を介して内部ロウ
アドレスストローブ信号として行系制御回路（６ｋ）へ
与える。このように、ロウアドレスストローブ信号／Ｒ
ＡＳの周期よりも短い周期で内部ロウアドレスストロー
ブ信号を活性化させて行選択を行なうことができる。
択する。 【解決手段】 特殊動作モードが選択されたとき、セル
フリフレッシュの周期を指定するリフレッシュ発振回路
（６ｃ）よりも短い周期で発振するテスト発振回路（６
ｉ）を外部のロウアドレスストローブ信号（／ＲＡＳ）
に従って活性化し、セレクタ（６ｊ）を介して内部ロウ
アドレスストローブ信号として行系制御回路（６ｋ）へ
与える。このように、ロウアドレスストローブ信号／Ｒ
ＡＳの周期よりも短い周期で内部ロウアドレスストロー
ブ信号を活性化させて行選択を行なうことができる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に特殊動作モード時内部で高速で行選択を行な
うための回路構成に関する。より特定的には、この発明
はダイナミック型半導体記憶装置のメモリセルのデータ
保持特性をテストするための構成に関する。
関し、特に特殊動作モード時内部で高速で行選択を行な
うための回路構成に関する。より特定的には、この発明
はダイナミック型半導体記憶装置のメモリセルのデータ
保持特性をテストするための構成に関する。
【０００２】
【従来の技術】図３７は、従来のダイナミック型半導体
記憶装置の全体の構成を概略的に示す図である。このダ
イナミック型半導体記憶装置は、メモリセルの記憶デー
タのリフレッシュが周期的に行なわれる記憶装置であ
り、仮想スタティック・ランダム・アクセス・メモリ
（ＶＳＲＡＭ）、擬似スタティック・ランダム・アクセ
ス・メモリ（ＰＳＲＡＭ）およびダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）のいずれであっても
よいが、図３７においては、ダイナミック・ランダム・
アクセス・メモリの構成が一例として示される。
記憶装置の全体の構成を概略的に示す図である。このダ
イナミック型半導体記憶装置は、メモリセルの記憶デー
タのリフレッシュが周期的に行なわれる記憶装置であ
り、仮想スタティック・ランダム・アクセス・メモリ
（ＶＳＲＡＭ）、擬似スタティック・ランダム・アクセ
ス・メモリ（ＰＳＲＡＭ）およびダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）のいずれであっても
よいが、図３７においては、ダイナミック・ランダム・
アクセス・メモリの構成が一例として示される。
【０００３】図３７において、ダイナミック型半導体記
憶装置１は、外部制御信号入力端子（ノード）２ないし
５を介して与えられる外部制御信号、すなわちライトイ
ネーブル信号／Ｗ、出力イネーブル信号／ＯＥ、ロウア
ドレスストローブ信号／ＲＡＳ、およびコラムアドレス
ストローブ信号／ＣＡＳを受けて内部制御信号を発生す
るコントロール回路６と、行列状に配列される複数のダ
イナミック型メモリセルを有するメモリアレイ７と、ア
ドレス信号入力端子（ノード）８を介して与えられる外
部アドレス信号Ａ０〜Ａｉを受け、コントロール回路６
の制御の下に内部行アドレス信号および内部列アドレス
信号を発生するアドレスバッファ９と、コントロール回
路６の制御の下にリフレッシュ動作時にリフレッシュさ
れるべき行を指定するリフレッシュ行アドレス信号を発
生する内部アドレス発生回路１０と、コントロール回路
６の制御の下にアドレスバッファ９および内部アドレス
発生回路１０からのアドレス信号のいずれかを選択的に
通過させるマルチプレクサ１１と、コントロール回路６
の制御の下に活性化され、マルチプレクサ１１から与え
られた内部行アドレス信号をデコードし、メモリアレイ
７のアドレス指定された行（ワード線）を選択するロウ
デコーダ１２を含む。
憶装置１は、外部制御信号入力端子（ノード）２ないし
５を介して与えられる外部制御信号、すなわちライトイ
ネーブル信号／Ｗ、出力イネーブル信号／ＯＥ、ロウア
ドレスストローブ信号／ＲＡＳ、およびコラムアドレス
ストローブ信号／ＣＡＳを受けて内部制御信号を発生す
るコントロール回路６と、行列状に配列される複数のダ
イナミック型メモリセルを有するメモリアレイ７と、ア
ドレス信号入力端子（ノード）８を介して与えられる外
部アドレス信号Ａ０〜Ａｉを受け、コントロール回路６
の制御の下に内部行アドレス信号および内部列アドレス
信号を発生するアドレスバッファ９と、コントロール回
路６の制御の下にリフレッシュ動作時にリフレッシュさ
れるべき行を指定するリフレッシュ行アドレス信号を発
生する内部アドレス発生回路１０と、コントロール回路
６の制御の下にアドレスバッファ９および内部アドレス
発生回路１０からのアドレス信号のいずれかを選択的に
通過させるマルチプレクサ１１と、コントロール回路６
の制御の下に活性化され、マルチプレクサ１１から与え
られた内部行アドレス信号をデコードし、メモリアレイ
７のアドレス指定された行（ワード線）を選択するロウ
デコーダ１２を含む。
【０００４】信号／Ｗは、活性化時（Ｌレベル）データ
書込を指定する。信号／ＯＥは活性化時データ出力を指
定し、後に説明する出力バッファを動作状態とする。ロ
ウアドレスストローブ信号／ＲＡＳは、この半導体記憶
装置へのアクセスが行なわれることを指示する信号であ
り、ＤＲＡＭの内部動作を開始させかつ内部動作の活性
期間を決定する。このロウアドレスストローブ信号／Ｒ
ＡＳの活性化時、ロウデコーダ１２などの、メモリアレ
イ７の行を選択する動作に関連する回路（行系回路）が
活性状態とされる。コラムアドレスストローブ信号／Ｃ
ＡＳは、メモリアレイ７における列を選択する回路を活
性状態とする。
書込を指定する。信号／ＯＥは活性化時データ出力を指
定し、後に説明する出力バッファを動作状態とする。ロ
ウアドレスストローブ信号／ＲＡＳは、この半導体記憶
装置へのアクセスが行なわれることを指示する信号であ
り、ＤＲＡＭの内部動作を開始させかつ内部動作の活性
期間を決定する。このロウアドレスストローブ信号／Ｒ
ＡＳの活性化時、ロウデコーダ１２などの、メモリアレ
イ７の行を選択する動作に関連する回路（行系回路）が
活性状態とされる。コラムアドレスストローブ信号／Ｃ
ＡＳは、メモリアレイ７における列を選択する回路を活
性状態とする。
【０００５】半導体記憶装置１は、さらに、コントロー
ル回路６の制御の下に活性化され、アドレスバッファ９
からの内部列アドレス信号をデコードし、メモリアレイ
７の列を選択する列選択信号を発生するコラムデコーダ
１３と、メモリアレイ７の選択された行に接続するメモ
リセルのデータを検知し増幅するセンスアンプと、コラ
ムデコーダ１３からの列選択信号に応答してメモリアレ
イ７の選択された列を内部データバスａ１に接続するＩ
Ｏゲートと、コントロール回路６の制御の下にデータ書
込時データ入出力端子１７へ与えられた外部書込データ
ＤＱ０〜ＤＱｊから内部書込データを生成して内部デー
タバスａ１へ伝達する入力バッファ１５と、コントロー
ル回路６の制御の下にデータ読出時この内部データバス
ａ１に読出された内部読出データから外部読出データＤ
Ｑ０〜ＤＱｊを生成してデータ入出力端子１７へ出力す
る出力バッファ１６を含む。図３７においては、センス
アンプとＩＯゲートを１つのブロック１４で示す。
ル回路６の制御の下に活性化され、アドレスバッファ９
からの内部列アドレス信号をデコードし、メモリアレイ
７の列を選択する列選択信号を発生するコラムデコーダ
１３と、メモリアレイ７の選択された行に接続するメモ
リセルのデータを検知し増幅するセンスアンプと、コラ
ムデコーダ１３からの列選択信号に応答してメモリアレ
イ７の選択された列を内部データバスａ１に接続するＩ
Ｏゲートと、コントロール回路６の制御の下にデータ書
込時データ入出力端子１７へ与えられた外部書込データ
ＤＱ０〜ＤＱｊから内部書込データを生成して内部デー
タバスａ１へ伝達する入力バッファ１５と、コントロー
ル回路６の制御の下にデータ読出時この内部データバス
ａ１に読出された内部読出データから外部読出データＤ
Ｑ０〜ＤＱｊを生成してデータ入出力端子１７へ出力す
る出力バッファ１６を含む。図３７においては、センス
アンプとＩＯゲートを１つのブロック１４で示す。
【０００６】入力バッファ１５は、信号／Ｗおよび／Ｃ
ＡＳがともに活性状態のＬレベルとなったときに活性化
されて内部書込データを生成する。出力バッファ１６
は、出力イネーブル信号／ＯＥの活性化に従って活性状
態とされる。
ＡＳがともに活性状態のＬレベルとなったときに活性化
されて内部書込データを生成する。出力バッファ１６
は、出力イネーブル信号／ＯＥの活性化に従って活性状
態とされる。
【０００７】図３８は、図３７に示すメモリアレイ７の
内部構成を概略的に示す図である。図３８において、メ
モリアレイ７は、メモリセルの各行に対応して配置さ
れ、各々に対応の行のメモリセルが接続される複数のワ
ード線ＷＬと、メモリセルの各列に対応して配置され、
各々に対応の列のメモリセルが接続される複数のビット
線対ＢＬ，／ＢＬを含む。図３８においては、ワード線
ＷＬ０、ＷＬ（ｌ−１）、ＷＬｌおよびＷＬ（ｌ＋１）
と、１対のビット線ＢＬ，／ＢＬを代表的に示す。メモ
リセルは、１対のビット線とワード線との交差部に対応
して配置される。図３８において、ワード線ＷＬ（ｌ−
１）とビット線／ＢＬの交差部に対応して配置されるメ
モリセルＭＣａと、ワード線ＷＬｌとビット線ＢＬとの
交差部に対応して配置されるメモリセルＭＣｂと、ワー
ド線ＷＬ（ｌ＋１）とビット線／ＢＬとの交差部に対応
して配置されるメモリセルＭＣｃを代表的に示す。メモ
リセルＭＣａ〜ＭＣｃの各々は、情報を電荷の形態で格
納するキャパシタ２３と、対応のワード線上の信号電位
に応答して導通し、対応のビット線（ＢＬまたは／Ｂ
Ｌ）とキャパシタ２３とを電気的に接続するアクセスト
ランジスタ２２を含む。アクセストランジスタ２２は、
ｎチャネルＭＯＳ（絶縁ゲート型電界効果）トランジス
タで構成される。
内部構成を概略的に示す図である。図３８において、メ
モリアレイ７は、メモリセルの各行に対応して配置さ
れ、各々に対応の行のメモリセルが接続される複数のワ
ード線ＷＬと、メモリセルの各列に対応して配置され、
各々に対応の列のメモリセルが接続される複数のビット
線対ＢＬ，／ＢＬを含む。図３８においては、ワード線
ＷＬ０、ＷＬ（ｌ−１）、ＷＬｌおよびＷＬ（ｌ＋１）
と、１対のビット線ＢＬ，／ＢＬを代表的に示す。メモ
リセルは、１対のビット線とワード線との交差部に対応
して配置される。図３８において、ワード線ＷＬ（ｌ−
１）とビット線／ＢＬの交差部に対応して配置されるメ
モリセルＭＣａと、ワード線ＷＬｌとビット線ＢＬとの
交差部に対応して配置されるメモリセルＭＣｂと、ワー
ド線ＷＬ（ｌ＋１）とビット線／ＢＬとの交差部に対応
して配置されるメモリセルＭＣｃを代表的に示す。メモ
リセルＭＣａ〜ＭＣｃの各々は、情報を電荷の形態で格
納するキャパシタ２３と、対応のワード線上の信号電位
に応答して導通し、対応のビット線（ＢＬまたは／Ｂ
Ｌ）とキャパシタ２３とを電気的に接続するアクセスト
ランジスタ２２を含む。アクセストランジスタ２２は、
ｎチャネルＭＯＳ（絶縁ゲート型電界効果）トランジス
タで構成される。
【０００８】ワード線ＷＬ（ＷＬ０〜ＷＬ（ｌ＋１）を
総称的に示す）には、ロウデコーダ１２からの行選択信
号が伝達される。ブロック１４に含まれるセンスアンプ
は、ビット線対ＢＬ，／ＢＬに対応して配置され、対応
のビット線対ＢＬ，／ＢＬの電位を差動的に増幅するセ
ンスアンプ回路を含む。このロウデコーダ１２およびセ
ンスアンプは、ロウアドレスストローブ信号／ＲＡＳの
活性化に従って順次活性状態とされる。次に、この図３
７および図３８に示す半導体記憶装置の動作を、その動
作波形図である図３９を参照して説明する。ここで、図
３９においては、データ読出時における動作波形が一例
として示される。
総称的に示す）には、ロウデコーダ１２からの行選択信
号が伝達される。ブロック１４に含まれるセンスアンプ
は、ビット線対ＢＬ，／ＢＬに対応して配置され、対応
のビット線対ＢＬ，／ＢＬの電位を差動的に増幅するセ
ンスアンプ回路を含む。このロウデコーダ１２およびセ
ンスアンプは、ロウアドレスストローブ信号／ＲＡＳの
活性化に従って順次活性状態とされる。次に、この図３
７および図３８に示す半導体記憶装置の動作を、その動
作波形図である図３９を参照して説明する。ここで、図
３９においては、データ読出時における動作波形が一例
として示される。
【０００９】ロウアドレスストローブ信号／ＲＡＳが非
活性状態のハイレベルのとき、半導体記憶装置１はスタ
ンバイ状態にある。この状態においては、ロウデコーダ
１２からの行選択信号はすべて非活性状態にあり、ワー
ド線ＷＬの電位は非選択状態のローレベルにある。ビッ
ト線ＢＬおよび／ＢＬは、図示しないプリチャージ／イ
コライズ回路により所定の電位（たとえばＶｃｃ／２：
Ｖｃｃは動作電源電圧）にプリチャージされている。
活性状態のハイレベルのとき、半導体記憶装置１はスタ
ンバイ状態にある。この状態においては、ロウデコーダ
１２からの行選択信号はすべて非活性状態にあり、ワー
ド線ＷＬの電位は非選択状態のローレベルにある。ビッ
ト線ＢＬおよび／ＢＬは、図示しないプリチャージ／イ
コライズ回路により所定の電位（たとえばＶｃｃ／２：
Ｖｃｃは動作電源電圧）にプリチャージされている。
【００１０】ロウアドレスストローブ信号／ＲＡＳがロ
ーレベルの活性状態となるとメモリサイクルが始まり、
行選択動作が開始される。この行選択動作の開始に先立
って、まずビット線ＢＬおよび／ＢＬのプリチャージ動
作が停止し、ビット線ＢＬおよび／ＢＬはプリチャージ
電位でフローティング状態とされる。
ーレベルの活性状態となるとメモリサイクルが始まり、
行選択動作が開始される。この行選択動作の開始に先立
って、まずビット線ＢＬおよび／ＢＬのプリチャージ動
作が停止し、ビット線ＢＬおよび／ＢＬはプリチャージ
電位でフローティング状態とされる。
【００１１】アドレスバッファ９が、コントロール回路
６から制御信号バスａ３を介して与えられる制御信号に
応答してアドレス信号入力端子（ノード）８を介して与
えられる外部アドレス信号Ａ０〜Ａｉを取込み、内部ア
ドレスバスａ４上に内部行アドレス信号を出力する。図
３７において、この内部アドレスバスａ４は（ｉ＋１）
ビット幅を有するように示される。しかしながら、アド
レスバッファ９は相補なアドレス信号対を通常出力し、
この内部アドレスバスａ４のビット幅は２・（ｉ＋１）
となる。
６から制御信号バスａ３を介して与えられる制御信号に
応答してアドレス信号入力端子（ノード）８を介して与
えられる外部アドレス信号Ａ０〜Ａｉを取込み、内部ア
ドレスバスａ４上に内部行アドレス信号を出力する。図
３７において、この内部アドレスバスａ４は（ｉ＋１）
ビット幅を有するように示される。しかしながら、アド
レスバッファ９は相補なアドレス信号対を通常出力し、
この内部アドレスバスａ４のビット幅は２・（ｉ＋１）
となる。
【００１２】マルチプレクサ１１は、データの書込／読
出が行なわれる通常動作モード時においては、コントロ
ール回路６の制御の下にアドレスバッファ９から与えら
れる内部行アドレス信号を選択してロウデコーダ１２へ
与える。ロウデコーダ１２は、この与えられた内部行ア
ドレス信号をデコードし、メモリアレイ７はアドレス指
定されたワード線上へ活性状態の行選択信号を伝達す
る。これにより、選択されたワード線ＷＬの電位がハイ
レベルへ上昇する。
出が行なわれる通常動作モード時においては、コントロ
ール回路６の制御の下にアドレスバッファ９から与えら
れる内部行アドレス信号を選択してロウデコーダ１２へ
与える。ロウデコーダ１２は、この与えられた内部行ア
ドレス信号をデコードし、メモリアレイ７はアドレス指
定されたワード線上へ活性状態の行選択信号を伝達す
る。これにより、選択されたワード線ＷＬの電位がハイ
レベルへ上昇する。
【００１３】今、ワード線ＷＬ１が選択されたと仮定す
る。この状態においては、メモリセルＭＣｂのアクセス
トランジスタ２２がオン状態となり、キャパシタ２３が
ビット線ＢＬに接続される。メモリセルＭＣｂがハイレ
ベルのデータを格納しているとき、ビット線ＢＬの電位
は、図３９に示すように少し上昇する。一方、ビット線
／ＢＬにはメモリセルが接続されないため、ビット線／
ＢＬはプリチャージ電位を維持する。次に、ブロック３
４に含まれるセンスアンプ回路が活性化され、このビッ
ト線ＢＬおよび／ＢＬの電位が差動的に増幅され、ハイ
レベルのデータが読出されたビット線ＢＬの電位が動作
電源電圧Ｖｃｃレベルに上昇し、他方のビット線／ＢＬ
が接地電位レベルのローレベルにまで放電される。
る。この状態においては、メモリセルＭＣｂのアクセス
トランジスタ２２がオン状態となり、キャパシタ２３が
ビット線ＢＬに接続される。メモリセルＭＣｂがハイレ
ベルのデータを格納しているとき、ビット線ＢＬの電位
は、図３９に示すように少し上昇する。一方、ビット線
／ＢＬにはメモリセルが接続されないため、ビット線／
ＢＬはプリチャージ電位を維持する。次に、ブロック３
４に含まれるセンスアンプ回路が活性化され、このビッ
ト線ＢＬおよび／ＢＬの電位が差動的に増幅され、ハイ
レベルのデータが読出されたビット線ＢＬの電位が動作
電源電圧Ｖｃｃレベルに上昇し、他方のビット線／ＢＬ
が接地電位レベルのローレベルにまで放電される。
【００１４】コラムアドレスストローブ信号／ＣＡＳが
ローレベルの活性状態となると、アドレスバッファ９
は、コントロール回路６の制御の下に、アドレス信号入
力端子（ノード）８に与えられた内部アドレス信号Ａ０
〜Ａｉを列アドレス信号として取込み、内部列アドレス
信号を生成して内部アドレスバッファａ４上に伝達す
る。センスアンプ回路が活性化されてビット線ＢＬおよ
び／ＢＬの電位が確定した後、コラムデコーダ１３がコ
ントロール回路６の制御の下に活性化されて、アドレス
バッファ９から与えられた内部列アドレス信号をデコー
ドし、列選択信号を生成して出力する。
ローレベルの活性状態となると、アドレスバッファ９
は、コントロール回路６の制御の下に、アドレス信号入
力端子（ノード）８に与えられた内部アドレス信号Ａ０
〜Ａｉを列アドレス信号として取込み、内部列アドレス
信号を生成して内部アドレスバッファａ４上に伝達す
る。センスアンプ回路が活性化されてビット線ＢＬおよ
び／ＢＬの電位が確定した後、コラムデコーダ１３がコ
ントロール回路６の制御の下に活性化されて、アドレス
バッファ９から与えられた内部列アドレス信号をデコー
ドし、列選択信号を生成して出力する。
【００１５】この列選択信号に応答して、ブロック１４
に含まれるＩＯゲート（各ビット線対に対して設けられ
ている）がオン状態となり、列選択信号が指定する列に
対応して設けられたビット線対が導通状態とされたＩＯ
ゲート回路を介して内部データバスａ１に接続される。
データ読出時においては、出力イネーブル信号／ＯＥが
活性状態のローレベルとされ、出力バッファ１６が応じ
てコントロール回路６の制御の下に活性化され、この内
部データバスａ１上に与えられた内部読出データから外
部読出データを生成してデータ入出力端子１７へ伝達す
る。データ読出時においては、ライトイネーブル信号／
Ｗが非活性状態のハイレベルに維持される（図３９にお
いて破線で示す）。データ書込時において内部データバ
スａ１上に内部書込データが伝達されるタイミングは、
信号／Ｗおよび／ＣＡＳの両者が活性状態とされるタイ
ミングにより決定される。
に含まれるＩＯゲート（各ビット線対に対して設けられ
ている）がオン状態となり、列選択信号が指定する列に
対応して設けられたビット線対が導通状態とされたＩＯ
ゲート回路を介して内部データバスａ１に接続される。
データ読出時においては、出力イネーブル信号／ＯＥが
活性状態のローレベルとされ、出力バッファ１６が応じ
てコントロール回路６の制御の下に活性化され、この内
部データバスａ１上に与えられた内部読出データから外
部読出データを生成してデータ入出力端子１７へ伝達す
る。データ読出時においては、ライトイネーブル信号／
Ｗが非活性状態のハイレベルに維持される（図３９にお
いて破線で示す）。データ書込時において内部データバ
スａ１上に内部書込データが伝達されるタイミングは、
信号／Ｗおよび／ＣＡＳの両者が活性状態とされるタイ
ミングにより決定される。
【００１６】ワード線ＷＬは、互いに平行に同一配線層
に形成され、互いに絶縁膜により電気的に分離される。
このため、図３８に示すように、ワード線間には寄生容
量が存在する。図３８において、ワード線ＷＬ（ｌ−
１）およびＷＬｌの間の寄生容量２５ａと、ワード線Ｗ
ＬｌおよびＷＬ（ｌ＋１）の間の寄生容量２５ｂを代表
的に示す。この寄生容量は、隣接するワード線間のみな
らず、離れて配置されるワード線との間にも存在する。
に形成され、互いに絶縁膜により電気的に分離される。
このため、図３８に示すように、ワード線間には寄生容
量が存在する。図３８において、ワード線ＷＬ（ｌ−
１）およびＷＬｌの間の寄生容量２５ａと、ワード線Ｗ
ＬｌおよびＷＬ（ｌ＋１）の間の寄生容量２５ｂを代表
的に示す。この寄生容量は、隣接するワード線間のみな
らず、離れて配置されるワード線との間にも存在する。
【００１７】また、ビット線ＢＬおよび／ＢＬとワード
線ＷＬとは、互いに異なる配線層に互いに交差する方向
に形成される。このため、この交差部分において層間絶
縁膜を介してワード線とビット線との間に寄生容量が存
在する。図３８においては、ビット線ＢＬとワード線Ｗ
Ｌ（ｌ−１）の間の寄生容量２６を代表的に示す。以下
に、この寄生容量２５ａ、２５ｂおよび２６の作用につ
いて説明する。
線ＷＬとは、互いに異なる配線層に互いに交差する方向
に形成される。このため、この交差部分において層間絶
縁膜を介してワード線とビット線との間に寄生容量が存
在する。図３８においては、ビット線ＢＬとワード線Ｗ
Ｌ（ｌ−１）の間の寄生容量２６を代表的に示す。以下
に、この寄生容量２５ａ、２５ｂおよび２６の作用につ
いて説明する。
【００１８】図４０は、ワード線間およびワード線／ビ
ット線間の寄生容量の分布をより詳細に示す図である。
図４０においては、２本のワード線ＷＬａおよびＷＬｂ
ならびに１対のビット線ＢＬおよび／ＢＬを示す。ビッ
ト線ＢＬとワード線ＷＬａの交差部に対応してメモリセ
ルＭＣｄが配置され、ビット線／ＢＬとワード線ＷＬｂ
の交差部に対応してメモリセルＭＣｄが配置される。メ
モリセルＭＣｄおよびＭＣｅのキャパシタ２３のそれぞ
れの一方電極へは、一定の基準電圧Ｖｃｐ（通常、Ｖｃ
ｃ／２の電圧レベル）が与えられる。
ット線間の寄生容量の分布をより詳細に示す図である。
図４０においては、２本のワード線ＷＬａおよびＷＬｂ
ならびに１対のビット線ＢＬおよび／ＢＬを示す。ビッ
ト線ＢＬとワード線ＷＬａの交差部に対応してメモリセ
ルＭＣｄが配置され、ビット線／ＢＬとワード線ＷＬｂ
の交差部に対応してメモリセルＭＣｄが配置される。メ
モリセルＭＣｄおよびＭＣｅのキャパシタ２３のそれぞ
れの一方電極へは、一定の基準電圧Ｖｃｐ（通常、Ｖｃ
ｃ／２の電圧レベル）が与えられる。
【００１９】ワード線ＷＬａとワード線ＷＬｂの間には
寄生容量２５ｃが存在し、またワード線ＷＬａには、図
示しないワード線との間で形成される寄生容量２５ｄが
存在し、またワード線ＷＬｂには、図示しないワード線
との間で形成される寄生容量２５ｅが存在する。ワード
線ＷＬａとビット線ＢＬの間に寄生容量２６ａが存在
し、ビット線ＢＬとワード線ＷＬｂの間に寄生容量２６
ｂが存在する。ビット線／ＢＬとワード線ＷＬａの間に
寄生容量２６ｃが存在し、ビット線／ＢＬとワード線Ｗ
Ｌｂの間に寄生容量２６ｄが存在する。
寄生容量２５ｃが存在し、またワード線ＷＬａには、図
示しないワード線との間で形成される寄生容量２５ｄが
存在し、またワード線ＷＬｂには、図示しないワード線
との間で形成される寄生容量２５ｅが存在する。ワード
線ＷＬａとビット線ＢＬの間に寄生容量２６ａが存在
し、ビット線ＢＬとワード線ＷＬｂの間に寄生容量２６
ｂが存在する。ビット線／ＢＬとワード線ＷＬａの間に
寄生容量２６ｃが存在し、ビット線／ＢＬとワード線Ｗ
Ｌｂの間に寄生容量２６ｄが存在する。
【００２０】ビット線対に対応して設けられるセンスア
ンプ回路は、センスアンプ活性化信号φＳＰに応答して
活性化され、ビット線ＢＬおよび／ＢＬの高電位のビッ
ト線を動作電源電圧レベルまで充電するＰセンスアンプ
２７と、センスアンプ活性化信号φＳＮの活性化に応答
して活性化され、ビット線ＢＬおよび／ＢＬの低電位の
ビット線を接地電位レベルにまで放電するＮセンスアン
プ２８を含む。
ンプ回路は、センスアンプ活性化信号φＳＰに応答して
活性化され、ビット線ＢＬおよび／ＢＬの高電位のビッ
ト線を動作電源電圧レベルまで充電するＰセンスアンプ
２７と、センスアンプ活性化信号φＳＮの活性化に応答
して活性化され、ビット線ＢＬおよび／ＢＬの低電位の
ビット線を接地電位レベルにまで放電するＮセンスアン
プ２８を含む。
【００２１】次に、この図４０に示す寄生容量の作用に
ついて、図４１に示す動作波形図を参照して説明する。
ここで、図４１においては、ワード線ＷＬａが選択さ
れ、かつメモリセルＭＣｄがハイレベル（Ｖｃｃレベ
ル）のデータを格納している場合の動作が一例として示
される。
ついて、図４１に示す動作波形図を参照して説明する。
ここで、図４１においては、ワード線ＷＬａが選択さ
れ、かつメモリセルＭＣｄがハイレベル（Ｖｃｃレベ
ル）のデータを格納している場合の動作が一例として示
される。
【００２２】ワード線ＷＬａが選択されると、その電位
が上昇する。選択ワード線ＷＬａの電位上昇は、寄生容
量２５ｃによる容量結合によりワード線ＷＬｂへ伝達さ
れ、このワード線ＷＬｂの電位が少し上昇する。図４１
においては、この容量結合による非選択ワード線ＷＬｂ
の電位上昇がリンギングを生じさせているように示され
る（このリンギングは、ロウデコーダ１２に含まれる各
ワード線に対応して設けられたワードドライバが非選択
ワード線の電位レベルを接地電圧レベルのローレベルに
維持するために生じる）。
が上昇する。選択ワード線ＷＬａの電位上昇は、寄生容
量２５ｃによる容量結合によりワード線ＷＬｂへ伝達さ
れ、このワード線ＷＬｂの電位が少し上昇する。図４１
においては、この容量結合による非選択ワード線ＷＬｂ
の電位上昇がリンギングを生じさせているように示され
る（このリンギングは、ロウデコーダ１２に含まれる各
ワード線に対応して設けられたワードドライバが非選択
ワード線の電位レベルを接地電圧レベルのローレベルに
維持するために生じる）。
【００２３】選択ワード線ＷＬａの電位が上昇すると、
メモリセルＭＣｄにおいてアクセストランジスタ２２が
オン状態となり、キャパシタ２３に格納された電荷がビ
ット線ＢＬへ伝達され、ビット線ＢＬの電位がΔＲだけ
上昇する。このビット線ＢＬ上の読出電圧ΔＲが十分な
大きさとなると、センスアンプ活性化信号φＳＮおよび
φＳＰが活性化される。通常、最初にセンスアンプ活性
化信号φＳＮが活性化されてＮセンスアンプ２８が動作
し、プリチャージ電位でフローティング状態にあったビ
ット線／ＢＬの電位が接地電位レベルへ放電される。次
いで、センスアンプ活性化信号φＳＰが活性化され、Ｐ
センスアンプ２７が動作し、ビット線ＢＬの電位を動作
電源電圧Ｖｃｃレベルにまで充電する。このビット線Ｂ
Ｌの電位上昇時に寄生容量２６ｂの容量結合により非選
択ワード線ＷＬｂの電位が上昇する。Ｎセンスアンプ２
８の動作時において、ビット線／ＢＬの電位が接地電位
レベルへ放電される場合において非選択ワード線ＷＬｂ
の電位は既に接地電位レベルであり、このビット線／Ｂ
Ｌと非選択ワード線ＷＬｂの間の容量結合の場合、非選
択メモリセルＭＣｅのアクセストランジスタがより強い
オフ状態とされるため、後に説明する「ディスターブ」
に特に関係しないためその波形は省略している。
メモリセルＭＣｄにおいてアクセストランジスタ２２が
オン状態となり、キャパシタ２３に格納された電荷がビ
ット線ＢＬへ伝達され、ビット線ＢＬの電位がΔＲだけ
上昇する。このビット線ＢＬ上の読出電圧ΔＲが十分な
大きさとなると、センスアンプ活性化信号φＳＮおよび
φＳＰが活性化される。通常、最初にセンスアンプ活性
化信号φＳＮが活性化されてＮセンスアンプ２８が動作
し、プリチャージ電位でフローティング状態にあったビ
ット線／ＢＬの電位が接地電位レベルへ放電される。次
いで、センスアンプ活性化信号φＳＰが活性化され、Ｐ
センスアンプ２７が動作し、ビット線ＢＬの電位を動作
電源電圧Ｖｃｃレベルにまで充電する。このビット線Ｂ
Ｌの電位上昇時に寄生容量２６ｂの容量結合により非選
択ワード線ＷＬｂの電位が上昇する。Ｎセンスアンプ２
８の動作時において、ビット線／ＢＬの電位が接地電位
レベルへ放電される場合において非選択ワード線ＷＬｂ
の電位は既に接地電位レベルであり、このビット線／Ｂ
Ｌと非選択ワード線ＷＬｂの間の容量結合の場合、非選
択メモリセルＭＣｅのアクセストランジスタがより強い
オフ状態とされるため、後に説明する「ディスターブ」
に特に関係しないためその波形は省略している。
【００２４】１つのメモリサイクルが終わり、選択ワー
ド線ＷＬａの電位がハイレベルからローレベルへ立下が
るとき、また寄生容量２５ｃによる容量結合を介してワ
ード線ＷＬｂの電位が低下する。このとき、また寄生容
量２６ｃを介してＮセンスアンプ２８により接地電位レ
ベルに放電されていたビット線／ＢＬの電位が低下す
る。
ド線ＷＬａの電位がハイレベルからローレベルへ立下が
るとき、また寄生容量２５ｃによる容量結合を介してワ
ード線ＷＬｂの電位が低下する。このとき、また寄生容
量２６ｃを介してＮセンスアンプ２８により接地電位レ
ベルに放電されていたビット線／ＢＬの電位が低下す
る。
【００２５】上述のような非選択ワード線ＷＬｂの電位
の浮き上がりは、以下に詳細に説明するように非選択メ
モリセルＭＣｅのキャパシタ２３に格納された電荷量を
変化させ、応じてメモリセルの記憶データが変化すると
いう「ディスターブ」の問題を生じさせる。以下、この
「ディスターブ」を図４２（Ａ）〜（Ｃ）を参照して説
明する。
の浮き上がりは、以下に詳細に説明するように非選択メ
モリセルＭＣｅのキャパシタ２３に格納された電荷量を
変化させ、応じてメモリセルの記憶データが変化すると
いう「ディスターブ」の問題を生じさせる。以下、この
「ディスターブ」を図４２（Ａ）〜（Ｃ）を参照して説
明する。
【００２６】図４２（Ａ）に示すように、選択ワード線
ＷＬａの電位の立上がり時（図４１の時点Ａ）に非選択
ワード線ＷＬｂの電位が立上がった場合、非選択ワード
線ＷＬｂに接続するメモリセルのキャパシタ２３にハイ
レベル（Ｖｃｃ）のデータが格納されている場合、アク
セストランジスタ２２が弱いオン状態となり、キャパシ
タ２３からビット線／ＢＬへ電荷Ｑが流出する。この非
選択ワード線ＷＬｂの電位の浮き上がりΔＶ１は、アク
セストランジスタ２２のしきい値電圧以上である必要は
ない。非選択ワード線ＷＬｂの電位がアクセストランジ
スタ２２のしきい値電圧レベル程度に上昇しても、その
サブスレッショルド電流が増加するため、キャパシタ２
３から電荷Ｑがビット線／ＢＬへ流出する。
ＷＬａの電位の立上がり時（図４１の時点Ａ）に非選択
ワード線ＷＬｂの電位が立上がった場合、非選択ワード
線ＷＬｂに接続するメモリセルのキャパシタ２３にハイ
レベル（Ｖｃｃ）のデータが格納されている場合、アク
セストランジスタ２２が弱いオン状態となり、キャパシ
タ２３からビット線／ＢＬへ電荷Ｑが流出する。この非
選択ワード線ＷＬｂの電位の浮き上がりΔＶ１は、アク
セストランジスタ２２のしきい値電圧以上である必要は
ない。非選択ワード線ＷＬｂの電位がアクセストランジ
スタ２２のしきい値電圧レベル程度に上昇しても、その
サブスレッショルド電流が増加するため、キャパシタ２
３から電荷Ｑがビット線／ＢＬへ流出する。
【００２７】次に、図４１（Ｂ）に示すように、Ｐセン
スアンプ２７が動作し、ビット線ＢＬの電位が上昇し
て、その寄生容量２６ｂにより非選択ワード線ＷＬｂの
電位が上昇したとき、このビット線／ＢＬの電位は接地
電位Ｖｓｓレベルであり、メモリセルのキャパシタ２３
に格納されたハイレベル（Ｖｃｃレベル）の電荷Ｑがビ
ット線／ＢＬへ流出する。
スアンプ２７が動作し、ビット線ＢＬの電位が上昇し
て、その寄生容量２６ｂにより非選択ワード線ＷＬｂの
電位が上昇したとき、このビット線／ＢＬの電位は接地
電位Ｖｓｓレベルであり、メモリセルのキャパシタ２３
に格納されたハイレベル（Ｖｃｃレベル）の電荷Ｑがビ
ット線／ＢＬへ流出する。
【００２８】さらに、図４１（Ｃ）に示すように、選択
ワード線ＷＬａが非選択状態へ移行するとき、図４０に
示す寄生容量２６ｃ（ワード線ＷＬａとビット線／ＢＬ
の間の寄生容量）により、ビット線／ＢＬの電位が負電
位−ΔＶｂにまで低下したとき、非選択ワード線ＷＬｂ
の電位が接地電位Ｖｓｓまたは負電位−ΔＶａのとき、
このキャパシタ２３に格納されたハイレベルデータの電
荷Ｑがビット線／ＢＬへ流出する。
ワード線ＷＬａが非選択状態へ移行するとき、図４０に
示す寄生容量２６ｃ（ワード線ＷＬａとビット線／ＢＬ
の間の寄生容量）により、ビット線／ＢＬの電位が負電
位−ΔＶｂにまで低下したとき、非選択ワード線ＷＬｂ
の電位が接地電位Ｖｓｓまたは負電位−ΔＶａのとき、
このキャパシタ２３に格納されたハイレベルデータの電
荷Ｑがビット線／ＢＬへ流出する。
【００２９】この格納電荷の流出は、データ読出時のみ
ならずデータ書込時においても生じる。すなわち、ワー
ド線が選択状態とされるときおよびセンスアンプが動作
するときにこの電荷の流出が生じる。
ならずデータ書込時においても生じる。すなわち、ワー
ド線が選択状態とされるときおよびセンスアンプが動作
するときにこの電荷の流出が生じる。
【００３０】メモリキャパシタ２３にローレベルのデー
タが格納されている場合、アクセストランジスタのソー
スはキャパシタ２３に接続されるノードとなり、またメ
モリキャパシタ２３の容量はビット線ＢＬおよび／ＢＬ
の容量に比べて十分小さく、少しの電荷の流入でメモリ
キャパシタ２３の電位が上昇し、アクセストランジスタ
２２のゲートおよびソースの電位はほぼ等しくなり、ア
クセストランジスタを介しての電荷の流入は停止する。
したがって、ローレベルデータを格納するメモリキャパ
シタ２３の電荷量は上昇するものの、その上限は制限を
受ける。
タが格納されている場合、アクセストランジスタのソー
スはキャパシタ２３に接続されるノードとなり、またメ
モリキャパシタ２３の容量はビット線ＢＬおよび／ＢＬ
の容量に比べて十分小さく、少しの電荷の流入でメモリ
キャパシタ２３の電位が上昇し、アクセストランジスタ
２２のゲートおよびソースの電位はほぼ等しくなり、ア
クセストランジスタを介しての電荷の流入は停止する。
したがって、ローレベルデータを格納するメモリキャパ
シタ２３の電荷量は上昇するものの、その上限は制限を
受ける。
【００３１】しかしながら、ハイレベルデータを格納し
ている場合、図４３に示すように、ワード線選択動作ご
とにメモリセルキャパシタから対応のビット線へ電荷が
流出し、その電位が低下する。ここで、図４３において
は、ワード線ＷＬ（ｌ−１）、ＷＬ（ｌ＋１）、ＷＬ
（ｌ＋２）、…が順次選択されたときのワード線ＷＬ
（ｌ）の電位変動を示す。通常、メモリセルキャパシタ
は、動作時における電荷のリークに対するマージンを有
するようにそのキャパシタンス値が設定される。しかし
ながら、メモリセルキャパシタの容量値が製造パラメー
タのばらつき（キャパシタ絶縁膜の膜厚、キャパシタ電
極対向面積等）により小さくなった場合、少しの電荷の
流出によりそのキャパシタの記憶ノード（ビット線に結
合される電極ノード）の電位が低下し、記憶データの反
転が生じるという問題が生じる。
ている場合、図４３に示すように、ワード線選択動作ご
とにメモリセルキャパシタから対応のビット線へ電荷が
流出し、その電位が低下する。ここで、図４３において
は、ワード線ＷＬ（ｌ−１）、ＷＬ（ｌ＋１）、ＷＬ
（ｌ＋２）、…が順次選択されたときのワード線ＷＬ
（ｌ）の電位変動を示す。通常、メモリセルキャパシタ
は、動作時における電荷のリークに対するマージンを有
するようにそのキャパシタンス値が設定される。しかし
ながら、メモリセルキャパシタの容量値が製造パラメー
タのばらつき（キャパシタ絶縁膜の膜厚、キャパシタ電
極対向面積等）により小さくなった場合、少しの電荷の
流出によりそのキャパシタの記憶ノード（ビット線に結
合される電極ノード）の電位が低下し、記憶データの反
転が生じるという問題が生じる。
【００３２】メモリキャパシタ２３の容量値をＣとし、
蓄積電荷量をＱとすると、次式が得られる。ただし、セ
ルプレート電位ＶｃｐをＶｃｃ／２とする。
蓄積電荷量をＱとすると、次式が得られる。ただし、セ
ルプレート電位ＶｃｐをＶｃｃ／２とする。
【００３３】Ｑ＝Ｃ・Ｖｃｃ／２ １回の電荷リーク量がΔＱとすると、そのときのキャパ
シタの電極電位の変化ΔＶは次式で与えられる。
シタの電極電位の変化ΔＶは次式で与えられる。
【００３４】ΔＱ＝Ｃ・ΔＶ したがって、キャパシタ２３の容量値Ｃが小さくなった
場合、流出する電荷量ΔＱの値が同じであっても、電位
変化ΔＶが大きくなる。したがって、図４３に示すよう
に、正常なメモリセルのキャパシタ電極電位（破線で示
す）が変化するよりもキャパシタの容量値が小さな不良
セルのキャパシタ電極電位がより多く低下する。このよ
うな不良セルの存在を検出するためのテストとして、
「ディスターブ」テストと呼ばれるテストがある。
場合、流出する電荷量ΔＱの値が同じであっても、電位
変化ΔＶが大きくなる。したがって、図４３に示すよう
に、正常なメモリセルのキャパシタ電極電位（破線で示
す）が変化するよりもキャパシタの容量値が小さな不良
セルのキャパシタ電極電位がより多く低下する。このよ
うな不良セルの存在を検出するためのテストとして、
「ディスターブ」テストと呼ばれるテストがある。
【００３５】このディスターブテストにおいては、注目
するメモリセルに接続するワード線以外のワード線を所
定回数（ディスターブ回数）選択し、この注目するメモ
リセルのデータが正確に保持されているかどうかが調べ
られる。このようなディスターブテストにおいては、大
量の半導体記憶装置に対し同時にディスターブテストが
行なわれる。
するメモリセルに接続するワード線以外のワード線を所
定回数（ディスターブ回数）選択し、この注目するメモ
リセルのデータが正確に保持されているかどうかが調べ
られる。このようなディスターブテストにおいては、大
量の半導体記憶装置に対し同時にディスターブテストが
行なわれる。
【００３６】図４４は、ディスターブテストを行なうた
めの構成を概略的に示す図である。図４４において、テ
ストボードＴＢ上に複数の半導体記憶装置ＤＲ１１〜Ｄ
Ｒｍｎが配置される。図４４においては、テストボード
ＴＢ上に半導体記憶装置ＤＲ１１〜ＤＲｍｎがｍ行ｎ列
に配列される状態が一例として示される。半導体記憶装
置ＤＲ１１〜ＤＲｍｎは、信号バスＳＧを介して相互接
続される。このテストボードＴＢは、試験装置ＴＡに接
続される。信号バスＳＧへは、試験装置ＴＡから試験動
作に必要な信号が与えられる。このテスト動作時におい
ては、これらの半導体記憶装置ＤＲ１１〜ＤＲｍｎが同
時にディスターブテストを受ける。ディスターブテスト
においては、まず、半導体記憶装置ＤＲ１１〜ＤＲｍｎ
に対しハイレベルのデータが書込まれる。続いて、試験
装置ＴＡからロウアドレスストローブ信号／ＲＡＳおよ
びアドレス信号が信号バスＳＧへ与えられ、半導体記憶
装置ＤＲ１１〜ＤＲｍｎにおいてワード線の選択および
センスアンプ回路の動作を行なわせる。このワード線選
択動作を所定回数繰返すことにより、各メモリセルが接
続されるワード線ＷＬがノイズの影響を受け、メモリセ
ルキャパシタの電荷のリークが生じる。所定回数各ワー
ド線を選択状態としかつセンスアンプ回路を活性化する
ことを行なった後に、半導体記憶装置ＤＲ１１〜ＤＲｍ
ｎの記憶データがハイレベルであるか否かの判別が行な
われる。このデータ判別動作は試験装置ＴＡにより実行
される。
めの構成を概略的に示す図である。図４４において、テ
ストボードＴＢ上に複数の半導体記憶装置ＤＲ１１〜Ｄ
Ｒｍｎが配置される。図４４においては、テストボード
ＴＢ上に半導体記憶装置ＤＲ１１〜ＤＲｍｎがｍ行ｎ列
に配列される状態が一例として示される。半導体記憶装
置ＤＲ１１〜ＤＲｍｎは、信号バスＳＧを介して相互接
続される。このテストボードＴＢは、試験装置ＴＡに接
続される。信号バスＳＧへは、試験装置ＴＡから試験動
作に必要な信号が与えられる。このテスト動作時におい
ては、これらの半導体記憶装置ＤＲ１１〜ＤＲｍｎが同
時にディスターブテストを受ける。ディスターブテスト
においては、まず、半導体記憶装置ＤＲ１１〜ＤＲｍｎ
に対しハイレベルのデータが書込まれる。続いて、試験
装置ＴＡからロウアドレスストローブ信号／ＲＡＳおよ
びアドレス信号が信号バスＳＧへ与えられ、半導体記憶
装置ＤＲ１１〜ＤＲｍｎにおいてワード線の選択および
センスアンプ回路の動作を行なわせる。このワード線選
択動作を所定回数繰返すことにより、各メモリセルが接
続されるワード線ＷＬがノイズの影響を受け、メモリセ
ルキャパシタの電荷のリークが生じる。所定回数各ワー
ド線を選択状態としかつセンスアンプ回路を活性化する
ことを行なった後に、半導体記憶装置ＤＲ１１〜ＤＲｍ
ｎの記憶データがハイレベルであるか否かの判別が行な
われる。このデータ判別動作は試験装置ＴＡにより実行
される。
【００３７】
【発明が解決しようとする課題】半導体記憶装置の記憶
容量が増大するにつれ、そこに含まれるワード線の数も
増大する。このため、ワード線を順次選択状態へ駆動す
るディスターブテストに要する時間が長くなるという問
題が生じる。このテスト時間を短くするためには、図４
４に示す試験装置ＴＡから信号バスＳＧへ伝達されるロ
ウアドレスストローブ信号／ＲＡＳを高速で変化させ
て、ワード線が選択状態とされる時間を短くすることが
考えられる。しかしながら、信号バスＳＧには数多くの
半導体記憶装置ＤＲ１１〜ＤＲｍｎが接続されており、
信号バスＳＧには図４４に示すような大きな寄生容量Ｃ
ｐが存在する。このため、信号バスＳＧの配線抵抗およ
びこの大きな寄生容量Ｃｐのため、信号伝搬遅延が生
じ、高速で必要とされる信号を変化させることができな
い。
容量が増大するにつれ、そこに含まれるワード線の数も
増大する。このため、ワード線を順次選択状態へ駆動す
るディスターブテストに要する時間が長くなるという問
題が生じる。このテスト時間を短くするためには、図４
４に示す試験装置ＴＡから信号バスＳＧへ伝達されるロ
ウアドレスストローブ信号／ＲＡＳを高速で変化させ
て、ワード線が選択状態とされる時間を短くすることが
考えられる。しかしながら、信号バスＳＧには数多くの
半導体記憶装置ＤＲ１１〜ＤＲｍｎが接続されており、
信号バスＳＧには図４４に示すような大きな寄生容量Ｃ
ｐが存在する。このため、信号バスＳＧの配線抵抗およ
びこの大きな寄生容量Ｃｐのため、信号伝搬遅延が生
じ、高速で必要とされる信号を変化させることができな
い。
【００３８】図４５は、信号バスＳＧ上のロウアドレス
ストローブ信号／ＲＡＳおよびアドレス信号の変化を例
示的に示す図である。図４５（Ａ）に信号バスＳＧ上の
理想的な信号波形を示し、図４５（Ｂ）に従来のディス
ターブテスト時における信号バスＳＧ上の信号波形を示
す。図４５（Ａ）に示すように、理想状態においては、
ロウアドレスストローブ信号／ＲＡＳは信号伝搬遅延の
影響を受けることなく所定の立上がり時間および立下が
り時間をもって変化する。アドレス信号は、この信号／
ＲＡＳに対してセットアップ時間Ｔｓおよびホールド時
間Ｔｈが要求される。セットアップ時間Ｔｓは、信号／
ＲＡＳが立下がる前にアドレス信号を確定状態に保持す
ることにより、正確にアドレス信号が取込まれるために
必要とされる時間である。ホールド時間Ｔｈは、信号／
ＲＡＳが立下がってからアドレス信号が確定状態へ維持
し、アドレス信号が確実に取込まれるために必要とされ
る時間である。
ストローブ信号／ＲＡＳおよびアドレス信号の変化を例
示的に示す図である。図４５（Ａ）に信号バスＳＧ上の
理想的な信号波形を示し、図４５（Ｂ）に従来のディス
ターブテスト時における信号バスＳＧ上の信号波形を示
す。図４５（Ａ）に示すように、理想状態においては、
ロウアドレスストローブ信号／ＲＡＳは信号伝搬遅延の
影響を受けることなく所定の立上がり時間および立下が
り時間をもって変化する。アドレス信号は、この信号／
ＲＡＳに対してセットアップ時間Ｔｓおよびホールド時
間Ｔｈが要求される。セットアップ時間Ｔｓは、信号／
ＲＡＳが立下がる前にアドレス信号を確定状態に保持す
ることにより、正確にアドレス信号が取込まれるために
必要とされる時間である。ホールド時間Ｔｈは、信号／
ＲＡＳが立下がってからアドレス信号が確定状態へ維持
し、アドレス信号が確実に取込まれるために必要とされ
る時間である。
【００３９】信号バスＳＧの寄生容量Ｃｐが大きい場
合、図４５（Ｂ）に示すように信号バスＳＧ上の信号伝
搬遅延によりロウアドレスストローブ信号／ＲＡＳの立
上がり時間および立下がり時間が長くなり、高速で変化
することはできない。このとき、アドレス信号の変化速
度も同様に遅くなる（アドレスバスも同様試験装置ＴＡ
から半導体記憶装置ＤＲ１１〜ＤＲｍｎへ与えられてい
る）。アドレスセットアップ時間Ｔｓを確保するために
は、アドレス信号を理想波形（図４５（Ａ））のアドレ
ス信号変化タイミングよりも早いタイミングで変化させ
る必要がある。アドレス信号をロウアドレスストローブ
信号／ＲＡＳが非活性状態のハイレベルのときに変化さ
せるため、ロウアドレスストローブ信号／ＲＡＳの非活
性状態の期間が理想波形のそれよりも長くなる。この結
果、ディスターブテストの１つのサイクル（ワード線選
択サイクル）の時間が長くなり、高速でワード線を順次
選択状態へ駆動することができず、ディスターブテスト
時間を短くすることができないという問題が生じる。
合、図４５（Ｂ）に示すように信号バスＳＧ上の信号伝
搬遅延によりロウアドレスストローブ信号／ＲＡＳの立
上がり時間および立下がり時間が長くなり、高速で変化
することはできない。このとき、アドレス信号の変化速
度も同様に遅くなる（アドレスバスも同様試験装置ＴＡ
から半導体記憶装置ＤＲ１１〜ＤＲｍｎへ与えられてい
る）。アドレスセットアップ時間Ｔｓを確保するために
は、アドレス信号を理想波形（図４５（Ａ））のアドレ
ス信号変化タイミングよりも早いタイミングで変化させ
る必要がある。アドレス信号をロウアドレスストローブ
信号／ＲＡＳが非活性状態のハイレベルのときに変化さ
せるため、ロウアドレスストローブ信号／ＲＡＳの非活
性状態の期間が理想波形のそれよりも長くなる。この結
果、ディスターブテストの１つのサイクル（ワード線選
択サイクル）の時間が長くなり、高速でワード線を順次
選択状態へ駆動することができず、ディスターブテスト
時間を短くすることができないという問題が生じる。
【００４０】このテスト動作時においては高速でワード
線を順次選択状態へ駆動することができないという問題
は、また「バーンイン」テストなどの加速試験において
も生じる。この「バーンイン」テストにおいては、半導
体記憶装置を高温高電圧の条件下で動作させ、構成要素
であるＭＯＳトランジスタのゲート絶縁膜不良および配
線間の層間絶縁膜不良、配線不良および製造工程時に混
入したパーティクルに起因する不良などの潜在的な初期
不良を顕在化させて、出荷前の不良品を排除する。この
ようなバーンインテストなどの加速試験においては、半
導体記憶装置は動作条件が変更されるだけであり、通常
動作時と同様の動作を外部に設けられた試験装置から与
えられる制御信号に従って行なう。したがって、このよ
うな加速試験においてもワード線が順次選択されるた
め、テスト時間を短縮することができないという問題が
生じる。このような問題は、また、寿命テストなどにお
いても生じる。
線を順次選択状態へ駆動することができないという問題
は、また「バーンイン」テストなどの加速試験において
も生じる。この「バーンイン」テストにおいては、半導
体記憶装置を高温高電圧の条件下で動作させ、構成要素
であるＭＯＳトランジスタのゲート絶縁膜不良および配
線間の層間絶縁膜不良、配線不良および製造工程時に混
入したパーティクルに起因する不良などの潜在的な初期
不良を顕在化させて、出荷前の不良品を排除する。この
ようなバーンインテストなどの加速試験においては、半
導体記憶装置は動作条件が変更されるだけであり、通常
動作時と同様の動作を外部に設けられた試験装置から与
えられる制御信号に従って行なう。したがって、このよ
うな加速試験においてもワード線が順次選択されるた
め、テスト時間を短縮することができないという問題が
生じる。このような問題は、また、寿命テストなどにお
いても生じる。
【００４１】また、半導体記憶装置は種類（ファミリ
ー）により動作条件などの仕様値が異なる。また、設計
ルールが異なれば、ワード線ピッチおよびメモリキャパ
シタ容量値も異なり、ワード線電位の浮き上がりの程度
およびメモリキャパシタの電位変化量も異なる。したが
って、半導体記憶装置の種類（ファミリーメンバー）ご
とにワード線選択サイクル期間（ワード線が選択状態と
されている期間）およびワード線選択回数を変更する必
要がある。このようなテスト条件の変更は試験装置を動
作させるプログラムを変更する必要があり、被試験半導
体記憶装置の種類に対応して柔軟かつ容易にテスト条件
を変更することができないという問題がある。
ー）により動作条件などの仕様値が異なる。また、設計
ルールが異なれば、ワード線ピッチおよびメモリキャパ
シタ容量値も異なり、ワード線電位の浮き上がりの程度
およびメモリキャパシタの電位変化量も異なる。したが
って、半導体記憶装置の種類（ファミリーメンバー）ご
とにワード線選択サイクル期間（ワード線が選択状態と
されている期間）およびワード線選択回数を変更する必
要がある。このようなテスト条件の変更は試験装置を動
作させるプログラムを変更する必要があり、被試験半導
体記憶装置の種類に対応して柔軟かつ容易にテスト条件
を変更することができないという問題がある。
【００４２】ワード線選択をテスト動作時に高速で行な
うことを目的とするダイナミック・ランダム・アクセス
・メモリが特開平５−３４２８６２号公報に開示されて
いる。この先行技術においては、セルフリフレッシュ周
期よりも短い周期で発振する発振器をテストモード時に
活性化し、この発振器の出力信号によりリフレッシュア
ドレスカウンタを駆動する。セルフリフレッシュサイク
ルよりも短い周期でワード線の選択／メモリセルデータ
のリフレッシュが行なわれて、リフレッシュカウンタが
正常に動作するか否かのテストに要する時間の短縮を図
る。この先行技術においては、しかしながら、単にセル
フリフレッシュ制御回路のセルフリフレッシュサイクル
を規定する発振器の発振周期が変更されているだけであ
り、リフレッシュアドレスが内部で発生されており、外
部から選択ワード線を指定することはできない。また、
ワード線が選択状態に保持されている期間は、セルフリ
フレッシュ動作時のそれと同じであり、この期間を変更
することができない。非選択ワード線の電位の浮き上が
りの程度は、選択ワード線が選択状態に置かれている期
間に比例する。容量結合の電荷移動量は、選択ワード線
が選択状態に置かれている期間に比例するためである。
したがって、この先行技術では、単にリフレッシュカウ
ンタが正常に動作するか否かを短い期間で判定すること
は可能であるものの、種々の条件下でワード線を選択
し、ディスターブテストを行なうことはできない。ま
た、このディスターブテスト時において、外部信号でワ
ード線選択期間を制御することはできない。
うことを目的とするダイナミック・ランダム・アクセス
・メモリが特開平５−３４２８６２号公報に開示されて
いる。この先行技術においては、セルフリフレッシュ周
期よりも短い周期で発振する発振器をテストモード時に
活性化し、この発振器の出力信号によりリフレッシュア
ドレスカウンタを駆動する。セルフリフレッシュサイク
ルよりも短い周期でワード線の選択／メモリセルデータ
のリフレッシュが行なわれて、リフレッシュカウンタが
正常に動作するか否かのテストに要する時間の短縮を図
る。この先行技術においては、しかしながら、単にセル
フリフレッシュ制御回路のセルフリフレッシュサイクル
を規定する発振器の発振周期が変更されているだけであ
り、リフレッシュアドレスが内部で発生されており、外
部から選択ワード線を指定することはできない。また、
ワード線が選択状態に保持されている期間は、セルフリ
フレッシュ動作時のそれと同じであり、この期間を変更
することができない。非選択ワード線の電位の浮き上が
りの程度は、選択ワード線が選択状態に置かれている期
間に比例する。容量結合の電荷移動量は、選択ワード線
が選択状態に置かれている期間に比例するためである。
したがって、この先行技術では、単にリフレッシュカウ
ンタが正常に動作するか否かを短い期間で判定すること
は可能であるものの、種々の条件下でワード線を選択
し、ディスターブテストを行なうことはできない。ま
た、このディスターブテスト時において、外部信号でワ
ード線選択期間を制御することはできない。
【００４３】また、テスト動作を組込テスト回路を用い
て自動的に行なう集積回路が特開平４−１１４４０号公
報に示されている。この先行技術においては、内蔵の発
振器をテストモード時に活性化して、この発振器の出力
信号を内部ロウアドレスストローブ信号として組込テス
ト回路を活性化してテスト動作を行なわせる。この発振
器の発振周期は一定であり、その周期を外部から変更す
ることはできない。また、内部のテストは組込テスト回
路で自律的に内部で行なわれており、外部でいずれのワ
ード線が選択状態に駆動されているかを知ることはでき
ない。また、このワード線の選択期間を外部制御信号に
より制御することはできない。
て自動的に行なう集積回路が特開平４−１１４４０号公
報に示されている。この先行技術においては、内蔵の発
振器をテストモード時に活性化して、この発振器の出力
信号を内部ロウアドレスストローブ信号として組込テス
ト回路を活性化してテスト動作を行なわせる。この発振
器の発振周期は一定であり、その周期を外部から変更す
ることはできない。また、内部のテストは組込テスト回
路で自律的に内部で行なわれており、外部でいずれのワ
ード線が選択状態に駆動されているかを知ることはでき
ない。また、このワード線の選択期間を外部制御信号に
より制御することはできない。
【００４４】それゆえ、この発明の目的は、外部信号の
制御の下に高速でワード線を順次選択することのできる
半導体記憶装置を提供することである。
制御の下に高速でワード線を順次選択することのできる
半導体記憶装置を提供することである。
【００４５】この発明の他の目的は、ワード線選択期間
を容易に外部信号に基づいて制御することのできる半導
体記憶装置を提供することである。
を容易に外部信号に基づいて制御することのできる半導
体記憶装置を提供することである。
【００４６】この発明のさらに他の目的は、テスト進行
状況を容易に外部で識別することのできる半導体記憶装
置を提供することである。
状況を容易に外部で識別することのできる半導体記憶装
置を提供することである。
【００４７】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、特殊動作モード指示信号の活性化に応答し
て、外部からのアクセス指示信号を通過させる選択手段
と、この選択手段からのアクセス指示信号の活性化時活
性化され、発振動作を行ない、特殊動作モード指示信号
に従ってこの発振信号を複数のメモリセルの行選択動作
を活性化する内部行選択指示信号として出力する発振手
段を備える。
憶装置は、特殊動作モード指示信号の活性化に応答し
て、外部からのアクセス指示信号を通過させる選択手段
と、この選択手段からのアクセス指示信号の活性化時活
性化され、発振動作を行ない、特殊動作モード指示信号
に従ってこの発振信号を複数のメモリセルの行選択動作
を活性化する内部行選択指示信号として出力する発振手
段を備える。
【００４８】請求項２に係る半導体記憶装置は、特殊動
作モード指示信号に応答して、少なくともアクセス指示
信号を含む複数の外部からの制御信号を通過させる選択
手段と、この選択手段からの制御信号を受け、受けた制
御信号の論理状態の組合せに従って、少なくとも複数の
メモリセルの行選択に関連する動作を活性化するための
内部行選択指示信号を発生する制御手段を備える。
作モード指示信号に応答して、少なくともアクセス指示
信号を含む複数の外部からの制御信号を通過させる選択
手段と、この選択手段からの制御信号を受け、受けた制
御信号の論理状態の組合せに従って、少なくとも複数の
メモリセルの行選択に関連する動作を活性化するための
内部行選択指示信号を発生する制御手段を備える。
【００４９】請求項３に係る半導体記憶装置は、請求項
２の制御手段が、複数の制御信号の論理状態の組合せの
変化に応答して内部行選択指示信号の状態を変化させる
手段を含む。
２の制御手段が、複数の制御信号の論理状態の組合せの
変化に応答して内部行選択指示信号の状態を変化させる
手段を含む。
【００５０】請求項４に係る半導体記憶装置は、請求項
２または３の制御手段が、複数の制御信号の論理状態の
第１の組合せに応答して内部行選択指示信号を活性化し
かつ複数の制御信号の論理状態の第２の組合せに応答し
て内部行選択指示信号を非活性化する手段を含む。
２または３の制御手段が、複数の制御信号の論理状態の
第１の組合せに応答して内部行選択指示信号を活性化し
かつ複数の制御信号の論理状態の第２の組合せに応答し
て内部行選択指示信号を非活性化する手段を含む。
【００５１】請求項５に係る半導体記憶装置は、請求項
２または３の制御手段が、複数の制御信号の論理状態の
第１の組合せから第２の組合せへの変化に応答して行選
択指示信号を活性化し、この第２の組合せから第３の組
合せへの変化に応答して行選択指示信号を非活性化し、
第３の組合せから第４の組合せへの変化に応答して行選
択指示信号を活性化しかつさらに論理状態の第４の組合
せから第１の組合せへの変化に応答して内部行選択指示
信号を非活性化する手段を含む。
２または３の制御手段が、複数の制御信号の論理状態の
第１の組合せから第２の組合せへの変化に応答して行選
択指示信号を活性化し、この第２の組合せから第３の組
合せへの変化に応答して行選択指示信号を非活性化し、
第３の組合せから第４の組合せへの変化に応答して行選
択指示信号を活性化しかつさらに論理状態の第４の組合
せから第１の組合せへの変化に応答して内部行選択指示
信号を非活性化する手段を含む。
【００５２】請求項６に係る半導体記憶装置は、特殊動
作モード指示信号と外部からのアクセス指示信号の両者
の活性化に応答して活性化され、発振動作を行なう発振
手段と、特殊動作モード指示信号に応答して発振手段の
出力信号と外部からのアクセス指示信号の一方を選択的
に通過させて、少なくとも複数のメモリセルの行選択に
関連する動作を活性化するための内部行選択指示信号を
出力する選択手段を備える。
作モード指示信号と外部からのアクセス指示信号の両者
の活性化に応答して活性化され、発振動作を行なう発振
手段と、特殊動作モード指示信号に応答して発振手段の
出力信号と外部からのアクセス指示信号の一方を選択的
に通過させて、少なくとも複数のメモリセルの行選択に
関連する動作を活性化するための内部行選択指示信号を
出力する選択手段を備える。
【００５３】請求項７に係る半導体記憶装置は、複数の
メモリセルの記憶データを所定の周期でリフレッシュす
るリフレッシュ周期を規定する信号を出力する発振器
と、この発振器に結合され、周期設定信号に従ってこの
発振器の発振周期を設定する周期設定手段と、特殊動作
モード指示信号および外部からのアクセス指示信号両者
の活性化に応答して、発振器を活性化する活性化手段
と、特殊動作モード指示信号の活性化時この発振器の出
力信号に従って、少なくとも複数のメモリセルの行選択
に関連する動作を活性化するための内部行選択指示信号
を出力する手段を備える。
メモリセルの記憶データを所定の周期でリフレッシュす
るリフレッシュ周期を規定する信号を出力する発振器
と、この発振器に結合され、周期設定信号に従ってこの
発振器の発振周期を設定する周期設定手段と、特殊動作
モード指示信号および外部からのアクセス指示信号両者
の活性化に応答して、発振器を活性化する活性化手段
と、特殊動作モード指示信号の活性化時この発振器の出
力信号に従って、少なくとも複数のメモリセルの行選択
に関連する動作を活性化するための内部行選択指示信号
を出力する手段を備える。
【００５４】請求項８に係る半導体記憶装置は、請求項
１から７のいずれかの装置が、さらに、内部行選択指示
信号に従って、行選択に用いられる内部アドレス信号を
発生する手段を備える。
１から７のいずれかの装置が、さらに、内部行選択指示
信号に従って、行選択に用いられる内部アドレス信号を
発生する手段を備える。
【００５５】請求項９に係る半導体記憶装置は、請求項
１から７のいずれかの装置が、アクセス指示信号の活性
化に応答して外部からのアドレス信号を取込み、行選択
に用いられる内部アドレス信号を発生する手段を備え
る。
１から７のいずれかの装置が、アクセス指示信号の活性
化に応答して外部からのアドレス信号を取込み、行選択
に用いられる内部アドレス信号を発生する手段を備え
る。
【００５６】請求項１０に係る半導体記憶装置は、特殊
動作モード指示信号の活性化時、少なくとも１つの外部
からの制御信号に従って内部行選択指示信号を発生する
手段と、この行選択指示信号の活性化に応答して活性化
され、少なくとも複数のメモリセルの行の選択に関連す
る動作を行なうための行系回路を備える。
動作モード指示信号の活性化時、少なくとも１つの外部
からの制御信号に従って内部行選択指示信号を発生する
手段と、この行選択指示信号の活性化に応答して活性化
され、少なくとも複数のメモリセルの行の選択に関連す
る動作を行なうための行系回路を備える。
【００５７】請求項１１に係る半導体記憶装置は、特殊
動作モード検出信号の活性化時内部アドレスを外部のア
クセス指示信号に従って内部アドレス発生手段から発生
させる。
動作モード検出信号の活性化時内部アドレスを外部のア
クセス指示信号に従って内部アドレス発生手段から発生
させる。
【００５８】特殊動作モードが指定されたとき、外部か
らの制御信号に基づいて内部行選択指示信号を発生して
行選択動作を行なうことにより、外部からの信号に従っ
て所望の時間幅の内部行選択指示信号を発生することが
でき、または所望のタイミングで内部行選択指示信号の
活性化を開始させることができる。これにより、セルフ
リフレッシュのサイクルに固定されることなく行選択を
行なうことができ、ワード線選択回数およびワード線選
択時間などを外部の制御で容易に変更することができ、
たとえばディスターブテストを容易にその条件を変更し
て実行することができる。
らの制御信号に基づいて内部行選択指示信号を発生して
行選択動作を行なうことにより、外部からの信号に従っ
て所望の時間幅の内部行選択指示信号を発生することが
でき、または所望のタイミングで内部行選択指示信号の
活性化を開始させることができる。これにより、セルフ
リフレッシュのサイクルに固定されることなく行選択を
行なうことができ、ワード線選択回数およびワード線選
択時間などを外部の制御で容易に変更することができ、
たとえばディスターブテストを容易にその条件を変更し
て実行することができる。
【００５９】
［実施の形態１］図１は、この発明の実施の形態１に従
う半導体記憶装置の全体の構成を概略的に示す図であ
る。図１においては、行選択に関連する部分の構成のみ
が示される。図１において、図３７に示す従来の半導体
記憶装置と対応する部分には同一の参照番号を付す。
う半導体記憶装置の全体の構成を概略的に示す図であ
る。図１においては、行選択に関連する部分の構成のみ
が示される。図１において、図３７に示す従来の半導体
記憶装置と対応する部分には同一の参照番号を付す。
【００６０】図１において、半導体記憶装置は、メモリ
セルＭＣが行列状に配列されるメモリセルアレイ７と、
外部からのアドレス信号を受けるアドレスバッファ９
と、このアドレスバッファ９からの内部行アドレス信号
ＲＡと内部アドレス発生回路１０からのリフレッシュア
ドレスの一方を選択信号φＭＸに従って選択するマルチ
プレクサ１１と、マルチプレクサ１１から与えられるア
ドレス信号をデコードし、メモリセルアレイ７のアドレ
ス指定された行に対応するワード線ＷＬを選択状態へ駆
動するロウデコーダ１２を含む。メモリセルアレイ７に
おいては、各行に対応してワード線ＷＬが配置され、各
ワード線ＷＬに対応の行のメモリセルが接続される。ま
た、メモリセルアレイ７において、メモリセルの各列に
対応してビット線対ＢＬＰが配置される。これらのビッ
ト線対ＢＬＰに対応してセンスアンプが配置され、この
ビット線対ＢＬＰ上のメモリセルのデータの検知、増幅
およびラッチが行なわれる。図１においては、このセン
スアンプ＋ＩＯブロック１４のセンスアンプ群のみを示
す。
セルＭＣが行列状に配列されるメモリセルアレイ７と、
外部からのアドレス信号を受けるアドレスバッファ９
と、このアドレスバッファ９からの内部行アドレス信号
ＲＡと内部アドレス発生回路１０からのリフレッシュア
ドレスの一方を選択信号φＭＸに従って選択するマルチ
プレクサ１１と、マルチプレクサ１１から与えられるア
ドレス信号をデコードし、メモリセルアレイ７のアドレ
ス指定された行に対応するワード線ＷＬを選択状態へ駆
動するロウデコーダ１２を含む。メモリセルアレイ７に
おいては、各行に対応してワード線ＷＬが配置され、各
ワード線ＷＬに対応の行のメモリセルが接続される。ま
た、メモリセルアレイ７において、メモリセルの各列に
対応してビット線対ＢＬＰが配置される。これらのビッ
ト線対ＢＬＰに対応してセンスアンプが配置され、この
ビット線対ＢＬＰ上のメモリセルのデータの検知、増幅
およびラッチが行なわれる。図１においては、このセン
スアンプ＋ＩＯブロック１４のセンスアンプ群のみを示
す。
【００６１】図１において、この半導体記憶装置のコン
トロール回路６は、外部から与えられるロウアドレスス
トローブ信号／ＲＡＳとコラムアドレスストローブ信号
／ＣＡＳとを受けて、ＣＢＲ条件が満足されたか否かを
検出するＣＢＲ検出回路６ａと、外部から与えられる信
号／ＲＡＳ、／ＣＡＳおよび／Ｗと所定のアドレスビッ
トＡＤとを受け、これらの信号が所定の条件を満たして
いるか否かを判別する特殊動作モード検出回路６ｂを含
む。ＣＢＲ条件は、ＣＡＳビフォーＲＡＳ条件であり、
ロウアドレスストローブ信号／ＲＡＳがＬレベルの活性
状態に立下がる前に、コラムアドレスストローブ信号／
ＣＡＳがＬレベルに立下げられる。特殊動作モード検出
回路６ｂは、たとえばＷＣＢＲ条件が満たされ、また、
特定のアドレス信号ビットＡＤが予め定められた論理状
態に設定されたときに特殊動作モードが指定されたこと
を検出する。ＷＣＢＲ条件は、ロウアドレスストローブ
信号／ＲＡＳがＬレベルに立下がる前に、ライトイネー
ブル信号／Ｗおよびコラムアドレスストローブ信号／Ｃ
ＡＳがともにＬレベルに立下げられた状態を示す。この
特殊動作モード検出回路６ｂは、また特定の外部信号が
通常動作モード時に与えられるＨレベルよりも十分に高
い電圧レベルに設定されるいわゆる「スーパーＶｃｃ」
条件を検出するように構成されてもよい。
トロール回路６は、外部から与えられるロウアドレスス
トローブ信号／ＲＡＳとコラムアドレスストローブ信号
／ＣＡＳとを受けて、ＣＢＲ条件が満足されたか否かを
検出するＣＢＲ検出回路６ａと、外部から与えられる信
号／ＲＡＳ、／ＣＡＳおよび／Ｗと所定のアドレスビッ
トＡＤとを受け、これらの信号が所定の条件を満たして
いるか否かを判別する特殊動作モード検出回路６ｂを含
む。ＣＢＲ条件は、ＣＡＳビフォーＲＡＳ条件であり、
ロウアドレスストローブ信号／ＲＡＳがＬレベルの活性
状態に立下がる前に、コラムアドレスストローブ信号／
ＣＡＳがＬレベルに立下げられる。特殊動作モード検出
回路６ｂは、たとえばＷＣＢＲ条件が満たされ、また、
特定のアドレス信号ビットＡＤが予め定められた論理状
態に設定されたときに特殊動作モードが指定されたこと
を検出する。ＷＣＢＲ条件は、ロウアドレスストローブ
信号／ＲＡＳがＬレベルに立下がる前に、ライトイネー
ブル信号／Ｗおよびコラムアドレスストローブ信号／Ｃ
ＡＳがともにＬレベルに立下げられた状態を示す。この
特殊動作モード検出回路６ｂは、また特定の外部信号が
通常動作モード時に与えられるＨレベルよりも十分に高
い電圧レベルに設定されるいわゆる「スーパーＶｃｃ」
条件を検出するように構成されてもよい。
【００６２】コントロール回路６は、さらに、活性化時
所定の周期で発振するリフレッシュ発振回路６ｃと、Ｃ
ＢＲ検出回路６ａからのＣＢＲ検出信号φＣＢＲの活性
化に応答して活性化され、リフレッシュ発振回路６ｃを
活性化するとともに、このリフレッシュ発振回路６ｃの
発振信号φＰＵに従って所定のタイミングでリフレッシ
ュ要求信号φｒｅｑを出力するリフレッシュ制御回路６
ｄと、リフレッシュ制御回路６ｄからのリフレッシュ要
求信号φｒｅｑに従って所定の時間幅を有するワンショ
ットのパルスを発生するワンショットパルス発生回路６
ｅと、リフレッシュ制御回路６ｄからのリフレッシュ指
示信号φｒｅｆの活性化時外部からのロウアドレススト
ローブ信号／ＲＡＳを無効化する禁止回路６ｆと、ワン
ショットパルス発生回路６ｅからのワンショットパルス
と禁止回路６ｆの出力信号とに従って行選択動作指示信
号としての内部ロウアドレスストローブ信号を出力する
内部ＲＡＳ発生回路６ｇを含む。
所定の周期で発振するリフレッシュ発振回路６ｃと、Ｃ
ＢＲ検出回路６ａからのＣＢＲ検出信号φＣＢＲの活性
化に応答して活性化され、リフレッシュ発振回路６ｃを
活性化するとともに、このリフレッシュ発振回路６ｃの
発振信号φＰＵに従って所定のタイミングでリフレッシ
ュ要求信号φｒｅｑを出力するリフレッシュ制御回路６
ｄと、リフレッシュ制御回路６ｄからのリフレッシュ要
求信号φｒｅｑに従って所定の時間幅を有するワンショ
ットのパルスを発生するワンショットパルス発生回路６
ｅと、リフレッシュ制御回路６ｄからのリフレッシュ指
示信号φｒｅｆの活性化時外部からのロウアドレススト
ローブ信号／ＲＡＳを無効化する禁止回路６ｆと、ワン
ショットパルス発生回路６ｅからのワンショットパルス
と禁止回路６ｆの出力信号とに従って行選択動作指示信
号としての内部ロウアドレスストローブ信号を出力する
内部ＲＡＳ発生回路６ｇを含む。
【００６３】禁止回路６ｆは、リフレッシュ指示信号φ
ｒｅｆと外部からのロウアドレスストローブ信号／ＲＡ
Ｓを受けるＯＲ回路６ｆａを含む。したがって、リフレ
ッシュ指示信号φｒｅｆの活性化時、外部からのロウア
ドレスストローブ信号／ＲＡＳに従った行選択動作の制
御は禁止される。内部ＲＡＳ発生回路６ｇは、ワンショ
ットパルス発生回路６ｅの出力信号とこの禁止回路６ｆ
の出力信号を受けるＡＮＤ回路６ｇａを含む。ワンショ
ットパルス発生回路６ｅは、活性化時所定時間Ｌレベル
に立下がるワンショットのパルスを発生する。したがっ
て、このＡＮＤ回路６ｇａからは、リフレッシュ動作モ
ード時においては、ワンショットパルス発生回路６ｅか
らのパルス信号に従って内部ロウアドレスストローブ信
号が出力され、通常動作モード時においては、外部から
のロウアドレスストローブ信号／ＲＡＳに従った内部ロ
ウアドレスストローブ信号が出力される。
ｒｅｆと外部からのロウアドレスストローブ信号／ＲＡ
Ｓを受けるＯＲ回路６ｆａを含む。したがって、リフレ
ッシュ指示信号φｒｅｆの活性化時、外部からのロウア
ドレスストローブ信号／ＲＡＳに従った行選択動作の制
御は禁止される。内部ＲＡＳ発生回路６ｇは、ワンショ
ットパルス発生回路６ｅの出力信号とこの禁止回路６ｆ
の出力信号を受けるＡＮＤ回路６ｇａを含む。ワンショ
ットパルス発生回路６ｅは、活性化時所定時間Ｌレベル
に立下がるワンショットのパルスを発生する。したがっ
て、このＡＮＤ回路６ｇａからは、リフレッシュ動作モ
ード時においては、ワンショットパルス発生回路６ｅか
らのパルス信号に従って内部ロウアドレスストローブ信
号が出力され、通常動作モード時においては、外部から
のロウアドレスストローブ信号／ＲＡＳに従った内部ロ
ウアドレスストローブ信号が出力される。
【００６４】コントロール回路６は、さらに、特殊動作
モード検出回路６ｂからの特殊動作モード検出信号φＴ
Ｅの活性化時導通し、外部からのロウアドレスストロー
ブ信号／ＲＡＳを通過させる選択ゲート６ｈと、この選
択ゲート６ｈの出力信号に従って活性化されて発振動作
を行なうテスト発振回路６ｉと、特殊動作モード検出信
号φＴＥに従って内部ＲＡＳ発生回路６ｇの出力信号と
テスト発振回路６ｉの出力信号の一方を選択するセレク
タ６ｊと、このセレクタ６ｊからの内部ロウアドレスス
トローブ信号ｉｎｔＺＲＡＳに従って行選択動作に関連
する回路部分の動作を制御する信号を発生する行系制御
回路６ｋを含む。
モード検出回路６ｂからの特殊動作モード検出信号φＴ
Ｅの活性化時導通し、外部からのロウアドレスストロー
ブ信号／ＲＡＳを通過させる選択ゲート６ｈと、この選
択ゲート６ｈの出力信号に従って活性化されて発振動作
を行なうテスト発振回路６ｉと、特殊動作モード検出信
号φＴＥに従って内部ＲＡＳ発生回路６ｇの出力信号と
テスト発振回路６ｉの出力信号の一方を選択するセレク
タ６ｊと、このセレクタ６ｊからの内部ロウアドレスス
トローブ信号ｉｎｔＺＲＡＳに従って行選択動作に関連
する回路部分の動作を制御する信号を発生する行系制御
回路６ｋを含む。
【００６５】テスト発振回路６ｉの発振周期は、リフレ
ッシュ要求信号φｒｅｑが出力される周期（リフレッシ
ュ周期）よりも十分短くされている。セレクタ６ｊは、
特殊動作モード検出信号φＴＥが活性状態にあり特殊動
作モードが指定されたことを示しているときにはテスト
発振回路６ｉの出力信号を選択し、一方、この特殊動作
モード検出信号φＴＥが非活性状態のときには、セレク
タ６ｊは内部ＲＡＳ発生回路６ｇの出力信号を選択す
る。
ッシュ要求信号φｒｅｑが出力される周期（リフレッシ
ュ周期）よりも十分短くされている。セレクタ６ｊは、
特殊動作モード検出信号φＴＥが活性状態にあり特殊動
作モードが指定されたことを示しているときにはテスト
発振回路６ｉの出力信号を選択し、一方、この特殊動作
モード検出信号φＴＥが非活性状態のときには、セレク
タ６ｊは内部ＲＡＳ発生回路６ｇの出力信号を選択す
る。
【００６６】行系制御回路６ｋは、行選択動作に関連す
る回路部分、すなわちロウデコーダ１２およびセンスア
ンプ群１４ａの動作を制御するように示される。この行
選択動作に関連する回路部分（行系回路）は、さらにビ
ット線対ＢＬＰを所定電位にプリチャージするビット線
プリチャージ／イコライズ回路などを含む。
る回路部分、すなわちロウデコーダ１２およびセンスア
ンプ群１４ａの動作を制御するように示される。この行
選択動作に関連する回路部分（行系回路）は、さらにビ
ット線対ＢＬＰを所定電位にプリチャージするビット線
プリチャージ／イコライズ回路などを含む。
【００６７】図１においては、アドレスバッファ９は外
部からのロウアドレスストローブ信号／ＲＡＳに従って
外部からのアドレス信号を取込むように示される。この
アドレスバッファ９のアドレス取込タイミングは、ロウ
デコーダ１２の活性化タイミングよりも早いため、アド
レスバッファ９が外部からのロウアドレスストローブ信
号／ＲＡＳに応答するように示される。しかしながら、
このアドレスバッファ９も、行系制御回路６ｋからの信
号に従って外部からのアドレス信号を取込むように構成
されてもよい。
部からのロウアドレスストローブ信号／ＲＡＳに従って
外部からのアドレス信号を取込むように示される。この
アドレスバッファ９のアドレス取込タイミングは、ロウ
デコーダ１２の活性化タイミングよりも早いため、アド
レスバッファ９が外部からのロウアドレスストローブ信
号／ＲＡＳに応答するように示される。しかしながら、
このアドレスバッファ９も、行系制御回路６ｋからの信
号に従って外部からのアドレス信号を取込むように構成
されてもよい。
【００６８】内部アドレス発生回路１０は、活性化信号
φｒｅｆｔの活性化時活性化され、内部ロウアドレスス
トローブ信号ｉｎｔＺＲＡＳの非活性化に応答してその
カウント値を１増分または減分するリフレッシュアドレ
スカウンタ１０ａを含む。このリフレッシュアドレスカ
ウンタ１０ａは、内部ロウアドレスストローブ信号ｉｎ
ｔＺＲＡＳの立下がりに応答してそのカウント値が更新
されてもよい。マルチプレクサ１１は、リフレッシュモ
ード時および特殊動作モード時に活性状態とされる切換
信号φＭＸに従ってこのリフレッシュアドレスカウンタ
１０ａの出力するカウント値を選択してロウデコーダ１
２へ与える。この切換信号φＭＸが非活性状態にある通
常動作モード時のときにはマルチプレクサ１１はアドレ
スバッファ９からの内部アドレス信号ＲＡを選択してロ
ウデコーダ１２へ与える。
φｒｅｆｔの活性化時活性化され、内部ロウアドレスス
トローブ信号ｉｎｔＺＲＡＳの非活性化に応答してその
カウント値を１増分または減分するリフレッシュアドレ
スカウンタ１０ａを含む。このリフレッシュアドレスカ
ウンタ１０ａは、内部ロウアドレスストローブ信号ｉｎ
ｔＺＲＡＳの立下がりに応答してそのカウント値が更新
されてもよい。マルチプレクサ１１は、リフレッシュモ
ード時および特殊動作モード時に活性状態とされる切換
信号φＭＸに従ってこのリフレッシュアドレスカウンタ
１０ａの出力するカウント値を選択してロウデコーダ１
２へ与える。この切換信号φＭＸが非活性状態にある通
常動作モード時のときにはマルチプレクサ１１はアドレ
スバッファ９からの内部アドレス信号ＲＡを選択してロ
ウデコーダ１２へ与える。
【００６９】活性化信号φｒｅｆｔは、リフレッシュモ
ード時および特殊動作モード時に活性状態とされる。次
に、この図１に示す半導体記憶装置の動作について説明
する。
ード時および特殊動作モード時に活性状態とされる。次
に、この図１に示す半導体記憶装置の動作について説明
する。
【００７０】まず、図２を参照して、セルフリフレッシ
ュ動作について説明する。図２において、コラムアドレ
スストローブ信号／ＣＡＳがＬレベルに立下げられた
後、時刻ｔ０においてロウアドレスストローブ信号／Ｒ
ＡＳがＬレベルに立下げられる。この条件は、ＣＢＲ条
件であり、ＣＢＲ検出回路６ａからのＣＢＲ検出信号φ
ＣＢＲが活性状態となり、リフレッシュ制御回路６ｄ
が、リフレッシュ指示信号φｒｅｆを活性状態（Ｈレベ
ル）に設定してリフレッシュ発振回路６ｃを活性化す
る。リフレッシュ制御回路６ｄは、またリフレッシュア
ドレスカウンタ１０ａを活性化し、その出力信号をマル
チプレクサ１１へ与え、またマルチプレクサ１１にこの
リフレッシュアドレスカウンタ１０ａからのアドレス信
号を選択させる。
ュ動作について説明する。図２において、コラムアドレ
スストローブ信号／ＣＡＳがＬレベルに立下げられた
後、時刻ｔ０においてロウアドレスストローブ信号／Ｒ
ＡＳがＬレベルに立下げられる。この条件は、ＣＢＲ条
件であり、ＣＢＲ検出回路６ａからのＣＢＲ検出信号φ
ＣＢＲが活性状態となり、リフレッシュ制御回路６ｄ
が、リフレッシュ指示信号φｒｅｆを活性状態（Ｈレベ
ル）に設定してリフレッシュ発振回路６ｃを活性化す
る。リフレッシュ制御回路６ｄは、またリフレッシュア
ドレスカウンタ１０ａを活性化し、その出力信号をマル
チプレクサ１１へ与え、またマルチプレクサ１１にこの
リフレッシュアドレスカウンタ１０ａからのアドレス信
号を選択させる。
【００７１】さらに、リフレッシュ制御回路６ｄは、こ
の時刻ｔ０におけるＣＢＲ条件に従ってリフレッシュ要
求信号φｒｅｑを活性状態としてワンショットパルス発
生回路６ｅへ与える。ワンショットパルス発生回路６ｅ
は、このリフレッシュ要求信号φｒｅｑに従って、所定
時間Ｌレベルとなるパルス信号を出力する。
の時刻ｔ０におけるＣＢＲ条件に従ってリフレッシュ要
求信号φｒｅｑを活性状態としてワンショットパルス発
生回路６ｅへ与える。ワンショットパルス発生回路６ｅ
は、このリフレッシュ要求信号φｒｅｑに従って、所定
時間Ｌレベルとなるパルス信号を出力する。
【００７２】特殊動作モードは指定されていないため、
特殊動作モード検出信号φＴＥはＬレベルであり、セレ
クタ６ｊは内部ＲＡＳ発生回路６ｇからの信号を選択し
ている。したがって、このセレクタ６ｊからの内部ロウ
アドレスストローブ信号ｉｎｔＺＲＡＳが、内部ＲＡＳ
発生回路６ｇを介して与えられるワンショットパルスに
従ってＬレベルの活性状態となる。応じて行系制御回路
６ｋが活性化され、ロウデコーダ１２およびセンスアン
プ群１４ａを所定の順序で活性化し、このリフレッシュ
アドレスカウンタ１０ａから与えられるアドレス信号に
従った行の選択およびこの選択行に接続されるメモリセ
ルのデータのリフレッシュを行なう。
特殊動作モード検出信号φＴＥはＬレベルであり、セレ
クタ６ｊは内部ＲＡＳ発生回路６ｇからの信号を選択し
ている。したがって、このセレクタ６ｊからの内部ロウ
アドレスストローブ信号ｉｎｔＺＲＡＳが、内部ＲＡＳ
発生回路６ｇを介して与えられるワンショットパルスに
従ってＬレベルの活性状態となる。応じて行系制御回路
６ｋが活性化され、ロウデコーダ１２およびセンスアン
プ群１４ａを所定の順序で活性化し、このリフレッシュ
アドレスカウンタ１０ａから与えられるアドレス信号に
従った行の選択およびこの選択行に接続されるメモリセ
ルのデータのリフレッシュを行なう。
【００７３】このワンショットパルス発生回路６ｅから
発生されるワンショットパルスの活性化期間は、メモリ
セルアレイ７において、ワード線が選択され、センスア
ンプによるメモリセルデータの検知、増幅およびラッチ
が行なわれるまでの時間幅であればよい。所定時間が経
過すると、このワンショットパルス発生回路６ｅの出力
するパルス信号がＨレベルとなり、応じてセレクタ６ｊ
からの内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳ
がＨレベルとなり、行系制御回路６ｋは、メモリセルア
レイ７を所定のプリチャージ状態へ復帰させる。
発生されるワンショットパルスの活性化期間は、メモリ
セルアレイ７において、ワード線が選択され、センスア
ンプによるメモリセルデータの検知、増幅およびラッチ
が行なわれるまでの時間幅であればよい。所定時間が経
過すると、このワンショットパルス発生回路６ｅの出力
するパルス信号がＨレベルとなり、応じてセレクタ６ｊ
からの内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳ
がＨレベルとなり、行系制御回路６ｋは、メモリセルア
レイ７を所定のプリチャージ状態へ復帰させる。
【００７４】この状態で、ロウアドレスストローブ信号
／ＲＡＳが所定時間（１００μｓ）Ｌレベルに設定され
ると、この半導体記憶装置がセルフリフレッシュモード
に入る。所定時間が経過した時刻ｔ１において、リフレ
ッシュ制御回路６ｄがリフレッシュ要求信号φｒｅｑを
活性状態とし、メモリセルアレイ７におけるリフレッシ
ュアドレスカウンタ１０ａが出力するアドレス信号に従
った行（ワード線）に接続されるメモリセルのデータの
リフレッシュを行なう。以降、リフレッシュ制御回路６
ｄは、このリフレッシュ発振回路６ｃからの発振信号φ
ＰＵをカウントし、所定の時間間隔（たとえば１６μ
ｓ）の周期Ｔｓｒでリフレッシュ要求信号φｒｅｑを活
性状態へ駆動し、応じてこのリフレッシュサイクルでメ
モリセルアレイ７のメモリセルのデータのリフレッシュ
が行なわれる。
／ＲＡＳが所定時間（１００μｓ）Ｌレベルに設定され
ると、この半導体記憶装置がセルフリフレッシュモード
に入る。所定時間が経過した時刻ｔ１において、リフレ
ッシュ制御回路６ｄがリフレッシュ要求信号φｒｅｑを
活性状態とし、メモリセルアレイ７におけるリフレッシ
ュアドレスカウンタ１０ａが出力するアドレス信号に従
った行（ワード線）に接続されるメモリセルのデータの
リフレッシュを行なう。以降、リフレッシュ制御回路６
ｄは、このリフレッシュ発振回路６ｃからの発振信号φ
ＰＵをカウントし、所定の時間間隔（たとえば１６μ
ｓ）の周期Ｔｓｒでリフレッシュ要求信号φｒｅｑを活
性状態へ駆動し、応じてこのリフレッシュサイクルでメ
モリセルアレイ７のメモリセルのデータのリフレッシュ
が行なわれる。
【００７５】時刻ｔ３においては、ロウアドレスストロ
ーブ信号／ＲＡＳをＨレベルに立上げると、セルフリフ
レッシュモードが完了し、リフレッシュ指示信号φｒｅ
ｆがＬレベルの非活性状態となり、リフレッシュ動作が
完了する。
ーブ信号／ＲＡＳをＨレベルに立上げると、セルフリフ
レッシュモードが完了し、リフレッシュ指示信号φｒｅ
ｆがＬレベルの非活性状態となり、リフレッシュ動作が
完了する。
【００７６】次に、図３を参照して特殊動作モード時の
動作について説明する。時刻ｔ０以前において、コラム
アドレスストローブ信号／ＣＡＳおよびライトイネーブ
ル信号／ＷをともにＬレベルに設定し、かつ所定のアド
レス信号ビットＡＤを予め定められた論理状態に設定す
る。時刻ｔ０においてロウアドレスストローブ信号／Ｒ
ＡＳをＬレベルに立下げると、特殊動作モードを指定す
るＷＣＢＲ＋アドレスキー条件が満たされたため、特殊
動作モード検出回路６ｂからの特殊動作モード検出信号
φＴＥがＨレベルの活性状態となる。これにより、特殊
動作モードが設定される。この特殊動作モードを設定す
るサイクルが完了すると、ロウアドレスストローブ信号
／ＲＡＳをＨレベルに立上げる。この特殊動作モード検
出信号φＴＥにより、選択回路６ｈが導通状態となり、
外部からのロウアドレスストローブ信号／ＲＡＳをテス
ト発振回路６ｉへ与える。また、セレクタ６ｊがテスト
発振回路６ｉからの出力信号を選択する状態に設定され
る。ここで、ＷＣＢＲ条件設定時、ＣＢＲ検出回路６ａ
が動作し、内部ＲＡＳ発生回路６ｇからの出力信号がＨ
レベルからＬレベルの活性状態に変化することが考えら
れる（図３において破線で示す）。しかしながら、セレ
クタ６ｊが、テスト発振回路６ｉの出力信号を選択して
おり、この特殊動作モードエントリサイクルにおいて、
内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳはＨレ
ベルの非活性状態を維持する。
動作について説明する。時刻ｔ０以前において、コラム
アドレスストローブ信号／ＣＡＳおよびライトイネーブ
ル信号／ＷをともにＬレベルに設定し、かつ所定のアド
レス信号ビットＡＤを予め定められた論理状態に設定す
る。時刻ｔ０においてロウアドレスストローブ信号／Ｒ
ＡＳをＬレベルに立下げると、特殊動作モードを指定す
るＷＣＢＲ＋アドレスキー条件が満たされたため、特殊
動作モード検出回路６ｂからの特殊動作モード検出信号
φＴＥがＨレベルの活性状態となる。これにより、特殊
動作モードが設定される。この特殊動作モードを設定す
るサイクルが完了すると、ロウアドレスストローブ信号
／ＲＡＳをＨレベルに立上げる。この特殊動作モード検
出信号φＴＥにより、選択回路６ｈが導通状態となり、
外部からのロウアドレスストローブ信号／ＲＡＳをテス
ト発振回路６ｉへ与える。また、セレクタ６ｊがテスト
発振回路６ｉからの出力信号を選択する状態に設定され
る。ここで、ＷＣＢＲ条件設定時、ＣＢＲ検出回路６ａ
が動作し、内部ＲＡＳ発生回路６ｇからの出力信号がＨ
レベルからＬレベルの活性状態に変化することが考えら
れる（図３において破線で示す）。しかしながら、セレ
クタ６ｊが、テスト発振回路６ｉの出力信号を選択して
おり、この特殊動作モードエントリサイクルにおいて、
内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳはＨレ
ベルの非活性状態を維持する。
【００７７】また、この特殊動作モード検出信号φＴＥ
に従って、カウンタ活性化信号φｒｅｆｔが活性状態と
なり、リフレッシュアドレスカウンタ１０ａが活性化さ
れ、また切換信号φＭＸが活性状態となり、マルチプレ
クサ１１はリフレッシュアドレスカウンタ１０ａからの
カウント値を選択する。
に従って、カウンタ活性化信号φｒｅｆｔが活性状態と
なり、リフレッシュアドレスカウンタ１０ａが活性化さ
れ、また切換信号φＭＸが活性状態となり、マルチプレ
クサ１１はリフレッシュアドレスカウンタ１０ａからの
カウント値を選択する。
【００７８】時刻ｔ１において、ロウアドレスストロー
ブ信号／ＲＡＳをＬレベルに立下げると、テスト発振回
路６ｉが活性化され、発振信号ＴＣＫが発振し、内部ロ
ウアドレスストローブ信号ｉｎｔＺＲＡＳが所定の周期
Ｔｔｅで活性化される。これにより、このテスト発振回
路６ｉからの発振信号ＴＣＫに従ってリフレッシュアド
レスカウンタ１０ａからのカウント値をリフレッシュア
ドレス（リフレッシュされるべき行を指定するアドレ
ス）として行選択動作が行なわれる。この特殊動作モー
ド時のワード線選択周期Ｔｔｅは、セルフリフレッシュ
サイクルＴｓｒよりも十分短くされている。したがっ
て、内部で高速でワード線を順次リフレッシュアドレス
カウンタ１０ａからのリフレッシュアドレスに従って選
択することができ、ロウアドレスストローブ信号／ＲＡ
Ｓの変化速度が遅い場合においても内部で高速でワード
線を選択してディスターブテストを行なうことができ
る。
ブ信号／ＲＡＳをＬレベルに立下げると、テスト発振回
路６ｉが活性化され、発振信号ＴＣＫが発振し、内部ロ
ウアドレスストローブ信号ｉｎｔＺＲＡＳが所定の周期
Ｔｔｅで活性化される。これにより、このテスト発振回
路６ｉからの発振信号ＴＣＫに従ってリフレッシュアド
レスカウンタ１０ａからのカウント値をリフレッシュア
ドレス（リフレッシュされるべき行を指定するアドレ
ス）として行選択動作が行なわれる。この特殊動作モー
ド時のワード線選択周期Ｔｔｅは、セルフリフレッシュ
サイクルＴｓｒよりも十分短くされている。したがっ
て、内部で高速でワード線を順次リフレッシュアドレス
カウンタ１０ａからのリフレッシュアドレスに従って選
択することができ、ロウアドレスストローブ信号／ＲＡ
Ｓの変化速度が遅い場合においても内部で高速でワード
線を選択してディスターブテストを行なうことができ
る。
【００７９】時刻ｔ２において、ロウアドレスストロー
ブ信号／ＲＡＳをＨレベルに立上げ、たとえばディスタ
ーブテストである特殊動作モードが完了する。次いで、
この特殊動作モードを解除する特殊動作モードリセット
サイクルが行なわれる。すなわち、時刻ｔ３以前におい
て、コラムアドレスストローブ信号／ＣＡＳおよびライ
トイネーブル信号／ＷをＬレベルに設定し、また特定の
アドレス信号ビットＡＤを所定の論理状態に設定する。
時刻ｔ３においてロウアドレスストローブ信号／ＲＡＳ
をＬレベルに立下げることにより、特殊動作モードリセ
ット条件が満たされ、この特殊動作モード検出回路６ｂ
からの特殊動作モード検出信号φＴＥがＬレベルの非活
性状態となり、選択回路６ｈが非導通状態となり、また
テスト発振回路６ｉが発振動作を停止する。セレクタ６
ｊが、内部ＲＡＳ発生回路６ｇの出力信号を選択する状
態に設定される。
ブ信号／ＲＡＳをＨレベルに立上げ、たとえばディスタ
ーブテストである特殊動作モードが完了する。次いで、
この特殊動作モードを解除する特殊動作モードリセット
サイクルが行なわれる。すなわち、時刻ｔ３以前におい
て、コラムアドレスストローブ信号／ＣＡＳおよびライ
トイネーブル信号／ＷをＬレベルに設定し、また特定の
アドレス信号ビットＡＤを所定の論理状態に設定する。
時刻ｔ３においてロウアドレスストローブ信号／ＲＡＳ
をＬレベルに立下げることにより、特殊動作モードリセ
ット条件が満たされ、この特殊動作モード検出回路６ｂ
からの特殊動作モード検出信号φＴＥがＬレベルの非活
性状態となり、選択回路６ｈが非導通状態となり、また
テスト発振回路６ｉが発振動作を停止する。セレクタ６
ｊが、内部ＲＡＳ発生回路６ｇの出力信号を選択する状
態に設定される。
【００８０】通常の動作サイクルにおいては、図４に示
すように、コラムアドレスストローブ信号／ＣＡＳがＨ
レベルにときにロウアドレスストローブ信号／ＲＡＳを
Ｌレベルに立下げる。この状態においては、ＣＢＲ検出
回路６ａからのＣＢＲ検出信号φＣＢＲおよび特殊動作
モード検出回路６ｂからの特殊動作モード検出信号φＴ
ＥがともにＬレベルの非活性状態にある。したがって、
リフレッシュ指示信号φｒｅｆはＬレベルの非活性状態
であり、禁止回路６ｆは外部からのロウアドレスストロ
ーブ信号／ＲＡＳを通過させる。一方、ワンショットパ
ルス発生回路６ｅの出力信号はＨレベルであり、内部Ｒ
ＡＳ発生回路６ｇが、この禁止回路６ｆからの出力信号
に従って内部ロウアドレスストローブ信号を生成する。
セレクタ６ｊが、この内部ＲＡＳ発生回路６ｇの出力信
号を選択して行系制御回路６ｋへ与える。したがって、
この外部からのロウアドレスストローブ信号／ＲＡＳの
立下がりに従って内部ロウアドレスストローブ信号ｉｎ
ｔＺＲＡＳがＬレベルに立下がり、そのときに外部から
与えられているアドレス信号Ｘが行アドレスとして取込
まれて、ワード線選択動作が行なわれる。ロウアドレス
ストローブ信号／ＲＡＳをＨレベルに立上げると、１つ
のメモリサイクルが完了し、内部ロウアドレスストロー
ブ信号ｉｎｔＺＲＡＳがＨレベルに立上がり、応じてワ
ード線が非選択状態へ駆動される。
すように、コラムアドレスストローブ信号／ＣＡＳがＨ
レベルにときにロウアドレスストローブ信号／ＲＡＳを
Ｌレベルに立下げる。この状態においては、ＣＢＲ検出
回路６ａからのＣＢＲ検出信号φＣＢＲおよび特殊動作
モード検出回路６ｂからの特殊動作モード検出信号φＴ
ＥがともにＬレベルの非活性状態にある。したがって、
リフレッシュ指示信号φｒｅｆはＬレベルの非活性状態
であり、禁止回路６ｆは外部からのロウアドレスストロ
ーブ信号／ＲＡＳを通過させる。一方、ワンショットパ
ルス発生回路６ｅの出力信号はＨレベルであり、内部Ｒ
ＡＳ発生回路６ｇが、この禁止回路６ｆからの出力信号
に従って内部ロウアドレスストローブ信号を生成する。
セレクタ６ｊが、この内部ＲＡＳ発生回路６ｇの出力信
号を選択して行系制御回路６ｋへ与える。したがって、
この外部からのロウアドレスストローブ信号／ＲＡＳの
立下がりに従って内部ロウアドレスストローブ信号ｉｎ
ｔＺＲＡＳがＬレベルに立下がり、そのときに外部から
与えられているアドレス信号Ｘが行アドレスとして取込
まれて、ワード線選択動作が行なわれる。ロウアドレス
ストローブ信号／ＲＡＳをＨレベルに立上げると、１つ
のメモリサイクルが完了し、内部ロウアドレスストロー
ブ信号ｉｎｔＺＲＡＳがＨレベルに立上がり、応じてワ
ード線が非選択状態へ駆動される。
【００８１】なお、コラムアドレスストローブ信号／Ｃ
ＡＳがＬレベルに立下げられると、そのときには、図示
しない経路により、アドレス信号は列アドレス信号Ｙと
して取込まれて、列選択動作が行なわれる。データの書
込／読出は、図示しないライトイネーブル信号により指
定される。
ＡＳがＬレベルに立下げられると、そのときには、図示
しない経路により、アドレス信号は列アドレス信号Ｙと
して取込まれて、列選択動作が行なわれる。データの書
込／読出は、図示しないライトイネーブル信号により指
定される。
【００８２】特殊動作モードにおいては、特殊動作モー
ド検出信号φＴＥがＨレベルであり、外部からのロウア
ドレスストローブ信号／ＲＡＳの活性化に従って発振回
路からの信号ＴＣＫに従って内部ロウアドレスストロー
ブ信号ｉｎｔＺＲＡＳが活性状態へ駆動され、この内部
に設けられたリフレッシュアドレスカウンタ１０ａから
のリフレッシュアドレスに従ってワード線が選択され
る。
ド検出信号φＴＥがＨレベルであり、外部からのロウア
ドレスストローブ信号／ＲＡＳの活性化に従って発振回
路からの信号ＴＣＫに従って内部ロウアドレスストロー
ブ信号ｉｎｔＺＲＡＳが活性状態へ駆動され、この内部
に設けられたリフレッシュアドレスカウンタ１０ａから
のリフレッシュアドレスに従ってワード線が選択され
る。
【００８３】したがって、図５に示すように、たとえば
外部の試験装置からの信号の変化速度が遅い場合におい
ても、内部で高速でワード線選択動作を行なうことがで
きる。したがって外部の試験装置において、たとえばこ
のテスト発振回路の周期の複数倍（図５においては４
倍）の周期でロウアドレスストローブ信号／ＲＡＳを変
化させると、内部でこの複数倍（図５において４倍）の
速度でワード線選択が行なわれ、従来の試験装置を用い
ても、高速でワード線選択を行なうことができ、ディス
ターブテストを高速で行なうことができる。このとき、
内部のリフレッシュアドレスカウンタの出力カウント値
に従ってワード線が順次選択されており、ワード線が選
択される回数（ディスターブ回数）が多くなり、これに
より、このディスターブ回数を、被試験半導体記憶装置
に対して最適な値に設定することができ、正確なディス
ターブテストを行なうことができる。
外部の試験装置からの信号の変化速度が遅い場合におい
ても、内部で高速でワード線選択動作を行なうことがで
きる。したがって外部の試験装置において、たとえばこ
のテスト発振回路の周期の複数倍（図５においては４
倍）の周期でロウアドレスストローブ信号／ＲＡＳを変
化させると、内部でこの複数倍（図５において４倍）の
速度でワード線選択が行なわれ、従来の試験装置を用い
ても、高速でワード線選択を行なうことができ、ディス
ターブテストを高速で行なうことができる。このとき、
内部のリフレッシュアドレスカウンタの出力カウント値
に従ってワード線が順次選択されており、ワード線が選
択される回数（ディスターブ回数）が多くなり、これに
より、このディスターブ回数を、被試験半導体記憶装置
に対して最適な値に設定することができ、正確なディス
ターブテストを行なうことができる。
【００８４】また、ディスターブ回数が増加した場合、
ディスターブが加速されたことと等価となり、ディスタ
ーブテストの加速を行なうことができる。数多くの回
数、ワード線が選択された場合、ワード線と非選択ワー
ド線の間の容量結合が生じる回数が多くなり、ディスタ
ーブの加速を行なうことができる。なお、このテスト発
振回路の出力する発振信号ＴＣＫがＬレベルとなる期間
は、メモリセルアレイにおいてワード線が選択され、か
つセンスアンプが動作してメモリセルデータの検知およ
び増幅を行なうまでの時間幅を有していればよい。一
方、この発振信号ＴＣＫのＨレベルの期間は、行選択に
関連する部分が所定の電位レベルにプリチャージされる
のに要する時間、すなわちＲＡＳプリチャージ時間ｔＲ
Ｐ以上あればよい。次に各部の構成について説明する。
ディスターブが加速されたことと等価となり、ディスタ
ーブテストの加速を行なうことができる。数多くの回
数、ワード線が選択された場合、ワード線と非選択ワー
ド線の間の容量結合が生じる回数が多くなり、ディスタ
ーブの加速を行なうことができる。なお、このテスト発
振回路の出力する発振信号ＴＣＫがＬレベルとなる期間
は、メモリセルアレイにおいてワード線が選択され、か
つセンスアンプが動作してメモリセルデータの検知およ
び増幅を行なうまでの時間幅を有していればよい。一
方、この発振信号ＴＣＫのＨレベルの期間は、行選択に
関連する部分が所定の電位レベルにプリチャージされる
のに要する時間、すなわちＲＡＳプリチャージ時間ｔＲ
Ｐ以上あればよい。次に各部の構成について説明する。
【００８５】図６は、カウンタ活性化信号および切換信
号φＭＸを発生する部分の構成を示す図である。この制
御信号発生部は、図１に示すリフレッシュ制御回路６ｊ
に含まれている。このカウンタ活性化信号φｒｅｆｔ
は、リフレッシュ指示信号φｒｅｆと特殊動作モード検
出信号φＴＥを受けるＯＲ回路６ｄａから出力され、切
換信号φＭＸは、リフレッシュ指示信号φｒｅｆおよび
特殊動作モード指示信号φＴＥを受けるＯＲ回路６ｄｂ
から出力される。したがって、リフレッシュ動作モード
時および特殊動作モード時においてリフレッシュアドレ
スカウンタ１０ａが活性化されると、マルチプレクサ１
１が、このリフレッシュアドレスカウンタの出力するカ
ウント値を選択する。
号φＭＸを発生する部分の構成を示す図である。この制
御信号発生部は、図１に示すリフレッシュ制御回路６ｊ
に含まれている。このカウンタ活性化信号φｒｅｆｔ
は、リフレッシュ指示信号φｒｅｆと特殊動作モード検
出信号φＴＥを受けるＯＲ回路６ｄａから出力され、切
換信号φＭＸは、リフレッシュ指示信号φｒｅｆおよび
特殊動作モード指示信号φＴＥを受けるＯＲ回路６ｄｂ
から出力される。したがって、リフレッシュ動作モード
時および特殊動作モード時においてリフレッシュアドレ
スカウンタ１０ａが活性化されると、マルチプレクサ１
１が、このリフレッシュアドレスカウンタの出力するカ
ウント値を選択する。
【００８６】図７は、図１に示すテスト発振回路６ｉの
構成の一例を示す図である。図７において、テスト発振
回路６ｉは、選択回路６から与えられるロウアドレスス
トローブ信号／ＲＡＳと発振信号ＴＣＫを受けるＮＯＲ
回路６ｉａと、ＮＯＲ回路６ｉａの出力信号を受けるｎ
段の縦続接続されたインバータ回路６ｉ１〜６ｉｎを含
む。インバータ６ｉ１〜６ｉｎは、偶数個である。イン
バータ６ｉｎから発振信号ＴＣＫが出力される。
構成の一例を示す図である。図７において、テスト発振
回路６ｉは、選択回路６から与えられるロウアドレスス
トローブ信号／ＲＡＳと発振信号ＴＣＫを受けるＮＯＲ
回路６ｉａと、ＮＯＲ回路６ｉａの出力信号を受けるｎ
段の縦続接続されたインバータ回路６ｉ１〜６ｉｎを含
む。インバータ６ｉ１〜６ｉｎは、偶数個である。イン
バータ６ｉｎから発振信号ＴＣＫが出力される。
【００８７】選択回路６は、特殊動作モード検出信号φ
ＴＥの活性化時導通するｎチャネルＭＯＳトランジスタ
で構成されるトランスファゲート６ｈａを含む。選択回
路６が導通状態となり、かつロウアドレスストローブ信
号／ＲＡＳがＬレベルとなると、ＮＯＲ回路６ｉａがイ
ンバータとして作用し、このテスト発振回路６ｉは、奇
数段の縦続接続されるインバータで構成されるリングオ
シレータとして作用し、発振動作を行ない、所定の周期
で発振信号ＴＣＫを出力する。
ＴＥの活性化時導通するｎチャネルＭＯＳトランジスタ
で構成されるトランスファゲート６ｈａを含む。選択回
路６が導通状態となり、かつロウアドレスストローブ信
号／ＲＡＳがＬレベルとなると、ＮＯＲ回路６ｉａがイ
ンバータとして作用し、このテスト発振回路６ｉは、奇
数段の縦続接続されるインバータで構成されるリングオ
シレータとして作用し、発振動作を行ない、所定の周期
で発振信号ＴＣＫを出力する。
【００８８】なお、この図７に示すテスト発振回路６ｉ
においては、ロウアドレスストローブ信号／ＲＡＳがＨ
レベルのときには、ＮＯＲ回路６ｉａの出力信号がＬレ
ベルとなり、応じてインバータ６ｉｎから出力される発
振信号ＴＣＫがＬレベルとなる。ロウアドレスストロー
ブ信号／ＲＡＳがＨレベルのときに、発振信号ＴＣＫを
Ｈレベルに固定するためには、単にこのインバータ６ｉ
ｎの出力信号をさらにインバータで受けて発振信号ＴＣ
Ｋを出力すればよい。
においては、ロウアドレスストローブ信号／ＲＡＳがＨ
レベルのときには、ＮＯＲ回路６ｉａの出力信号がＬレ
ベルとなり、応じてインバータ６ｉｎから出力される発
振信号ＴＣＫがＬレベルとなる。ロウアドレスストロー
ブ信号／ＲＡＳがＨレベルのときに、発振信号ＴＣＫを
Ｈレベルに固定するためには、単にこのインバータ６ｉ
ｎの出力信号をさらにインバータで受けて発振信号ＴＣ
Ｋを出力すればよい。
【００８９】［テスト発振回路の変更例］図８は、図１
に示すテスト発振回路の変更例の構成を示す図である。
図８において、テスト発振回路６ｉは、選択回路６の出
力信号を発振信号ＴＣＫ′に応答して選択的に通過させ
てＮＯＲ回路６ｉａの一方入力へ与えるｎチャネルＭＯ
Ｓトランジスタで構成されるトランスファゲート６ｉｉ
と、このトランスファゲート６ｉｉの出力信号がＨレベ
ルのとき導通し、インバータ６ｉｎの出力を接地電位レ
ベルに放電するｎチャネルＭＯＳトランジスタで構成さ
れるリセットトランジスタ６ｉｊと、インバータ６ｉｎ
の出力信号を受けて発振信号ＴＣＫ′を出力するインバ
ータ６ｉｍをさらに含む。他の構成は図７に示すテスト
発振回路６ｉと同じである。
に示すテスト発振回路の変更例の構成を示す図である。
図８において、テスト発振回路６ｉは、選択回路６の出
力信号を発振信号ＴＣＫ′に応答して選択的に通過させ
てＮＯＲ回路６ｉａの一方入力へ与えるｎチャネルＭＯ
Ｓトランジスタで構成されるトランスファゲート６ｉｉ
と、このトランスファゲート６ｉｉの出力信号がＨレベ
ルのとき導通し、インバータ６ｉｎの出力を接地電位レ
ベルに放電するｎチャネルＭＯＳトランジスタで構成さ
れるリセットトランジスタ６ｉｊと、インバータ６ｉｎ
の出力信号を受けて発振信号ＴＣＫ′を出力するインバ
ータ６ｉｍをさらに含む。他の構成は図７に示すテスト
発振回路６ｉと同じである。
【００９０】図８に示す構成において、発振信号ＴＣ
Ｋ′がＬレベルのときに内部ロウアドレスストローブ信
号ｉｎｔＺＲＡＳがＬレベルとなる。したがって、この
発振信号ＴＣＫ′がＨレベルにあり、内部ロウアドレス
ストローブ信号ｉｎｔＺＲＡＳがＨレベルときにトラン
スファゲート６ｉｉが導通状態となり、選択回路６を介
して与えられるロウアドレスストローブ信号／ＲＡＳを
通過させる。
Ｋ′がＬレベルのときに内部ロウアドレスストローブ信
号ｉｎｔＺＲＡＳがＬレベルとなる。したがって、この
発振信号ＴＣＫ′がＨレベルにあり、内部ロウアドレス
ストローブ信号ｉｎｔＺＲＡＳがＨレベルときにトラン
スファゲート６ｉｉが導通状態となり、選択回路６を介
して与えられるロウアドレスストローブ信号／ＲＡＳを
通過させる。
【００９１】したがって、図９に示すように、時刻ｔａ
においてこの発振信号ＴＣＫ′がＬレベルにあり、内部
で行選択が行なわれているときに、ロウアドレスストロ
ーブ信号／ＲＡＳがＨレベルに立上げられても、トラン
スファゲート６ｉｉは非導通状態にあり、内部でこの発
振回路６ｉは発振動作を行なう。時刻ｔｂにおいて、こ
の発振信号ＴＣＫ′がＨレベルに立上がり、応じて内部
で行選択動作が完了すると、トランスファゲート６ｉｉ
が導通し、外部からのロウアドレスストローブ信号／Ｒ
ＡＳを通過させて発振動作を停止させる。これにより、
リセットトランジスタ６ｉｊも導通し、確実に、発振信
号ＴＣＫ′がＨレベルに保持される。したがって、外部
の試験装置において、ロウアドレスストローブ信号／Ｒ
ＡＳの非活性化が、内部での行選択動作と同期がとれて
いない場合においても、確実にワード線選択動作完了
後、発振動作を停止させることができ、タイミングのず
れなどを考慮することなく、余裕をもって確実にワード
線選択動作を停止させることができる。
においてこの発振信号ＴＣＫ′がＬレベルにあり、内部
で行選択が行なわれているときに、ロウアドレスストロ
ーブ信号／ＲＡＳがＨレベルに立上げられても、トラン
スファゲート６ｉｉは非導通状態にあり、内部でこの発
振回路６ｉは発振動作を行なう。時刻ｔｂにおいて、こ
の発振信号ＴＣＫ′がＨレベルに立上がり、応じて内部
で行選択動作が完了すると、トランスファゲート６ｉｉ
が導通し、外部からのロウアドレスストローブ信号／Ｒ
ＡＳを通過させて発振動作を停止させる。これにより、
リセットトランジスタ６ｉｊも導通し、確実に、発振信
号ＴＣＫ′がＨレベルに保持される。したがって、外部
の試験装置において、ロウアドレスストローブ信号／Ｒ
ＡＳの非活性化が、内部での行選択動作と同期がとれて
いない場合においても、確実にワード線選択動作完了
後、発振動作を停止させることができ、タイミングのず
れなどを考慮することなく、余裕をもって確実にワード
線選択動作を停止させることができる。
【００９２】以上のように、この発明の実施の形態１に
従えば、外部制御信号の変化をトリガとして、内部で発
振回路を用いて行選択動作を行なわせているため、試験
装置の出力する制御信号の立上がり／立下がり時間が長
くなった場合においても、その影響を受けることなく内
部で高速で行選択動作を行なうことが可能となる。
従えば、外部制御信号の変化をトリガとして、内部で発
振回路を用いて行選択動作を行なわせているため、試験
装置の出力する制御信号の立上がり／立下がり時間が長
くなった場合においても、その影響を受けることなく内
部で高速で行選択動作を行なうことが可能となる。
【００９３】また、内部の発振回路を用いて行選択期間
を規定する内部行選択指示信号である内部ロウアドレス
ストローブ信号を発生しているため、試験動作時、外部
の影響を受けることなく高速で内部ロウアドレスストロ
ーブ信号を発生して行選択動作を行なうことができ、デ
ィスターブなどのテストを高速で行なうことが可能とな
る。
を規定する内部行選択指示信号である内部ロウアドレス
ストローブ信号を発生しているため、試験動作時、外部
の影響を受けることなく高速で内部ロウアドレスストロ
ーブ信号を発生して行選択動作を行なうことができ、デ
ィスターブなどのテストを高速で行なうことが可能とな
る。
【００９４】［実施の形態２］図１０は、この発明の実
施の形態２に従う半導体記憶装置の要部の構成を示す図
である。図１０においては、リフレッシュアドレスを発
生する内部アドレス発生回路１０の構成を示す。他の構
成は、図１に示す実施の形態１に従う半導体記憶装置の
構成と同じである。
施の形態２に従う半導体記憶装置の要部の構成を示す図
である。図１０においては、リフレッシュアドレスを発
生する内部アドレス発生回路１０の構成を示す。他の構
成は、図１に示す実施の形態１に従う半導体記憶装置の
構成と同じである。
【００９５】図１０において、内部アドレス発生回路１
０は、特殊動作モード検出信号φＴＥに従って内部ロウ
アドレスストローブ信号ｉｎｔＺＲＡＳおよび外部から
のロウアドレスストローブ信号／ＲＡＳの一方を選択的
に通過させてリフレッシュアドレスカウンタ１０ａへ与
える選択回路１０ｂを含む。このリフレッシュアドレス
カウンタ１０ａは、選択回路１０ｂから与えられる信号
の立上がりに応答してこのカウント値を１増分または減
分する。リフレッシュアドレスカウンタ１０ａは、先の
実施の形態１と同様、カウンタ活性化信号φｒｅｆｔの
活性化時カウント動作を行なう。
０は、特殊動作モード検出信号φＴＥに従って内部ロウ
アドレスストローブ信号ｉｎｔＺＲＡＳおよび外部から
のロウアドレスストローブ信号／ＲＡＳの一方を選択的
に通過させてリフレッシュアドレスカウンタ１０ａへ与
える選択回路１０ｂを含む。このリフレッシュアドレス
カウンタ１０ａは、選択回路１０ｂから与えられる信号
の立上がりに応答してこのカウント値を１増分または減
分する。リフレッシュアドレスカウンタ１０ａは、先の
実施の形態１と同様、カウンタ活性化信号φｒｅｆｔの
活性化時カウント動作を行なう。
【００９６】選択回路１０ｂは、特殊動作モード検出信
号φＴＥの活性化時導通し、外部からのロウアドレスス
トローブ信号／ＲＡＳを通過させるｎチャネルＭＯＳト
ランジスタで構成されるトランスファゲート１０ｂａ
と、特殊動作モード検出信号φＴＥを受けるインバータ
１０ｂｂの出力信号がＨレベルのとき導通し、内部ロウ
アドレスストローブ信号ｉｎｔＺＲＡＳを通過させるｎ
チャネルＭＯＳトランジスタで構成されるトランスファ
ゲート１０ｂｃを含む。
号φＴＥの活性化時導通し、外部からのロウアドレスス
トローブ信号／ＲＡＳを通過させるｎチャネルＭＯＳト
ランジスタで構成されるトランスファゲート１０ｂａ
と、特殊動作モード検出信号φＴＥを受けるインバータ
１０ｂｂの出力信号がＨレベルのとき導通し、内部ロウ
アドレスストローブ信号ｉｎｔＺＲＡＳを通過させるｎ
チャネルＭＯＳトランジスタで構成されるトランスファ
ゲート１０ｂｃを含む。
【００９７】特殊動作モードが指定されたときには、外
部からのロウアドレスストローブ信号／ＲＡＳが選択さ
れてリフレッシュアドレスカウンタ１０ａへ与えられ、
通常動作モード時およびリフレッシュ動作モード時にお
いては、内部ロウアドレスストローブ信号ｉｎｔＺＲＡ
Ｓが選択されてリフレッシュアドレスカウンタ１０ａへ
与えられる。
部からのロウアドレスストローブ信号／ＲＡＳが選択さ
れてリフレッシュアドレスカウンタ１０ａへ与えられ、
通常動作モード時およびリフレッシュ動作モード時にお
いては、内部ロウアドレスストローブ信号ｉｎｔＺＲＡ
Ｓが選択されてリフレッシュアドレスカウンタ１０ａへ
与えられる。
【００９８】次に、この図１０に示す内部アドレス発生
回路の動作を図１１に示す信号波形図を参照して説明す
る。特殊動作モード検出信号φＴＥがＨレベルのときに
は、外部からのロウアドレスストローブ信号／ＲＡＳが
選択されてリフレッシュアドレスカウンタ１０ａへ与え
られる。また、期間ＴＡにおいて、外部からのロウアド
レスストローブ信号／ＲＡＳがＬレベルに立上がると、
この内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳが
テスト発振回路（図１参照）からの発振信号ＴＣＫ（ま
たはＴＣＫ′）に従って活性状態へ駆動される。このと
き、リフレッシュアドレスカウンタ１０ａへは外部から
のロウアドレスストローブ信号／ＲＡＳが与えられてい
るため、リフレッシュアドレスカウンタ１０ａからのカ
ウント値Ｘａは同じである。したがって期間ＴＡにおい
ては、このアドレスＸａにより選択されるワード線が繰
返し選択される。
回路の動作を図１１に示す信号波形図を参照して説明す
る。特殊動作モード検出信号φＴＥがＨレベルのときに
は、外部からのロウアドレスストローブ信号／ＲＡＳが
選択されてリフレッシュアドレスカウンタ１０ａへ与え
られる。また、期間ＴＡにおいて、外部からのロウアド
レスストローブ信号／ＲＡＳがＬレベルに立上がると、
この内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳが
テスト発振回路（図１参照）からの発振信号ＴＣＫ（ま
たはＴＣＫ′）に従って活性状態へ駆動される。このと
き、リフレッシュアドレスカウンタ１０ａへは外部から
のロウアドレスストローブ信号／ＲＡＳが与えられてい
るため、リフレッシュアドレスカウンタ１０ａからのカ
ウント値Ｘａは同じである。したがって期間ＴＡにおい
ては、このアドレスＸａにより選択されるワード線が繰
返し選択される。
【００９９】この期間ＴＡが完了し、外部ロウアドレス
ストローブ信号／ＲＡＳをＨレベルに立上げると、リフ
レッシュアドレスカウンタ１０ａがカウント動作を行な
い、そのアドレスを１増分または減分してアドレスＸｂ
が出力される。期間ＴＢにおいて外部からのロウアドレ
スストローブ信号／ＲＡＳを再びＬレベルの活性状態と
すると、テスト発振回路（図１参照）が活性化され、そ
の発振信号に従って内部ロウアドレスストローブ信号ｉ
ｎｔＺＲＡＳが活性状態へ駆動される。この期間ＴＢに
おいては、アドレスＸｂにより指定されるワード線が繰
返し選択される。
ストローブ信号／ＲＡＳをＨレベルに立上げると、リフ
レッシュアドレスカウンタ１０ａがカウント動作を行な
い、そのアドレスを１増分または減分してアドレスＸｂ
が出力される。期間ＴＢにおいて外部からのロウアドレ
スストローブ信号／ＲＡＳを再びＬレベルの活性状態と
すると、テスト発振回路（図１参照）が活性化され、そ
の発振信号に従って内部ロウアドレスストローブ信号ｉ
ｎｔＺＲＡＳが活性状態へ駆動される。この期間ＴＢに
おいては、アドレスＸｂにより指定されるワード線が繰
返し選択される。
【０１００】したがって、この図１０に示す内部アドレ
ス発生回路１０を用いた場合、リフレッシュアドレスを
外部からの信号により制御することができ、同じワード
線を必要回数繰返し選択状態へ駆動することができる。
ス発生回路１０を用いた場合、リフレッシュアドレスを
外部からの信号により制御することができ、同じワード
線を必要回数繰返し選択状態へ駆動することができる。
【０１０１】このテスト発振回路の発振周期が予め定め
られているため、この発振周期に応じて、外部からのロ
ウアドレスストローブ信号／ＲＡＳの活性期間を設定す
れば、任意の回数同じワード線を選択状態へ駆動するこ
とができる。この場合、隣接ワード線間において大きな
容量結合が繰返され、隣接非選択ワード線の電位の浮き
上がり状態が繰返し生じ、メモリセルキャパシタの電荷
流出を加速することができる（内部アドレスを順次変化
させた場合、ワード線が順次遠ざかるため、その容量結
合の大きさが順次小さくなり、流出電荷量が小さくな
る）。したがって、この外部からの信号により、内部の
リフレッシュアドレスを制御することにより、ディスタ
ーブを加速することができる。これにより、ディスター
ブテストに要する時間を短縮することが可能となる。
られているため、この発振周期に応じて、外部からのロ
ウアドレスストローブ信号／ＲＡＳの活性期間を設定す
れば、任意の回数同じワード線を選択状態へ駆動するこ
とができる。この場合、隣接ワード線間において大きな
容量結合が繰返され、隣接非選択ワード線の電位の浮き
上がり状態が繰返し生じ、メモリセルキャパシタの電荷
流出を加速することができる（内部アドレスを順次変化
させた場合、ワード線が順次遠ざかるため、その容量結
合の大きさが順次小さくなり、流出電荷量が小さくな
る）。したがって、この外部からの信号により、内部の
リフレッシュアドレスを制御することにより、ディスタ
ーブを加速することができる。これにより、ディスター
ブテストに要する時間を短縮することが可能となる。
【０１０２】また、実施の形態１と同様、外部の試験装
置が高速で信号を駆動することができない場合において
も、内蔵の発振回路により、内部ロウアドレスストロー
ブ信号を生成しているため、高速でワード線を選択状態
へ駆動することができる。
置が高速で信号を駆動することができない場合において
も、内蔵の発振回路により、内部ロウアドレスストロー
ブ信号を生成しているため、高速でワード線を選択状態
へ駆動することができる。
【０１０３】以上のように、この発明の実施の形態２に
従えば、内部アドレス発生回路が発生する内部アドレス
をその制御信号により制御可能なように構成したため、
同じワード線を所望の回数繰返し選択状態へ駆動するこ
とができ、ディスターブ加速を行なうことができ、ディ
スターブテストに要する時間を短縮することができる。
従えば、内部アドレス発生回路が発生する内部アドレス
をその制御信号により制御可能なように構成したため、
同じワード線を所望の回数繰返し選択状態へ駆動するこ
とができ、ディスターブ加速を行なうことができ、ディ
スターブテストに要する時間を短縮することができる。
【０１０４】［実施の形態３］図１２は、この発明の実
施の形態３に従う半導体記憶装置の要部の構成を示す図
である。図１２においては、マルチプレクサ１１は、リ
フレッシュモード指示信号φｒｅｆに従ってアドレスバ
ッファ９からの内部アドレス信号ＲＡおよび内部アドレ
ス発生回路１０から与えられるリフレッシュアドレスの
一方を選択してロウデコーダ１２へ与える。マルチプレ
クサ１１は、リフレッシュモード指示信号φｒｅｆが活
性状態にあり、リフレッシュモードが指定されていると
きには、内部アドレス発生回路１０からの内部アドレス
を選択してロウデコーダ１２へ与え、一方このリフレッ
シュモード指示信号φｒｅｆが非活性状態のときアドレ
スバッファ９からのアドレス信号ＲＡを選択してロウデ
コーダ１２へ与える。アドレスバッファ９は、外部から
のロウアドレスストローブ信号／ＲＡＳに従って外部か
らのアドレス信号を取込み内部アドレス信号ＲＡを生成
する。他の構成は図１に示す構成と同じである。
施の形態３に従う半導体記憶装置の要部の構成を示す図
である。図１２においては、マルチプレクサ１１は、リ
フレッシュモード指示信号φｒｅｆに従ってアドレスバ
ッファ９からの内部アドレス信号ＲＡおよび内部アドレ
ス発生回路１０から与えられるリフレッシュアドレスの
一方を選択してロウデコーダ１２へ与える。マルチプレ
クサ１１は、リフレッシュモード指示信号φｒｅｆが活
性状態にあり、リフレッシュモードが指定されていると
きには、内部アドレス発生回路１０からの内部アドレス
を選択してロウデコーダ１２へ与え、一方このリフレッ
シュモード指示信号φｒｅｆが非活性状態のときアドレ
スバッファ９からのアドレス信号ＲＡを選択してロウデ
コーダ１２へ与える。アドレスバッファ９は、外部から
のロウアドレスストローブ信号／ＲＡＳに従って外部か
らのアドレス信号を取込み内部アドレス信号ＲＡを生成
する。他の構成は図１に示す構成と同じである。
【０１０５】この図１２に示す構成の場合、特殊動作モ
ードが指定された場合、リフレッシュモード指示信号φ
ｒｅｆは非活性状態にあり、したがってマルチプレクサ
１１はアドレスバッファ９からの内部アドレス信号ＲＡ
を選択する。次に、この図１２に示す回路の動作を図１
３に示す波形図を参照して説明する。
ードが指定された場合、リフレッシュモード指示信号φ
ｒｅｆは非活性状態にあり、したがってマルチプレクサ
１１はアドレスバッファ９からの内部アドレス信号ＲＡ
を選択する。次に、この図１２に示す回路の動作を図１
３に示す波形図を参照して説明する。
【０１０６】図１３において、特殊動作モード検出信号
φＴＥはＨレベルにあり、特殊動作モードが指定されて
いる。この状態において、時刻ｔ０において外部からの
ロウアドレスストローブ信号／ＲＡＳをＬレベルに立下
げる。このロウアドレスストローブ信号／ＲＡＳの立下
がりに応答して、アドレスバッファ９が外部からのアド
レス信号を取込み内部アドレス信号ＲＡ（Ｘｃ）を生成
してマルチプレクサ１１へ与える。マルチプレクサ１１
は、このアドレス信号Ｘｃを選択してロウデコーダ１２
へ与える。アドレスバッファ９は、ロウアドレスストロ
ーブ信号／ＲＡＳがＬレベルの状態のときには、ラッチ
状態にあり、取込んだアドレスＲＡ（Ｘｃ）を持続的に
出力する。したがって、時刻ｔ０から始まる期間ＴＣに
おいて、内部ロウアドレスストローブ信号ｉｎｔＺＲＡ
Ｓが図１に示すテスト発振回路の出力信号ＴＣＫ（また
はＴＣＫ′）に従って活性状態となる場合、アドレス信
号Ｘｃが指定するワード線が繰返し選択される。この期
間ＴＣが完了すると、ロウアドレスストローブ信号／Ｒ
ＡＳがＨレベルの非活性状態となり、内部ロウアドレス
ストローブ信号ｉｎｔＺＲＡＳの活性化が停止される。
φＴＥはＨレベルにあり、特殊動作モードが指定されて
いる。この状態において、時刻ｔ０において外部からの
ロウアドレスストローブ信号／ＲＡＳをＬレベルに立下
げる。このロウアドレスストローブ信号／ＲＡＳの立下
がりに応答して、アドレスバッファ９が外部からのアド
レス信号を取込み内部アドレス信号ＲＡ（Ｘｃ）を生成
してマルチプレクサ１１へ与える。マルチプレクサ１１
は、このアドレス信号Ｘｃを選択してロウデコーダ１２
へ与える。アドレスバッファ９は、ロウアドレスストロ
ーブ信号／ＲＡＳがＬレベルの状態のときには、ラッチ
状態にあり、取込んだアドレスＲＡ（Ｘｃ）を持続的に
出力する。したがって、時刻ｔ０から始まる期間ＴＣに
おいて、内部ロウアドレスストローブ信号ｉｎｔＺＲＡ
Ｓが図１に示すテスト発振回路の出力信号ＴＣＫ（また
はＴＣＫ′）に従って活性状態となる場合、アドレス信
号Ｘｃが指定するワード線が繰返し選択される。この期
間ＴＣが完了すると、ロウアドレスストローブ信号／Ｒ
ＡＳがＨレベルの非活性状態となり、内部ロウアドレス
ストローブ信号ｉｎｔＺＲＡＳの活性化が停止される。
【０１０７】時刻ｔ１において、アドレス信号を変更し
て、ロウアドレスストローブ信号／ＲＡＳをＬレベルに
立下げると、アドレスバッファ９が再びこの与えられた
アドレス信号を取込み新たなアドレス信号Ｘｄを生成し
てマルチプレクサ１１を介してロウデコーダ１２へ与え
る。したがって、この時刻ｔ１から始まる期間ＴＤにお
いては、アドレス信号Ｘｄが指定するワード線が繰返し
選択される。
て、ロウアドレスストローブ信号／ＲＡＳをＬレベルに
立下げると、アドレスバッファ９が再びこの与えられた
アドレス信号を取込み新たなアドレス信号Ｘｄを生成し
てマルチプレクサ１１を介してロウデコーダ１２へ与え
る。したがって、この時刻ｔ１から始まる期間ＴＤにお
いては、アドレス信号Ｘｄが指定するワード線が繰返し
選択される。
【０１０８】この図１２に示す構成の場合、特殊動作モ
ード実行時、選択されるワード線を外部から指定するこ
とができ、テストの進行状況を外部でモニタすることが
できる。したがって、確実にすべてのワード線を所定回
数選択状態へ駆動したか否かを容易に識別することがで
きる（試験装置に含まれているテスト用アドレス発生回
路の初期値から最終値までが一巡すればすべてのワード
線が所定回数選択状態へ駆動されたことが判る）。
ード実行時、選択されるワード線を外部から指定するこ
とができ、テストの進行状況を外部でモニタすることが
できる。したがって、確実にすべてのワード線を所定回
数選択状態へ駆動したか否かを容易に識別することがで
きる（試験装置に含まれているテスト用アドレス発生回
路の初期値から最終値までが一巡すればすべてのワード
線が所定回数選択状態へ駆動されたことが判る）。
【０１０９】この外部からアドレス信号を与える場合に
おいても、このアドレス信号の変化周期は外部のロウア
ドレスストローブ信号／ＲＡＳと同じであればよく、高
速で変化させる必要はない。したがって、アドレス信号
およびロウアドレスストローブ信号／ＲＡＳを高速で変
化させなくても、同じワード線を繰返し選択状態へ駆動
することができ、ワード線選択サイクルを高速化するこ
とができる。
おいても、このアドレス信号の変化周期は外部のロウア
ドレスストローブ信号／ＲＡＳと同じであればよく、高
速で変化させる必要はない。したがって、アドレス信号
およびロウアドレスストローブ信号／ＲＡＳを高速で変
化させなくても、同じワード線を繰返し選択状態へ駆動
することができ、ワード線選択サイクルを高速化するこ
とができる。
【０１１０】以上のように、この発明の実施の形態３に
従えば、特殊動作モード時、外部から与えられるアドレ
ス信号に従って選択ワード線を指定するように構成して
いるため、容易にテスト進行状況を知ることができ、各
ワード線を必要回数確実に選択状態へ駆動して、正確な
テスト動作を行なうことが可能となる。
従えば、特殊動作モード時、外部から与えられるアドレ
ス信号に従って選択ワード線を指定するように構成して
いるため、容易にテスト進行状況を知ることができ、各
ワード線を必要回数確実に選択状態へ駆動して、正確な
テスト動作を行なうことが可能となる。
【０１１１】［実施の形態４］図１４は、この発明の実
施の形態４に従う半導体記憶装置の全体の構成を概略的
に示す図である。
施の形態４に従う半導体記憶装置の全体の構成を概略的
に示す図である。
【０１１２】図１４において、この半導体記憶装置は、
外部からのロウアドレスストローブ信号／ＲＡＳおよび
コラムアドレスストローブ信号／ＣＡＳを受けてＣＢＲ
条件が満たされたことを検出するＣＢＲ検出回路６ａ
と、外部からの信号／ＲＡＳ、／ＣＡＳ、／ＷおよびＡ
Ｄを受けて特殊動作モードが指定されたことを検出する
特殊動作モード検出回路６ｂと、特殊動作モード検出信
号φＴＥおよびＣＢＲ検出信号φＣＢＲに従って、リフ
レッシュ動作に必要な制御を行なうリフレッシュ制御回
路６ｄと、リフレッシュ制御回路６ｄからのセルフリフ
レッシュ指示信号φｒｅｆｓと特殊動作モード検出信号
φＴＥを受けるゲート回路６ｍと、ゲート回路６ｍの出
力信号φｒｅｆａの活性化に従って活性化されて所定の
周期で発振動作を行なうリフレッシュ発振器６ｎと、特
殊動作モード検出回路６ｂからの特殊動作モード検出信
号φＴＥの活性化時導通し、外部からのロウアドレスス
トローブ信号／ＲＡＳを通過させる選択回路６ｈと、選
択回路６ｈからのロウアドレスストローブ信号／ＲＡＳ
に従って所定の周期で発振動作を行なう短周期発振器６
ｏと、特殊動作モード検出信号φＴＥに従って短周期発
振器６ｏおよびリフレッシュ発振器６ｎの出力信号の一
方を選択するセレクタ６ｐを含む。セレクタ６ｐからの
出力信号φＰＵはリフレッシュ制御回路６ｄへ与えられ
る。短周期発振器６ｏは、リフレッシュ発振器６ｎの発
振周期よりも十分短い発振周期を有する。
外部からのロウアドレスストローブ信号／ＲＡＳおよび
コラムアドレスストローブ信号／ＣＡＳを受けてＣＢＲ
条件が満たされたことを検出するＣＢＲ検出回路６ａ
と、外部からの信号／ＲＡＳ、／ＣＡＳ、／ＷおよびＡ
Ｄを受けて特殊動作モードが指定されたことを検出する
特殊動作モード検出回路６ｂと、特殊動作モード検出信
号φＴＥおよびＣＢＲ検出信号φＣＢＲに従って、リフ
レッシュ動作に必要な制御を行なうリフレッシュ制御回
路６ｄと、リフレッシュ制御回路６ｄからのセルフリフ
レッシュ指示信号φｒｅｆｓと特殊動作モード検出信号
φＴＥを受けるゲート回路６ｍと、ゲート回路６ｍの出
力信号φｒｅｆａの活性化に従って活性化されて所定の
周期で発振動作を行なうリフレッシュ発振器６ｎと、特
殊動作モード検出回路６ｂからの特殊動作モード検出信
号φＴＥの活性化時導通し、外部からのロウアドレスス
トローブ信号／ＲＡＳを通過させる選択回路６ｈと、選
択回路６ｈからのロウアドレスストローブ信号／ＲＡＳ
に従って所定の周期で発振動作を行なう短周期発振器６
ｏと、特殊動作モード検出信号φＴＥに従って短周期発
振器６ｏおよびリフレッシュ発振器６ｎの出力信号の一
方を選択するセレクタ６ｐを含む。セレクタ６ｐからの
出力信号φＰＵはリフレッシュ制御回路６ｄへ与えられ
る。短周期発振器６ｏは、リフレッシュ発振器６ｎの発
振周期よりも十分短い発振周期を有する。
【０１１３】半導体記憶装置は、さらに、リフレッシュ
制御回路６ｄからのリフレッシュ要求信号φｒｅｑに従
ってワンショットのパルス信号を発生するワンショット
パルス発生回路６ｅと、ＣＢＲ検出回路６ａからのＣＢ
Ｒ検出信号φＣＢＲおよび特殊動作モード検出信号φＴ
Ｅの活性化時、外部からのロウアドレスストローブ信号
／ＲＡＳの伝達を禁止する禁止回路６ｆと、ワンショッ
トパルス発生回路６ｅの出力信号と禁止回路６ｆの出力
信号に従って内部ロウアドレスストローブ信号ｉｎｔＺ
ＲＡＳを出力する内部ＲＡＳ発生回路６ｇを含む。ワン
ショットパルス発生回路６ｅは、メモリセルが選択され
て、そのメモリセルデータの検知、増幅およびラッチが
センスアンプにより行なわれるのに必要な時間活性状態
とされる時間幅を有するパルス信号を出力する。
制御回路６ｄからのリフレッシュ要求信号φｒｅｑに従
ってワンショットのパルス信号を発生するワンショット
パルス発生回路６ｅと、ＣＢＲ検出回路６ａからのＣＢ
Ｒ検出信号φＣＢＲおよび特殊動作モード検出信号φＴ
Ｅの活性化時、外部からのロウアドレスストローブ信号
／ＲＡＳの伝達を禁止する禁止回路６ｆと、ワンショッ
トパルス発生回路６ｅの出力信号と禁止回路６ｆの出力
信号に従って内部ロウアドレスストローブ信号ｉｎｔＺ
ＲＡＳを出力する内部ＲＡＳ発生回路６ｇを含む。ワン
ショットパルス発生回路６ｅは、メモリセルが選択され
て、そのメモリセルデータの検知、増幅およびラッチが
センスアンプにより行なわれるのに必要な時間活性状態
とされる時間幅を有するパルス信号を出力する。
【０１１４】禁止回路６ｆは、ＣＢＲ検出信号φＣＢＲ
と特殊動作モード検出信号φＴＥとロウアドレスストロ
ーブ信号／ＲＡＳを受けるＯＲ回路６ｆｂを含む。内部
ＲＡＳ発生回路６ｇは、ワンショットパルス発生回路６
ｅの出力信号と禁止回路６ｆの出力信号を受けるＡＮＤ
回路６ａを含む。
と特殊動作モード検出信号φＴＥとロウアドレスストロ
ーブ信号／ＲＡＳを受けるＯＲ回路６ｆｂを含む。内部
ＲＡＳ発生回路６ｇは、ワンショットパルス発生回路６
ｅの出力信号と禁止回路６ｆの出力信号を受けるＡＮＤ
回路６ａを含む。
【０１１５】半導体記憶装置は、さらに、外部からのア
ドレス信号を受けて内部アドレス信号を発生するアドレ
スバッファ９と、リフレッシュアドレスカウンタを内蔵
し、内部アドレス信号を発生する内部アドレス発生回路
１０と、このアドレスバッファ９および内部アドレス発
生回路１０の出力信号の一方を選択してロウデコーダ１
２へ与えるマルチプレクサ１１と、メモリセルアレイ７
の各ビット線対ＢＬＰに対して設けられて、対応のビッ
ト線対のメモリセルのデータの検知・増幅およびラッチ
を行なうセンスアンプ群１４ａを含む。この構成は実施
の形態１と同じである。
ドレス信号を受けて内部アドレス信号を発生するアドレ
スバッファ９と、リフレッシュアドレスカウンタを内蔵
し、内部アドレス信号を発生する内部アドレス発生回路
１０と、このアドレスバッファ９および内部アドレス発
生回路１０の出力信号の一方を選択してロウデコーダ１
２へ与えるマルチプレクサ１１と、メモリセルアレイ７
の各ビット線対ＢＬＰに対して設けられて、対応のビッ
ト線対のメモリセルのデータの検知・増幅およびラッチ
を行なうセンスアンプ群１４ａを含む。この構成は実施
の形態１と同じである。
【０１１６】内部ＲＡＳ発生回路６ｇからの内部ロウア
ドレスストローブ信号ｉｎｔＺＲＡＳは行系制御回路６
ｋへ与えられる。
ドレスストローブ信号ｉｎｔＺＲＡＳは行系制御回路６
ｋへ与えられる。
【０１１７】図１４に示す構成においては、特殊動作モ
ード時およびセルフリフレッシュモード時において発振
器が切換えられる。セレクタ６ｐは、特殊動作モード時
には短周期発振器６ｏの出力信号を選択し、一方リフレ
ッシュ動作モード時においてはリフレッシュ発振器６ｎ
の出力信号を選択する。この短周期発振器６ｏおよびリ
フレッシュ発振器６ｎの発振周期は異なっている。リフ
レッシュ制御回路６ｄは、セルフリフレッシュ動作モー
ド時このセレクタ６ｐを介して与えられるパルス信号φ
ＰＵをカウントし、所定値に到達するごとにリフレッシ
ュ要求信号φｒｅｑを出力する。したがって、特殊動作
モード時とセルフリフレッシュ動作モード時とでは、こ
のリフレッシュ要求信号φｒｅｑが出力される周期が異
なる。特殊動作モード時においては、セルフリフレッシ
ュモード時よりも短い周期でリフレッシュ要求信号φｒ
ｅｑが出力されて内部ロウアドレスストローブ信号ｉｎ
ｔＺＲＡＳが活性状態とされる。したがって、この図１
４に示す構成においても、内部でワード線を順次高速で
選択することができる。
ード時およびセルフリフレッシュモード時において発振
器が切換えられる。セレクタ６ｐは、特殊動作モード時
には短周期発振器６ｏの出力信号を選択し、一方リフレ
ッシュ動作モード時においてはリフレッシュ発振器６ｎ
の出力信号を選択する。この短周期発振器６ｏおよびリ
フレッシュ発振器６ｎの発振周期は異なっている。リフ
レッシュ制御回路６ｄは、セルフリフレッシュ動作モー
ド時このセレクタ６ｐを介して与えられるパルス信号φ
ＰＵをカウントし、所定値に到達するごとにリフレッシ
ュ要求信号φｒｅｑを出力する。したがって、特殊動作
モード時とセルフリフレッシュ動作モード時とでは、こ
のリフレッシュ要求信号φｒｅｑが出力される周期が異
なる。特殊動作モード時においては、セルフリフレッシ
ュモード時よりも短い周期でリフレッシュ要求信号φｒ
ｅｑが出力されて内部ロウアドレスストローブ信号ｉｎ
ｔＺＲＡＳが活性状態とされる。したがって、この図１
４に示す構成においても、内部でワード線を順次高速で
選択することができる。
【０１１８】この短周期発振器６ｏは選択回路６ｈを介
して外部ロウアドレスストローブ信号／ＲＡＳが与えら
れており、この短周期発振器６ｏの活性期間をロウアド
レスストローブ信号／ＲＡＳで制御することができる。
したがって、先の実施の形態１と同様、従来の試験装置
を用いてワード線を順次選択状態へ駆動することができ
る。
して外部ロウアドレスストローブ信号／ＲＡＳが与えら
れており、この短周期発振器６ｏの活性期間をロウアド
レスストローブ信号／ＲＡＳで制御することができる。
したがって、先の実施の形態１と同様、従来の試験装置
を用いてワード線を順次選択状態へ駆動することができ
る。
【０１１９】図１５は、図１４に示すリフレッシュ制御
回路６ｄの構成を概略的に示す図である。図１５におい
て、リフレッシュ制御回路６ｄは、ＣＢＲ検出信号φＣ
ＢＲが活性状態の間駆動されて、所定の時間をカウント
し、所定時間が経過すると、セルフリフレッシュ指示信
号φｒｅｆｓを出力するタイマ６ｄａと、タイマ６ｄａ
の出力するセルフリフレッシュ指示信号φｒｅｆｓと特
殊動作モード検出信号φＴＥを受けるＯＲ回路６ｄｂ
と、ＯＲ回路６ｄｂの出力信号の活性化時起動され、図
１４に示すセレクタ６ｐから与えられるパルス信号φＰ
Ｕをカウントし、所定値に到達するごとにカウントアッ
プ信号を出力するカウンタ６ｄｃと、信号φＴＥおよび
／ＲＡＳを受けるゲート回路６ｄｆと、このＣＢＲ検出
信号φＣＢＲとセルフリフレッシュ指示信号φｒｅｆｓ
とカウンタ６ｄｃからのカウントアップ信号とゲート回
路６ｄｆの出力信号のそれぞれの立上がりに応答してワ
ンショットパルス状ののリフレッシュ要求信号φｒｅｑ
を出力するリフレッシュ要求発生回路６ｄｅを含む。
回路６ｄの構成を概略的に示す図である。図１５におい
て、リフレッシュ制御回路６ｄは、ＣＢＲ検出信号φＣ
ＢＲが活性状態の間駆動されて、所定の時間をカウント
し、所定時間が経過すると、セルフリフレッシュ指示信
号φｒｅｆｓを出力するタイマ６ｄａと、タイマ６ｄａ
の出力するセルフリフレッシュ指示信号φｒｅｆｓと特
殊動作モード検出信号φＴＥを受けるＯＲ回路６ｄｂ
と、ＯＲ回路６ｄｂの出力信号の活性化時起動され、図
１４に示すセレクタ６ｐから与えられるパルス信号φＰ
Ｕをカウントし、所定値に到達するごとにカウントアッ
プ信号を出力するカウンタ６ｄｃと、信号φＴＥおよび
／ＲＡＳを受けるゲート回路６ｄｆと、このＣＢＲ検出
信号φＣＢＲとセルフリフレッシュ指示信号φｒｅｆｓ
とカウンタ６ｄｃからのカウントアップ信号とゲート回
路６ｄｆの出力信号のそれぞれの立上がりに応答してワ
ンショットパルス状ののリフレッシュ要求信号φｒｅｑ
を出力するリフレッシュ要求発生回路６ｄｅを含む。
【０１２０】タイマ６ｄａは、ＣＢＲ条件が満たされて
からセルフリフレッシュモードに入るまでの時間を計時
する。ＯＲ回路６ｄｂは、セルフリフレッシュモード指
示信号φｒｅｆｓまたは特殊動作モード検出信号φＴＥ
の活性状態のときにカウンタ６ｄｃを活性状態とする。
したがってカウンタ６ｄｃは、特殊動作モード時および
セルフリフレッシュ動作モード時カウント動作を行な
う。ゲート回路６ｄｆは信号φＴＥがハイレベルの時、
ロウアドレスストローブ信号／ＲＡＳが立下がるとハイ
レベルの信号を出力する。次に、この図１４および図１
５に示す半導体記憶装置の動作を図１６および図１７を
参照して説明する。
からセルフリフレッシュモードに入るまでの時間を計時
する。ＯＲ回路６ｄｂは、セルフリフレッシュモード指
示信号φｒｅｆｓまたは特殊動作モード検出信号φＴＥ
の活性状態のときにカウンタ６ｄｃを活性状態とする。
したがってカウンタ６ｄｃは、特殊動作モード時および
セルフリフレッシュ動作モード時カウント動作を行な
う。ゲート回路６ｄｆは信号φＴＥがハイレベルの時、
ロウアドレスストローブ信号／ＲＡＳが立下がるとハイ
レベルの信号を出力する。次に、この図１４および図１
５に示す半導体記憶装置の動作を図１６および図１７を
参照して説明する。
【０１２１】まず、図１６を参照してリフレッシュモー
ド時の動作について説明する。コラムアドレスストロー
ブ信号／ＣＡＳが立下がってから次いでロウアドレスス
トローブ信号／ＲＡＳがＬレベルに立下がると、ＣＢＲ
条件が満たされ、ＣＢＲ検出回路６ａからのＣＢＲ検出
信号φＣＢＲが活性状態のハイレベルに立上がる。この
ＣＢＲ検出信号φＣＢＲは、ロウアドレスストローブ信
号／ＲＡＳがＬレベルの間Ｈレベルの活性状態を維持す
る。このＣＢＲ検出信号φＣＢＲがＨレベルの活性状態
に立上がると、図１５に示すリフレッシュ要求発生回路
６ｄｅからのリフレッシュ要求信号φｒｅｑが活性化さ
れ、ワンショットパルス発生回路６ｅからワンショット
のパルス信号が出力される。このリフレッシュ要求信号
φｒｅｑに従ってリフレッシュ動作が実行される。この
ときマルチプレクサ１１は、内部アドレス発生回路１０
からの内部アドレスを選択してロウデコーダ１２へ与え
ている。
ド時の動作について説明する。コラムアドレスストロー
ブ信号／ＣＡＳが立下がってから次いでロウアドレスス
トローブ信号／ＲＡＳがＬレベルに立下がると、ＣＢＲ
条件が満たされ、ＣＢＲ検出回路６ａからのＣＢＲ検出
信号φＣＢＲが活性状態のハイレベルに立上がる。この
ＣＢＲ検出信号φＣＢＲは、ロウアドレスストローブ信
号／ＲＡＳがＬレベルの間Ｈレベルの活性状態を維持す
る。このＣＢＲ検出信号φＣＢＲがＨレベルの活性状態
に立上がると、図１５に示すリフレッシュ要求発生回路
６ｄｅからのリフレッシュ要求信号φｒｅｑが活性化さ
れ、ワンショットパルス発生回路６ｅからワンショット
のパルス信号が出力される。このリフレッシュ要求信号
φｒｅｑに従ってリフレッシュ動作が実行される。この
ときマルチプレクサ１１は、内部アドレス発生回路１０
からの内部アドレスを選択してロウデコーダ１２へ与え
ている。
【０１２２】タイマ６ｄａがＣＢＲ検出信号φＣＢＲの
活性化に応答して起動されて所定の時間をカウントす
る。所定時間が経過すると、タイマ６ｄａからのセルフ
リフレッシュ指示信号φｒｅｆｓが活性状態となり、カ
ウンタ６ｄｃが活性化される。このセルフリフレッシュ
指示信号φｒｅｆｓの活性化に従って、またリフレッシ
ュ要求発生回路６ｄｅがリフレッシュ要求信号φｒｅｑ
を活性状態へ駆動し、リフレッシュ動作を実行する。
活性化に応答して起動されて所定の時間をカウントす
る。所定時間が経過すると、タイマ６ｄａからのセルフ
リフレッシュ指示信号φｒｅｆｓが活性状態となり、カ
ウンタ６ｄｃが活性化される。このセルフリフレッシュ
指示信号φｒｅｆｓの活性化に従って、またリフレッシ
ュ要求発生回路６ｄｅがリフレッシュ要求信号φｒｅｑ
を活性状態へ駆動し、リフレッシュ動作を実行する。
【０１２３】このセルフリフレッシュ指示信号φｒｅｆ
ｓの活性化に従って、ゲート回路６ｍは、特殊動作モー
ド検出信号φＴＥがＬレベルの非活性状態にあるため、
出力信号φｒｅｆをＨレベルの活性状態としてリフレッ
シュ発振器６ｎを活性化する。セレクタ６ｐは、特殊動
作モード検出信号φＴＥの非活性化に従って、リフレッ
シュ発振器６ｎの出力信号を選択しており、リフレッシ
ュ制御回路６ｄに含まれるカウンタ６ｄｃへ与えてい
る。カウンタ６ｄｃは、このセルフリフレッシュ指示信
号φｒｅｆｓの活性化に従って起動され、セレクタ６ｐ
を介して与えられるパルス信号φＰＵをカウントする。
カウンタ６ｄｃのカウント値が所定値に達するごとに、
リフレッシュ要求発生回路６ｄｅがリフレッシュ要求信
号φｒｅｑを活性化する。したがって、このセルフリフ
レッシュ指示信号φｒｅｆｓが活性状態の間、リフレッ
シュ要求発生回路６ｄｅは、所定の時間間隔Ｔｓｒでリ
フレッシュ要求信号φｒｅｑを活性化する。ロウアドレ
スストローブ信号／ＲＡＳをＨレベルに立上げることに
より、ＣＢＲ検出信号φＣＢＲがＬレベルの非活性状態
となり、セルフリフレッシュ動作が完了する。次に、図
１７を参照して、特殊動作モード時の動作について説明
する。
ｓの活性化に従って、ゲート回路６ｍは、特殊動作モー
ド検出信号φＴＥがＬレベルの非活性状態にあるため、
出力信号φｒｅｆをＨレベルの活性状態としてリフレッ
シュ発振器６ｎを活性化する。セレクタ６ｐは、特殊動
作モード検出信号φＴＥの非活性化に従って、リフレッ
シュ発振器６ｎの出力信号を選択しており、リフレッシ
ュ制御回路６ｄに含まれるカウンタ６ｄｃへ与えてい
る。カウンタ６ｄｃは、このセルフリフレッシュ指示信
号φｒｅｆｓの活性化に従って起動され、セレクタ６ｐ
を介して与えられるパルス信号φＰＵをカウントする。
カウンタ６ｄｃのカウント値が所定値に達するごとに、
リフレッシュ要求発生回路６ｄｅがリフレッシュ要求信
号φｒｅｑを活性化する。したがって、このセルフリフ
レッシュ指示信号φｒｅｆｓが活性状態の間、リフレッ
シュ要求発生回路６ｄｅは、所定の時間間隔Ｔｓｒでリ
フレッシュ要求信号φｒｅｑを活性化する。ロウアドレ
スストローブ信号／ＲＡＳをＨレベルに立上げることに
より、ＣＢＲ検出信号φＣＢＲがＬレベルの非活性状態
となり、セルフリフレッシュ動作が完了する。次に、図
１７を参照して、特殊動作モード時の動作について説明
する。
【０１２４】コラムアドレスストローブ信号／ＣＡＳお
よびライトイネーブル信号／Ｗを活性状態のＬレベルに
設定しかつアドレス信号ビットＡＤを所定の論理状態に
設定した後、ロウアドレスストローブ信号／ＲＡＳをＬ
レベルに立下げると、特殊動作モード検出回路６ｂが特
殊動作モードが指定されたと判定して、特殊動作モード
検出信号φＴＥを活性状態へ駆動する。この特殊動作モ
ード検出信号φＴＥの活性化に従って、選択回路６ｈが
外部からのロウアドレスストローブ信号／ＲＡＳを短周
期発振器６ｏへ与える。またゲート回路６ｎの出力信号
φｒｅｆａは、特殊動作モード検出信号φＴＥの活性化
に従ってＬレベルとなり、リフレッシュ発振器６ｎは、
その発振動作が停止される。
よびライトイネーブル信号／Ｗを活性状態のＬレベルに
設定しかつアドレス信号ビットＡＤを所定の論理状態に
設定した後、ロウアドレスストローブ信号／ＲＡＳをＬ
レベルに立下げると、特殊動作モード検出回路６ｂが特
殊動作モードが指定されたと判定して、特殊動作モード
検出信号φＴＥを活性状態へ駆動する。この特殊動作モ
ード検出信号φＴＥの活性化に従って、選択回路６ｈが
外部からのロウアドレスストローブ信号／ＲＡＳを短周
期発振器６ｏへ与える。またゲート回路６ｎの出力信号
φｒｅｆａは、特殊動作モード検出信号φＴＥの活性化
に従ってＬレベルとなり、リフレッシュ発振器６ｎは、
その発振動作が停止される。
【０１２５】セレクタ６ｐは、この特殊動作モード検出
信号φＴＥに従って短周期発振器６ｏの出力信号を選択
してリフレッシュ制御回路６ｄへ与える。この特殊動作
モード設定時において、短周期発振器６ｏが選択回路６
ｈを介して与えるロウアドレスストローブ信号／ＲＡＳ
の活性化に応答して発振動作を行なうことが考えられ
る。しかしながら、リフレッシュ制御回路６ｄにおいて
は、この特殊動作モード検出検出φＴＥは、ＯＲ回路６
ｄｅを介してカウンタ６ｄｃへ与えられている。したが
ってカウンタ６ｄｃのカウント値がこの特殊動作モード
設定時のロウアドレスストローブ信号／ＲＡＳがＬレベ
ルにある期間が短ければ、リフレッシュ要求信号は出力
されない。
信号φＴＥに従って短周期発振器６ｏの出力信号を選択
してリフレッシュ制御回路６ｄへ与える。この特殊動作
モード設定時において、短周期発振器６ｏが選択回路６
ｈを介して与えるロウアドレスストローブ信号／ＲＡＳ
の活性化に応答して発振動作を行なうことが考えられ
る。しかしながら、リフレッシュ制御回路６ｄにおいて
は、この特殊動作モード検出検出φＴＥは、ＯＲ回路６
ｄｅを介してカウンタ６ｄｃへ与えられている。したが
ってカウンタ６ｄｃのカウント値がこの特殊動作モード
設定時のロウアドレスストローブ信号／ＲＡＳがＬレベ
ルにある期間が短ければ、リフレッシュ要求信号は出力
されない。
【０１２６】この特殊動作モード検出信号φＴＥの活性
化に従ってカウンタ６ｄｃが活性化される。ロウアドレ
スストローブ信号／ＲＡＳがＨレベルの非活性状態の
間、短周期発振器６ｏは発振動作を停止する。
化に従ってカウンタ６ｄｃが活性化される。ロウアドレ
スストローブ信号／ＲＡＳがＨレベルの非活性状態の
間、短周期発振器６ｏは発振動作を停止する。
【０１２７】この特殊動作モード検出信号φＴＥをＨレ
ベルの活性状態に設定した後、ロウアドレスストローブ
信号／ＲＡＳをＬレベルに立下げて、短周期発振器６ｏ
を活性化し、セレクタ６ｐを介してその出力信号をリフ
レッシュ制御回路６ｄに含まれるカウンタ６ｄｃへ与え
る。カウンタ６ｄｃは、ロウアドレスストローブ信号／
ＲＡＳの立下がりに応答して初期値にそのカウント値が
リセットされており、セレクタ６ｐを介して与えるパル
ス信号φＰＵをカウントし、所定値に達するごとにカウ
ントアップ信号を出力する。リフレッシュ要求発生回路
６ｄｅは、ロウアドレスストローブ信号／ＲＡＳと特殊
動作モード検出信号φＴＥを受けるゲート回路６ｄｆの
出力信号の立上がりに応答してリフレッシュ要求信号φ
ｒｅｑを出力する。したがって、特殊動作モード時にお
いてはロウアドレスストローブ信号／ＲＡＳが立下がる
ごとに、リフレッシュ要求信号φｒｅｑが出力され、次
いで所定期間ごとにカウンタ６ｄｃの出力信号に従って
リフレッシュ要求信号φｒｅｑが活性状態へ駆動され
る。この周期はＴｔｅであり、セルフリフレッシュ時に
リフレッシュ要求信号φｒｅｑが出力される周期Ｔｓｒ
よりも十分短い。これにより、特殊動作モード時におい
て、ワード線を順次高速で選択することができる。
ベルの活性状態に設定した後、ロウアドレスストローブ
信号／ＲＡＳをＬレベルに立下げて、短周期発振器６ｏ
を活性化し、セレクタ６ｐを介してその出力信号をリフ
レッシュ制御回路６ｄに含まれるカウンタ６ｄｃへ与え
る。カウンタ６ｄｃは、ロウアドレスストローブ信号／
ＲＡＳの立下がりに応答して初期値にそのカウント値が
リセットされており、セレクタ６ｐを介して与えるパル
ス信号φＰＵをカウントし、所定値に達するごとにカウ
ントアップ信号を出力する。リフレッシュ要求発生回路
６ｄｅは、ロウアドレスストローブ信号／ＲＡＳと特殊
動作モード検出信号φＴＥを受けるゲート回路６ｄｆの
出力信号の立上がりに応答してリフレッシュ要求信号φ
ｒｅｑを出力する。したがって、特殊動作モード時にお
いてはロウアドレスストローブ信号／ＲＡＳが立下がる
ごとに、リフレッシュ要求信号φｒｅｑが出力され、次
いで所定期間ごとにカウンタ６ｄｃの出力信号に従って
リフレッシュ要求信号φｒｅｑが活性状態へ駆動され
る。この周期はＴｔｅであり、セルフリフレッシュ時に
リフレッシュ要求信号φｒｅｑが出力される周期Ｔｓｒ
よりも十分短い。これにより、特殊動作モード時におい
て、ワード線を順次高速で選択することができる。
【０１２８】この短周期発振器６ｏおよびリフレッシュ
発振器６ｎは、たとえば図７または図８に示すリングオ
シレータの構成を備えている。
発振器６ｎは、たとえば図７または図８に示すリングオ
シレータの構成を備えている。
【０１２９】内部アドレス発生回路１０が発生する内部
アドレスは、図１０に示すように外部からのロウアドレ
スストローブ信号／ＲＡＳにより制御されてもよい。す
なわち、同じワード線が連続して選択状態へ駆動される
構成が用いられてもよい。また、図１２に示すように、
マルチプレクサ１１およびアドレスバッファ９を制御し
て、特殊動作モード時において外部からのアドレス信号
に従ってワード線選択を行なう構成が用いられてもよ
い。この場合、マルチプレクサ１１へは、ＣＢＲ検出信
号φＣＢＲを選択制御信号として与える。いずれの構成
が用いられてもよい。
アドレスは、図１０に示すように外部からのロウアドレ
スストローブ信号／ＲＡＳにより制御されてもよい。す
なわち、同じワード線が連続して選択状態へ駆動される
構成が用いられてもよい。また、図１２に示すように、
マルチプレクサ１１およびアドレスバッファ９を制御し
て、特殊動作モード時において外部からのアドレス信号
に従ってワード線選択を行なう構成が用いられてもよ
い。この場合、マルチプレクサ１１へは、ＣＢＲ検出信
号φＣＢＲを選択制御信号として与える。いずれの構成
が用いられてもよい。
【０１３０】以上のように、この発明の実施の形態４に
従えば、セルフリフレッシュに用いられる発振器に代え
て、セルフリフレッシュ用の発振器よりも発振周期の短
い短周期発振器を用いてリフレッシュ制御回路へ与え
て、そのカウント値が所定値に達するごとにリフレッシ
ュ要求信号を出力して内部ロウアドレスストローブ信号
を活性化している。これにより、外部の制御信号が高速
に変化しない場合においても、内部で高速でワード線を
順次選択状態へ駆動することができる。
従えば、セルフリフレッシュに用いられる発振器に代え
て、セルフリフレッシュ用の発振器よりも発振周期の短
い短周期発振器を用いてリフレッシュ制御回路へ与え
て、そのカウント値が所定値に達するごとにリフレッシ
ュ要求信号を出力して内部ロウアドレスストローブ信号
を活性化している。これにより、外部の制御信号が高速
に変化しない場合においても、内部で高速でワード線を
順次選択状態へ駆動することができる。
【０１３１】また、内部アドレス発生回路１０を、外部
制御信号のロウアドレスストローブ信号／ＲＡＳでその
カウント動作を制御することにより、同じアドレス値の
ワード線を連続して所定回数繰返し選択することができ
る。
制御信号のロウアドレスストローブ信号／ＲＡＳでその
カウント動作を制御することにより、同じアドレス値の
ワード線を連続して所定回数繰返し選択することができ
る。
【０１３２】また、マルチプレクサ１１を制御して、こ
の特殊動作モード時において外部からのアドレス信号を
取込む構成とすれば、外部アドレス信号に従って特殊動
作モード時のワード線を指定することが可能となり、実
施の形態３と同様の効果を得ることができる。
の特殊動作モード時において外部からのアドレス信号を
取込む構成とすれば、外部アドレス信号に従って特殊動
作モード時のワード線を指定することが可能となり、実
施の形態３と同様の効果を得ることができる。
【０１３３】［実施の形態５］図１８は、この発明の実
施の形態５に従う半導体記憶装置の全体の構成を概略的
に示す図である。この図１８に示す半導体記憶装置にお
いては、特殊動作モード時、外部からの制御信号／ＲＡ
Ｓおよび／ＣＡＳの状態変化に従って内部ロウアドレス
ストローブ信号を発生するための外部制御ＲＡＳ発生回
路６ｑが設けられる。この外部制御ＲＡＳ発生回路６ｑ
は、特殊動作モード検出回路６ｂからの特殊動作モード
検出信号φＴＥの活性化時活性化されて、外部からのロ
ウアドレスストローブ信号／ＲＡＳおよびコラムアドレ
スストローブ信号／ＣＡＳの変化に従って内部ロウアド
レスストローブ信号を生成する合成回路６ｑａと、特殊
動作モード検出信号φＴＥに従って合成回路６ｑａの出
力信号と外部からのロウアドレスストローブ信号／ＲＡ
Ｓの一方を選択するセレクタ６ｑｅを含む。
施の形態５に従う半導体記憶装置の全体の構成を概略的
に示す図である。この図１８に示す半導体記憶装置にお
いては、特殊動作モード時、外部からの制御信号／ＲＡ
Ｓおよび／ＣＡＳの状態変化に従って内部ロウアドレス
ストローブ信号を発生するための外部制御ＲＡＳ発生回
路６ｑが設けられる。この外部制御ＲＡＳ発生回路６ｑ
は、特殊動作モード検出回路６ｂからの特殊動作モード
検出信号φＴＥの活性化時活性化されて、外部からのロ
ウアドレスストローブ信号／ＲＡＳおよびコラムアドレ
スストローブ信号／ＣＡＳの変化に従って内部ロウアド
レスストローブ信号を生成する合成回路６ｑａと、特殊
動作モード検出信号φＴＥに従って合成回路６ｑａの出
力信号と外部からのロウアドレスストローブ信号／ＲＡ
Ｓの一方を選択するセレクタ６ｑｅを含む。
【０１３４】合成回路６ｑａは、活性化時、外部からの
ロウアドレスストローブ信号／ＲＡＳおよびコラムアド
レスストローブ信号／ＣＡＳの状態変化をトリガとして
内部ロウアドレスストローブ信号の状態を変化させる。
セレクタ６ｑｂは、特殊動作モード検出信号φＴＥの活
性化時合成回路６ｑａの出力信号を選択し、特殊動作モ
ード検出信号φＴＥの非活性化時外部からのロウアドレ
スストローブ信号／ＲＡＳを選択して、信号ＺＲＡＳを
生成する。なお、ここで図面を簡単にするために、ＣＢ
Ｒ検出回路６ａからのＣＢＲ検出信号φＣＢＲの活性化
時外部からのロウアドレスストローブ信号／ＲＡＳを無
効状態とするためのゲート回路が設けられるが、これは
示していない。他の構成は、先の図１に示す構成と同じ
であり、対応する部分には同一参照番号を付して、その
詳細説明は省略する。
ロウアドレスストローブ信号／ＲＡＳおよびコラムアド
レスストローブ信号／ＣＡＳの状態変化をトリガとして
内部ロウアドレスストローブ信号の状態を変化させる。
セレクタ６ｑｂは、特殊動作モード検出信号φＴＥの活
性化時合成回路６ｑａの出力信号を選択し、特殊動作モ
ード検出信号φＴＥの非活性化時外部からのロウアドレ
スストローブ信号／ＲＡＳを選択して、信号ＺＲＡＳを
生成する。なお、ここで図面を簡単にするために、ＣＢ
Ｒ検出回路６ａからのＣＢＲ検出信号φＣＢＲの活性化
時外部からのロウアドレスストローブ信号／ＲＡＳを無
効状態とするためのゲート回路が設けられるが、これは
示していない。他の構成は、先の図１に示す構成と同じ
であり、対応する部分には同一参照番号を付して、その
詳細説明は省略する。
【０１３５】ここで、内部アドレス発生回路１０は、リ
フレッシュ制御回路６ｄからのリフレッシュ指示信号φ
ｒｅｆ（またはＣＢＲ検出信号φＣＢＲ）または特殊動
作モード検出信号φＴＥの活性化時活性状態とされ、内
部ロウアドレスストローブ信号ｉｎｔＺＲＡＳの非活性
化時発生する内部アドレス信号を１増分または減分する
（図１および図６参照）。また、マルチプレクサ１１
も、特殊動作モード時およびリフレッシュ動作モード時
内部アドレス発生回路１０から与えられるアドレス信号
ＲＲＡを切換信号φＭＸに従って選択してロウデコーダ
１２へ与える。
フレッシュ制御回路６ｄからのリフレッシュ指示信号φ
ｒｅｆ（またはＣＢＲ検出信号φＣＢＲ）または特殊動
作モード検出信号φＴＥの活性化時活性状態とされ、内
部ロウアドレスストローブ信号ｉｎｔＺＲＡＳの非活性
化時発生する内部アドレス信号を１増分または減分する
（図１および図６参照）。また、マルチプレクサ１１
も、特殊動作モード時およびリフレッシュ動作モード時
内部アドレス発生回路１０から与えられるアドレス信号
ＲＲＡを切換信号φＭＸに従って選択してロウデコーダ
１２へ与える。
【０１３６】この図１８に示す構成において、外部から
与えられる信号／ＲＡＳおよび／ＣＡＳの状態変化に従
って内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳの
状態を変化させる。したがって特殊動作モード時におい
て、外部信号の変化速度が遅い場合においても、複数の
外部信号の状態の組合せの変化周期を、１つの外部信号
の可能なサイクルよりも速くすることができ、応じて内
部ロウアドレスストローブ信号ｉｎｔＺＲＡＳの周期を
高速化することができる。
与えられる信号／ＲＡＳおよび／ＣＡＳの状態変化に従
って内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳの
状態を変化させる。したがって特殊動作モード時におい
て、外部信号の変化速度が遅い場合においても、複数の
外部信号の状態の組合せの変化周期を、１つの外部信号
の可能なサイクルよりも速くすることができ、応じて内
部ロウアドレスストローブ信号ｉｎｔＺＲＡＳの周期を
高速化することができる。
【０１３７】図１９は、図１８に示す外部制御ＲＡＳ発
生回路６ｑの構成の一例を示す図である。図１９におい
ては、外部制御ＲＡＳ発生回路６ｑは、外部からのロウ
アドレスストローブ信号／ＲＡＳを２段の縦続接続され
たインバータＩＶ１およびＩＶ２を介して受けかつ外部
からのコラムアドレスストローブ信号／ＣＡＳを２段の
縦続されたインバータＩＶ３およびＩＶ４を介して受け
る。これらのインバータＩＶ１〜ＩＶ４は、この半導体
記憶装置の入力バッファに相当する。
生回路６ｑの構成の一例を示す図である。図１９におい
ては、外部制御ＲＡＳ発生回路６ｑは、外部からのロウ
アドレスストローブ信号／ＲＡＳを２段の縦続接続され
たインバータＩＶ１およびＩＶ２を介して受けかつ外部
からのコラムアドレスストローブ信号／ＣＡＳを２段の
縦続されたインバータＩＶ３およびＩＶ４を介して受け
る。これらのインバータＩＶ１〜ＩＶ４は、この半導体
記憶装置の入力バッファに相当する。
【０１３８】外部制御ＲＡＳ発生回路６ｑは、特殊動作
モード検出信号φＴＥの活性化時導通し、インバータＩ
Ｖ２から与えられるロウアドレスストローブ信号／ＲＡ
Ｓを通過させるｎチャネルＭＯＳトランジスタで構成さ
れるトランスファゲート６ｑａａと、特殊動作モード検
出信号φＴＥの活性化時導通し、インバータＩＶ４から
与えられるコラムアドレスストローブ信号／ＣＡＳを通
過させるｎチャネルＭＯＳトランジスタで構成されるト
ランスファゲート６ｑａｂと、トランスファゲート６ｑ
ａｂの伝達した信号を受けるインバータ６ｑａｃと、ト
ランスファゲート６ｑａａを介して与えられるロウアド
レスストローブ信号とインバータ６ｑａｃの出力信号と
を受けるＯＲ回路６ｑａｄと、特殊動作モード検出信号
φＴＥの活性化時導通し、ＯＲ回路６ｑａｄの出力信号
を伝達して信号ＺＲＡＳを出力するｎチャネルＭＯＳト
ランジスタで構成されるトランスファゲート６ｑｂｂを
含む。
モード検出信号φＴＥの活性化時導通し、インバータＩ
Ｖ２から与えられるロウアドレスストローブ信号／ＲＡ
Ｓを通過させるｎチャネルＭＯＳトランジスタで構成さ
れるトランスファゲート６ｑａａと、特殊動作モード検
出信号φＴＥの活性化時導通し、インバータＩＶ４から
与えられるコラムアドレスストローブ信号／ＣＡＳを通
過させるｎチャネルＭＯＳトランジスタで構成されるト
ランスファゲート６ｑａｂと、トランスファゲート６ｑ
ａｂの伝達した信号を受けるインバータ６ｑａｃと、ト
ランスファゲート６ｑａａを介して与えられるロウアド
レスストローブ信号とインバータ６ｑａｃの出力信号と
を受けるＯＲ回路６ｑａｄと、特殊動作モード検出信号
φＴＥの活性化時導通し、ＯＲ回路６ｑａｄの出力信号
を伝達して信号ＺＲＡＳを出力するｎチャネルＭＯＳト
ランジスタで構成されるトランスファゲート６ｑｂｂを
含む。
【０１３９】このトランスファゲート６ｑａａ、６ｑａ
ｂおよびインバータ６ｑａｃおよびＯＲ回路６ｑａｄ
が、図１８に示す合成回路６ｑａに相当する。
ｂおよびインバータ６ｑａｃおよびＯＲ回路６ｑａｄ
が、図１８に示す合成回路６ｑａに相当する。
【０１４０】この外部制御ＲＡＳ発生回路６ｑは、さら
に、特殊動作モード検出信号φＴＥをそれぞれ受けるイ
ンバータＩＶ５およびＩＶ６と、インバータＩＶ５の出
力信号がＨレベルのとき導通し、インバータＩＶ２を介
して与えられるロウアドレスストローブ信号を出力ノー
ドＮｑに伝達するｎチャネルＭＯＳトランジスタで構成
されるトランスファゲート６ｑｂａと、インバータＩＶ
６の出力信号がＨレベルのときに導通し、インバータＩ
Ｖ４からのコラムアドレスストローブ信号を通過させて
内部コラムアドレスストローブ信号ＺＣＡＳを生成して
列系制御回路へ与えるｎチャネルＭＯＳトランジスタで
構成されるトランスファゲート６ｑｂｃを含む。トラン
スファゲート６ｑｂａ、６ｑｂｂおよび６ｑｂｃが、図
１８に示すセレクタ６ｑｂに対応する。トランスファゲ
ート６ｑｂｃが設けられているのは、特殊動作モード時
において、内部ロウアドレスストローブ信号を変化させ
たとき、このコラムアドレスストローブ信号に従って列
選択に関連する回路が動作するのを防止するためであ
る。次に、この図１９に示す外部制御ＲＡＳ発生回路６
ｑの動作を図２０に示す動作波形図を参照して説明す
る。
に、特殊動作モード検出信号φＴＥをそれぞれ受けるイ
ンバータＩＶ５およびＩＶ６と、インバータＩＶ５の出
力信号がＨレベルのとき導通し、インバータＩＶ２を介
して与えられるロウアドレスストローブ信号を出力ノー
ドＮｑに伝達するｎチャネルＭＯＳトランジスタで構成
されるトランスファゲート６ｑｂａと、インバータＩＶ
６の出力信号がＨレベルのときに導通し、インバータＩ
Ｖ４からのコラムアドレスストローブ信号を通過させて
内部コラムアドレスストローブ信号ＺＣＡＳを生成して
列系制御回路へ与えるｎチャネルＭＯＳトランジスタで
構成されるトランスファゲート６ｑｂｃを含む。トラン
スファゲート６ｑｂａ、６ｑｂｂおよび６ｑｂｃが、図
１８に示すセレクタ６ｑｂに対応する。トランスファゲ
ート６ｑｂｃが設けられているのは、特殊動作モード時
において、内部ロウアドレスストローブ信号を変化させ
たとき、このコラムアドレスストローブ信号に従って列
選択に関連する回路が動作するのを防止するためであ
る。次に、この図１９に示す外部制御ＲＡＳ発生回路６
ｑの動作を図２０に示す動作波形図を参照して説明す
る。
【０１４１】通常動作モード時においては、ＣＢＲ検出
信号φＣＢＲおよび特殊動作モード検出信号φＴＥは非
活性状態のＬレベルにある。この状態においては、図１
８に示すマルチプレクサ１１は、アドレスバッファ９か
ら与えられるアドレス信号ＲＡを選択してロウデコーダ
１２へ与える。特殊動作モード検出信号φＴＥがＬレベ
ルであり、図１９に示すトランスファゲート６ｑａａお
よび６ｑａｂがオフ状態であり、一方、トランスファゲ
ート６ｑｂａおよび６ｑｂｃがともにオン状態にある。
したがって出力ノードＮｑへは、トランスファゲート６
ｑｂａを介して外部からのロウアドレスストローブ信号
／ＲＡＳが与えられて信号ＺＲＡＳが生成される。一
方、トランスファゲート６ｑｂｃを介して外部からのコ
ラムアドレスストローブ信号／ＣＡＳが内部コラムアド
レスストローブ信号／ＺＣＡＳとして列系制御回路（図
示せず）へ与えられる。
信号φＣＢＲおよび特殊動作モード検出信号φＴＥは非
活性状態のＬレベルにある。この状態においては、図１
８に示すマルチプレクサ１１は、アドレスバッファ９か
ら与えられるアドレス信号ＲＡを選択してロウデコーダ
１２へ与える。特殊動作モード検出信号φＴＥがＬレベ
ルであり、図１９に示すトランスファゲート６ｑａａお
よび６ｑａｂがオフ状態であり、一方、トランスファゲ
ート６ｑｂａおよび６ｑｂｃがともにオン状態にある。
したがって出力ノードＮｑへは、トランスファゲート６
ｑｂａを介して外部からのロウアドレスストローブ信号
／ＲＡＳが与えられて信号ＺＲＡＳが生成される。一
方、トランスファゲート６ｑｂｃを介して外部からのコ
ラムアドレスストローブ信号／ＣＡＳが内部コラムアド
レスストローブ信号／ＺＣＡＳとして列系制御回路（図
示せず）へ与えられる。
【０１４２】したがって、外部からのロウアドレススト
ローブ信号／ＲＡＳがＬレベルに立下がると、信号ＺＲ
ＡＳがＬレベルに立下がり、応じて図１８に示す内部Ｒ
ＡＳ発生回路６ｇからの内部ロウアドレスストローブ信
号ｉｎｔＺＲＡＳがＬレベルに立下がる。この内部ロウ
アドレスストローブ信号ｉｎｔＺＲＡＳの立下がりに従
って、ロウデコーダ１２が活性化され、マルチプレクサ
１１を介して与えられるアドレス信号ＲＡに従って行選
択動作が行なわれる。次いでコラムアドレスストローブ
信号／ＣＡＳがＬレベルの活性状態とされると、図示し
ない経路を介して列アドレス信号が取込まれて、列選択
動作が行なわれる。１つのメモリサイクルが完了する
と、ロウアドレスストローブ信号／ＲＡＳがＨレベルの
非活性状態へ駆動され、またコラムアドレスストローブ
信号／ＣＡＳがＨレベルの非活性状態へ駆動される。こ
のロウアドレスストローブ信号／ＲＡＳの非活性化に従
って、内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳ
もＨレベルの非活性状態となり、メモリセルアレイ７は
プリチャージ状態へ駆動される。したがって、通常動作
モード時においては、内部ロウアドレスストローブ信号
ｉｎｔＺＲＡＳが、外部からのロウアドレスストローブ
信号／ＲＡＳに従って変化する。
ローブ信号／ＲＡＳがＬレベルに立下がると、信号ＺＲ
ＡＳがＬレベルに立下がり、応じて図１８に示す内部Ｒ
ＡＳ発生回路６ｇからの内部ロウアドレスストローブ信
号ｉｎｔＺＲＡＳがＬレベルに立下がる。この内部ロウ
アドレスストローブ信号ｉｎｔＺＲＡＳの立下がりに従
って、ロウデコーダ１２が活性化され、マルチプレクサ
１１を介して与えられるアドレス信号ＲＡに従って行選
択動作が行なわれる。次いでコラムアドレスストローブ
信号／ＣＡＳがＬレベルの活性状態とされると、図示し
ない経路を介して列アドレス信号が取込まれて、列選択
動作が行なわれる。１つのメモリサイクルが完了する
と、ロウアドレスストローブ信号／ＲＡＳがＨレベルの
非活性状態へ駆動され、またコラムアドレスストローブ
信号／ＣＡＳがＨレベルの非活性状態へ駆動される。こ
のロウアドレスストローブ信号／ＲＡＳの非活性化に従
って、内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳ
もＨレベルの非活性状態となり、メモリセルアレイ７は
プリチャージ状態へ駆動される。したがって、通常動作
モード時においては、内部ロウアドレスストローブ信号
ｉｎｔＺＲＡＳが、外部からのロウアドレスストローブ
信号／ＲＡＳに従って変化する。
【０１４３】特殊動作モード時においては、特殊動作モ
ード検出信号φＴＥがＨレベルの活性状態とされる。こ
の状態においては、図１８に示す内部アドレス発生回路
１０が活性化され、内部アドレス信号ＲＲＡが出力され
る。マルチプレクサ１１は、この内部アドレス発生回路
１０からのアドレス信号ＲＲＡを選択してロウデコーダ
１２へ与える。
ード検出信号φＴＥがＨレベルの活性状態とされる。こ
の状態においては、図１８に示す内部アドレス発生回路
１０が活性化され、内部アドレス信号ＲＲＡが出力され
る。マルチプレクサ１１は、この内部アドレス発生回路
１０からのアドレス信号ＲＲＡを選択してロウデコーダ
１２へ与える。
【０１４４】外部制御ＲＡＳ発生回路６ｑにおいては、
トランスファゲート６ｑｂａおよび６ｑｂｃがオフ状態
とされ、一方、トランスファゲート６ｑａａ、６ｑａｂ
および６ｑｂｂがオン状態となる。外部からのロウアド
レスストローブ信号／ＲＡＳがトランスファゲート６ｑ
ａａを介してＯＲ回路６ｑａｄの一方入力へ与えられ、
外部からのコラムアドレスストローブ信号／ＣＡＳがト
ランスファゲート６ｑａｂおよびインバータ６ｑａｃを
介してＯＲ回路６ａｄの他方入力へ与えられる。
トランスファゲート６ｑｂａおよび６ｑｂｃがオフ状態
とされ、一方、トランスファゲート６ｑａａ、６ｑａｂ
および６ｑｂｂがオン状態となる。外部からのロウアド
レスストローブ信号／ＲＡＳがトランスファゲート６ｑ
ａａを介してＯＲ回路６ｑａｄの一方入力へ与えられ、
外部からのコラムアドレスストローブ信号／ＣＡＳがト
ランスファゲート６ｑａｂおよびインバータ６ｑａｃを
介してＯＲ回路６ａｄの他方入力へ与えられる。
【０１４５】外部からのコラムアドレスストローブ信号
／ＣＡＳがＨレベルのときに外部からのロウアドレスス
トローブ信号／ＲＡＳをＬレベルに立下げると、ＯＲ回
路６ｑａｄは、その両入力の信号がともにＬレベルであ
り、Ｌレベルの信号を出力する。したがってトランスフ
ァゲート６ｑｂｂを介して出力ノードＮｑに与えられる
信号ＺＲＡＳがＬレベルに立下がる。図１８に示す内部
ＲＡＳ発生回路６ｇにおいて、ＡＮＤ回路６ｇｂは、一
方入力にワンショットパルス発生回路６ｅからのＨレベ
ルの信号を受けてバッファとして動作する。したがっ
て、この信号ＺＲＡＳの立下がりに同期して内部ロウア
ドレスストローブ信号ｉｎｔＺＲＡＳがＬレベルに立下
がる。この内部ロウアドレスストローブ信号ｉｎｔＺＲ
ＡＳの立下がりに応答して、マルチプレクサ１１を介し
て内部アドレス発生回路１０から与えられるアドレスＲ
ＲＡ１に従って行選択が行なわれる。
／ＣＡＳがＨレベルのときに外部からのロウアドレスス
トローブ信号／ＲＡＳをＬレベルに立下げると、ＯＲ回
路６ｑａｄは、その両入力の信号がともにＬレベルであ
り、Ｌレベルの信号を出力する。したがってトランスフ
ァゲート６ｑｂｂを介して出力ノードＮｑに与えられる
信号ＺＲＡＳがＬレベルに立下がる。図１８に示す内部
ＲＡＳ発生回路６ｇにおいて、ＡＮＤ回路６ｇｂは、一
方入力にワンショットパルス発生回路６ｅからのＨレベ
ルの信号を受けてバッファとして動作する。したがっ
て、この信号ＺＲＡＳの立下がりに同期して内部ロウア
ドレスストローブ信号ｉｎｔＺＲＡＳがＬレベルに立下
がる。この内部ロウアドレスストローブ信号ｉｎｔＺＲ
ＡＳの立下がりに応答して、マルチプレクサ１１を介し
て内部アドレス発生回路１０から与えられるアドレスＲ
ＲＡ１に従って行選択が行なわれる。
【０１４６】このロウアドレスストローブ信号／ＲＡＳ
がＬレベルの状態で、コラムアドレスストローブ信号／
ＣＡＳがＬレベルに立下がると、インバータ６ｑａｃの
出力信号がＨレベルに立上がり、応じてＯＲ回路６ｑａ
ｄの出力信号がＨレベルとなり、出力ノードＮｑの信号
ＺＲＡＳがＨレベルとなり、応じて内部ロウアドレスス
トローブ信号ｉｎｔＺＲＡＳもＨレベルの非活性状態と
なる。つまり、メモリセルアレイ７において選択ワード
線が非活性状態へ駆動される。またこの内部ロウアドレ
スストローブ信号ｉｎｔＺＲＡＳの立上がりに応答して
内部アドレス発生回路１０は、そのアドレスを１増分ま
たは減分する。
がＬレベルの状態で、コラムアドレスストローブ信号／
ＣＡＳがＬレベルに立下がると、インバータ６ｑａｃの
出力信号がＨレベルに立上がり、応じてＯＲ回路６ｑａ
ｄの出力信号がＨレベルとなり、出力ノードＮｑの信号
ＺＲＡＳがＨレベルとなり、応じて内部ロウアドレスス
トローブ信号ｉｎｔＺＲＡＳもＨレベルの非活性状態と
なる。つまり、メモリセルアレイ７において選択ワード
線が非活性状態へ駆動される。またこの内部ロウアドレ
スストローブ信号ｉｎｔＺＲＡＳの立上がりに応答して
内部アドレス発生回路１０は、そのアドレスを１増分ま
たは減分する。
【０１４７】したがって、この図２０の波形図から明ら
かなように、外部からのロウアドレスストローブ信号／
ＲＡＳの変化速度を速くすることができない場合におい
ても、２つの信号／ＲＡＳおよび／ＣＡＳ両者を用いて
内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳの活性
／非活性化を行なうことができる。したがって、ロウア
ドレスストローブ信号／ＲＡＳの変化周期よりも短い周
期で内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳを
変化させることができ、通常の試験装置を用いても高速
で順次ワード線を選択状態へ駆動することができる。
かなように、外部からのロウアドレスストローブ信号／
ＲＡＳの変化速度を速くすることができない場合におい
ても、２つの信号／ＲＡＳおよび／ＣＡＳ両者を用いて
内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳの活性
／非活性化を行なうことができる。したがって、ロウア
ドレスストローブ信号／ＲＡＳの変化周期よりも短い周
期で内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳを
変化させることができ、通常の試験装置を用いても高速
で順次ワード線を選択状態へ駆動することができる。
【０１４８】以上のように、この発明の実施の形態５に
従えば、内部ロウアドレスストローブ信号を、外部から
の複数の制御信号の状態変化によりその論理状態を変化
させているため、外部制御信号を高速駆動できない場合
においても内部ロウアドレスストローブ信号を短い周期
で変化させることができ、応じてワード線を連続的に高
速で選択することができる。
従えば、内部ロウアドレスストローブ信号を、外部から
の複数の制御信号の状態変化によりその論理状態を変化
させているため、外部制御信号を高速駆動できない場合
においても内部ロウアドレスストローブ信号を短い周期
で変化させることができ、応じてワード線を連続的に高
速で選択することができる。
【０１４９】［実施の形態６］図２１は、この発明の実
施の形態６に従う半導体記憶装置の要部の構成を示す図
である。この図２１においては、図１８に示す外部制御
ＲＡＳ発生回路６ｑの構成を示す。他の構成は、図１８
に示す構成と同じである。
施の形態６に従う半導体記憶装置の要部の構成を示す図
である。この図２１においては、図１８に示す外部制御
ＲＡＳ発生回路６ｑの構成を示す。他の構成は、図１８
に示す構成と同じである。
【０１５０】図２１において、外部制御ＲＡＳ発生回路
６ｑは、合成回路６ｑａとして、トランスファゲート６
ｑａｂを介して与えられる信号を反転するインバータ６
ｑａｅと、トランスファゲート６ｑａａを介して与えら
れる信号を反転するインバータ６ｑａｆと、トランスフ
ァゲート６ｑａａを介して与えられる信号とインバータ
６ｑａｅを介して与えられる信号とを受けるＯＲ回路６
ｑａｂと、インバータ６ｑａｆの出力信号とトランスフ
ァゲート６ｑａｂを介して与えられる信号を受けるＯＲ
回路６ｑａｈと、ＯＲ回路６ｑａｇおよび６ｑａｈの出
力信号を受けるＡＮＤ回路６ｑａｉを含む。他の構成
は、図１９に示す外部制御ＲＡＳ発生回路の構成と同じ
であり、対応する部分には同一参照番号を付しその説明
は省略する。次に、この図２１に示す外部制御ＲＡＳ発
生回路６ｑの動作を図１８および図２２を参照して説明
する。
６ｑは、合成回路６ｑａとして、トランスファゲート６
ｑａｂを介して与えられる信号を反転するインバータ６
ｑａｅと、トランスファゲート６ｑａａを介して与えら
れる信号を反転するインバータ６ｑａｆと、トランスフ
ァゲート６ｑａａを介して与えられる信号とインバータ
６ｑａｅを介して与えられる信号とを受けるＯＲ回路６
ｑａｂと、インバータ６ｑａｆの出力信号とトランスフ
ァゲート６ｑａｂを介して与えられる信号を受けるＯＲ
回路６ｑａｈと、ＯＲ回路６ｑａｇおよび６ｑａｈの出
力信号を受けるＡＮＤ回路６ｑａｉを含む。他の構成
は、図１９に示す外部制御ＲＡＳ発生回路の構成と同じ
であり、対応する部分には同一参照番号を付しその説明
は省略する。次に、この図２１に示す外部制御ＲＡＳ発
生回路６ｑの動作を図１８および図２２を参照して説明
する。
【０１５１】通常動作モードにおいては、特殊動作モー
ド検出信号φＴＥはＬレベルの非活性状態にあり、図１
８に示すマルチプレクサ１１はアドレスバッファ９を介
して与えられるアドレス信号ＲＡを選択してロウデコー
ダ１２へ与える。外部制御ＲＡＳ発生回路６ｑにおいて
は、トランスファゲート６ｑａａ、６ｑａｂおよび６ｑ
ｂｂがすべてオフ状態にあり、一方、トランスファゲー
ト６ｑｂａおよび６ｑｂｃがともにオン状態である。し
たがって、この状態においては、内部信号ＺＲＡＳおよ
びＺＣＡＳは外部からの信号／ＲＡＳおよび／ＣＡＳに
従って変化する。また、ロウアドレスストローブ信号／
ＲＡＳがＬレベルに立下がると、出力ノードＮｑの信号
ＺＲＡＳがＬレベルに立下がり、応じて図１８に示す内
部ＲＡＳ発生回路６ｇからの内部ロウアドレスストロー
ブ信号ｉｎｔＺＲＡＳがＬレベルに立下がる。これによ
り、ロウデコーダ１２がアドレスバッファ９からマルチ
プレクサ１１を介して与えられるアドレス信号ＲＡに従
って行選択を行なう。次いでコラムアドレスストローブ
信号／ＣＡＳがＬレベルに立下がり、列選択が行なわれ
て、選択列上のメモリセルに対するデータの書込または
読出が行なわれる。
ド検出信号φＴＥはＬレベルの非活性状態にあり、図１
８に示すマルチプレクサ１１はアドレスバッファ９を介
して与えられるアドレス信号ＲＡを選択してロウデコー
ダ１２へ与える。外部制御ＲＡＳ発生回路６ｑにおいて
は、トランスファゲート６ｑａａ、６ｑａｂおよび６ｑ
ｂｂがすべてオフ状態にあり、一方、トランスファゲー
ト６ｑｂａおよび６ｑｂｃがともにオン状態である。し
たがって、この状態においては、内部信号ＺＲＡＳおよ
びＺＣＡＳは外部からの信号／ＲＡＳおよび／ＣＡＳに
従って変化する。また、ロウアドレスストローブ信号／
ＲＡＳがＬレベルに立下がると、出力ノードＮｑの信号
ＺＲＡＳがＬレベルに立下がり、応じて図１８に示す内
部ＲＡＳ発生回路６ｇからの内部ロウアドレスストロー
ブ信号ｉｎｔＺＲＡＳがＬレベルに立下がる。これによ
り、ロウデコーダ１２がアドレスバッファ９からマルチ
プレクサ１１を介して与えられるアドレス信号ＲＡに従
って行選択を行なう。次いでコラムアドレスストローブ
信号／ＣＡＳがＬレベルに立下がり、列選択が行なわれ
て、選択列上のメモリセルに対するデータの書込または
読出が行なわれる。
【０１５２】ロウアドレスストローブ信号／ＲＡＳがＨ
レベルに立上がると、信号ＺＲＡＳが応じてＨレベルに
立上がり、したがって内部ロウアドレスストローブ信号
ｉｎｔＺＲＡＳもＨレベルに立下がり、１つのメモリサ
イクルが完了する。
レベルに立上がると、信号ＺＲＡＳが応じてＨレベルに
立上がり、したがって内部ロウアドレスストローブ信号
ｉｎｔＺＲＡＳもＨレベルに立下がり、１つのメモリサ
イクルが完了する。
【０１５３】特殊動作モード時においては、特殊動作モ
ード検出信号φＴＥがＨレベルとなり、トランスファゲ
ート６ｑａａ、６ｑａｂおよび６ｑｂｂがすべてオン状
態となり、一方トランスファゲート６ｑｂａおよび６ｑ
ｂｃがオフ状態となる。また、図１８において内部アド
レス発生回路１０が活性化されて内部アドレスＲＲＡを
生成してマルチプレクサ１１へ与える。マルチプレクサ
１１は、切換信号φＭＸに従ってこの内部アドレス発生
回路１０からのアドレス信号ＲＲＡを選択してロウデコ
ーダ１２へ与える。
ード検出信号φＴＥがＨレベルとなり、トランスファゲ
ート６ｑａａ、６ｑａｂおよび６ｑｂｂがすべてオン状
態となり、一方トランスファゲート６ｑｂａおよび６ｑ
ｂｃがオフ状態となる。また、図１８において内部アド
レス発生回路１０が活性化されて内部アドレスＲＲＡを
生成してマルチプレクサ１１へ与える。マルチプレクサ
１１は、切換信号φＭＸに従ってこの内部アドレス発生
回路１０からのアドレス信号ＲＲＡを選択してロウデコ
ーダ１２へ与える。
【０１５４】ロウアドレスストローブ信号／ＲＡＳおよ
びコラムアドレスストローブ信号／ＣＡＳがともにＨレ
ベルのときには、ＯＲ回路６ｑａｇおよび６ｑａｈの出
力信号はＨレベルであり、ＡＮＤ回路６ｑａｉから出力
される信号ＺＲＡＳもＨレベルであり、応じて内部ロウ
アドレスストローブ信号ｉｎｔＺＲＡＳもＨレベルにあ
る。
びコラムアドレスストローブ信号／ＣＡＳがともにＨレ
ベルのときには、ＯＲ回路６ｑａｇおよび６ｑａｈの出
力信号はＨレベルであり、ＡＮＤ回路６ｑａｉから出力
される信号ＺＲＡＳもＨレベルであり、応じて内部ロウ
アドレスストローブ信号ｉｎｔＺＲＡＳもＨレベルにあ
る。
【０１５５】ロウアドレスストローブ信号／ＲＡＳがＬ
レベルに立下がると、ＯＲ回路６ｑａｇは、その両入力
の信号がともにＬレベルとなり、Ｌレベルの信号を出力
する。これにより、ＡＮＤ回路６ｑａｉからの信号ＺＲ
ＡＳがＬレベルに立下がり、応じて内部ロウアドレスス
トローブ信号ｉｎｔＺＲＡＳがＬレベルに立下がる。こ
の内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳの立
下がりに応答して、ロウデコーダ１２が活性化され、マ
ルチプレクサ１１を介して内部アドレス発生回路１０か
ら与えられるアドレス信号ＲＲＡ１に従って行選択動作
を行なう。
レベルに立下がると、ＯＲ回路６ｑａｇは、その両入力
の信号がともにＬレベルとなり、Ｌレベルの信号を出力
する。これにより、ＡＮＤ回路６ｑａｉからの信号ＺＲ
ＡＳがＬレベルに立下がり、応じて内部ロウアドレスス
トローブ信号ｉｎｔＺＲＡＳがＬレベルに立下がる。こ
の内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳの立
下がりに応答して、ロウデコーダ１２が活性化され、マ
ルチプレクサ１１を介して内部アドレス発生回路１０か
ら与えられるアドレス信号ＲＲＡ１に従って行選択動作
を行なう。
【０１５６】所定時間（センスアンプの動作完了までに
要する時間以上）が経過すると、コラムアドレスストロ
ーブ信号／ＣＡＳがＬレベルに立下げられる。これによ
り、インバータ６ｑａｅおよび６ｑａｆのそれぞれの出
力信号はＨレベルとなり、応じてＯＲ回路６ｑａｇおよ
び６ｑｈの出力信号がＨレベルとなる。したがって、Ａ
ＮＤ回路６ｑａｉから出力される信号ＺＲＡＳがＨレベ
ルとなり、応じて内部ロウアドレスストローブ信号ｉｎ
ｔＺＲＡＳがＨレベルに立上がり、行選択動作が完了す
る。この内部ロウアドレスストローブ信号ｉｎｔＺＲＡ
Ｓの非活性化に応答して内部アドレス発生回路１０から
のアドレス信号が１増分または減分されてアドレス信号
ＲＲＡ２に変化する。
要する時間以上）が経過すると、コラムアドレスストロ
ーブ信号／ＣＡＳがＬレベルに立下げられる。これによ
り、インバータ６ｑａｅおよび６ｑａｆのそれぞれの出
力信号はＨレベルとなり、応じてＯＲ回路６ｑａｇおよ
び６ｑｈの出力信号がＨレベルとなる。したがって、Ａ
ＮＤ回路６ｑａｉから出力される信号ＺＲＡＳがＨレベ
ルとなり、応じて内部ロウアドレスストローブ信号ｉｎ
ｔＺＲＡＳがＨレベルに立上がり、行選択動作が完了す
る。この内部ロウアドレスストローブ信号ｉｎｔＺＲＡ
Ｓの非活性化に応答して内部アドレス発生回路１０から
のアドレス信号が１増分または減分されてアドレス信号
ＲＲＡ２に変化する。
【０１５７】次いでコラムアドレスストローブ信号／Ｃ
ＡＳがＬレベルの状態で、ロウアドレスストローブ信号
／ＲＡＳをＨレベルに立上げる。ＯＲ回路６ｑａｈは、
その両入力がともにＬレベルの信号となり、その出力信
号がＬレベルとなり、応じてＡＮＤ回路６ｑａｉからの
信号ＺＲＡＳがＬレベルに立下がり、応じて内部ロウア
ドレスストローブ信号ｉｎｔＺＲＡＳがＬレベルに立下
がる。これにより、内部アドレス発生回路１０からのア
ドレス信号ＲＲＡ２に従って行選択動作が再び行なわれ
る。
ＡＳがＬレベルの状態で、ロウアドレスストローブ信号
／ＲＡＳをＨレベルに立上げる。ＯＲ回路６ｑａｈは、
その両入力がともにＬレベルの信号となり、その出力信
号がＬレベルとなり、応じてＡＮＤ回路６ｑａｉからの
信号ＺＲＡＳがＬレベルに立下がり、応じて内部ロウア
ドレスストローブ信号ｉｎｔＺＲＡＳがＬレベルに立下
がる。これにより、内部アドレス発生回路１０からのア
ドレス信号ＲＲＡ２に従って行選択動作が再び行なわれ
る。
【０１５８】次いでコラムアドレスストローブ信号／Ｃ
ＡＳをＨレベルに立上げると、ＯＲ回路６ｑａｇおよび
６ｑａｈの出力信号がともにＨレベルになり、応じてＡ
ＮＤ回路６ｑａｉから出力される信号ＺＲＡＳがＨレベ
ルとなり、応じて内部ロウアドレスストローブ信号ｉｎ
ｔＺＲＡＳがＨレベルに立上がり、行選択動作が完了す
る。この行選択動作の完了時に内部アドレス発生回路１
０からのアドレス信号がＲＲＡ３に変化する。
ＡＳをＨレベルに立上げると、ＯＲ回路６ｑａｇおよび
６ｑａｈの出力信号がともにＨレベルになり、応じてＡ
ＮＤ回路６ｑａｉから出力される信号ＺＲＡＳがＨレベ
ルとなり、応じて内部ロウアドレスストローブ信号ｉｎ
ｔＺＲＡＳがＨレベルに立上がり、行選択動作が完了す
る。この行選択動作の完了時に内部アドレス発生回路１
０からのアドレス信号がＲＲＡ３に変化する。
【０１５９】この図２１に示す外部制御ＲＡＳ発生回路
を用いることにより、ロウアドレスストローブ信号／Ｒ
ＡＳの変化により内部ロウアドレスストローブ信号ｉｎ
ｔＺＲＡＳが活性化され、外部からのコラムアドレスス
トローブ信号／ＣＡＳの変化をトリガとして内部ロウア
ドレスストローブ信号ｉｎｔＺＲＡＳが非活性状態へ移
行する。したがって、外部信号／ＲＡＳおよび／ＣＡＳ
の１サイクルが長い場合においても、内部ロウアドレス
ストローブ信号ｉｎｔＺＲＡＳのサイクルを短くして、
短い周期で行（ワード線）を選択することができる。
を用いることにより、ロウアドレスストローブ信号／Ｒ
ＡＳの変化により内部ロウアドレスストローブ信号ｉｎ
ｔＺＲＡＳが活性化され、外部からのコラムアドレスス
トローブ信号／ＣＡＳの変化をトリガとして内部ロウア
ドレスストローブ信号ｉｎｔＺＲＡＳが非活性状態へ移
行する。したがって、外部信号／ＲＡＳおよび／ＣＡＳ
の１サイクルが長い場合においても、内部ロウアドレス
ストローブ信号ｉｎｔＺＲＡＳのサイクルを短くして、
短い周期で行（ワード線）を選択することができる。
【０１６０】［実施の形態７］図２３は、この発明の実
施の形態７に従う半導体記憶装置の全体の構成を概略的
に示す図である。この図２３に示す半導体記憶装置にお
いては、通常動作モード時および特殊動作モード時にお
いては、マルチプレクサ１１は、アドレスバッファ９か
ら与えられるアドレス信号を選択してロウデコーダ１２
へ与える。したがってマルチプレクサ１１は、ＣＢＲ検
出回路６ａからのＣＢＲ検出信号（リフレッシュ指示信
号）φＣＢＲがリフレッシュモードを指定しているとき
のみ内部アドレス発生回路１０からのアドレス信号ＲＲ
Ａを選択する。また内部アドレス発生回路１０も、リフ
レッシュ制御回路６ｄからのリフレッシュ指示信号φｒ
ｅｆの活性化時のみその内部に設けられたリフレッシュ
アドレスカウンタを活性化してカウント動作を行なわせ
る。他の構成は、図１８に示す構成と同じであり、対応
する部分には同一参照番号を付し、その詳細説明は省略
する。
施の形態７に従う半導体記憶装置の全体の構成を概略的
に示す図である。この図２３に示す半導体記憶装置にお
いては、通常動作モード時および特殊動作モード時にお
いては、マルチプレクサ１１は、アドレスバッファ９か
ら与えられるアドレス信号を選択してロウデコーダ１２
へ与える。したがってマルチプレクサ１１は、ＣＢＲ検
出回路６ａからのＣＢＲ検出信号（リフレッシュ指示信
号）φＣＢＲがリフレッシュモードを指定しているとき
のみ内部アドレス発生回路１０からのアドレス信号ＲＲ
Ａを選択する。また内部アドレス発生回路１０も、リフ
レッシュ制御回路６ｄからのリフレッシュ指示信号φｒ
ｅｆの活性化時のみその内部に設けられたリフレッシュ
アドレスカウンタを活性化してカウント動作を行なわせ
る。他の構成は、図１８に示す構成と同じであり、対応
する部分には同一参照番号を付し、その詳細説明は省略
する。
【０１６１】次に、この図２３に示す半導体記憶装置の
動作を簡単に説明する。まず、図２４を参照して、外部
制御ＲＡＳ発生回路６ｑとして図１９に示す回路を用い
た場合の動作について説明する。
動作を簡単に説明する。まず、図２４を参照して、外部
制御ＲＡＳ発生回路６ｑとして図１９に示す回路を用い
た場合の動作について説明する。
【０１６２】通常動作モード時においては、外部制御Ｒ
ＡＳ発生回路６ｑは、外部から与えられるロウアドレス
ストローブ信号／ＲＡＳを選択して内部ＲＡＳ発生回路
６ｇへ与える。また、外部からのコラムアドレスストロ
ーブ信号／ＣＡＳは図示しない列系制御回路へ与えられ
る。したがって、外部からのロウアドレスストローブ信
号／ＲＡＳに従って内部ロウアドレスストローブ信号ｉ
ｎｔＺＲＡＳが発生され、アドレスバッファ９からマル
チプレクサ１１を介して与えられるアドレスＲＡに従っ
て行選択動作が行なわれる。この行選択動作の後、コラ
ムアドレスストローブ信号／ＣＡＳの活性化に従って列
選択動作が行なわれ、選択されたメモリセルへのデータ
の書込／読出が行なわれる。１つのメモリサイクルが完
了すると、ロウアドレスストローブ信号／ＲＡＳがＨレ
ベルへ立上げられ、応じて内部ロウアドレスストローブ
信号ｉｎｔＺＲＡＳがＨレベルの非活性状態となる。
ＡＳ発生回路６ｑは、外部から与えられるロウアドレス
ストローブ信号／ＲＡＳを選択して内部ＲＡＳ発生回路
６ｇへ与える。また、外部からのコラムアドレスストロ
ーブ信号／ＣＡＳは図示しない列系制御回路へ与えられ
る。したがって、外部からのロウアドレスストローブ信
号／ＲＡＳに従って内部ロウアドレスストローブ信号ｉ
ｎｔＺＲＡＳが発生され、アドレスバッファ９からマル
チプレクサ１１を介して与えられるアドレスＲＡに従っ
て行選択動作が行なわれる。この行選択動作の後、コラ
ムアドレスストローブ信号／ＣＡＳの活性化に従って列
選択動作が行なわれ、選択されたメモリセルへのデータ
の書込／読出が行なわれる。１つのメモリサイクルが完
了すると、ロウアドレスストローブ信号／ＲＡＳがＨレ
ベルへ立上げられ、応じて内部ロウアドレスストローブ
信号ｉｎｔＺＲＡＳがＨレベルの非活性状態となる。
【０１６３】特殊動作モード時においては、特殊動作モ
ード検出信号φＴＥがＨレベルの活性状態となり、外部
制御ＲＡＳ発生回路６ｑは、外部のロウアドレスストロ
ーブ信号／ＲＡＳおよびコラムアドレスストローブ信号
／ＣＡＳの変化に従って信号ＺＲＡＳを生成する。一
方、アドレスバッファ９は外部からのアドレス信号を選
択して、マルチプレクサ１１を介してロウデコーダ１２
へ与える。したがって、まずロウアドレスストローブ信
号／ＲＡＳがＬレベルに立下がると、内部ロウアドレス
ストローブ信号ｉｎｔＺＲＡＳがＬレベルに立下がり、
外部からのアドレス信号ＲＡ０に従って行（ワード線）
が選択状態へ駆動される。次いで、コラムアドレススト
ローブ信号／ＣＡＳがＬレベルに立下がると、内部ロウ
アドレスストローブ信号ｉｎｔＺＲＡＳがＨレベルに立
上がり、ワード線選択動作が完了する。
ード検出信号φＴＥがＨレベルの活性状態となり、外部
制御ＲＡＳ発生回路６ｑは、外部のロウアドレスストロ
ーブ信号／ＲＡＳおよびコラムアドレスストローブ信号
／ＣＡＳの変化に従って信号ＺＲＡＳを生成する。一
方、アドレスバッファ９は外部からのアドレス信号を選
択して、マルチプレクサ１１を介してロウデコーダ１２
へ与える。したがって、まずロウアドレスストローブ信
号／ＲＡＳがＬレベルに立下がると、内部ロウアドレス
ストローブ信号ｉｎｔＺＲＡＳがＬレベルに立下がり、
外部からのアドレス信号ＲＡ０に従って行（ワード線）
が選択状態へ駆動される。次いで、コラムアドレススト
ローブ信号／ＣＡＳがＬレベルに立下がると、内部ロウ
アドレスストローブ信号ｉｎｔＺＲＡＳがＨレベルに立
上がり、ワード線選択動作が完了する。
【０１６４】その後、一旦ロウアドレスストローブ信号
／ＲＡＳをＨレベルに立上げる。このロウアドレススト
ローブ信号／ＲＡＳをＨレベルに立上げても、内部ロウ
アドレスストローブ信号ｉｎｔＺＲＡＳはＨレベルの状
態を維持している（図１９の回路参照）。次いでコラム
アドレスストローブ信号／ＣＡＳを再びＨレベルに立上
げる。
／ＲＡＳをＨレベルに立上げる。このロウアドレススト
ローブ信号／ＲＡＳをＨレベルに立上げても、内部ロウ
アドレスストローブ信号ｉｎｔＺＲＡＳはＨレベルの状
態を維持している（図１９の回路参照）。次いでコラム
アドレスストローブ信号／ＣＡＳを再びＨレベルに立上
げる。
【０１６５】この後、時刻ｔ０において再び外部からの
ロウアドレスストローブ信号／ＲＡＳをＬレベルに立下
げると、内部ロウアドレスストローブ信号ｉｎｔＺＲＡ
Ｓが再びＬレベルの活性状態へ駆動される。このときア
ドレスバッファ９へ同じアドレスＲＡ０を与えることに
より、再び同じワード線が選択状態へ駆動される。この
動作を繰返すことにより、外部からのアドレス信号に従
って選択されるワード線を指定することができる。した
がって、同じアドレスのワード線を複数回繰返し選択状
態へ駆動することにより、隣接ワード線間の容量結合の
度合いを大きくして、ディスターブを加速することがで
きる。
ロウアドレスストローブ信号／ＲＡＳをＬレベルに立下
げると、内部ロウアドレスストローブ信号ｉｎｔＺＲＡ
Ｓが再びＬレベルの活性状態へ駆動される。このときア
ドレスバッファ９へ同じアドレスＲＡ０を与えることに
より、再び同じワード線が選択状態へ駆動される。この
動作を繰返すことにより、外部からのアドレス信号に従
って選択されるワード線を指定することができる。した
がって、同じアドレスのワード線を複数回繰返し選択状
態へ駆動することにより、隣接ワード線間の容量結合の
度合いを大きくして、ディスターブを加速することがで
きる。
【０１６６】図２５は、図２３の外部制御ＲＡＳ発生回
路６ｑとして、図２１に示す回路を用いた場合の動作を
示す図である。通常動作モード時においては、特殊動作
モード検出信号φＴＥはＬレベルであり、外部からのロ
ウアドレスストローブ信号／ＲＡＳに従って内部ロウア
ドレスストローブ信号ｉｎｔＺＲＡＳが発生され、また
外部ロウアドレスストローブ信号／ＲＡＳに従ってアド
レス信号ＲＡに取込まれて行選択動作が行なわれる。
路６ｑとして、図２１に示す回路を用いた場合の動作を
示す図である。通常動作モード時においては、特殊動作
モード検出信号φＴＥはＬレベルであり、外部からのロ
ウアドレスストローブ信号／ＲＡＳに従って内部ロウア
ドレスストローブ信号ｉｎｔＺＲＡＳが発生され、また
外部ロウアドレスストローブ信号／ＲＡＳに従ってアド
レス信号ＲＡに取込まれて行選択動作が行なわれる。
【０１６７】特殊動作モード時において、特殊動作モー
ド検出信号φＴＥがＨレベルの活性状態である。この状
態においても、マルチプレクサ１１はアドレスバッファ
９からのアドレス信号ＲＡを選択する。ロウアドレスス
トローブ信号／ＲＡＳがＬレベルに立下がると、アドレ
スバッファ９が外部からのアドレス信号を取込み内部ア
ドレス信号ＲＡ０を生成してマルチプレクサ１１を介し
てロウデコーダ１２へ与える。ロウデコーダ１２が、行
系制御回路６ｋの制御の下に行選択動作を行なう。次い
で、コラムアドレスストローブ信号／ＣＡＳがＬレベル
に立下がると、内部ロウアドレスストローブ信号ｉｎｔ
ＺＲＡＳがＨレベルの非活性状態となる。
ド検出信号φＴＥがＨレベルの活性状態である。この状
態においても、マルチプレクサ１１はアドレスバッファ
９からのアドレス信号ＲＡを選択する。ロウアドレスス
トローブ信号／ＲＡＳがＬレベルに立下がると、アドレ
スバッファ９が外部からのアドレス信号を取込み内部ア
ドレス信号ＲＡ０を生成してマルチプレクサ１１を介し
てロウデコーダ１２へ与える。ロウデコーダ１２が、行
系制御回路６ｋの制御の下に行選択動作を行なう。次い
で、コラムアドレスストローブ信号／ＣＡＳがＬレベル
に立下がると、内部ロウアドレスストローブ信号ｉｎｔ
ＺＲＡＳがＨレベルの非活性状態となる。
【０１６８】この状態において、アドレスバッファ９
は、ロウアドレスストローブ信号／ＲＡＳがＬレベルで
あり、先の与えられたアドレス信号ＲＡ０をラッチして
いる。
は、ロウアドレスストローブ信号／ＲＡＳがＬレベルで
あり、先の与えられたアドレス信号ＲＡ０をラッチして
いる。
【０１６９】ロウアドレスストローブ信号／ＲＡＳがＨ
レベルに立下がると、内部ロウアドレスストローブ信号
ｉｎｔＺＲＡＳがＬレベルに立下がり、行選択動作（ワ
ード線選択動作）が行なわれる。このとき、後にその構
成は説明するが、アドレスバッファ９からは、外部ロウ
アドレスストローブ信号／ＲＡＳがＨレベルに立上がっ
ても、先のロウアドレスストローブ信号／ＲＡＳの立下
がり時に与えられたアドレス信号ＲＡ０が継続して与え
られる。これにより、再び同じアドレスのワード線が選
択される。その後、必要回数この動作を繰返すことによ
り、同じワード線を繰返し選択状態へ駆動することがで
き、ディスターブを加速することができる。
レベルに立下がると、内部ロウアドレスストローブ信号
ｉｎｔＺＲＡＳがＬレベルに立下がり、行選択動作（ワ
ード線選択動作）が行なわれる。このとき、後にその構
成は説明するが、アドレスバッファ９からは、外部ロウ
アドレスストローブ信号／ＲＡＳがＨレベルに立上がっ
ても、先のロウアドレスストローブ信号／ＲＡＳの立下
がり時に与えられたアドレス信号ＲＡ０が継続して与え
られる。これにより、再び同じアドレスのワード線が選
択される。その後、必要回数この動作を繰返すことによ
り、同じワード線を繰返し選択状態へ駆動することがで
き、ディスターブを加速することができる。
【０１７０】以上のように、この発明の実施の形態７に
従えば、特殊動作モードにおいても、外部ロウアドレス
ストローブ信号／ＲＡＳに従って外部アドレス信号を取
込んで内部行アドレス信号を生成して行選択動作を行な
うように構成しているため、特殊動作モード時において
同じワード線を繰返し選択することができ、たとえばデ
ィスターブの加速を行なうことができる。また、外部か
らのアドレス信号を与えることにより、いずれのワード
線が選択状態にあるかを外部で容易に識別することがで
き、確実に必要な回数ワード線を選択状態へ駆動するこ
とができる（先頭アドレスから最終アドレスのワード線
をそれぞれ同じ回数選択状態へ駆動することができ
る）。
従えば、特殊動作モードにおいても、外部ロウアドレス
ストローブ信号／ＲＡＳに従って外部アドレス信号を取
込んで内部行アドレス信号を生成して行選択動作を行な
うように構成しているため、特殊動作モード時において
同じワード線を繰返し選択することができ、たとえばデ
ィスターブの加速を行なうことができる。また、外部か
らのアドレス信号を与えることにより、いずれのワード
線が選択状態にあるかを外部で容易に識別することがで
き、確実に必要な回数ワード線を選択状態へ駆動するこ
とができる（先頭アドレスから最終アドレスのワード線
をそれぞれ同じ回数選択状態へ駆動することができ
る）。
【０１７１】図２６は、この発明の実施の形態７におい
て用いられるアドレスバッファ９の１ビットのアドレス
バッファ回路の構成の一例を示す図である。図２６にお
いて、アドレスバッファ９は、アドレスラッチイネーブ
ル信号ＡＬＥの活性化時導通し、外部から与えられるア
ドレス信号ビットＡｄを通過させるトランスファゲート
９ａと、トランスファゲート９ａを介して与えられた信
号をラッチするためのインバータ９ｂおよび９ｃと、イ
ンバータ９ｂの出力信号を一方入力に受けるＮＡＮＤ回
路９ｄと、インバータ９ｃの出力信号を一方入力へ受け
るＮＡＮＤ回路９ｅと、ＮＡＮＤ回路９ｄの出力信号を
反転して内部アドレス信号ビットＺＡｄｉを出力するイ
ンバータ９ｆと、ＮＡＮＤ回路９ｅの出力信号を反転し
て内部アドレス信号ビットＡｄｉを出力するインバータ
９ｇを含む。ＮＡＮＤ回路９ｄおよび９ｅのそれぞれの
他方入力へは、ロウアドレスイネーブル信号ＲＡＤＥと
特殊動作モード検出信号φＴＥを受けるＯＲ回路９ｘの
出力信号が与えられる。次にこの図２６に示すアドレス
バッファ回路の動作を図２７に示す波形図を参照して説
明する。
て用いられるアドレスバッファ９の１ビットのアドレス
バッファ回路の構成の一例を示す図である。図２６にお
いて、アドレスバッファ９は、アドレスラッチイネーブ
ル信号ＡＬＥの活性化時導通し、外部から与えられるア
ドレス信号ビットＡｄを通過させるトランスファゲート
９ａと、トランスファゲート９ａを介して与えられた信
号をラッチするためのインバータ９ｂおよび９ｃと、イ
ンバータ９ｂの出力信号を一方入力に受けるＮＡＮＤ回
路９ｄと、インバータ９ｃの出力信号を一方入力へ受け
るＮＡＮＤ回路９ｅと、ＮＡＮＤ回路９ｄの出力信号を
反転して内部アドレス信号ビットＺＡｄｉを出力するイ
ンバータ９ｆと、ＮＡＮＤ回路９ｅの出力信号を反転し
て内部アドレス信号ビットＡｄｉを出力するインバータ
９ｇを含む。ＮＡＮＤ回路９ｄおよび９ｅのそれぞれの
他方入力へは、ロウアドレスイネーブル信号ＲＡＤＥと
特殊動作モード検出信号φＴＥを受けるＯＲ回路９ｘの
出力信号が与えられる。次にこの図２６に示すアドレス
バッファ回路の動作を図２７に示す波形図を参照して説
明する。
【０１７２】通常動作モードにおいて、特殊動作モード
検出信号φＴＥはＬレベルの非活性状態にあり、ＯＲ回
路９ｘはバッファ回路として動作する。
検出信号φＴＥはＬレベルの非活性状態にあり、ＯＲ回
路９ｘはバッファ回路として動作する。
【０１７３】ロウアドレスストローブ信号／ＲＡＳがＨ
レベルの非活性状態のときにはアドレスラッチイネーブ
ル信号ＡＬＥおよびロウアドレスイネーブル信号ＲＡＤ
ＥはともにＬレベルの非活性状態にある。ロウアドレス
ストローブ信号／ＲＡＳがＬレベルに立下がると、アド
レスラッチイネーブル信号ＡＬＥが所定期間Ｈレベルに
立上がり、トランスファゲート９ａが導通し、外部から
のアドレスＡｄが取込まれ、インバータ９ｂおよび９ｃ
からなるインバータラッチによりラッチされる。次い
で、このインバータ９ｂおよび９ｃによりラッチされた
アドレス信号が確定すると、ロウアドレスイネーブル信
号ＲＡＤＥがＨレベルに立上がり、ＯＲ回路９ｘの出力
信号はＨレベルとなり、ＮＡＮＤ回路９ｄおよび９ｅが
インバータとして動作し、それまでＬレベルにプリチャ
ージされていた内部アドレス信号ビットＡｄｉおよびＺ
Ａｄｉがそれぞれ外部からのアドレス信号ビットＡｄに
対応した論理レベルとなる。
レベルの非活性状態のときにはアドレスラッチイネーブ
ル信号ＡＬＥおよびロウアドレスイネーブル信号ＲＡＤ
ＥはともにＬレベルの非活性状態にある。ロウアドレス
ストローブ信号／ＲＡＳがＬレベルに立下がると、アド
レスラッチイネーブル信号ＡＬＥが所定期間Ｈレベルに
立上がり、トランスファゲート９ａが導通し、外部から
のアドレスＡｄが取込まれ、インバータ９ｂおよび９ｃ
からなるインバータラッチによりラッチされる。次い
で、このインバータ９ｂおよび９ｃによりラッチされた
アドレス信号が確定すると、ロウアドレスイネーブル信
号ＲＡＤＥがＨレベルに立上がり、ＯＲ回路９ｘの出力
信号はＨレベルとなり、ＮＡＮＤ回路９ｄおよび９ｅが
インバータとして動作し、それまでＬレベルにプリチャ
ージされていた内部アドレス信号ビットＡｄｉおよびＺ
Ａｄｉがそれぞれ外部からのアドレス信号ビットＡｄに
対応した論理レベルとなる。
【０１７４】ロウアドレスイネーブル信号ＲＡＤＥは、
このロウアドレスストローブ信号／ＲＡＳがＬレベルの
活性状態の間Ｈレベルの活性状態にある。ロウアドレス
ラッチイネーブル信号ＡＬＥは、ロウアドレスストロー
ブ信号／ＲＡＳの立下がり時において所定時間活性状態
となるだけである。したがって、このアドレスバッファ
９はロウアドレスストローブ信号／ＲＡＳがＬレベルに
立下がってから所定時間経過後ラッチ状態となる。次い
で内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳが活
性状態とされ、この取込まれてラッチされた内部アドレ
ス信号ＲＡに従って行選択動作が行なわれる。
このロウアドレスストローブ信号／ＲＡＳがＬレベルの
活性状態の間Ｈレベルの活性状態にある。ロウアドレス
ラッチイネーブル信号ＡＬＥは、ロウアドレスストロー
ブ信号／ＲＡＳの立下がり時において所定時間活性状態
となるだけである。したがって、このアドレスバッファ
９はロウアドレスストローブ信号／ＲＡＳがＬレベルに
立下がってから所定時間経過後ラッチ状態となる。次い
で内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳが活
性状態とされ、この取込まれてラッチされた内部アドレ
ス信号ＲＡに従って行選択動作が行なわれる。
【０１７５】ロウアドレスストローブ信号／ＲＡＳがＨ
レベルに立上がると、ロウアドレスイネーブル信号ＲＡ
ＤＥがＬレベルの非活性状態となり、応じてＯＲ回路９
ｘの出力信号φＲＴがＬレベルとなり、ＮＡＮＤ回路９
ｄおよび９ｅの出力信号がＨレベルとなり、内部アドレ
ス信号ビットＡｄｉおよびＺＡｄｉがそれぞれＬレベル
にプリチャージされる。
レベルに立上がると、ロウアドレスイネーブル信号ＲＡ
ＤＥがＬレベルの非活性状態となり、応じてＯＲ回路９
ｘの出力信号φＲＴがＬレベルとなり、ＮＡＮＤ回路９
ｄおよび９ｅの出力信号がＨレベルとなり、内部アドレ
ス信号ビットＡｄｉおよびＺＡｄｉがそれぞれＬレベル
にプリチャージされる。
【０１７６】一方、特殊動作モード時においては、特殊
動作モード検出信号φＴＥがＨレベルに設定される。こ
の状態においては、ＯＲ回路９ｘの出力信号φＲＴはＨ
レベルに保持され、ＮＡＮＤ回路９ｄおよび９ｅがイン
バータとして動作する。
動作モード検出信号φＴＥがＨレベルに設定される。こ
の状態においては、ＯＲ回路９ｘの出力信号φＲＴはＨ
レベルに保持され、ＮＡＮＤ回路９ｄおよび９ｅがイン
バータとして動作する。
【０１７７】外部ロウアドレスストローブ信号／ＲＡＳ
がＬレベルに立下がると、通常動作時と同様、アドレス
ラッチイネーブル信号ＡＬＥが所定時間Ｈレベルとな
り、同様ロウアドレスイネーブルＲＡＤＥもこの外部か
らのロウアドレスストローブ信号／ＲＡＳに従ってＨレ
ベルへ駆動される。したがって、このロウアドレススト
ローブ信号／ＲＡＳの立下がり時において外部からのア
ドレス信号Ａｄがラッチされ、内部アドレス信号ＲＡ１
が出力される。特殊動作モード時においては、ロウアド
レスストローブ信号／ＲＡＳの立下がりに応答して内部
ロウアドレスストローブ信号ｉｎｔＺＲＡＳがＬレベル
へ駆動され、次いで図示しないコラムアドレスストロー
ブ信号／ＣＡＳの状態変化に従って内部ロウアドレスス
トローブ信号ｉｎｔＺＲＡＳがＨレベルへ駆動される。
がＬレベルに立下がると、通常動作時と同様、アドレス
ラッチイネーブル信号ＡＬＥが所定時間Ｈレベルとな
り、同様ロウアドレスイネーブルＲＡＤＥもこの外部か
らのロウアドレスストローブ信号／ＲＡＳに従ってＨレ
ベルへ駆動される。したがって、このロウアドレススト
ローブ信号／ＲＡＳの立下がり時において外部からのア
ドレス信号Ａｄがラッチされ、内部アドレス信号ＲＡ１
が出力される。特殊動作モード時においては、ロウアド
レスストローブ信号／ＲＡＳの立下がりに応答して内部
ロウアドレスストローブ信号ｉｎｔＺＲＡＳがＬレベル
へ駆動され、次いで図示しないコラムアドレスストロー
ブ信号／ＣＡＳの状態変化に従って内部ロウアドレスス
トローブ信号ｉｎｔＺＲＡＳがＨレベルへ駆動される。
【０１７８】再びロウアドレスストローブ信号／ＲＡＳ
がＨレベルに立上がると、この変化に従って内部ロウア
ドレスストローブ信号ｉｎｔＺＲＡＳが再びＬレベルの
活性状態に駆動される。この状態において、アドレスバ
ッファ９はラッチ状態を保持しており、内部アドレス信
号ビットＺＡｄｉおよびＡｄｉは先のサイクルのロウア
ドレスストローブ信号／ＲＡＳの立下がり時にラッチさ
れたアドレス信号ＲＡ１が持続的にラッチされて出力さ
れている。したがって、このロウアドレスストローブ信
号／ＲＡＳの立上がりに応答して内部ロウアドレススト
ローブ信号ｉｎｔＺＲＡＳがＬレベルに駆動されても、
確実に外部アドレス信号（ラッチアドレス信号）に従っ
て行選択動作を行なうことができる。
がＨレベルに立上がると、この変化に従って内部ロウア
ドレスストローブ信号ｉｎｔＺＲＡＳが再びＬレベルの
活性状態に駆動される。この状態において、アドレスバ
ッファ９はラッチ状態を保持しており、内部アドレス信
号ビットＺＡｄｉおよびＡｄｉは先のサイクルのロウア
ドレスストローブ信号／ＲＡＳの立下がり時にラッチさ
れたアドレス信号ＲＡ１が持続的にラッチされて出力さ
れている。したがって、このロウアドレスストローブ信
号／ＲＡＳの立上がりに応答して内部ロウアドレススト
ローブ信号ｉｎｔＺＲＡＳがＬレベルに駆動されても、
確実に外部アドレス信号（ラッチアドレス信号）に従っ
て行選択動作を行なうことができる。
【０１７９】内部ロウアドレスストローブ信号ｉｎｔＺ
ＲＡＳがＨレベルに立上がった後、ロウアドレスストロ
ーブ信号／ＲＡＳをＬレベルに立下げると、アドレスラ
ッチイネーブル信号ＡＬＥがＨレベルへ駆動され、次い
でロウアドレスイネーブル信号ＲＡＤＥがＨレベルの活
性状態へ駆動される。したがってこの状態において、ア
ドレスラッチイネーブル信号ＡＬＥにより再び外部から
のアドレス信号Ａｄ（ＲＡ２）がアドレスバッファ９に
より取込まれて、内部アドレス信号ＲＡ２が出力され
る。したがって、このロウアドレスストローブ信号／Ｒ
ＡＳの立下がりごとに外部からのアドレス信号を取込ん
で常に内部でこのロウアドレスストローブ信号／ＲＡＳ
のサイクルよりも短いサイクルで活性化される内部ロウ
アドレスストローブ信号ｉｎｔＺＲＡＳに従って行選択
動作を行なうことができる。
ＲＡＳがＨレベルに立上がった後、ロウアドレスストロ
ーブ信号／ＲＡＳをＬレベルに立下げると、アドレスラ
ッチイネーブル信号ＡＬＥがＨレベルへ駆動され、次い
でロウアドレスイネーブル信号ＲＡＤＥがＨレベルの活
性状態へ駆動される。したがってこの状態において、ア
ドレスラッチイネーブル信号ＡＬＥにより再び外部から
のアドレス信号Ａｄ（ＲＡ２）がアドレスバッファ９に
より取込まれて、内部アドレス信号ＲＡ２が出力され
る。したがって、このロウアドレスストローブ信号／Ｒ
ＡＳの立下がりごとに外部からのアドレス信号を取込ん
で常に内部でこのロウアドレスストローブ信号／ＲＡＳ
のサイクルよりも短いサイクルで活性化される内部ロウ
アドレスストローブ信号ｉｎｔＺＲＡＳに従って行選択
動作を行なうことができる。
【０１８０】なお、アドレスラッチイネーブル信号ＡＬ
Ｅおよびロウアドレスイネーブル信号ＲＡＤＥは、それ
ぞれワンショットパルス発生回路および反転バッファ回
路を用いて構成することができる。
Ｅおよびロウアドレスイネーブル信号ＲＡＤＥは、それ
ぞれワンショットパルス発生回路および反転バッファ回
路を用いて構成することができる。
【０１８１】以上のように、この発明の実施の形態７に
従えば、外部のロウアドレスストローブ信号／ＲＡＳに
従って外部アドレス信号を取込んで内部アドレス信号を
生成して外部信号の状態の組合せに従って内部ロウアド
レスストローブ信号を生成しており、同じワード線を繰
返し選択状態へ駆動することができ、ディスターブの加
速を行なうことができる。
従えば、外部のロウアドレスストローブ信号／ＲＡＳに
従って外部アドレス信号を取込んで内部アドレス信号を
生成して外部信号の状態の組合せに従って内部ロウアド
レスストローブ信号を生成しており、同じワード線を繰
返し選択状態へ駆動することができ、ディスターブの加
速を行なうことができる。
【０１８２】［実施の形態８］図２８は、この発明の実
施の形態８に従う半導体記憶装置の全体の構成を概略的
に示す図である。この図２８に示す半導体記憶装置は、
図１８に示す半導体記憶装置と以下の点において異なっ
ている。すなわち、特殊動作モード検出信号φＴＥの活
性化時外部からのロウアドレスストローブ信号／ＲＡＳ
に従って発振動作行ない、該発振信号を内部ロウアドレ
スストローブ信号を規定する信号ＺＲＡＳとして出力す
るＲＡＳ切換回路６ｒが設けられる。このＲＡＳ切換回
路６ｒは、特殊動作モード検出信号φＴＥの活性化時作
動状態とされ、外部からのロウアドレスストローブ信号
／ＲＡＳの活性化時発振動作を行なう発振回路６ｒａ
と、特殊動作モード検出信号φＴＥに従って発振回路６
ｒａの出力信号と外部からのロウアドレスストローブ信
号／ＲＡＳの一方を選択して内部信号ＺＲＡＳを出力す
るセレクタ６ｒｂを含む。セレクタ６ｒｂは、特殊動作
モード検出信号φＴＥの活性化時発振回路６ｒａの出力
信号を選択し、特殊動作モード検出信号φＴＥの非活性
化時外部からのロウアドレスストローブ信号／ＲＡＳを
選択する。
施の形態８に従う半導体記憶装置の全体の構成を概略的
に示す図である。この図２８に示す半導体記憶装置は、
図１８に示す半導体記憶装置と以下の点において異なっ
ている。すなわち、特殊動作モード検出信号φＴＥの活
性化時外部からのロウアドレスストローブ信号／ＲＡＳ
に従って発振動作行ない、該発振信号を内部ロウアドレ
スストローブ信号を規定する信号ＺＲＡＳとして出力す
るＲＡＳ切換回路６ｒが設けられる。このＲＡＳ切換回
路６ｒは、特殊動作モード検出信号φＴＥの活性化時作
動状態とされ、外部からのロウアドレスストローブ信号
／ＲＡＳの活性化時発振動作を行なう発振回路６ｒａ
と、特殊動作モード検出信号φＴＥに従って発振回路６
ｒａの出力信号と外部からのロウアドレスストローブ信
号／ＲＡＳの一方を選択して内部信号ＺＲＡＳを出力す
るセレクタ６ｒｂを含む。セレクタ６ｒｂは、特殊動作
モード検出信号φＴＥの活性化時発振回路６ｒａの出力
信号を選択し、特殊動作モード検出信号φＴＥの非活性
化時外部からのロウアドレスストローブ信号／ＲＡＳを
選択する。
【０１８３】なお、図２８に示す構成においても、ＣＢ
Ｒ検出信号φＣＢＲの活性化時外部からのロウアドレス
ストローブ信号／ＲＡＳを無効化するゲート回路がセレ
クタ６ｒｂの前段に設けられるが、図面を簡略化するた
め示していない。
Ｒ検出信号φＣＢＲの活性化時外部からのロウアドレス
ストローブ信号／ＲＡＳを無効化するゲート回路がセレ
クタ６ｒｂの前段に設けられるが、図面を簡略化するた
め示していない。
【０１８４】したがって、この図２８に示す半導体記憶
装置において特殊動作モード時においては、発振回路６
ｒａの出力する発振信号に従って内部ロウアドレススト
ローブ信号ｉｎｔＺＲＡＳが出力され、したがって、ワ
ード線選択サイクルを短くすることができる。
装置において特殊動作モード時においては、発振回路６
ｒａの出力する発振信号に従って内部ロウアドレススト
ローブ信号ｉｎｔＺＲＡＳが出力され、したがって、ワ
ード線選択サイクルを短くすることができる。
【０１８５】図２９は、図２８に示すＲＡＳ切換回路６
ｒの構成の一例を示す図である。図２９において、発振
回路６ｒａは、特殊動作モード検出信号φＴＥと外部か
らのロウアドレスストローブ信号／ＲＡＳを受けるＡＮ
Ｄ回路６ｒａａと、ＡＮＤ回路６ｒａａの出力信号を一
方入力に受けるＯＲ回路６ｒａｂと、ＯＲ回路６ｒａｂ
の出力信号を受ける奇数段の縦続接続されたインバータ
６ｒａ１〜６ｒａｎと、インバータ６ｒａｎの出力信号
を受けるインバータ６ｒａｍを含む。インバータ６ｒａ
ｎの出力信号は、またＯＲ回路６ｒａｂの他方入力に与
えられる。
ｒの構成の一例を示す図である。図２９において、発振
回路６ｒａは、特殊動作モード検出信号φＴＥと外部か
らのロウアドレスストローブ信号／ＲＡＳを受けるＡＮ
Ｄ回路６ｒａａと、ＡＮＤ回路６ｒａａの出力信号を一
方入力に受けるＯＲ回路６ｒａｂと、ＯＲ回路６ｒａｂ
の出力信号を受ける奇数段の縦続接続されたインバータ
６ｒａ１〜６ｒａｎと、インバータ６ｒａｎの出力信号
を受けるインバータ６ｒａｍを含む。インバータ６ｒａ
ｎの出力信号は、またＯＲ回路６ｒａｂの他方入力に与
えられる。
【０１８６】セレクタ６ｒｂは、特殊動作モード検出信
号φＴＥを受けるインバータ６ｒｂａと、インバータ６
ｒｂａの出力信号とインバータ６ｒａｍの出力信号を受
けるＮＯＲ回路６ｒｂｂと、特殊動作モード検出信号φ
ＴＥと外部からのロウアドレスストローブ信号／ＲＡＳ
を受けるＮＯＲ回路６ｒｂｃと、ＮＯＲ回路６ｒｂｂお
よび６ｒｂｃの出力信号を受けるＮＯＲ回路６ｒｂｄを
含む。このＮＯＲ回路６ｒｂｄから内部信号ＺＲＡＳが
出力されて図２８に示す内部ＲＡＳ発生回路６ｅへ与え
られる。次にこの図２９に示すＲＡＳ切換回路の６ｒの
動作を図３０（Ａ）に示す波形図を参照して説明する。
号φＴＥを受けるインバータ６ｒｂａと、インバータ６
ｒｂａの出力信号とインバータ６ｒａｍの出力信号を受
けるＮＯＲ回路６ｒｂｂと、特殊動作モード検出信号φ
ＴＥと外部からのロウアドレスストローブ信号／ＲＡＳ
を受けるＮＯＲ回路６ｒｂｃと、ＮＯＲ回路６ｒｂｂお
よび６ｒｂｃの出力信号を受けるＮＯＲ回路６ｒｂｄを
含む。このＮＯＲ回路６ｒｂｄから内部信号ＺＲＡＳが
出力されて図２８に示す内部ＲＡＳ発生回路６ｅへ与え
られる。次にこの図２９に示すＲＡＳ切換回路の６ｒの
動作を図３０（Ａ）に示す波形図を参照して説明する。
【０１８７】図３０（Ａ）において、通常動作モードに
おいては、特殊動作モード検出信号φＴＥはＬレベルの
非活性状態にあり、インバータ６ｒｂａの出力信号がＨ
レベルとなり、応じてＮＯＲ回路６ｒｂｂの出力信号が
Ｌレベルに固定される。したがってＮＯＲ回路６ｒｂｄ
がインバータとして動作し、またＮＯＲ回路６ｒｂｃが
その一方入力にＬレベルの特殊動作モード検出信号φＴ
Ｅを受けてインバータとして動作する。したがって、内
部信号ＺＲＡＳが外部からのロウアドレスストローブ信
号／ＲＡＳに従って変化し、この内部信号ＺＲＡＳに従
って内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳが
変化する。この状態においては、アドレス信号はアドレ
スバッファ９およびマルチプレクサ１１（図２８参照）
を介してロウデコーダ１２へ与えられる。
おいては、特殊動作モード検出信号φＴＥはＬレベルの
非活性状態にあり、インバータ６ｒｂａの出力信号がＨ
レベルとなり、応じてＮＯＲ回路６ｒｂｂの出力信号が
Ｌレベルに固定される。したがってＮＯＲ回路６ｒｂｄ
がインバータとして動作し、またＮＯＲ回路６ｒｂｃが
その一方入力にＬレベルの特殊動作モード検出信号φＴ
Ｅを受けてインバータとして動作する。したがって、内
部信号ＺＲＡＳが外部からのロウアドレスストローブ信
号／ＲＡＳに従って変化し、この内部信号ＺＲＡＳに従
って内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳが
変化する。この状態においては、アドレス信号はアドレ
スバッファ９およびマルチプレクサ１１（図２８参照）
を介してロウデコーダ１２へ与えられる。
【０１８８】特殊動作モードが指定された場合には、特
殊動作モード検出信号φＴＥがＨレベルの活性状態にな
り、ＮＯＲ回路６ｒｂｃの出力信号がＬレベルに固定さ
れる。一方、インバータ６ｒｂａの出力信号がＬレベル
となり、ＮＯＲ回路６ｒｂｂがインバータとして動作す
る。ＮＯＲ回路６ｒｂｄは、ＮＯＲ回路６ｒｂｂの出力
信号を反転するインバータとして動作する。
殊動作モード検出信号φＴＥがＨレベルの活性状態にな
り、ＮＯＲ回路６ｒｂｃの出力信号がＬレベルに固定さ
れる。一方、インバータ６ｒｂａの出力信号がＬレベル
となり、ＮＯＲ回路６ｒｂｂがインバータとして動作す
る。ＮＯＲ回路６ｒｂｄは、ＮＯＲ回路６ｒｂｂの出力
信号を反転するインバータとして動作する。
【０１８９】発振回路６ｒａにおいては、特殊動作モー
ド検出信号φＴＥがＨレベルのとき、ＡＮＤ回路６ｒａ
ａがバッファ回路として動作し、外部からのロウアドレ
スストローブ信号／ＲＡＳを通過させてＯＲ回路６ｒａ
ｂへ与える。
ド検出信号φＴＥがＨレベルのとき、ＡＮＤ回路６ｒａ
ａがバッファ回路として動作し、外部からのロウアドレ
スストローブ信号／ＲＡＳを通過させてＯＲ回路６ｒａ
ｂへ与える。
【０１９０】ロウアドレスストローブ信号／ＲＡＳがＨ
レベルのときには、ＡＮＤ回路６ｒａａの出力信号がＨ
レベルとなり、応じてＯＲ回路６ａｂの出力信号がＨレ
ベルに固定され、この発振回路６ｒａの発振動作は停止
される。この状態において、インバータ６ｒａｎの出力
信号がＬレベル（インバータ６ｒａ１〜６ｒａｎは奇数
個設けられている）、応じて内部信号ＺＲＡＳもＨレベ
ルになり、内部ロウアドレスストローブ信号ｉｎｔＺＲ
ＡＳもＨレベルの非活性状態にある。
レベルのときには、ＡＮＤ回路６ｒａａの出力信号がＨ
レベルとなり、応じてＯＲ回路６ａｂの出力信号がＨレ
ベルに固定され、この発振回路６ｒａの発振動作は停止
される。この状態において、インバータ６ｒａｎの出力
信号がＬレベル（インバータ６ｒａ１〜６ｒａｎは奇数
個設けられている）、応じて内部信号ＺＲＡＳもＨレベ
ルになり、内部ロウアドレスストローブ信号ｉｎｔＺＲ
ＡＳもＨレベルの非活性状態にある。
【０１９１】また、図２８に示すように、この特殊動作
モード検出信号φＴＥの活性化に従って、内部アドレス
発生回路１０が活性化され、内部アドレス信号ＲＲＡを
発生してマルチプレクサ１１へ与える。マルチプレクサ
１１は、この内部アドレス発生回路１０からの内部アド
レス信号ＲＲＡを選択してロウデコーダ１２へ与える。
ロウアドレスストローブ信号／ＲＡＳがＬレベルに立下
がると、ＡＮＤ回路６ｒａａの出力信号がＬレベルとな
り、ＯＲ回路６ｒａｂがバッファとして動作する。これ
により、インバータ６ｒａ１〜６ｒａｎによりリングオ
シレータが形成されて、この発振回路６ｒａが発振動作
を行なう。
モード検出信号φＴＥの活性化に従って、内部アドレス
発生回路１０が活性化され、内部アドレス信号ＲＲＡを
発生してマルチプレクサ１１へ与える。マルチプレクサ
１１は、この内部アドレス発生回路１０からの内部アド
レス信号ＲＲＡを選択してロウデコーダ１２へ与える。
ロウアドレスストローブ信号／ＲＡＳがＬレベルに立下
がると、ＡＮＤ回路６ｒａａの出力信号がＬレベルとな
り、ＯＲ回路６ｒａｂがバッファとして動作する。これ
により、インバータ６ｒａ１〜６ｒａｎによりリングオ
シレータが形成されて、この発振回路６ｒａが発振動作
を行なう。
【０１９２】ロウアドレスストローブ信号／ＲＡＳの立
下がりに応答してＯＲ回路６ｒａｂの出力信号がＬレベ
ルに立下がり、応じて所定時間経過後、インバータ６ｒ
ａｍの出力信号がＬレベルとなり、信号ＺＲＡＳがＬレ
ベルに立下がり、応じて内部ロウアドレスストローブ信
号ｉｎｔＺＲＡＳがＬレベルに立下がる。したがって以
降、この発振回路６ｒａの有する発振周期で内部ロウア
ドレスストローブ信号ｉｎｔＺＲＡＳがＬレベルに駆動
され、内部アドレス発生回路１０からのアドレス信号に
従って行選択動作が行なわれる。これにより、内部で短
いサイクルでワード線を選択状態へ駆動することができ
る。
下がりに応答してＯＲ回路６ｒａｂの出力信号がＬレベ
ルに立下がり、応じて所定時間経過後、インバータ６ｒ
ａｍの出力信号がＬレベルとなり、信号ＺＲＡＳがＬレ
ベルに立下がり、応じて内部ロウアドレスストローブ信
号ｉｎｔＺＲＡＳがＬレベルに立下がる。したがって以
降、この発振回路６ｒａの有する発振周期で内部ロウア
ドレスストローブ信号ｉｎｔＺＲＡＳがＬレベルに駆動
され、内部アドレス発生回路１０からのアドレス信号に
従って行選択動作が行なわれる。これにより、内部で短
いサイクルでワード線を選択状態へ駆動することができ
る。
【０１９３】ロウアドレスストローブ信号／ＲＡＳをＨ
レベルに立上げると、ＡＮＤ回路６ｒａａの出力信号が
Ｈレベルとなり、応じてＯＲ回路６ａｂの出力信号がＨ
レベルに固定され、発振回路６ｒａの発振動作が停止す
る。したがって、この外部からのロウアドレスストロー
ブ信号／ＲＡＳの１サイクル内で複数のワード線を順次
選択状態へ駆動することができる。
レベルに立上げると、ＡＮＤ回路６ｒａａの出力信号が
Ｈレベルとなり、応じてＯＲ回路６ａｂの出力信号がＨ
レベルに固定され、発振回路６ｒａの発振動作が停止す
る。したがって、この外部からのロウアドレスストロー
ブ信号／ＲＡＳの１サイクル内で複数のワード線を順次
選択状態へ駆動することができる。
【０１９４】［変更例１］図３０（Ｂ）は、この発明の
実施の形態８の変更例１の動作シーケンスを示す図であ
る。この図３０（Ｂ）において、特殊動作モード時にお
いては、内部アドレス発生回路１０のアドレス更新は外
部からのロウアドレスストローブ信号／ＲＡＳに従って
行なわれる。したがって、特殊動作モード時において、
内部で内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳ
に従って行選択動作が行なわれている間同じアドレスの
行が選択状態へ駆動されることになり、ディスターブの
加速を行なうことができる。この場合、単に内部アドレ
ス発生回路１０として、図１０に示す構成を利用するだ
けであり、アドレスバッファ９におけるプリチャージな
どを考慮する必要がなく、確実にロウアドレスストロー
ブ信号／ＲＡＳの１サイクル内において同じアドレスの
行（ワード線）の選択を行なうことができる。
実施の形態８の変更例１の動作シーケンスを示す図であ
る。この図３０（Ｂ）において、特殊動作モード時にお
いては、内部アドレス発生回路１０のアドレス更新は外
部からのロウアドレスストローブ信号／ＲＡＳに従って
行なわれる。したがって、特殊動作モード時において、
内部で内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳ
に従って行選択動作が行なわれている間同じアドレスの
行が選択状態へ駆動されることになり、ディスターブの
加速を行なうことができる。この場合、単に内部アドレ
ス発生回路１０として、図１０に示す構成を利用するだ
けであり、アドレスバッファ９におけるプリチャージな
どを考慮する必要がなく、確実にロウアドレスストロー
ブ信号／ＲＡＳの１サイクル内において同じアドレスの
行（ワード線）の選択を行なうことができる。
【０１９５】［変更例２］図３１は、この発明の実施の
形態８の変更例２の構成を示す図である。この図３１に
おいては、図２８に示すＲＡＳ切換回路６ｒの構成が示
される。この図３１に示すＲＡＳ切換回路６ｒは、図２
９に示すＲＡＳ切換回路と以下の点において異なってい
る。すなわち、図３１に示す発振回路６ｒａにおいて、
図２９に示すインバータ６ｒａｎに代えてＮＯＲ回路６
ｒａｐが設けられる。このＮＯＲ回路６ｒａｐの出力信
号は次段のインバータ６ｒａｍへ与えられる。ＮＯＲ回
路６ｒａｐの一方入力に、インバータ６ｒｂａの出力信
号が与えられ、その他方入力へは、前段のインバータ
（図示せず）の出力信号が与えられる。
形態８の変更例２の構成を示す図である。この図３１に
おいては、図２８に示すＲＡＳ切換回路６ｒの構成が示
される。この図３１に示すＲＡＳ切換回路６ｒは、図２
９に示すＲＡＳ切換回路と以下の点において異なってい
る。すなわち、図３１に示す発振回路６ｒａにおいて、
図２９に示すインバータ６ｒａｎに代えてＮＯＲ回路６
ｒａｐが設けられる。このＮＯＲ回路６ｒａｐの出力信
号は次段のインバータ６ｒａｍへ与えられる。ＮＯＲ回
路６ｒａｐの一方入力に、インバータ６ｒｂａの出力信
号が与えられ、その他方入力へは、前段のインバータ
（図示せず）の出力信号が与えられる。
【０１９６】特殊動作モード検出信号φＴＥがＬレベル
の非活性状態のとき、インバータ６ｒｂａの出力信号は
Ｈレベルとなり、ＮＯＲ回路６ｒａｐおよび６ｒｂｂの
出力信号はＬレベルに固定され、この発振回路６ｒａの
発振動作が停止される。一方、特殊動作モード検出信号
φＴＥがＨレベルの活性状態となると、インバータ６ｒ
ｂａの出力信号がＬレベルとなり、ＮＯＲ回路６ａｐが
インバータとして作用し、この発振回路６ｒａは奇数段
のインバータで構成されるリングオシレータとして発振
動作を行なう。
の非活性状態のとき、インバータ６ｒｂａの出力信号は
Ｈレベルとなり、ＮＯＲ回路６ｒａｐおよび６ｒｂｂの
出力信号はＬレベルに固定され、この発振回路６ｒａの
発振動作が停止される。一方、特殊動作モード検出信号
φＴＥがＨレベルの活性状態となると、インバータ６ｒ
ｂａの出力信号がＬレベルとなり、ＮＯＲ回路６ａｐが
インバータとして作用し、この発振回路６ｒａは奇数段
のインバータで構成されるリングオシレータとして発振
動作を行なう。
【０１９７】この図３１に示すように、発振回路６ｒａ
において、一方入力に特殊動作モード検出信号φＴＥの
反転信号を一方入力に受けるＮＯＲ回路６ｒａｐを用い
ることにより、特殊動作モードが指定されたとき以外の
動作モードにおいてこの発振回路６ｒａの発振動作を停
止させることができ、消費電力を低減することができ
る。他の構成および動作は、図２９に示すＲＡＳ切換回
路と同じであり、通常動作モード時および特殊動作モー
ド時においては図２９に示すＲＡＳ切換回路と同様の動
作を行なう。
において、一方入力に特殊動作モード検出信号φＴＥの
反転信号を一方入力に受けるＮＯＲ回路６ｒａｐを用い
ることにより、特殊動作モードが指定されたとき以外の
動作モードにおいてこの発振回路６ｒａの発振動作を停
止させることができ、消費電力を低減することができ
る。他の構成および動作は、図２９に示すＲＡＳ切換回
路と同じであり、通常動作モード時および特殊動作モー
ド時においては図２９に示すＲＡＳ切換回路と同様の動
作を行なう。
【０１９８】以上のように、この発明の実施の形態８に
従えば、特殊動作モードが指定されたとき内蔵の発振回
路に発振動作させて、その発振信号を内部ロウアドレス
ストローブ信号として用いているため、外部信号を短い
サイクルで変化させることができない場合においても高
速で短いサイクルでワード線を順次選択状態へ駆動する
ことができる。また、アドレス信号を内蔵のアドレスカ
ウンタの出力信号を用いているがこのカウント値を外部
ロウアドレスストローブ信号／ＲＡＳで制御することに
より、容易に、内蔵のリフレッシュアドレスカウンタを
用いる場合においても、同じワード線を繰返し選択状態
へ駆動することができ、ディスターブの加速を行なうこ
とができる。
従えば、特殊動作モードが指定されたとき内蔵の発振回
路に発振動作させて、その発振信号を内部ロウアドレス
ストローブ信号として用いているため、外部信号を短い
サイクルで変化させることができない場合においても高
速で短いサイクルでワード線を順次選択状態へ駆動する
ことができる。また、アドレス信号を内蔵のアドレスカ
ウンタの出力信号を用いているがこのカウント値を外部
ロウアドレスストローブ信号／ＲＡＳで制御することに
より、容易に、内蔵のリフレッシュアドレスカウンタを
用いる場合においても、同じワード線を繰返し選択状態
へ駆動することができ、ディスターブの加速を行なうこ
とができる。
【０１９９】［実施の形態９］図３２は、この発明の実
施の形態９に従う半導体記憶装置の動作を示す波形図で
ある。この図３２に示すように、この発明の実施の形態
９に従う半導体記憶装置においては、特殊動作モード時
においても、外部のロウアドレスストローブ信号／ＲＡ
Ｓに従って外部アドレス信号を取込み、内部ロウアドレ
ス信号を生成し、発振回路の出力信号に従って行選択動
作を行なう。したがって、外部アドレスが指定する行に
対するワード線がこのロウアドレスストローブ信号／Ｒ
ＡＳが活性状態の間繰返し選択される。アドレスバッフ
ァは、このロウアドレスストローブ信号／ＲＡＳがＬレ
ベルの活性状態の間ラッチ状態にあり、容易に、内部ロ
ウアドレスストローブ信号ｉｎｔＺＲＡＳの各活性状態
の間外部からのアドレス信号に従って同じワード線を繰
返し選択することができる。
施の形態９に従う半導体記憶装置の動作を示す波形図で
ある。この図３２に示すように、この発明の実施の形態
９に従う半導体記憶装置においては、特殊動作モード時
においても、外部のロウアドレスストローブ信号／ＲＡ
Ｓに従って外部アドレス信号を取込み、内部ロウアドレ
ス信号を生成し、発振回路の出力信号に従って行選択動
作を行なう。したがって、外部アドレスが指定する行に
対するワード線がこのロウアドレスストローブ信号／Ｒ
ＡＳが活性状態の間繰返し選択される。アドレスバッフ
ァは、このロウアドレスストローブ信号／ＲＡＳがＬレ
ベルの活性状態の間ラッチ状態にあり、容易に、内部ロ
ウアドレスストローブ信号ｉｎｔＺＲＡＳの各活性状態
の間外部からのアドレス信号に従って同じワード線を繰
返し選択することができる。
【０２００】図３３は、この発明の実施の形態９に従う
半導体記憶装置の全体の構成を概略的に示す図である。
この図３３に示す半導体記憶装置において、内部アドレ
ス発生回路１０は、リフレッシュ制御回路６ｄからのリ
フレッシュ指示信号φｒｅｆの活性化時各リフレッシュ
動作実行前または完了後アドレス更新動作を行なう。マ
ルチプレクサ１１は、このリフレッシュ制御回路６ｄか
らのリフレッシュ指示信号φｒｅｆまたはＣＢＲ検出回
路６ａからのＣＢＲ検出信号（φＣＢＲ）に従って内部
アドレス発生回路１０およびアドレスバッファ９の一方
のアドレス信号を選択する。アドレスバッファ９は、外
部のロウアドレスストローブ信号／ＲＡＳに従って外部
から与えられるアドレス信号を取込み内部アドレス信号
ＲＡを生成する。他の構成は、図２８に示す半導体記憶
装置の構成と同じである。
半導体記憶装置の全体の構成を概略的に示す図である。
この図３３に示す半導体記憶装置において、内部アドレ
ス発生回路１０は、リフレッシュ制御回路６ｄからのリ
フレッシュ指示信号φｒｅｆの活性化時各リフレッシュ
動作実行前または完了後アドレス更新動作を行なう。マ
ルチプレクサ１１は、このリフレッシュ制御回路６ｄか
らのリフレッシュ指示信号φｒｅｆまたはＣＢＲ検出回
路６ａからのＣＢＲ検出信号（φＣＢＲ）に従って内部
アドレス発生回路１０およびアドレスバッファ９の一方
のアドレス信号を選択する。アドレスバッファ９は、外
部のロウアドレスストローブ信号／ＲＡＳに従って外部
から与えられるアドレス信号を取込み内部アドレス信号
ＲＡを生成する。他の構成は、図２８に示す半導体記憶
装置の構成と同じである。
【０２０１】この図３３に示す半導体記憶装置を利用す
ることにより、特殊動作モードが指定されたとき、ＲＡ
Ｓ切換回路６ｒに含まれる発振回路６ｒａの出力する発
振信号に従って内部ロウアドレスストローブ信号ｉｎｔ
ＺＲＡＳが活性化される。一方、マルチプレクサ１１
は、特殊動作モード時においては、アドレスバッファ９
からのアドレス信号ＲＡを選択してロウデコーダ１２へ
与える。これにより、特殊動作モードのときにおいて複
数回繰返し同じアドレス位置のワード線を繰返し選択す
ることができる。
ることにより、特殊動作モードが指定されたとき、ＲＡ
Ｓ切換回路６ｒに含まれる発振回路６ｒａの出力する発
振信号に従って内部ロウアドレスストローブ信号ｉｎｔ
ＺＲＡＳが活性化される。一方、マルチプレクサ１１
は、特殊動作モード時においては、アドレスバッファ９
からのアドレス信号ＲＡを選択してロウデコーダ１２へ
与える。これにより、特殊動作モードのときにおいて複
数回繰返し同じアドレス位置のワード線を繰返し選択す
ることができる。
【０２０２】以上のように、この発明の実施の形態９に
従えば、特殊動作モード指定時、外部アドレスストロー
ブに従って外部アドレス信号を取込み、内部で発振回路
の出力信号に従って内部ロウアドレスストローブ信号を
生成して行選択動作を行なっているため、容易に同じワ
ード線を複数回繰返し選択状態へ駆動してディスターブ
の加速を行なうことができる。また、外部で、選択状態
へ駆動されるワード線を容易に判別することができるた
め、確実にすべてのワード線を所定回数選択状態へ駆動
することができる。先頭アドレスから最終アドレスのワ
ード線をそれぞれ１回選択することにより、すべてのワ
ード線を所定回数確実に選択することができる。この場
合、内部の発振回路の発振周期を予め知ることができる
ため、ロウアドレスストローブ信号／ＲＡＳの活性化期
間を調整することにより、１つのロウアドレスストロー
ブ信号／ＲＡＳの活性期間内において同じワード線が選
択状態へ駆動される回数を変更することができる。
従えば、特殊動作モード指定時、外部アドレスストロー
ブに従って外部アドレス信号を取込み、内部で発振回路
の出力信号に従って内部ロウアドレスストローブ信号を
生成して行選択動作を行なっているため、容易に同じワ
ード線を複数回繰返し選択状態へ駆動してディスターブ
の加速を行なうことができる。また、外部で、選択状態
へ駆動されるワード線を容易に判別することができるた
め、確実にすべてのワード線を所定回数選択状態へ駆動
することができる。先頭アドレスから最終アドレスのワ
ード線をそれぞれ１回選択することにより、すべてのワ
ード線を所定回数確実に選択することができる。この場
合、内部の発振回路の発振周期を予め知ることができる
ため、ロウアドレスストローブ信号／ＲＡＳの活性化期
間を調整することにより、１つのロウアドレスストロー
ブ信号／ＲＡＳの活性期間内において同じワード線が選
択状態へ駆動される回数を変更することができる。
【０２０３】［実施の形態１０］図３４は、この発明の
実施の形態１０に従う半導体記憶装置の全体の構成を概
略的に示す図である。図３４においてこの半導体記憶装
置は、所定の周期で発振するリフレッシュ発振器６ｎ
と、特殊動作モード検出回路６ｂからの特殊動作モード
検出信号φＴＥに従って、外部からのロウアドレススト
ローブ信号／ＲＡＳおよびリフレッシュ制御回路６ｄか
らのセルフリフレッシュ指示信号φｒｅｆｓの一方を選
択してリフレッシュ発振器６ｎへ与えるセレクタ６ｓ
と、特殊動作モード検出回路６ｂからの特殊動作モード
検出信号φＴＥの活性化時活性化され、外部から与えら
れる特定のアドレス信号ビット線ＡＤＤをデコードし、
このリフレッシュ発振器６ｎの発振周期を設定する周期
設定信号φ１〜φｎを出力する周期設定回路６ｔを含
む。他の構成は、図１４に示す構成と同じであり、対応
する部分には同一参照番号を付しその詳細説明は省略す
る。この図３４に示すリフレッシュ制御回路６ｄの内部
構成は、図１５に示す構成と同じである。
実施の形態１０に従う半導体記憶装置の全体の構成を概
略的に示す図である。図３４においてこの半導体記憶装
置は、所定の周期で発振するリフレッシュ発振器６ｎ
と、特殊動作モード検出回路６ｂからの特殊動作モード
検出信号φＴＥに従って、外部からのロウアドレススト
ローブ信号／ＲＡＳおよびリフレッシュ制御回路６ｄか
らのセルフリフレッシュ指示信号φｒｅｆｓの一方を選
択してリフレッシュ発振器６ｎへ与えるセレクタ６ｓ
と、特殊動作モード検出回路６ｂからの特殊動作モード
検出信号φＴＥの活性化時活性化され、外部から与えら
れる特定のアドレス信号ビット線ＡＤＤをデコードし、
このリフレッシュ発振器６ｎの発振周期を設定する周期
設定信号φ１〜φｎを出力する周期設定回路６ｔを含
む。他の構成は、図１４に示す構成と同じであり、対応
する部分には同一参照番号を付しその詳細説明は省略す
る。この図３４に示すリフレッシュ制御回路６ｄの内部
構成は、図１５に示す構成と同じである。
【０２０４】この図３４に示す構成においては、セルフ
リフレッシュモード時におけるリフレッシュサイクルを
決定するリフレッシュ発振器６ｎからのパルス信号φＰ
Ｕの発振周期が特殊動作モード時において変更される。
これにより、セルフリフレッシュサイクルよりも短いサ
イクルで特殊動作モード時ワード線を選択状態へ駆動す
ることができる。
リフレッシュモード時におけるリフレッシュサイクルを
決定するリフレッシュ発振器６ｎからのパルス信号φＰ
Ｕの発振周期が特殊動作モード時において変更される。
これにより、セルフリフレッシュサイクルよりも短いサ
イクルで特殊動作モード時ワード線を選択状態へ駆動す
ることができる。
【０２０５】内部アドレス発生回路１０、アドレスバッ
ファ９およびマルチプレクサ１１の制御については、こ
の特殊動作モード時において外部からのロウアドレスス
トローブ信号／ＲＡＳにより内部アドレス信号の発生が
制御されてもよく、通常のセルフリフレッシュ動作時と
同様内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳに
従って内部アドレスが変更されてもよい。
ファ９およびマルチプレクサ１１の制御については、こ
の特殊動作モード時において外部からのロウアドレスス
トローブ信号／ＲＡＳにより内部アドレス信号の発生が
制御されてもよく、通常のセルフリフレッシュ動作時と
同様内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳに
従って内部アドレスが変更されてもよい。
【０２０６】図３５は、図３４に示すリフレッシュ発振
器６ｎ、セレクタ６ｓおよび周期設定回路６ｔの構成の
一例を示す図である。図３５において、セレクタ６ｓ
は、特殊モード検出信号φＴＥの活性化時導通し、外部
からのロウアドレスストローブ信号／ＲＡＳを通過させ
るｎチャネルＭＯＳトランジスタで構成されるトランス
ファゲート６ｓａと、インバータ６ｓｂを介して与えら
れる特殊動作モード検出信号φＴＥがＨレベル（活性状
態）のとき導通し、インバータ６ｓｄを介して与えられ
るセルフリフレッシュ指示信号φｒｅｆｓを通過させる
ｎチャネルＭＯＳトランジスタで構成されるトランスフ
ァゲート６ｓｃを含む。これらのトランスファゲート６
ｓａおよび６ｓｃの出力ノードはリフレッシュ発振器６
ｎに含まれるＮＯＲ回路６ｎａの一方入力に結合され
る。
器６ｎ、セレクタ６ｓおよび周期設定回路６ｔの構成の
一例を示す図である。図３５において、セレクタ６ｓ
は、特殊モード検出信号φＴＥの活性化時導通し、外部
からのロウアドレスストローブ信号／ＲＡＳを通過させ
るｎチャネルＭＯＳトランジスタで構成されるトランス
ファゲート６ｓａと、インバータ６ｓｂを介して与えら
れる特殊動作モード検出信号φＴＥがＨレベル（活性状
態）のとき導通し、インバータ６ｓｄを介して与えられ
るセルフリフレッシュ指示信号φｒｅｆｓを通過させる
ｎチャネルＭＯＳトランジスタで構成されるトランスフ
ァゲート６ｓｃを含む。これらのトランスファゲート６
ｓａおよび６ｓｃの出力ノードはリフレッシュ発振器６
ｎに含まれるＮＯＲ回路６ｎａの一方入力に結合され
る。
【０２０７】リフレッシュ発振器６ｎは、このＮＯＲ回
路６ｎａの出力信号を受ける偶数段の縦続接続されるイ
ンバータ６ｎｂ〜６ｎｈと、周期設定信号φ１〜φｎそ
れぞれに対応して設けられ、インバータ列６ｎｂ〜６ｎ
ｈの偶数番目のインバータ６ｎｃ、…６ｎｆの出力信号
を選択してＮＯＲ回路６ｎａの他方入力へ接続するｎチ
ャネルＭＯＳトランジスタで構成されるトランスファゲ
ート６ｎｉ〜６ｎｊを含む。このリフレッシュ発振器６
ｎの出力ノードＮｘはまた、ＮＯＲ回路６ｎａの他方入
力に接続される。
路６ｎａの出力信号を受ける偶数段の縦続接続されるイ
ンバータ６ｎｂ〜６ｎｈと、周期設定信号φ１〜φｎそ
れぞれに対応して設けられ、インバータ列６ｎｂ〜６ｎ
ｈの偶数番目のインバータ６ｎｃ、…６ｎｆの出力信号
を選択してＮＯＲ回路６ｎａの他方入力へ接続するｎチ
ャネルＭＯＳトランジスタで構成されるトランスファゲ
ート６ｎｉ〜６ｎｊを含む。このリフレッシュ発振器６
ｎの出力ノードＮｘはまた、ＮＯＲ回路６ｎａの他方入
力に接続される。
【０２０８】周期設定回路６ｔは、特殊動作モード検出
信号φＴＥの活性化時作動状態とされ、所定のアドレス
信号ＡＤＤおよび反転アドレス信号ＺＡＤＤをデコード
するデコード回路６ｔａと、このデコード回路６ｔｅの
出力信号をラッチするラッチ回路６ｔｂを含む。デコー
ド回路６ｔａは、それぞれ所定の組合せのアドレス信号
ビットＡＤＤおよびＺＡＤＤを受けるＮＡＮＤ回路ＮＡ
を各周期選択信号それぞれに対して含む。ラッチ回路６
ｔｂは、デコード回路６ｔａのＮＡＮＤ回路ＮＡに対応
して設けられるインバータラッチを備える。このインバ
ータラッチは、その入力と出力が接続されるインバータ
ＩＶを含む。各インバータラッチから周期設定信号φ１
〜φｎが出力される。
信号φＴＥの活性化時作動状態とされ、所定のアドレス
信号ＡＤＤおよび反転アドレス信号ＺＡＤＤをデコード
するデコード回路６ｔａと、このデコード回路６ｔｅの
出力信号をラッチするラッチ回路６ｔｂを含む。デコー
ド回路６ｔａは、それぞれ所定の組合せのアドレス信号
ビットＡＤＤおよびＺＡＤＤを受けるＮＡＮＤ回路ＮＡ
を各周期選択信号それぞれに対して含む。ラッチ回路６
ｔｂは、デコード回路６ｔａのＮＡＮＤ回路ＮＡに対応
して設けられるインバータラッチを備える。このインバ
ータラッチは、その入力と出力が接続されるインバータ
ＩＶを含む。各インバータラッチから周期設定信号φ１
〜φｎが出力される。
【０２０９】このデコード回路６ｔａは、特殊動作モー
ド検出信号φＴＥの非活性化時の出力信号がすべてＨレ
ベルに固定される。したがってラッチ回路６ｔｂからの
周期設定信号φ１〜φｎはすべてＬレベルにある。これ
により、リフレッシュ発振器６ｎにおいて、トランスフ
ァゲート６ｎｉ〜６ｎｊはすべてオフ状態にある。
ド検出信号φＴＥの非活性化時の出力信号がすべてＨレ
ベルに固定される。したがってラッチ回路６ｔｂからの
周期設定信号φ１〜φｎはすべてＬレベルにある。これ
により、リフレッシュ発振器６ｎにおいて、トランスフ
ァゲート６ｎｉ〜６ｎｊはすべてオフ状態にある。
【０２１０】したがって、通常のリフレッシュ動作モー
ド時においては、セルフリフレッシュ指示信号φｒｅｆ
ｓがＨレベルの活性状態となりセルフリフレッシュモー
ドに入ると、インバータ６ｓｄおよびトランスファゲー
ト６ｓｃを介してＬレベルの信号がＮＯＲ回路６ｎａに
与えられ、このＮＯＲ回路６ｎａがインバータとして作
用し、このリフレッシュ発振器６ｎがリングオシレータ
として動作し、所定の周期で発振を行なう。φｒｅｑ発
生回路６ｄｆは、このリフレッシュ発振器６ｎの出力す
る発振信号φＰＵをカウントし、このカウント値が所定
数に達するごとにリフレッシュ要求信号φｒｅｑを出力
する。したがって所定の周期でセルフリフレッシュ動作
が行なわれる。
ド時においては、セルフリフレッシュ指示信号φｒｅｆ
ｓがＨレベルの活性状態となりセルフリフレッシュモー
ドに入ると、インバータ６ｓｄおよびトランスファゲー
ト６ｓｃを介してＬレベルの信号がＮＯＲ回路６ｎａに
与えられ、このＮＯＲ回路６ｎａがインバータとして作
用し、このリフレッシュ発振器６ｎがリングオシレータ
として動作し、所定の周期で発振を行なう。φｒｅｑ発
生回路６ｄｆは、このリフレッシュ発振器６ｎの出力す
る発振信号φＰＵをカウントし、このカウント値が所定
数に達するごとにリフレッシュ要求信号φｒｅｑを出力
する。したがって所定の周期でセルフリフレッシュ動作
が行なわれる。
【０２１１】一方、特殊動作モード指定時においては、
セレクタ６ｓにおいてトランスファゲート６ｓａが導通
し、ロウアドレスストローブ信号／ＲＡＳがＮＯＲ回路
６ｎａの一方入力へ与えられる。この特殊動作モード
時、デコード回路６ｔａがイネーブルされてデコード動
作を行ない、このＮＡＮＤ回路ＮＡの出力信号のいずれ
かがＬレベルに立上がり、応じてラッチ回路６ｔｂの出
力信号φ１〜φｎのいずれかがＨレベルに立上がる。こ
れにより、トランスファゲート６ｎｉ〜６ｎｊのいずれ
かがオン状態となり、トランスファゲート６ｎｉ〜６ｎ
ｊに対応して設けられたインバータの出力信号が選択さ
れてＮＯＲ回路６ｎａの他方入力へ与えられる。
セレクタ６ｓにおいてトランスファゲート６ｓａが導通
し、ロウアドレスストローブ信号／ＲＡＳがＮＯＲ回路
６ｎａの一方入力へ与えられる。この特殊動作モード
時、デコード回路６ｔａがイネーブルされてデコード動
作を行ない、このＮＡＮＤ回路ＮＡの出力信号のいずれ
かがＬレベルに立上がり、応じてラッチ回路６ｔｂの出
力信号φ１〜φｎのいずれかがＨレベルに立上がる。こ
れにより、トランスファゲート６ｎｉ〜６ｎｊのいずれ
かがオン状態となり、トランスファゲート６ｎｉ〜６ｎ
ｊに対応して設けられたインバータの出力信号が選択さ
れてＮＯＲ回路６ｎａの他方入力へ与えられる。
【０２１２】したがって、この周期設定信号φ１〜φｎ
のいずれかが選択状態へ駆動された場合、リフレッシュ
発振器６ｎがセルフリフレッシュモード時よりも短い周
期で発振動作を行なうことになる。したがって、φｒｅ
ｑ発生回路６ｄｆからのリフレッシュ要求信号φｒｅｑ
は、セルフリフレッシュサイクルよりも短い周期で活性
状態へ駆動され、応じて内部の行選択動作が行なわれ
る。
のいずれかが選択状態へ駆動された場合、リフレッシュ
発振器６ｎがセルフリフレッシュモード時よりも短い周
期で発振動作を行なうことになる。したがって、φｒｅ
ｑ発生回路６ｄｆからのリフレッシュ要求信号φｒｅｑ
は、セルフリフレッシュサイクルよりも短い周期で活性
状態へ駆動され、応じて内部の行選択動作が行なわれ
る。
【０２１３】この特殊動作モード時において、ロウアド
レスストローブ信号／ＲＡＳをＨレベルに立上げると、
ＮＯＲ回路６ｎａの出力信号がＬレベルに固定され、発
振器６ｎの発振動作は停止される。したがって、このリ
フレッシュ発振器６ｎの発振動作を外部からのロウアド
レスストローブ信号／ＲＡＳにより制御することがで
き、先の実施の形態１ないし８と同様、外部制御信号の
変化をトリガとして内部で行選択動作を行なうことがで
きる。
レスストローブ信号／ＲＡＳをＨレベルに立上げると、
ＮＯＲ回路６ｎａの出力信号がＬレベルに固定され、発
振器６ｎの発振動作は停止される。したがって、このリ
フレッシュ発振器６ｎの発振動作を外部からのロウアド
レスストローブ信号／ＲＡＳにより制御することがで
き、先の実施の形態１ないし８と同様、外部制御信号の
変化をトリガとして内部で行選択動作を行なうことがで
きる。
【０２１４】なお、この図３５に示すφｒｅｑ発生回路
６ｄｆは、図１５に示すカウンタ６ｄｃ、およびリフレ
ッシュ要求発生回路６ｄｅに対応する。
６ｄｆは、図１５に示すカウンタ６ｄｃ、およびリフレ
ッシュ要求発生回路６ｄｅに対応する。
【０２１５】図３６は、この発明の実施の形態９の半導
体記憶装置の動作を示す波形図である。以下、図３６を
参照してこの発明の実施の形態９の半導体記憶装置の動
作について説明する。
体記憶装置の動作を示す波形図である。以下、図３６を
参照してこの発明の実施の形態９の半導体記憶装置の動
作について説明する。
【０２１６】セルフリフレッシュモード時においては、
セルフリフレッシュ指示信号φｒｅｆｓがＨレベルの活
性状態にあり、特殊動作モード指示信号φＴＥはＬレベ
ルの非活性状態にある。応じて、周期設定信号φ１〜φ
ｎもすべてＬレベルにある。この状態においては、リフ
レッシュ発振器６ｎは、ＮＯＲ回路６ｎａおよびインバ
ータ６ｎｂ〜６ｎｈによるリングオシレータにより一定
の周期で発振している。この発振信号φＰＵに従ってφ
ｒｅｑ発生回路６ｅｆが、リフレッシュ要求信号φｒｅ
ｑを出力する。
セルフリフレッシュ指示信号φｒｅｆｓがＨレベルの活
性状態にあり、特殊動作モード指示信号φＴＥはＬレベ
ルの非活性状態にある。応じて、周期設定信号φ１〜φ
ｎもすべてＬレベルにある。この状態においては、リフ
レッシュ発振器６ｎは、ＮＯＲ回路６ｎａおよびインバ
ータ６ｎｂ〜６ｎｈによるリングオシレータにより一定
の周期で発振している。この発振信号φＰＵに従ってφ
ｒｅｑ発生回路６ｅｆが、リフレッシュ要求信号φｒｅ
ｑを出力する。
【０２１７】今、φｒｅｑ発生回路６ｅｆが、発振信号
φＰＵの立上がりに応答してリフレッシュ要求信号φｒ
ｅｑを出力する場合を考える（パルスカウント値が１の
場合）。まず、この発振信号φＰＵの立上がりに応答し
て内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳが所
定期間Ｌレベルの活性状態となり、内部でメモリセルデ
ータのリフレッシュが行なわれる。この場合、アドレス
信号としては、内部に設けられた内部アドレス発生回路
の発生するアドレス信号ＲＲＡがリフレッシュアドレス
信号として用いられる。このリフレッシュ要求信号φｒ
ｅｑが、発振信号φＰＵの立上りごとに発生され、これ
により、一定の周期Ｔｓｒをセルフリフレッシュサイク
ルとしてセルフリフレッシュ動作が行なわれる。
φＰＵの立上がりに応答してリフレッシュ要求信号φｒ
ｅｑを出力する場合を考える（パルスカウント値が１の
場合）。まず、この発振信号φＰＵの立上がりに応答し
て内部ロウアドレスストローブ信号ｉｎｔＺＲＡＳが所
定期間Ｌレベルの活性状態となり、内部でメモリセルデ
ータのリフレッシュが行なわれる。この場合、アドレス
信号としては、内部に設けられた内部アドレス発生回路
の発生するアドレス信号ＲＲＡがリフレッシュアドレス
信号として用いられる。このリフレッシュ要求信号φｒ
ｅｑが、発振信号φＰＵの立上りごとに発生され、これ
により、一定の周期Ｔｓｒをセルフリフレッシュサイク
ルとしてセルフリフレッシュ動作が行なわれる。
【０２１８】特殊モード動作時においては、セルフリフ
レッシュ指示信号φｒｅｆｓはＬレベルにあり、一方特
殊動作モード検出信号φＴＥがＨレベルになり、リフレ
ッシュ制御回路６ｎには、セレクタ６ｓを介して外部か
らのロウアドレスストローブ信号／ＲＡＳが与えられ
る。この特殊モード動作指定時において、デコード回路
６ｔａおよびラッチ回路６ｔｂにより、周期設定信号φ
１〜φｎのいずれかがＨレベルに立上げられ、残りの周
期設定信号がＬレベルに立下げられる。これにより、リ
フレッシュ発振器６ｎの発振周期がセルフリフレッシュ
時のそれよりも短くされる（周期設定は特殊動作モード
を指示するモードエントリサイクル時に行なわれる）。
レッシュ指示信号φｒｅｆｓはＬレベルにあり、一方特
殊動作モード検出信号φＴＥがＨレベルになり、リフレ
ッシュ制御回路６ｎには、セレクタ６ｓを介して外部か
らのロウアドレスストローブ信号／ＲＡＳが与えられ
る。この特殊モード動作指定時において、デコード回路
６ｔａおよびラッチ回路６ｔｂにより、周期設定信号φ
１〜φｎのいずれかがＨレベルに立上げられ、残りの周
期設定信号がＬレベルに立下げられる。これにより、リ
フレッシュ発振器６ｎの発振周期がセルフリフレッシュ
時のそれよりも短くされる（周期設定は特殊動作モード
を指示するモードエントリサイクル時に行なわれる）。
【０２１９】ロウアドレスストローブ信号／ＲＡＳをＬ
レベルに立下げることにより、このリフレッシュ発振器
６ｎが活性化され、発振動作を行なう。この発振器６ｎ
の出力する発振信号φＰＵの周期は、セルフリフレッシ
ュ時のそれよりも短くされており、この発振信号φＰＵ
の立上がりに応答してφｒｅｑ発生回路６ｄｆから出力
されるリフレッシュ要求信号φｒｅｑの活性状態へ駆動
される周期Ｔｔｅもセルフリフレッシュサイクルのそれ
よりも短くなる。リフレッシュ要求信号φｒｅｑの活性
化に応答して内部で内部ロウアドレスストローブ信号ｉ
ｎｔＺＲＡＳが所定期間Ｌレベルの活性状態へ駆動さ
れ、ワード線の選択動作が行なわれる。
レベルに立下げることにより、このリフレッシュ発振器
６ｎが活性化され、発振動作を行なう。この発振器６ｎ
の出力する発振信号φＰＵの周期は、セルフリフレッシ
ュ時のそれよりも短くされており、この発振信号φＰＵ
の立上がりに応答してφｒｅｑ発生回路６ｄｆから出力
されるリフレッシュ要求信号φｒｅｑの活性状態へ駆動
される周期Ｔｔｅもセルフリフレッシュサイクルのそれ
よりも短くなる。リフレッシュ要求信号φｒｅｑの活性
化に応答して内部で内部ロウアドレスストローブ信号ｉ
ｎｔＺＲＡＳが所定期間Ｌレベルの活性状態へ駆動さ
れ、ワード線の選択動作が行なわれる。
【０２２０】このリフレッシュ要求信号φｒｅｑが出力
される周期を周期設定信号φ１〜φｎで設定することに
より、１つのＲＡＳサイクル（信号／ＲＡＳがＬレベル
にある期間）においてワード線選択動作が行なわれる回
数を所望の数に設定することができる。この特殊動作モ
ード時において、ワード線選択のためのアドレスとして
は、先に述べた方法のうちのいずれかの方法を用いるこ
とができる。すなわち、アドレスＡで示すように、内部
アドレス発生回路からのアドレス信号ＲＲＡを利用し、
各ワード線選択ごとに選択されるワード線を順次異なら
せることができる。この場合、各ワード線が選択される
周期を短くすることができ、応じて同じテスト時間内で
各ワード線を複数回選択状態へ駆動することができる。
される周期を周期設定信号φ１〜φｎで設定することに
より、１つのＲＡＳサイクル（信号／ＲＡＳがＬレベル
にある期間）においてワード線選択動作が行なわれる回
数を所望の数に設定することができる。この特殊動作モ
ード時において、ワード線選択のためのアドレスとして
は、先に述べた方法のうちのいずれかの方法を用いるこ
とができる。すなわち、アドレスＡで示すように、内部
アドレス発生回路からのアドレス信号ＲＲＡを利用し、
各ワード線選択ごとに選択されるワード線を順次異なら
せることができる。この場合、各ワード線が選択される
周期を短くすることができ、応じて同じテスト時間内で
各ワード線を複数回選択状態へ駆動することができる。
【０２２１】また、アドレスＢに示すように、外部のア
ドレス信号をロウアドレスストローブ信号／ＲＡＳによ
り取込み内部ロウアドレス信号ＲＡを生成してワード線
選択を行なってもよい。この場合、外部からのアドレス
信号がロウアドレスストローブ信号／ＲＡＳにより取込
まれているため、１つのＲＡＳサイクル内において同じ
ワード線が複数回選択状態へ駆動される。
ドレス信号をロウアドレスストローブ信号／ＲＡＳによ
り取込み内部ロウアドレス信号ＲＡを生成してワード線
選択を行なってもよい。この場合、外部からのアドレス
信号がロウアドレスストローブ信号／ＲＡＳにより取込
まれているため、１つのＲＡＳサイクル内において同じ
ワード線が複数回選択状態へ駆動される。
【０２２２】さらに、アドレスＣに示すように、内部ア
ドレス発生回路のアドレス更新タイミングを外部のロウ
アドレスストローブ信号／ＲＡＳで制御してもよい。こ
の場合においては、１つのＲＡＳサイクルにおいて、内
部アドレス発生回路からのアドレスＲＲＡに従ってワー
ド線選択が行なわれる。
ドレス発生回路のアドレス更新タイミングを外部のロウ
アドレスストローブ信号／ＲＡＳで制御してもよい。こ
の場合においては、１つのＲＡＳサイクルにおいて、内
部アドレス発生回路からのアドレスＲＲＡに従ってワー
ド線選択が行なわれる。
【０２２３】このアドレスＡ、アドレスＢおよびアドレ
スＣのいずれのアドレスを特殊動作モード時においてワ
ード線選択のために用いるかは適当に定められればよ
い。これらのアドレスＡ〜Ｃを発生する構成は先に説明
した実施の形態を構成を利用することができる。
スＣのいずれのアドレスを特殊動作モード時においてワ
ード線選択のために用いるかは適当に定められればよ
い。これらのアドレスＡ〜Ｃを発生する構成は先に説明
した実施の形態を構成を利用することができる。
【０２２４】以上のように、この発明の実施の形態１０
に従えば、セルフリフレッシュ時においてセルフリフレ
ッシュサイクルを規定するために用いられるセルフリフ
レッシュ用の発振器の発振周期を特殊動作モード時にお
いて変更し、このセルフリフレッシュ用の発振器を特殊
動作モード時外部からのロウアドレスストローブ信号／
ＲＡＳで活性／非活性を制御しているため、外部制御信
号をトリガとして内部で行選択動作を短い周期で繰返し
行なうことができる。これにより、先の実施の形態１な
いし８と同様の効果を得ることができる。また、単に、
セルフリフレッシュ用の発振器の発振周期を異ならせて
いるだけであり、余分の発振器等の回路構成を用いる必
要がなく、回路構成が簡略化される。
に従えば、セルフリフレッシュ時においてセルフリフレ
ッシュサイクルを規定するために用いられるセルフリフ
レッシュ用の発振器の発振周期を特殊動作モード時にお
いて変更し、このセルフリフレッシュ用の発振器を特殊
動作モード時外部からのロウアドレスストローブ信号／
ＲＡＳで活性／非活性を制御しているため、外部制御信
号をトリガとして内部で行選択動作を短い周期で繰返し
行なうことができる。これにより、先の実施の形態１な
いし８と同様の効果を得ることができる。また、単に、
セルフリフレッシュ用の発振器の発振周期を異ならせて
いるだけであり、余分の発振器等の回路構成を用いる必
要がなく、回路構成が簡略化される。
【０２２５】［他の適用例」上述の説明において、特殊
動作モードは、ＷＣＢＲ＋アドレスキーの条件で設定さ
れている。しかしながら、特定の信号入力端子を通常動
作時に用いられるよりもはるかに高い電圧レベルに設定
するスーパーＶｃｃ条件がさらに組合せられて用いられ
てもよい。
動作モードは、ＷＣＢＲ＋アドレスキーの条件で設定さ
れている。しかしながら、特定の信号入力端子を通常動
作時に用いられるよりもはるかに高い電圧レベルに設定
するスーパーＶｃｃ条件がさらに組合せられて用いられ
てもよい。
【０２２６】また、外部制御信号の状態の組合せで内部
ロウアドレスストローブ信号を発生する場合、半導体記
憶装置はセルフリフレッシュモードを備えておらず、単
にＣＢＲリフレッシュモード動作が可能なものであって
もよい。
ロウアドレスストローブ信号を発生する場合、半導体記
憶装置はセルフリフレッシュモードを備えておらず、単
にＣＢＲリフレッシュモード動作が可能なものであって
もよい。
【０２２７】
【発明の効果】以上のように、この発明に従えば、少な
くとも１つの外部信号の変化をトリガとして内部の行選
択指示信号を変化させ、その行選択指示信号の非活性化
へは、対応の外部制御信号と異なる信号を用いているた
め、外部アクセス指示信号の周期よりも短い周期で行選
択指示信号を活性／非活性化することができ、内部で短
い周期で行選択動作を行なうことができる。
くとも１つの外部信号の変化をトリガとして内部の行選
択指示信号を変化させ、その行選択指示信号の非活性化
へは、対応の外部制御信号と異なる信号を用いているた
め、外部アクセス指示信号の周期よりも短い周期で行選
択指示信号を活性／非活性化することができ、内部で短
い周期で行選択動作を行なうことができる。
【０２２８】請求項１に係る発明に従えば、特殊動作モ
ード指示信号の活性化に応答して外部からのアクセス指
示信号を通過させ、この選択状態からのアクセス指示信
号の活性化時に活性化されて発振動作を行ない、特殊動
作モード指示信号に従ってその発振信号を複数のメモリ
セルの行選択動作を活性化する内部行選択指示信号とし
て出力しているため、外部のアクセス指示信号の周期を
短くすることができない場合においても、内部で発振手
段の出力信号に従って短いサイクルで内部行選択指示信
号を活性化することができ、短いサイクルでワード線を
選択状態へ駆動することができる。
ード指示信号の活性化に応答して外部からのアクセス指
示信号を通過させ、この選択状態からのアクセス指示信
号の活性化時に活性化されて発振動作を行ない、特殊動
作モード指示信号に従ってその発振信号を複数のメモリ
セルの行選択動作を活性化する内部行選択指示信号とし
て出力しているため、外部のアクセス指示信号の周期を
短くすることができない場合においても、内部で発振手
段の出力信号に従って短いサイクルで内部行選択指示信
号を活性化することができ、短いサイクルでワード線を
選択状態へ駆動することができる。
【０２２９】請求項２に係る発明に従えば、特殊動作モ
ード指示信号に従って少なくともアクセス指示信号を含
む複数の外部制御信号を通過させ、これらの制御信号の
論理状態に組合せに従って複数のメモリセルの行選択に
関連する動作を活性化する内部行選択指示信号を発生す
るように構成しているため、１つの外部制御信号を短い
周期で変化させることができない場合においても、内部
の行選択指示信号は複数の制御信号の論理状態の組合せ
に従って変化させることができるため、１つの外部信号
の周期よりも短い周期で内部行選択指示信号を変化させ
ることができ、応じて短い周期で行選択動作を行なうこ
とができる。
ード指示信号に従って少なくともアクセス指示信号を含
む複数の外部制御信号を通過させ、これらの制御信号の
論理状態に組合せに従って複数のメモリセルの行選択に
関連する動作を活性化する内部行選択指示信号を発生す
るように構成しているため、１つの外部制御信号を短い
周期で変化させることができない場合においても、内部
の行選択指示信号は複数の制御信号の論理状態の組合せ
に従って変化させることができるため、１つの外部信号
の周期よりも短い周期で内部行選択指示信号を変化させ
ることができ、応じて短い周期で行選択動作を行なうこ
とができる。
【０２３０】請求項３に係る発明に従えば、複数の制御
信号の論理状態の変化に応答して内部行選択指示信号の
状態を変化させているため、論理状態の変化ごとに内部
行選択指示信号の状態を変化させることができ、制御信
号の周期よりも短い周期で内部行選択指示信号を変化さ
せることができる。
信号の論理状態の変化に応答して内部行選択指示信号の
状態を変化させているため、論理状態の変化ごとに内部
行選択指示信号の状態を変化させることができ、制御信
号の周期よりも短い周期で内部行選択指示信号を変化さ
せることができる。
【０２３１】請求項４に係る発明に従えば、複数の制御
信号の論理状態の第１および第２の組合せそれぞれに従
って内部行選択指示信号の活性／非活性化を行なってい
るため、複数の制御信号個々の周期よりも短い周期で内
部の行選択指示信号を活性／非活性化することができ、
短い周期で行選択を行なうことができる。
信号の論理状態の第１および第２の組合せそれぞれに従
って内部行選択指示信号の活性／非活性化を行なってい
るため、複数の制御信号個々の周期よりも短い周期で内
部の行選択指示信号を活性／非活性化することができ、
短い周期で行選択を行なうことができる。
【０２３２】請求項５に係る発明に従えば、複数の制御
信号の第１、第２、第３および第４の状態の組合せの変
化に従って内部の行選択指示信号の活性／非活性の状態
を変化させているため、非常に短い周期で内部の行選択
指示信号を変化させることができる。
信号の第１、第２、第３および第４の状態の組合せの変
化に従って内部の行選択指示信号の活性／非活性の状態
を変化させているため、非常に短い周期で内部の行選択
指示信号を変化させることができる。
【０２３３】請求項６に係る発明に従えば、特殊動作モ
ード指示信号と外部からのアクセス指示信号両者の活性
化に応答して発振動作を行ない、この特殊動作モード指
示信号に従って発振手段の出力信号と外部からのアクセ
ス指示信号の一方を選択的に通過させて行選択指示信号
を発生しているため、特殊動作モード時においては、こ
の発振手段の出力信号に従って内部の行選択指示信号を
発生することができ、短い周期で内部行選択指示信号の
発生を行なうことができる。また、外部のアクセス指示
信号の活性化時に発振動作が行なわれており、この発振
動作の制御を外部から行なうことができ、通常の試験装
置を用いて内部で短い周期で行選択を行なうことができ
る。
ード指示信号と外部からのアクセス指示信号両者の活性
化に応答して発振動作を行ない、この特殊動作モード指
示信号に従って発振手段の出力信号と外部からのアクセ
ス指示信号の一方を選択的に通過させて行選択指示信号
を発生しているため、特殊動作モード時においては、こ
の発振手段の出力信号に従って内部の行選択指示信号を
発生することができ、短い周期で内部行選択指示信号の
発生を行なうことができる。また、外部のアクセス指示
信号の活性化時に発振動作が行なわれており、この発振
動作の制御を外部から行なうことができ、通常の試験装
置を用いて内部で短い周期で行選択を行なうことができ
る。
【０２３４】請求項７に係る発明に従えば、セルフリフ
レッシュのサイクルを規定する発振器の発振周期を変更
し、特殊動作モード指示信号と外部からのアクセス指示
信号両者の活性化に応答してこの発振器を活性化して内
部行選択指示信号を発振手段の出力信号に従って生成し
ているため、外部のアクセス指示信号の制御の下に内部
で行選択をセルフリフレッシュのサイクルよりも短い周
期で行なうことができる。
レッシュのサイクルを規定する発振器の発振周期を変更
し、特殊動作モード指示信号と外部からのアクセス指示
信号両者の活性化に応答してこの発振器を活性化して内
部行選択指示信号を発振手段の出力信号に従って生成し
ているため、外部のアクセス指示信号の制御の下に内部
で行選択をセルフリフレッシュのサイクルよりも短い周
期で行なうことができる。
【０２３５】請求項８に係る発明に従えば、行選択時に
おいては、内部で設けられたアドレス発生器からの内部
アドレス信号を用いているため、確実に各行選択時に選
択行を指定するアドレスを生成することができる。
おいては、内部で設けられたアドレス発生器からの内部
アドレス信号を用いているため、確実に各行選択時に選
択行を指定するアドレスを生成することができる。
【０２３６】請求項９に係る発明に従えば、外部からの
アドレス信号に従って内部で行選択を行なうように構成
しているため、同一アドレスの行を繰返し選択すること
が可能となり、たとえばディスターブの加速を行なうこ
とができる。
アドレス信号に従って内部で行選択を行なうように構成
しているため、同一アドレスの行を繰返し選択すること
が可能となり、たとえばディスターブの加速を行なうこ
とができる。
【０２３７】請求項１０に係る発明に従えば、特殊モー
ド指定信号の活性化時少なくとも１つの外部からの制御
信号の変化に従ってこの少なくとも１つの外部信号の変
化周期よりも短い周期で変化する内部行選択指示信号を
発生し行選択を行なっているため、外部制御信号の変化
周期が長い場合においても、短い周期で行選択を行なう
ことができる。
ド指定信号の活性化時少なくとも１つの外部からの制御
信号の変化に従ってこの少なくとも１つの外部信号の変
化周期よりも短い周期で変化する内部行選択指示信号を
発生し行選択を行なっているため、外部制御信号の変化
周期が長い場合においても、短い周期で行選択を行なう
ことができる。
【０２３８】請求項１１の発明に従えば、特殊動作モー
ド指示信号の活性化時、外部からのアクセス指示信号に
従って内部で行選択に用いられるアドレス信号を発生し
ているため、内蔵のアドレス発生器を用いても、容易に
連続して繰返し同じワード線を選択状態へ駆動すること
ができる。
ド指示信号の活性化時、外部からのアクセス指示信号に
従って内部で行選択に用いられるアドレス信号を発生し
ているため、内蔵のアドレス発生器を用いても、容易に
連続して繰返し同じワード線を選択状態へ駆動すること
ができる。
【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。
置の全体の構成を概略的に示す図である。
【図２】 図１に示す半導体記憶装置のリフレッシュモ
ード時の動作を示す信号波形図である。
ード時の動作を示す信号波形図である。
【図３】 図１に示す半導体記憶装置の特殊動作モード
時の動作を示す信号波形図である。
時の動作を示す信号波形図である。
【図４】 図１に示す半導体記憶装置の動作を示す信号
波形図である。
波形図である。
【図５】 特殊動作モード時の外部ロウアドレスストロ
ーブ信号と内部ロウアドレスストローブ信号の関係を示
す図である。
ーブ信号と内部ロウアドレスストローブ信号の関係を示
す図である。
【図６】 図１に示すリフレッシュアドレスカウンタお
よびマルチプレクサ制御信号発生部の構成を概略的に示
す図である。
よびマルチプレクサ制御信号発生部の構成を概略的に示
す図である。
【図７】 図１に示すテスト発振回路の構成の一例を示
す図である。
す図である。
【図８】 図１に示すテスト発振回路の変更例の構成を
概略的に示す図である。
概略的に示す図である。
【図９】 図８に示すテスト発振回路の動作を示す信号
波形図である。
波形図である。
【図１０】 本発明の実施の形態２に従う半導体記憶装
置の要部の構成を概略的に示す図である。
置の要部の構成を概略的に示す図である。
【図１１】 図１０に示す内部アドレス発生回路のアド
レス発生態様を示す図である。
レス発生態様を示す図である。
【図１２】 この発明の実施の形態３に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図１３】 図１２に示すアドレス発生部の動作を示す
信号波形図である。
信号波形図である。
【図１４】 この発明の実施の形態４に従う半導体記憶
装置の全体の構成を概略的に示す図である。
装置の全体の構成を概略的に示す図である。
【図１５】 図１４に示すリフレッシュ制御回路の構成
を概略的に示す図である。
を概略的に示す図である。
【図１６】 図１４に示す半導体記憶装置の動作を示す
信号波形図である。
信号波形図である。
【図１７】 図１４に示す半導体記憶装置の特殊動作モ
ード時の動作を示す信号波形図である。
ード時の動作を示す信号波形図である。
【図１８】 この発明の実施の形態５に従う半導体記憶
装置の全体の構成を概略的に示す図である。
装置の全体の構成を概略的に示す図である。
【図１９】 図１８に示す外部制御ＲＡＳ発生回路の構
成の一例を示す図である。
成の一例を示す図である。
【図２０】 図１８に示す半導体記憶装置の動作を示す
信号波形図である。
信号波形図である。
【図２１】 この発明の実施の形態６の構成を示す図で
ある。
ある。
【図２２】 図２１に示す回路を用いたときの半導体記
憶装置の動作を示す信号波形図である。
憶装置の動作を示す信号波形図である。
【図２３】 この発明の実施の形態７に従う半導体記憶
装置の全体の構成を概略的に示す図である。
装置の全体の構成を概略的に示す図である。
【図２４】 図２３に示す半導体記憶装置の動作を示す
信号波形図である。
信号波形図である。
【図２５】 図２３に示す半導体記憶装置の変更例の動
作を示す波形図である。
作を示す波形図である。
【図２６】 図２５に示す動作を実現するために用いら
れるアドレスバッファの構成の一例を示す図である。
れるアドレスバッファの構成の一例を示す図である。
【図２７】 図２６に示すアドレスバッファの動作を示
す信号波形図である。
す信号波形図である。
【図２８】 この発明の実施の形態８に従う半導体記憶
装置の全体の構成を概略的に示す図である。
装置の全体の構成を概略的に示す図である。
【図２９】 図２８に示すＲＡＳ切換回路の構成の一例
を示す図である。
を示す図である。
【図３０】 （Ａ）および（Ｂ）は、図２８に示す半導
体記憶装置の動作を示す信号波形図である。
体記憶装置の動作を示す信号波形図である。
【図３１】 この発明の実施の形態８の変更例の構成を
示す図である。
示す図である。
【図３２】 この発明の実施の形態９に従う半導体記憶
装置の動作を示す信号波形図である。
装置の動作を示す信号波形図である。
【図３３】 この発明の実施の形態９に従う半導体記憶
装置の全体の構成を概略的に示す図である。
装置の全体の構成を概略的に示す図である。
【図３４】 この発明の実施の形態１０に従う半導体記
憶装置の全体の構成を概略的に示す図である。
憶装置の全体の構成を概略的に示す図である。
【図３５】 図３４に示すリフレッシュ発振器、セレク
タおよび周期設定回路の構成の一例を示す図である。
タおよび周期設定回路の構成の一例を示す図である。
【図３６】 この発明の実施の形態１０に従う半導体記
憶装置の動作を示す信号波形図である。
憶装置の動作を示す信号波形図である。
【図３７】 従来の半導体記憶装置の全体の構成を概略
的に示す図である。
的に示す図である。
【図３８】 図３７に示すメモリアレイ部の構成を示す
図である。
図である。
【図３９】 従来の半導体記憶装置の動作を示す信号波
形図である。
形図である。
【図４０】 図３８に示す半導体記憶装置のメモリアレ
イ部の寄生容量の分布をより詳しく示す図である。
イ部の寄生容量の分布をより詳しく示す図である。
【図４１】 図４０に示す寄生容量の作用を説明するた
めの図である。
めの図である。
【図４２】 図４０に示す寄生容量のメモリセルデータ
に及ぼす影響を説明するための図である。
に及ぼす影響を説明するための図である。
【図４３】 従来のディスターブテストを説明するため
の信号波形図である。
の信号波形図である。
【図４４】 従来のディスターブテストを行なうための
配置の一例を示す図である。
配置の一例を示す図である。
【図４５】 従来の半導体記憶装置の問題点を説明する
ための図である。
ための図である。
１ 半導体記憶装置、６ コントロール回路、７ メモ
リセルアレイ、９ アドレスバッファ、１０ 内部アド
レス発生回路、１０ａ リフレッシュアドレスカウン
タ、１１ マルチプレクサ、１２ ロウデコーダ、１４
ａ センスアンプ群、６ａ ＣＢＲ検出回路、６ｂ 特
殊動作モード検出回路、６ｃ リフレッシュ発振回路、
６ｄ リフレッシュ制御回路、６ｅ ワンショットパル
ス発生回路、６ｇ 内部ＲＡＳ発生回路、６ｈ 選択回
路、６ｉ テスト発振回路、６ｊセレクタ、６ｋ 行系
制御回路、１０ｂ 切換回路、６ｏ 短周期発振器、６
ｎリフレッシュ発振器、６ｐ セレクタ、６ｄａ タイ
マ、６ｄｃ カウンタ、６ｄｅ リフレッシュ要求発生
回路、６ｄｆ ゲート回路、６ｑ 外部制御ＲＡＳ発生
回路、６ｑａ 合成回路、６ｑｂ セレクタ、６ｒ Ｒ
ＡＳ切換回路、６ｒａ 発振回路、６ｒｂ セレクタ、
６ｓ セレクタ、６ｔ 周期設定回路。
リセルアレイ、９ アドレスバッファ、１０ 内部アド
レス発生回路、１０ａ リフレッシュアドレスカウン
タ、１１ マルチプレクサ、１２ ロウデコーダ、１４
ａ センスアンプ群、６ａ ＣＢＲ検出回路、６ｂ 特
殊動作モード検出回路、６ｃ リフレッシュ発振回路、
６ｄ リフレッシュ制御回路、６ｅ ワンショットパル
ス発生回路、６ｇ 内部ＲＡＳ発生回路、６ｈ 選択回
路、６ｉ テスト発振回路、６ｊセレクタ、６ｋ 行系
制御回路、１０ｂ 切換回路、６ｏ 短周期発振器、６
ｎリフレッシュ発振器、６ｐ セレクタ、６ｄａ タイ
マ、６ｄｃ カウンタ、６ｄｅ リフレッシュ要求発生
回路、６ｄｆ ゲート回路、６ｑ 外部制御ＲＡＳ発生
回路、６ｑａ 合成回路、６ｑｂ セレクタ、６ｒ Ｒ
ＡＳ切換回路、６ｒａ 発振回路、６ｒｂ セレクタ、
６ｓ セレクタ、６ｔ 周期設定回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 笠本 正之 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内 (72)発明者 岡田 尚隆 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内 (72)発明者 植月 和久 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内 (72)発明者 村上 昌勝 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内 (72)発明者 青木 繁和 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内 (72)発明者 田 増成 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内 (72)発明者 石谷 真 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内 (72)発明者 白井 昭宏 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内
Claims (11)
- 【請求項１】 行列状に配列される複数のメモリセルを
含む半導体記憶装置であって、 特殊動作モード指示信号に応答して、外部からのアクセ
ス指示信号を通過させる選択手段、および前記選択手段
からのアクセス指示信号の活性化時活性化されて発振動
作を行ない、前記特殊動作モード指示信号の活性化時、
該発振信号を前記複数のメモリセルの行選択動作を活性
化するための内部行選択指示信号として出力する発振手
段を備える、半導体記憶装置。 - 【請求項２】 行列状に配列される複数のメモリセルを
有する半導体記憶装置であって、 特殊動作モード指示信号に応答して、少なくともアクセ
ス指示信号を含む複数の外部からの制御信号を通過させ
る選択手段、 前記選択手段からの制御信号を受け、受けた制御信号の
論理状態の組合せに従って、少なくとも前記複数のメモ
リセルの行選択に関連する動作を活性化するための内部
行選択指示信号を発生する制御手段を備える、半導体記
憶装置。 - 【請求項３】 前記制御手段は、 前記複数の制御信号の論理状態の組合せの変化に従っ
て、前記内部行選択指示信号の状態を変化させる手段を
含む、請求項２記載の半導体記憶装置。 - 【請求項４】 前記制御手段は、 前記複数の制御信号の論理状態の第１の組合せに応答し
て前記内部行選択指示信号を活性化しかつ前記複数の制
御信号の論理状態の前記第１の組合せと異なる第２の組
合せに応答して前記内部行選択指示信号を非活性化する
手段を含む、請求項２または３に記載の半導体記憶装
置。 - 【請求項５】 前記制御手段は、 前記複数の制御信号の論理状態の第１の組合せから第２
の組合せへの変化に応答して前記行選択指示信号を活性
化し、前記第２の組合せから前記複数の制御信号の論理
状態の第３の組合せへの変化に応答して前記行選択指示
信号を非活性化し、かつ前記第３の組合せから第４の組
合せへの変化に応答して前記行選択指示信号を活性化し
かつさらに前記論理状態の前記第４の組合せから前記第
１の組合せへの変化に応答して前記内部行選択指示信号
を非活性化する手段を含む、請求項２または３記載の半
導体記憶装置。 - 【請求項６】 行列状に配列される複数のメモリセルを
有する半導体記憶装置であって、 特殊動作モード指示信号と外部からのアクセス指示信号
の両者の活性化に応答して活性化されて発振動作を行な
う発振手段、および前記特殊動作モード指示信号に応答
して前記発振手段の出力信号と前記外部からのアクセス
指示信号の一方を選択的に通過させて、少なくとも前記
複数のメモリセルの行選択に関連する動作を活性化する
ための内部行選択指示信号を出力する選択手段を備え
る、半導体記憶装置。 - 【請求項７】 行列状に配列される複数のメモリセル
と、前記複数のメモリセルを所定の周期でリフレッシュ
するためのリフレッシュ周期を規定するための信号を出
力する発振器とを含む半導体記憶装置であって、 前記発振器に結合され、周期指定信号に従って前記発振
器の発振周期を設定する周期設定手段、 特殊動作モード指示信号および外部からのアクセス指示
信号両者の活性化に応答して、前記発振器を活性化する
活性化手段、および前記特殊動作モード指示信号の活性
化時前記発振器の出力信号に従って、少なくとも前記複
数のメモリセルの行選択に関連する動作を活性化するた
めの内部行選択指示信号を出力する手段を備える、半導
体記憶装置。 - 【請求項８】 前記内部行選択指示信号に応答して、前
記行選択に用いられる内部アドレス信号を発生する手段
をさらに備える、請求項１から７のいずれかに記載の半
導体記憶装置。 - 【請求項９】 前記アクセス指示信号の活性化に応答し
て、外部からのアドレス信号を取込み前記行選択に用い
られる内部アドレス信号を発生する手段をさらに備え
る、請求項１から７のいずれかに記載の半導体記憶装
置。 - 【請求項１０】 行列状に配列される複数のメモリセル
を有する半導体記憶装置であって、 外部からの特殊動作モード指示信号の活性化時、外部か
らの制御信号に従って内部行選択指示信号を発生する手
段、および前記行選択指示信号の活性化に応答して活性
化され、少なくとも前記複数のメモリセルの行の選択に
関連する動作を行なう行系回路を備える、半導体記憶装
置。 - 【請求項１１】 前記特殊動作モード指示信号の活性化
時、前記アクセス指示信号に従って前記内部アドレス信
号発生手段にアドレスを発生させるための手段をさらに
含む、請求項８記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9191457A JPH1139862A (ja) | 1997-07-16 | 1997-07-16 | 半導体記憶装置 |
| US09/010,827 US5943280A (en) | 1997-07-16 | 1998-01-22 | Semiconductor memory device which can be tested while selecting word lines successively at high speed |
| DE19809271A DE19809271A1 (de) | 1997-07-16 | 1998-03-04 | Halbleiterspeichervorrichtung |
| KR1019980009851A KR100292701B1 (ko) | 1997-07-16 | 1998-03-21 | 고속으로워드선을연속적으로선택하여테스트할수있는반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9191457A JPH1139862A (ja) | 1997-07-16 | 1997-07-16 | 半導体記憶装置 |
Publications (1)
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