KR100796050B1 - 반도체 메모리 장치 및 멀티플렉서 제어 방법 - Google Patents

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Abstract

적어도 두 개의 그룹(102)으로 배열된 다수의 메모리 셀, 적어도 하나의 감지 증폭기(SA), 제 1 및 제 2 멀티플렉서(MUX), 적어도 하나의 프로그래밍가능한 제어 장치(제어 회로)를 포함하는 반도체 메모리 장치가 제공된다. 각 멀티플렉서는 그룹 중의 적어도 하나를 증폭기에 연결하도록 구성된다. 프로그래밍가능한 제어 장치는 제 1 및 제 2 멀티플렉서를 제어하도록 구성된다. 일 실시예에서, 프로그래밍가능한 제어 장치는 멀티플렉서를 독립적으로 제어하도록 구성된다.

Description

반도체 메모리 장치 및 멀티플렉서 제어 방법{SEMICONDUCTOR MEMORY WITH PROGRAMMABLE BITLINE MULTIPLEXERS}
본 발명은 일반적으로 반도체 메모리에 관한 것으로, 특히 프로그램가능한 비트라인 멀티플렉서를 갖는 반도체 메모리에 관한 것이다.
CMOS 기술이 발전함으로써 컴퓨터 시장은 다양한 소비자층으로 그 범위를 빠르게 넓혀가고 있다. 오늘날, 멀티미디어 애플리케이션은 적으로 적어도 64MB의 메모리, 바람직하게는 128MB의 메모리를 요구한다. 이러한 메모리 요구는 컴퓨터 내의 메모리 시스템의 상대적 비용을 증가시킨다. 가까운 미래에, 256MB 및 512MB 컴퓨터가 일반적인 추세가 될 것이며, 이것은 256MB의 DRAM(Dynamic Random Access Memory) 및 대용량의 메모리에 대한 잠재적인 수요를 의미한다. 기가비트 범위의 DRAM의 제작은 이미 실행되고 있다. 그러나, 이러한 고밀도의 DRAM은 아직까지 개발단계에 머물고 있다. DRAM 밀도 및 리소그래픽 문제가 증가됨에 따라, 반도체 메모리에서의 메모리 셀의 테스트가 DRAM 개발 및 생산에서 점점 중요한 요소가 되고 있다.
도 1은 종래기술에 따른 전형적인 구조를 갖는 DRAM(100)을 도시하고 있다. DRAM(100)은 제 1 어레이(102n+1), 제 2 어레이(102n) 및 제 3 어레이(102n-1)을 포함한다. 각 어레이는 행렬로 배열된 다수의 메모리 셀을 포함한다. 각 메모리 셀은 NMOS 트랜지스터(110) 및 커패시터(Cs)로 구성된다. 메모리 셀은 커패시터(Cs)에 용량성 전하 전압으로 데이터 비트를 유지하고 있다. 데이터 비트의 판독 또는 기록 동작은 워드라인(WL)에 의해 제어된다. 수평적으로 배열된 WL은 다수의 NMOS 트랜지스터(110)의 게이트에 연결된다. WL이 상승할 때, 대응되는 NMOS 트랜지스터(110)는 대응되는 커패시터(Cs)를 비트라인(BL)에 연결시킨다. 이렇게 함으로써 커패시터(Cs)의 데이터 비트가 비트라인(BL)을 통하여 액세스된다. 각각의 수직으로 배열된 비트라인(BL)은 다수의 NMOS 트랜지스터(110)의 드레인에 연결되어, 다수의 메모리 셀을 지원한다(즉, 256MB DRAM의 경우에 256).
간단히 설명하기 위해, 비트라인의 커패시턴스는 커패시터(CBL)로 모델링된다. 워드라인(WL)이 상승할 때, 커패시터(Cs)의 전하는 커패시터(CBL)의 전하와 공유되어, 비트라인 전압(감지 전압)을 변화시킨다. 다음의 설명은 커패시터(Cs)가 공급 전압(Vdd) 또는 0V를 저장하는 것을 가정하며, 비트라인(BL)이 초기에 2Vdd로 충전되어 있는 것을 가정한다. 따라서, 감지신호는 ±2Vdd(Cs/(Cs + CBL))에 의해 결정된다. 일반적으로, 커패시터(Cs)와 커패시터(CBL)은 각각 대략 30fF 및 120fF가 된다. Vdd = 2V에 대해, 감지 신호는 200mV가 된다. 각 비트라인 쌍(BL 및
Figure 112006038244753-pct00001
)은 대응되는 감지 증폭기(SA)에 의해 지원된다. 감지 증폭기(SA)가 ON으로 될 때, 200mV의 감지 신호가 증폭되어, 비트라인(BL) 및 비트라인(
Figure 112006038244753-pct00002
)이 각각 하이(HIGH) 및 로우(LOW)(또는 그 반대로)가 된다. 대응되는 감지 증폭기(SA)가 감지 신호를 증폭한 후, 비트라인의 하이 및 로우 전압 레벨은 상보형 금속산화물 반도체(CMOS) 전압 레벨(0V 또는 Vdd)이 된다.
256MB 또는 그 이상의 DRAM과 같은 높은 밀도의 DRAM에 있어서, 감지 증폭기(SA)는 감지 증폭기 위에 위치한 어레이와 감지 증폭기 아래에 위치한 다른 어레이의 사이에서 공유된다. 이것은 감지 증폭기의 수를 줄여서 DRAM 칩의 크기를 감소시키기 위해 사용되는 일반적인 방식이다. 감지 증폭기(SA)의 레이아웃 피치(layout pitch)를 완화하기 위해서, 감지 증폭기(SA)는 교차하는 방식으로 배열된다.
제 2 어레이(102n)에서의 메모리 셀 데이터 비트의 액세스는 도 1 및 2를 참조하여 이하 설명된다. 도 2는 메모리 셀 데이터 비트의 액세스 동작 동안의 도 1에 도시된 DRAM(100)의 일부 신호의 상태를 나타내는 타이밍 도이다. 대기 상태에서, 비트 라인(BL)은 NMOS 트랜지스터(144)에 의해서 등화(equalization)되며, 1/2VDD 레벨로 사전 충전된다. MUXn+1b, MUXnt, MUXnb 및 MUXn-1t는 비트라인 멀티플렉서 제어 신호이며, 여기서 n은 어레이를, t 및 b는 그 어레이의 상부 및 하부를 각각 나타낸다. 대기 조건에서, 모든 비트라인 멀티플렉서 제어 신호(즉, MUXn+1b, MUXnt, MUXnb 및 MUXn-1t)는 하이이다. 따라서, 감지 증폭기(SA)에서 노드(SA 및
Figure 112006038244753-pct00003
)는 비트라인 멀티플렉서 NMOS 트랜지스터 쌍(132, 134)을 통하여 제 2 어레이(102n)에서 비트라인(BL 및
Figure 112006038244753-pct00004
)에 각각 연결된다. 또한, 감지 증폭기(SA)에서의 노드(SA 및
Figure 112006038244753-pct00005
)는 비트라인 멀티플렉서 NMOS 트랜지스터 쌍(136, 138)을 통하여 제 3 어레이(102n-1)에서 비트라인(BL 및
Figure 112006038244753-pct00006
)에 각각 연결된다.
제 2 어레이(102n)가 활성화될 때, 등화기 신호(EQ)는 로우가 된다. 제 1 및 제 3 어레이(102n+1 및 102n-1) 각각의 비트라인을 제 2 어레이(102n)의 비트라인(BL)로부터 절연시키기 위해서, 비트라인 멀티플렉서 제어 신호(MUXn+1b 및 MUXn-1t)는 로우가 되고, 반면에 MUXnt 및 MUXnb를 포함하는 다른 비트라인 멀티플렉서 제어신호는 하이가 된다. 이것은 단지 액세스된 어레이에 인접한 멀티플렉서만이 제어될 필요가 있기 때문이다. 다른 모든 멀티플렉서(도시되지 않은 어레이를 위한 멀티플렉서를 포함함)는 비트라인 멀티플렉서 제어 신호를 하이로 함으로써 대기 상태에 놓일 수 있다.
그리고 나서, 제 2 어레이(102n)에서의 워드라인(WL)이 상승하고, 대응되는 커패시터(Cs)에서의 데이터 비트는 워드라인(WL)에 접속된 대응되는 NMOS 트랜지스터(110)을 통하여 제 2 어레이(102n)의 대응되는 비트라인(BL)으로 판독된다. 그 후, CMOS 교차결합된 감지 증폭기(SA)(NMOS 트랜지스터(128, 130) 및 PMOS 트랜지스터(120, 122)로 구성됨)가 활성화된다. 특히, NMOS 감지 증폭기 인에이블(enable) 신호(NSA) 및 PMOS 감지 증폭기 인에이블 신호(PSA)는 각각 하이 및 로우가 된다. 이것은 NMOS 트랜지스터(150) 및 PMOS 트랜지스터(124)를 ON으로 만들어, 각 비트라인 쌍의 전압을 증폭시킨다.
컬럼 선택 라인 신호(CSL)가 상승하여, 컬럼 스위치 NMOS 트랜지스터(140, 142)를 통하여 선택된 BL 쌍이 데이터 라인 쌍(DL 및
Figure 112006038244753-pct00007
)에 연결된다. 이 예에서, 컬럼 선택 라인 신호(CSL)는 로우 상태로 유지된다. 비트라인(BL)에서의 증폭된 전압은 대응되는 메모리 셀의 커패시터(Cs)에 다시 쓰여진다. 리셋 단계에서, 등화기 신호(EQ) 및 비트라인 멀티플렉서 제어 신호(MUXn+1b 및 MUXn-1t)는 하이가 되어, 모든 비트라인(BL)을 등화시킨다. 이것은 자연적으로 대기 상태에서 비트라인(BL)을 2Vdd 레벨로 사전 충전시킨다.
DRAM의 올바른 동작은 신뢰성 있는 감지 동작에 크게 의존한다. 그럼에도 불구하고, 감지 결함을 일으키는 몇가지 요소가 존재한다. 이들 요소 중에는 (1) 작은 셀 커패시턴스(Cs), (2) 큰 비트라인 커패시턴스(CBL), (3) 비트라인 쌍의 커패시턴스 불일치, (4) 교차결합된 장치의 임계 전압의 불일치, (5) 비트라인 대 비트라인의 커플링 잡음 등이 포함된다.
따라서, 반도체 메모리에서 감지 증폭기(SA)의 감지 한계(margin)을 결정하는 방법 및 장치가 필요하다. 감지 한계는 감지 증폭기가 탐지할 수 있는 최소 탐지가능한 전압 차이(그것의 감도)를 의미한다. 또한, 반도체 메모리에 존재하는 문제를 식별할 수 있는 방법 및 장치가 필요하다. 또한, 반도체 메모리를 테스트하는 방법 및 장치가 필요하다.
상기한 종래기술의 문제점 및 다른 관련된 문제점은 본 발명인 프로그래밍가능한 비트라인 멀티플렉서를 갖는 반도체 메모리에 의해 해결된다.
본 발명의 제 1 관점에 의하면, 적어도 2 개의 그룹으로 배열된 다수의 메모리 셀, 적어도 하나의 감지 증폭기, 제 1 및 제 2 멀티플렉서, 적어도 하나의 프로그래밍가능한 제어 장치를 포함하는 반도체 메모리가 제공된다. 각 멀티플렉서는 상기 그룹 중의 적어도 하나를 증폭기에 연결하도록 구성된다. 프로그래밍가능한 제어 장치는 제 1 및 제 2 멀티플렉서를 제어하도록 구성된다.
본 발명의 제 2 관점에 의하면, 프로그래밍가능한 제어 장치는 멀티플렉서를 독립적으로 제어하도록 구성된다.
본 발명의 제 3 관점에 의하면, 프로그래밍가능한 제어 장치는 또한 적어도 하나의 멀티플렉서를 제어하기 위한 적어도 하나의 제어 신호를 출력하도록 구성된다.
본 발명의 제 4 관점에 의하면, 프로그래밍가능한 제어 장치는 사전결정된 어드레스 벡터에 기초하여 멀티플렉서를 제어하도록 구성된다.
본 발명의 제 5 관점에 의하면, 프로그래밍가능한 제어 장치는 또한 테스트 모드 명령을 수신하면 반도체 메모리를 테스트 모드로 전환하고, 기능 설정 명령을 수신하면 멀티플렉서 중의 적어도 하나를 제어하도록 구성된다.
본 발명의 제 6 관점에 의하면, 기능 설정 명령은 멀티플렉서 중의 적어도 하나 및 그에 대응하는 적어도 하나의 기능을 식별하는 어드레스 벡터를 포함한다.
본 발명의 제 7 관점에 의하면, 적어도 하나의 프로그래밍가능한 제어 장치는 멀티플렉서 중 적어도 하나가 항상 ON 또는 OFF가 되도록 제어하도록 구성된다.
본 발명의 제 8 관점에 의하면, 적어도 하나의 프로그래밍가능한 제어 장치는 멀티플렉서 중의 적어도 하나의 세트 단계 및 리셋 단계 중의 적어도 하나의 타이밍을 제어하도록 구성된다.
본 발명의 제 9 관점에 의하면, 적어도 하나의 프로그래밍가능한 제어 장치는 멀티플렉서 중의 적어도 하나에 대응하는 제어 신호의 전압을 제어하도록 구성된다.
본 발명의 제 10 관점에 의하면, 적어도 하나의 프로그래밍가능한 제어 장치는 멀티플렉서 중의 적어도 하나에 대응하는 적어도 하나의 제어 신호를 적어도 하나의 사전결정된 조건으로 설정하도록 구성된다.
본 발명의 제 11 관점에 의하면, 적어도 하나의 프로그래밍가능한 제어 장치는 또한 멀티플렉서 중의 적어도 하나에 대응하는 적어도 하나의 제어 신호를 반전시키도록 구성된다.
본 발명의 제 12 관점에 의하면, 제 1 및 제 2 멀티플렉서 각각은 제 1 비트라인 및 대응하는 참조 비트라인을 감지 증폭기에 독립적으로 연결한다.
본 발명의 제 13 관점에 의하면, 제 1 및 제 2 멀티플렉서 각각은 2개의 그룹 중의 하나에 속하는 제 1 비트라인 및 다른 그룹에 속하는 제 2 비트라인을 감 지 증폭기에 연결하여, 개방 비트라인 구조(open bitline architecture)를 제공한다.
본 발명의 제 14 관점에 의하면, 적어도 하나의 프로그래밍가능한 제어 장치는 비트라인 쌍에서 각 비트라인을 독립적으로 제어한다.
본 발명의 제 15 관점에 의하면, 적어도 하나의 프로그래밍가능한 제어 장치는 하나씩 거른 비트라인 쌍을 독립적으로 제어한다.
본 발명의 이들 및 다른 관점, 특징 및 잇점은 첨부된 도면을 참조하여 이하 바람직한 실시예의 상세한 설명으로부터 명백해 질 것이다.
도 1은 종래기술에 따른 전형적인 구조를 갖는 DRAM(dynamic random access memory)(100)을 도시한다.
도 2는 메모리 셀 데이터 비트의 액세스 동작 동안의 도 1에 도시된 DRAM(100)의 일부 신호의 상태를 도시하는 타이밍 도이다.
도 3은 본 발명의 실시예에 따른 DRAM(300)을 도시한다.
도 4는 본 발명의 실시예에 따른 SDRAM(synchronous dynamic random access memory)에 있어서 테스트 모드에 해당하는 타이밍 도이다.
도 5는 본 발명의 실시예에 따른 테스트 모드 명령과 후속의 어드레스 벡터를 갖는 기능 설명 명령에 의해 프로그래밍된 대응되는 멀티플렉서 파형을 도시하고 있다.
도 6은 본 발명의 실시예에 따른 멀티플렉서를 프로그래밍하는 방법을 도시하는 흐름도이다.
도 7은 본 발명의 실시예에 따른 모든 멀티플렉서가 ON 상태에 있는 반도체 메모리에 해당하는 타이밍 도이다.
도 8은 본 발명의 실시예에 따른 비트라인 멀티플렉서 제어 신호(MUXnb)가 ON 상태에 있는 반도체 메모리에 해당하는 타이밍 도이다.
도 9는 본 발명의 실시예에 따른 비트라인 멀티플렉서 제어 신호(MUXnt)가 기본 A 조건으로 설정된 반도체 메모리에 해당하는 타이밍 도이다.
도 10은 본 발명의 실시예에 따른 비트라인 멀티플렉서 제어 신호(MUXn+1b)가 지연된 반도체 메모리에 해당하는 타이밍 도이다.
도 11은 본 발명의 실시예에 따른 모든 멀티플렉서가 기본 A 기능으로 설정된 반도체 메모리에 해당하는 타이밍 도이다.
도 12는 본 발명의 실시예에 따른 비트라인 멀티플렉서 제어 신호(MUXn+1b)의 하이 전압이 감소된 반도체 메모리에 해당하는 타이밍 도이다.
도 13은 본 발명의 실시예에 따른 비트라인 멀티플렉서 제어 신호(MUXnt)가 반전된 반도체 메모리에 해당하는 타이밍 도이다.
도 14는 본 발명의 일 실시예에 따른 DRAM(1400)을 도시한다.
도 15는 본 발명의 다른 실시예에 따른 DRAM(1400)을 도시한다.
도 16은 본 발명의 실시예에 따른 계층적 비트라인(BL) 구조를 갖는 DRAM을 도시한다.
도 17은 본 발명의 실시예에 따른 비트라인 멀티플렉서를 위한 제어 회로(1700)를 도시한다.
본 발명은 프로그래밍가능한 비트라인 멀티플렉서를 갖는 반도체 메모리에 관한 것이다. 본 발명은 정상적인 메모리 동작(예를 들어, 판독, 기록)에 사용될 수 있지만, 이것은 특히 테스트 목적에 적합하다는 것을 이해해야 한다. 예를 들어, 본 발명은 주어진 감지 증폭기의 감지 한계를 테스트하는데 사용될 수 있을 뿐만아니라, 반도체 메모리의 다른 많은 동작 파라미터를 테스트하는데도 사용될 수 있다. 이들 중 일부분은 이하에서 설명된다. 바람직하게, 비트라인 멀티플렉서는 사전결정된 어드레스 벡터에 의해 프로그래밍되어, 비트라인을 테스트하는데 있어서 상당한 유연성을 제공한다.
도 3은 본 발명의 실시예에 따른 DRAM(300)을 도시한다. 도 3은 몇몇 차이점을 제외하고 도 1에 도시된 것과 유사한 DRAM을 도시하고 있다. 도 1 및 3에 도시된 DRAM들간의 주요한 차이점은 도 3에 있어서 멀티플렉서 제어 회로(MUXn+1b 제어 회로, MUXnt 제어 회로, MUXnb 제어 회로, MUXn-1t 제어 회로)가 포함되는 것이다. 본 발명의 기본 개념은 테스트 모드에서 비트라인 멀티플렉서 제어 신호(MUXn+1b, MUXnt, MUXnb, MUXn-1t)를 유연성있게 프로그래밍하는 것이다. 비트라인 멀티플렉서 제어 신호를 유연성있게 프로그래밍함으로써, 감지 조건을 변경하여 감지 한계 및 감지 결함의 원인을 결정할 수 있다.
비트라인 멀티플렉서 제어 신호(MUXn+1b, MUXnt, MUXnb, MUXn-1t)는 대응되는 멀티플렉서 제어 회로(각각 MUXn+1b 제어 회로, MUXnt 제어회로, MUXnb 제어 회로, MUXn-1t 제어 회로)에 의해 제어된다. 멀티플렉서 제어 회로는 어드레스 입력에 따라 비트라인 멀티플렉서 제어 신호의 기능을 제어하며, 이것은 이하에서 좀 더 자세히 설명될 것이다. 멀티플렉서 제어 회로의 기능은 프로그래밍 신호(PRO)에 의해서 변경될 수 있다.
도 4는 본 발명의 실시예에 따른 SDRAM의 테스트 모드에 해당하는 타이밍 도이다. 각 비트라인 멀티플렉서 제어 신호는 다음의 두 개의 연속적인 프로토콜, 즉, 테스트 모드 명령 및 기능 설정 명령에 의해 프로그래밍된다. 테스트 모드 명령은, 클럭 신호(CLK)의 리딩엣지(leading edge)에서, 칩 선택 신호(CS), 행 어드레스 스트로브(strobe) 신호(RAS), 열 어드레스 스트로브 신호(CAS) 및 기록 인에이블 신호(
Figure 112006038244753-pct00034
)가 모두 로우(LOW)가 됨과 동시에 사전결정된 어드레스 벡터(TM)가 제공될 때 인에이블링된다. 테스트 모드 명령이 인에이블링되면, 비트라인 테스트 모드로 전환되며, 칩은 다음 클럭 펄스에서 기능 설정 명령을 수신한다. 기능 설정 명령은 클럭 신호(CLK)의 다음 리딩에지에서 수신되는 어드레스 벡터에 대응된다. 기능 설정은 대응되는 멀티플렉서의 비트라인 제어 기능을 결정한다. 도 4에서 명칭 "DQ"는 데이터가 판독되고 기록되는 DRAM의 데이터 포트를 나타낸다. 테스트 모드는 DQ 포트의 조건에 상관없이 인에이블(TM SET) 또는 디스에이블(TM RESET)된다. DRAM의 테스트(TEST) 동안에, DQ 포트가 제어되어 DRAM으로 데이터가 기록되거나 그로부터 판독될 수 있게 된다. 도 4에서, 판독 모드 및 기록 모드는 도시되어 있지 않으며, 따라서, DQ 포트는 삼상태(tri-state)를 유지한다.
각 멀티플렉서는 클럭 단계에 대응하는 다수의 테스트 모드 명령을 인가함으로써 서로 다르게 프로그래밍될 수 있음을 이해해야 한다. 도 4는 멀티플렉서 기능을 프로그래밍하기 위한 SDRAM의 명령 프로토콜을 도시한다. 이 예에서, 테스트 모드는 클럭 단계(0)에서 인에이블되며, 멀티플렉서 및 그에 해당하는 기능은 클럭 단계(1)에서 결정되는 것으로 가정된다. 멀티플렉서와 멀티플렉서의 기능의 식별은 도 4의 클럭 신호(CLK)의 제 2 리딩에지에서 입력된 어드레스 벡터에 의해 결정된다 (클럭 신호(CLK)의 제 1 리딩에지에서 테스트 모드로 전환되었음). 표 1은 16 개의 어드레스(ADR) 비트(0에서 15까지)를 포함하는 어드레스 벡터를 상세히 보여주고 있다. 다른 멀티플렉서(또는 다른 기능을 갖는 동일한 멀티플렉서)를 프로그래밍하기 위해서, 테스트 모드 명령이 클럭 단계(2)에서 다시 인가되며, 기능 설정 명령이 클럭 단계(3)에서 인가된다.
Figure 112002039570785-pct00008
도 5는 본 발명의 실시예에 따른 테스트 모드 명령 및 후속하는 어드레스 벡터를 갖는 기능 설정 명령에 의해 프로그래밍된 대응되는 멀티플렉서 파형을 보여주고 있다. 어드레스(ADR의 13, 14, 15)는 프로그래밍될 멀티플렉서를 식별한다. 이 예에서, 8 개까지의 멀티플렉서는 3개의 어드레스 비트를 이용하여 프로그래밍될 수 있다. 그러나, 추가의 비트가 포함되어 주어진 시간에 8개 이상의 멀티플렉서가 프로그래밍될 수 있다.
어드레스(ADR의 0 및 1)은 비트라인 멀티플렉서 제어 신호를 각각 ON 또는 OFF로 변환한다. 어드레스(ADR의 2 및 3)은 멀티플렉서 세트 단계의 타이밍을 변경한다. 어드레스(ADR의 4 및 5)는 비트라인 멀티플렉서 제어 신호 리셋 단계의 타이밍을 변경한다. 어드레스(ADR의 6 및 7)는 비트라인 멀티플렉서 제어 신호의 하이 전압을 변경한다. 어드레스(ADR의 8 및 9)는 각각 사전결정된 기본 조건(A 및 B)에 대해 비트라인 멀티플렉서 제어 신호를 설정한다(도 2에서 각각 비트라인 멀티플렉서 제어 신호(MUXn+1b 및 MUXnt)과 유사함). 어드레스(ADR 10)은 비트라인 멀티플렉서 제어 신호를 반전한다. 어드레스(ADR 11)은 비트라인 멀티플렉서 제어 신호를 대응되는 사전결정된 기본 조건으로 재설정한다. 어드레스(ADR 12)는 모든 비트라인 멀티플렉서 제어 신호를 대응되는 사전결정된 기본 조건으로 재설정한다.
도 6은 본 발명의 실시예에 따른 멀티플렉서를 프로그래밍하는 방법을 나타내는 흐름도를 도시한다. 일반적으로, 멀티플렉서 제어 신호 각각은 테스트 모드 명령 및 기능 설정 명령으로 이루어진 다수의 명령 세트를 적용함으로써 순차적으로 설정된다. 몇몇의 비트라인 멀티플렉서 제어 신호는 각 멀티플렉서에 대해 표 1에 도시된 어드레스 벡터의 두 개 이상의 비트를 설정함으로써 누적될 수 있다. 이것은 모든 멀티플렉서에 대해 1000 개 이상의 비트라인 멀티플렉서 제어 패턴을 생성한다. 모든 멀티플렉서의 비트라인 멀티플렉서 제어 신호가 프로그래밍된 후에, DRAM이 테스트되어 감지 한계가 검증된다. 비트라인 멀티플렉서 제어 신호는 각 멀티플렉서에 대해 어드레스(ADR 11)를 제어하거나 동시에 모든 멀티플렉서에 대해 어드레스(ADR 12)를 제어함으로써 디스에이블링될 수 있다.
도 6의 방법에 따르면, 테스트 모드 명령이 입력되어 칩은 비트라인 테스트 모드의 상태로 놓이게 된다(단계 602). 그리고 나서, 사전결정된 어드레스 벡터(TM)가 입력되어 비트라인 멀티플렉서 제어 신호(MUXn+1b) 및 대응되는 기능을 선택한다(단계 604). 테스트 모드 명령이 다시 입력되어 칩은 비트라인 테스트 모드에 놓이게 되며(단계 606), 그 후 사전결정된 어드레스 벡터(TM)가 입력되어 비트라인 멀티플렉서 제어 신호(MUXnt) 및 대응되는 기능을 선택한다(단계 608). 테스트 모드 명령이 다시 입력되어 칩은 비트라인 테스트 모드에 놓이게 되며(단계 610), 그 후 사전결정된 어드레스 벡터(TM)가 입력되어 비트라인 멀티플렉서 제어 신호(MUXnb) 및 대응되는 기능을 선택한다(단계 612). 테스트 모드 명령이 다시 입력되어 칩은 비트라인 테스트 모드에 놓이게 되며(단계 614), 그 후 사전결정된 어드레스 벡터(TM)가 입력되어 비트라인 멀티플렉서 제어 신호(MUXn-1t) 및 대응되는 기능을 선택한다(단계 616).
사전결정된 어드레스 벡터(TM)가 입력되어 모든 비트라인 멀티플렉서 제어 신호가 테스트된 후, DRAM은 감지 한계를 검증하기 위해 테스트된다(단계 618). 테스트 모드 명령이 다시 입력되어 칩은 비트라인 테스트 모드에 놓이게 된다.(단계 620). 그리고 나서, 사전결정된 어드레스 벡터(TM)가 입력되어 비트라인 멀티플렉서 제어 신호 중의 하나(어드레스 11) 또는 모두(어드레스 12)를 재설정한다(단계 622).
도 7 내지 13은 DRAM의 다양한 테스트 모드에 해당하는 타이밍 도를 도시한다. 도 7 내지 13에서 등화기 신호(EQ), NMOS 감지 증폭기 인에이블 신호(NSA), PMOS 감지 증폭기 인에이블 신호(PSA) 및 워드라인 신호(WL)은 동일하게 유지되기 때문에, 각 도면을 설명함에 있어서 참조되지 않음을 이해해야 할 것이다. 감지 신호 쌍(BLt 및
Figure 112006038244753-pct00009
, BLb 및
Figure 112006038244753-pct00010
)은 프로그래밍된 기능에 따라 변화한다.
도 7은 본 발명의 실시예에 따른 모든 멀티플렉서가 ON으로 된 반도체 메모리에 대응하는 타이밍 도를 도시한다. 이 모드는 각 멀티플렉서에 대해서 어드레스를 0으로 설정함으로써 구현된다. 이 모드에서 비트라인 멀티플렉서 제어 신호(MUXn+1b, MUXnt, MUXnb 및 MUXn-1t)는 모두 하이가 되고, 주어진 감지 증폭기(SA)는 두 개의 어레이에서 두 개의 비트라인 쌍을 동시에 지원한다. 비트라인 커패시턴스(CBL)는 두 배가 되며, 따라서 감지 신호를 1/2Vdd X Cs/(Cs + 2CBL)로 감소시킨다. 도 7의 감지 신호는 도 2의 감지 신호보다 작다. 도 7에 도시된 감지 속도는 도 2에 도시된 감지 속도보다 느리다. 이 모드는 감지 한계가 비트라인 커패시턴스(CBL)와 관련하여 결정되도록 한다.
도 8은 본 발명의 실시예에 따른 비트라인 멀티플렉서 제어 신호(MUXn+1)가 ON으로 된 반도체 메모리에 대응하는 타이밍 도를 보여주고 있다. 이 모드는 단지 MUXn+1에 대해 어드레스를 0으로 설정함으로써 구현될 수 있다. 이 모드에서, 모든 하나 걸러서 위치한 감지 증폭기는 두 개의 어레이에서 두 개의 비트라인 쌍에 연결된다. 하나 걸러의 감지 증폭기는 여전히 하나의 비트라인 쌍을 지원한다. 따라서, 이것은 하나 걸러의 비트라인 쌍에 대해 서로 다른 비트라인 커패시턴스를 인위적으로 생성한다. 특히, 비트라인 커패시턴스(CBL)가 하나 걸러의 비트라인 쌍에 있어서 두 배가 된다. MUXn+1에 의해 지원되는 비트라인(BLt) 쌍의 감지 신호는 다른 비트라인(BLb) 쌍의 감지 신호보다 작아서, 다른 비트라인 쌍의 감지 속도를 변화시키는 것으로 가정될 수 있다. 이 모드는 멀티플렉서 제어 신호의 생성 및 감지 동안에 빠른 스윙(fast-swing) 비트라인(BLb) 쌍과 느린 스윙(slow-swing) 비트라인(BLt) 쌍의 사이에 비트라인 커플링 효과(coupling effect)를 결정하게 한다.
도 9는 본 발명의 실시예에 따는 비트라인 멀티플렉서 제어 신호(MUXnt)가 기본 A 조건으로 설정된 반도체 메모리에 대응하는 타이밍 도를 도시한다. 이 모드는 MUXnt에 대해 어드레스를 8로 설정함으로써 구현된다. 감지 한계의 결정 전에 MUXnb를 디스에이블링함으로써, MUXnt에 연결된 하나 걸러의 비트라인 쌍(BLt 및 _)은 스윙되지 않는다. 다른 비트라인 쌍(BLb 및
Figure 112006038244753-pct00011
)은 정상 모드에서 처럼 스윙될 수 있음을 주해해야 한다. 이 모드는 모든 비트라인 쌍에 대한 비트라인-대-비트라인 커플링 효과를 제거하여, 발생될 수 있는 비트라인 커플링 문제를 해결한다. 이 모드는 비트라인 커플링 효과를 결정한다.
도 10은 본 발명의 실시예에 따른 비트라인 멀티플렉서 제어 신호(MUXn+1b)가 지연된 반도체 메모리에 대응하는 타이밍 도를 도시한다. 이 모드는 MUXn+1b에 대해 어드레스를 3으로 설정함으로써 구현될 수 있다. 이전의 예들과는 달리, 이 모드는 기본적인 비트라인 멀티플렉서 제어 신호를 유지한다. 그러나, 멀티플렉서 제어 신호(MUXn+1b)의 스위칭 시간은 지연된다. MUXn+1b에 연결된 하나 걸러의 비트라인 쌍(BLt 및
Figure 112006038244753-pct00012
)의 감지 신호는 1/2Vdd X Cs/(Cs + 2CBL)로 감소된다. 이 조건은 도 7 및 8의 조건과 유사하다. 그러나, 멀티플렉서 제어 신호(MUXn+1b)는 감지가 시작되기 전에 디스에이블되며, 이것은 기본 조건과 유사하다. 따라서, 감지 동안의 비트라인 커패시턴스(CBL)은 종래의 감지 동작과 유사할 수 있다. 감지 속도는 작은 감지 신호로 인하여 도 2의 종래의 동작보다 느리지만, 도 7 및 8의 감지 속도보다 빠르다. (MUXn+1b, 예를 들어, BLb 및
Figure 112006038244753-pct00013
)에 연결되지 않는) 하나 걸러의 비트라인 쌍은 기본 조건에서 동작하여, 1/2Vdd X Cs/(Cs + CBL)의 더 큰 감지 신호를 갖음을 주의해야 한다. 이것은 불충분한 감지 신호를 갖는 비트라인 감지 동작의 조건 및 충분한 감지 신호를 갖는 인접한 비트라인에 대한 비트라인 커플링 효과를 시뮬레이션한다. 이 조건은 DRAM에서 전형적으로 발생하는 것이다. 그러나, 본 발명의 이전에, 테스트 목적으로 이 조건을 시뮬레이션하는 것은 어려웠다. 이 모드는 결함이 있는 비트라인(BL) 또는 빈약한 커패시턴스를 갖는 불량 셀을 식별하게 한다.
도 11은 본 발명의 실시예에 따른 모든 멀티플렉서가 기본 A 조건으로 설정된 반도체 메모리에 대응하는 타이밍 도를 도시한다. 이 모드는 모든 멀티플렉서에 대해 어드레스를 8로 설정함으로써 구현될 수 있다. 임의의 어레이 상의 비트라인은 대응되는 감지 증폭기(SA)로부터 절연될 수 있다. 이 모드는 비트라인 복구 전류를 절연시키면서 주어진 감지 증폭기에 요구되는 전류 손실을 결정하게 한다. 이는 비트라인이 감지 동작으로부터 절연되고 사전 충전된 조건을 유지하는 조건 때문이다. 종래의 감지 동작에서의 전류 소비에서 측정된 전류를 감산함으로써, 비트라인 스윙만을 위한 전류 손실을 측정할 수 있다. 종래의 감지 동작에 대한 전류 소비는 또한 감지 증폭기를 위한 전류를 포함함을 주의해야 한다. 감지 증폭기에 대한 전류를 제거함으로써, 비트라인 커패시턴스 측정의 정확도가 증가된다.
도 12는 본 발명의 실시예에 따른 비트라인 멀티플렉서 제어 신호(MUXn+1b)의 하이 전압이 감소된 반도체 메모리에 대응하는 타이밍 도를 도시한다. 이 모드는 MUXn+1b에 대해 어드레스를 7로 설정함으로써 구현될 수 있다. MUXn+1b 전압을 감소시킴으로써 제 1 어레이(102n+1)에서의 하나 걸러의 비트라인 쌍에 대한 비트라인 등화 속도를 감소시킨다. 이를 통해 비트라인 복구 동작의 복구 속도, 감지 속도, 신호 발생 속도를 점검할 수 있다. 선택적으로, MUXn+1b 전압은 어드레스를 6으로 설정함으로써 증가될 수 있으며, 이것은 신호 발생 속도, 감지 속도 및 복구 속도를 증가시킨다.
도 13은 본 발명의 실시예에 따른 비트라인 멀티플렉서 제어 신호(MUXnt)가 반전된 반도체 메모리에 대응하는 타이밍 도를 도시한다. 이 모드는 MUXnt에 대해 어드레스를 10으로 설정함으로써 구현될 수 있다. 비트라인 멀티플렉서 제어 신호(MUXnt)를 반전시킴으로써, 비트라인과 멀티플렉서 간의 커플링 효과에 의해서 MUXnt에 연결된 하나 걸러의 비트라인 쌍(BLt 및
Figure 112006038244753-pct00014
)이 짧은 시간 동안에 하이로 된다. 이 모드는 비트라인(BL) 및 멀티플렉서(MUX) 커플링 효과를 점검하게 한다.
본 발명은 멀티플렉서의 배열을 변경함으로써 더욱 확장될 수 있다. 도 14는 본 발명의 일 실시예에 따른 DRAM(1400)을 도시한다. 도 14의 DRAM에서, 멀티플렉서 쌍의 각 요소는 독립적으로 제어된다. 신호(MUXn+1b0, MUXnt1, MUXnb0 및 MUXn-1t1)를 하이로 함으로써, 다른 비트라인 멀티플렉서 제어 신호는 로우로 하고, 참조 비트라인(BL)은 감지 증폭기에 의해 비트라인(BL)과 비교되는 다른 어레이에 위치할 수 있다. 이 구성은 종래의 개방 비트라인(BL) 구조와 유사하다. 개방 비트라인(BL) 구조는 신호의 생성, 감지 및 복구 동작 동안에 비트라인(BL)에 대한 어레이 기판의 커플링 효과를 생성한다. 종래의 감지 동작은 폴딩된 비트라인 구조를 구현하는 것으로 볼 수 있다. 또한, 도 2를 참조하여 설명된 종래의 감지 동작은 비트라인(BL 및
Figure 112002039570785-pct00015
)이 각각 로우 및 하이로 스윙되도록 하여 어레이 기판에 대한 커플링 효과를 제거함을 주의해야 한다. 개방 비트라인(BL) 구조는 모든 비트라인(하나의 어레이, 예를 들어, 제 2 어레이(102n)에서의 BL)이 같은 방향으로 스윙되게 하여 어레이 기판 잡음을 발생시킨다. 잡음 효과를 관찰하는 것은 어레이 기판의 저항에 관한 정보를 제공하며, 이것은 차세대 DRAM의 제조 공정을 개선하는데 중요할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 DRAM(1400)을 도시한다. 도 15의 DRAM에서, 하나 걸러의 멀티플렉서 쌍은 독립적으로 제어될 수 있다.
도 16은 본 발명의 실시예에 따른 계층적 비트라인(BL) 구조를 갖는 DRAM을 도시한다. 이 구조는 비트라인(BL)을 몇 개의 로컬 또는 국부 비트라인(LBL)으로 구분하고, 각각의 비트라인은 다수의 메모리 셀에 연결된다. 다수의 로컬 또는 국부 비트라인(LBL)은 제 2 금속층과 함께 로컬 또는 국부 비트라인(LBL) 위를 지나가는 계층적 비트라인(HBL)에 연결된다. 계층적 비트라인은 대응되는 감지 증폭기에 연결된다. 선택적으로, 감지 증폭기는 각 감지 증폭기의 상부 및 하부 어레이 쌍에 위치한 두 개의 계층적 비트라인(HBL)에 선택적으로 연결된 추가의 멀티플렉서를 포함할 수 있다.
계층적 비트라인 구조는 더 많은 멀티플렉서가 프로그래밍되게 하여, 다른 구조에 비해 더 많은 유연성을 제공한다. 중요한 기능은 신호 한계 테스트 모드로서, 활성화된 멀티플렉서의 수를 선택하고, 이에 따라, 계층적 비트라인(HBL)에 연결될 로컬 또는 국부 비트라인(LBL)의 수를 선택함으로써 비트라인 커패시턴스가 점차적으로 변경될 수 있다. n개의 멀티플렉서가 개방되어 n개의 로컬 또는 국부 비트라인(LBL)이 계층적 비트라인(HBL)에 연결될 때, 감지 신호는 1/2Vdd((n X CLBL + CHBL + Cs)/(Cs))가 된다. 비트라인 쌍의 로컬 또는 국부 비트라인(LBL)을 독립적으로 제어함으로써, 로컬 또는 국부 비트라인 대 로컬 또는 국부 비트라인의 커플링 효과가 또한 검증될 수 있다.
도 16의 DRAM에서, 로컬 또는 국부 비트라인(LBL)은 대응되는 멀티플렉서를 통해서 계층적 비트라인(HBL)에 연결된다. 멀티플렉서를 독립적으로 제어함으로써, 유연성있는 비트라인(BL) 테스트 모드가 가능하다.
도 17은 본 발명의 실시예에 따른 비트라인 멀티플렉서에 대한 제어 회로(1700)을 도시한다. 제어 회로(1700)는 CMOS MUX 드라이버(1714, 1726)을 포함하며, 이는 대응되는 신호(MUX, 예를 들어 도 3의 MUXnt)를 구동한다. MUX 동작은 펄스된 세트 신호(PSET) 및 펄스된 리셋 신호(PRESET)에 의해 제어된다. 출력 신호(MUX)는 PSET이 주기적으로 하이가 될 때 로우로 설정되며, PRESET이 주기적으로 하이가 될 때 하이로 재설정된다. 이 기능은 프로그램 신호(PRO0, PRO1, PRO2, PRO3, PRO4, PRO5, PRO7)에 따라 변경될 수 있으며, 여기서 숫자(i = 0, 1, 2, 3, 4, 5, 7)는 표 1에 나타난 기능 어드레스 비트를 나타낸다. 기능 6 및 8-12에 대한 PRO6 및 PRO8-12를 위한 제어 논리회로는 설명의 편의을 위해 생략되었다. 신호(PROi)의 생성은 테스트 모드 명령과 뒤이은 기능 어드레스 벡터를 탐지함으로써 제어된다. 기능 어드레스 벡터에서 어드레스 비트(i)가 하이이면, 대응되는 PROi는 하이가 된다. 대기 상태에서 신호(MUX)는 하이로 유지되며, 기본 상태에서 모든 PRO 신호는 로우로 유지되는 것으로 가정한다. 기본 상태 및 프로그래밍 상태의 상세한 동작은 어레이(102n)가 선택되었다는 가정하여 설명된다. 다음의 예는 MUXnt에 대한 MUX 제어 동작에 관한 것이다. PROi 제어 및 PSET 및 PRESET의 방법은 본 발명의 범위에서 벗어나므로, 여기서는 더 이상 설명하지 않는다.
신호 어레이(102n)가 선택될 때, 펄스된 세트 신호(PSET)는 주기적으로 하이가 된다. 이것은 두 개의 인버터(1734, 1736) 지연 후에 지연된 펄스된 세트 신호(PSETDLY)가 하이가 되도록 한다. PRO2의 로우 레벨은 인버터(1742)에 의해 반전되며, 따라서 NMOS 트랜지스터(1738)가 개방된다. 이것은 노드(PSETDLY)를 커패시터(1744)에 연결시킨다. 한편, PRO3의 로우 레벨은 NMOS 트랜지스터(1740)를 디스에이블시키고, 따라서, 노드(PSETDLY)가 커패시터(1746)으로부터 절연된다. 신호(PSETDLY)가 주기적으로 하이가 될 때, NMOS 트랜지스터(1726)는 신호(MUX)를 로우로 구동한다. PMOS 트랜지스터(1714)가 ON으로 될 때까지, MUX 전압은 CMOS 풀 래치(full latch)(1720, 1722)에 의해 유지된다. 신호 어레이(102n)가 디스에이블될 때, 펄스된 리셋 신호(PRESET)는 주기적으로 하이가 된다. 이렇게 함으로써 지연된 펄스된 리셋 신호(bPRESETDLY)는 주기적으로 로우가 된다. PRO4의 로우 레벨은 인버터(1728)에 의해 반전되어, NMOS 트랜지스터(1710)이 개방된다. 이것은 노드(bPRESET)이 커패시터(1730)로 연결되게 한다. 한편, PRO5의 로우 레벨이 NMOS 트랜지스터(1712)를 디스에이블시킴으로써, 노드(bPRESET)은 커패시터(1732)로부터 절연된다. bPRESETDLY가 주기적으로 로우가 될 때, PMOS 트랜지스터(1714)는 신호(MUX)를 하이로 구동한다. PRO7의 로우 레벨은 PMOS 트랜지스터(1702)를 개방시킨다. 한편, 인버터(1704)에 의해 반전된 PRO7의 신호가 하이이므로, PMOS 트랜 지스터(1706)는 OFF가 된다. MUX의 하이 레벨 전압은 기본 전압(VDEFAULT)이다.신호(PRO0)의 로우 레벨은 인버터(1716)에 의해 반전되어, PMOS 드라이버(1718)을 디스에이블링시킨다. 신호(PRO1)의 로우 레벨은 NMOS 트랜지스터(1724)를 디스에이블시킨다.
PRO0가 하이가 될 때, PMOS 트랜지스터(1718)는 ON이 되어, 신호(MUX)는 하이로 구동된다. 이와는 달리, 만약 PRO1이 하이이면, NMOS 트랜지스터(1724)가 ON이 되어, 신호(MUX)는 로우가 된다. 또한, PSET 및 PRESET은 PRO1 또는 PRO2가 하이로 될 때 로우로 유지되어야 한다. PSET 및 PRESET을 로우로 유지하기 위한 논리회로는 본 발명이 속하는 분야의 기술자에게 잘 알려져 있으며, 따라서, 여기서는 더 자세히 설명하지 않는다. MUX 설정 타이밍은 PRO2 또는 PRO3을 각각 활성화함으로써 증가되거나 지연될 수 있다. PRO2가 하이일 때, NMOS 트랜지스터(1738)이 OFF이기 때문에, 노드(PSETDLY)는 커패시터(1744)로부터 절연된다. 이렇게 함으로써 PSETDLY의 신호 전이 시간이 감소되고, 신호(MUX) 설정 타이밍을 앞당긴다.
PRO3가 하이일 때, 노드(PSETDLY)는 NMOS 트랜지스터(1740)을 통하여 추가의 커패시터(1746)에 연결된다. 이것은 PSETDLY의 신호 전이 시간을 증가시키고, 신호(MUX) 설정 타이밍을 지연시킨다. 마찬가지로, MUX 재설정 타이밍은 PRO4 및 PRO5를 각각 활성화시킴으로써 앞당겨지거나 지연될 수 있다. PRO4가 하이일 때, NMOS(1710)가 OFF이므로, 노드(bPRESETDLY)는 커패시터(1730)으로부터 절연된다. 이것은 bPRESETDLY의 신호 전이 시간을 감소시키고, 신호(MUX) 재설정 타이밍을 앞당긴다. PRO5가 하이일 때, 노드(PRESETDLY)는 NMOS 트랜지스터(1712)를 통하여 추 가의 커패시터(1732)에 연결된다. 이것은 PSETDLY의 신호 전이 시간을 증가시키고, 신호(MUX) 설정 타이밍을 지연시킨다. PRO7이 하이일 때, PMOS 트랜지스터(1702)는 OFF가 되고, PMOS 트랜지스터(1706)는 ON이 된다. 따라서, 이것은 PMOS 트랜지스터(1714, 1718)의 소스 전압을 변화시키고, 이에 따라, MUX 하이 전압이 VDEFAULT(VLOW)보다 낮은 전압원으로 감소되도록 한다.
본 발명의 실시예들은 첨부된 도면을 참조하여 설명되었으나, 본 발명의 시스템 및 방법은 그러한 구체적 실시예에 한정되지 않으며, 본 발명의 범위 및 취지를 벗어나지 않는 한도에서 본 발명이 속한 기술자에 의한 다양한 변경 및 수정이 가능함을 이해해야 한다. 그러한 모든 변경 및 수정은 첨부된 청구범위에 정의된 본 발명의 범위 내에 포함될 것이다.

Claims (29)

  1. 반도체 메모리 장치에 있어서,
    적어도 두 개의 그룹으로 배열된 다수의 메모리 셀과,
    적어도 하나의 감지 증폭기와,
    상기 적어도 두 개의 그룹 중 적어도 하나를 상기 적어도 하나의 감지 증폭기에 연결하도록 구성되는 제 1 멀티플렉서 및 제 2 멀티플렉서와,
    상기 제 1 멀티플렉서 및 상기 제 2 멀티플렉서를 제어하도록 구성되는 적어도 하나의 프로그래밍가능한 제어 장치를 포함하며,
    상기 감지 증폭기들은 감지 증폭기의 행으로 배열되며, 상기 메모리 셀들은 메모리 어레이들 내에 배열되며, 각각의 메모리 어레이는 두 개 행의 감지 증폭기 사이에 배치되며, 상기 제 1 멀티플렉서 및 제 2 멀티플렉서의 각각은 하나의 메모리 어레이의 메모리 셀들의 그룹을 하나의 행의 감지 증폭기에 연결하도록 구성되며,
    상기 프로그래밍가능한 제어 장치는 테스트 모드에서 임의의 각각의 멀티플렉서를 개별적으로 제어하여 상기 테스트 모드에서 적어도 하나의 감지 조건을 변경하도록 구성되는
    반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 프로그래밍가능한 제어 장치는 상기 제 1 멀티플렉서 및 상기 제 2 멀티플렉서를 독립적으로 제어하도록 구성되는
    반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 적어도 하나의 프로그래밍가능한 제어 장치는 상기 제 1 멀티플렉서 및 상기 제 2 멀티플렉서 중의 적어도 하나를 제어하기 위한 적어도 하나의 제어 신호를 출력하도록 구성되는
    반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 적어도 하나의 프로그래밍가능한 제어 장치는 사전결정된 어드레스 벡터들에 기초하여 상기 제 1 멀티플렉서 및 상기 제 2 멀티플렉서를 제어하도록 구성되는
    반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 적어도 하나의 프로그래밍가능한 제어 장치는 테스트 모드 명령을 수신하면 상기 반도체 메모리를 테스트 모드에 놓이게 구성되며, 기능 설정 명령을 수신하면 상기 제 1 멀티플렉서 및 상기 제 2 멀티플렉서 중의 적어도 하나를 제어하도록 구성되는
    반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 기능 설정 명령은 상기 제 1 멀티플렉서 및 상기 제 2 멀티플렉서 중 적어도 하나와 그에 대응하는 적어도 하나의 기능을 식별하는 어드레스 벡터를 포함하는
    반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 적어도 하나의 프로그래밍가능한 제어 장치는 상기 제 1 멀티플렉서 및 상기 제 2 멀티플렉서 중 적어도 하나가 항상 ON 또는 OFF가 되게 제어하도록 구성되는
    반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 적어도 하나의 프로그래밍가능한 제어 장치는 상기 제 1 멀티플렉서 및 상기 제 2 멀티플렉서 중 적어도 하나의 세트 단계(set phase) 및 리셋 단계 중 적어도 하나의 타이밍을 제어하도록 구성되는
    반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 적어도 하나의 프로그래밍가능한 제어 장치는 상기 제 1 멀티플렉서 및 상기 제 2 멀티플렉서 중 적어도 하나에 대응하는 제어 신호의 전압을 제어하도록 구성되는
    반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 적어도 하나의 프로그래밍가능한 제어 장치는 상기 제 1 멀티플렉서 및 상기 제 2 멀티플렉서 중 적어도 하나에 대응하는 적어도 하나의 제어 신호를 적어도 하나의 사전결정된 조건으로 설정하도록 구성되는
    반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 적어도 하나의 프로그래밍가능한 제어 장치는 상기 제 1 멀티플렉서 및 상기 제 2 멀티플렉서 중 적어도 하나에 대응하는 적어도 하나의 제어 신호를 반전시키도록 구성되는
    반도체 메모리 장치.
  12. 제 1 항에 있어서,
    상기 제 1 멀티플렉서 및 상기 제 2 멀티플렉서는 각각 제 1 비트라인 및 대응하는 참조 비트라인을 상기 적어도 하나의 감지 증폭기에 독립적으로 연결시키는
    반도체 메모리 장치.
  13. 제 1 항에 있어서,
    상기 제 1 멀티플렉서 및 상기 제 2 멀티플렉서는 상기 두 개의 그룹 중 한 그룹의 제 1 비트라인과 다른 그룹의 제 2 비트라인을 각각 상기 적어도 하나의 감지 증폭기에 연결하여, 개방 비트라인 구조를 제공하는
    반도체 메모리 장치.
  14. 제 1 항에 있어서,
    상기 적어도 하나의 프로그래밍가능한 제어 장치는 비트라인 쌍의 각 비트라인을 독립적으로 제어하는
    반도체 메모리 장치.
  15. 제 1 항에 있어서,
    상기 적어도 하나의 프로그래밍가능한 제어 장치는 하나 걸러의 비트라인 쌍(every other bitline pair)을 독립적으로 제어하는
    반도체 메모리 장치.
  16. 반도체 메모리 장치에 있어서,
    다수의 그룹으로 배열된 다수의 메모리 셀과,
    다수의 감지 증폭기와,
    상기 다수의 감지 증폭기 중의 적어도 하나를 상기 다수의 그룹 중 적어도 하나에 연결하도록 구성되는 다수의 멀티플렉서와,
    상기 다수의 멀티플렉서 중 적어도 하나를 독립적으로 제어하도록 구성되는 다수의 프로그래밍가능한 제어 장치를 포함하며,
    상기 감지 증폭기들은 감지 증폭기의 행으로 배열되며, 상기 메모리 셀들은 메모리 어레이들 내에 배열되며, 각각의 메모리 어레이는 두 개 행의 감지 증폭기 사이에 배치되며, 상기 멀티플렉서들의 각각은 하나의 메모리 어레이의 메모리 셀들의 그룹을 하나의 행의 감지 증폭기에 연결하도록 구성되며,
    상기 프로그래밍가능한 제어 장치는 테스트 모드에서 임의의 각각의 멀티플렉서를 개별적으로 제어하여 상기 테스트 모드에서 적어도 하나의 감지 조건을 변경하도록 구성되는
    반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 적어도 하나의 프로그래밍가능한 제어 장치는 상기 다수의 멀티플렉서 중 적어도 하나를 제어하기 위한 적어도 하나의 제어 신호를 출력하도록 구성되는
    반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 적어도 하나의 프로그래밍가능한 제어 장치는 사전결정된 어드레스 벡터들에 기초하여 상기 다수의 멀티플렉서를 제어하도록 구성되는
    반도체 메모리 장치.
  19. 제 16 항에 있어서,
    상기 적어도 하나의 프로그래밍가능한 제어 장치는 테스트 모드 명령을 수신하면 상기 반도체 메모리를 테스트 모드에 놓이게 구성되고, 기능 설정 명령을 수신하면 상기 다수의 멀티플렉서 중의 적어도 하나를 제어하도록 구성되는
    반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 기능 설정 명령은 상기 다수의 멀티플렉서 중 적어도 하나와 이에 대응하는 적어도 하나의 기능을 식별하는 어드레스 벡터를 포함하는
    반도체 메모리 장치.
  21. 반도체 메모리 장치의 멀티플렉서들을 제어하는 방법에 있어서,
    사전결정된 어드레스를 수신하는 단계와,
    상기 사전결정된 어드레스에 기초하여, 적어도 하나의 제어 신호 및 연관된 기능을 각각 식별하는 단계―상기 제어 신호 및 기능 모두는 상기 멀티플렉서들 중 적어도 하나에 대응함―와,
    상기 식별된 제어 신호 및 기능에 기초하여 상기 멀티플렉서들 중 적어도 하나를 제어하는 단계를 포함하는
    멀티플렉서 제어 방법.
  22. 제 21 항에 있어서,
    상기 수신 단계 전에 상기 반도체 메모리를 테스트 모드에 놓이게 하는 단계를 더 포함하는
    멀티플렉서 제어 방법.
  23. 제 21 항에 있어서,
    상기 멀티플렉서들 중 적어도 하나를 개별적으로 제어함으로써 상기 반도체 메모리 장치의 동작 파라미터를 테스트하는 단계를 더 포함하는
    멀티플렉서 제어 방법.
  24. 제 21 항에 있어서,
    상기 멀티플렉서들이 개별적으로 제어되는
    멀티플렉서 제어 방법.
  25. 반도체 메모리 장치에 있어서,
    다수의 감지 증폭기와,
    다수의 그룹으로 배열된 다수의 메모리 셀과,
    상기 그룹 중 하나의 메모리 셀에 연결된 다수의 로컬 또는 국부 비트라인과,
    상기 그룹 중의 하나의 메모리 셀 전부와 상기 감지 증폭기 중의 적어도 하나에 연결된 다수의 계층적 비트라인과,
    상기 로컬 또는 국부 비트라인 중의 하나 및 상기 계층적 비트라인 중의 하나에 연결된 다수의 제 1 멀티플렉서와,
    상기 다수의 제 1 멀티플렉서 중의 적어도 하나를 제어하도록 구성된 적어도 하나의 제 1 프로그래밍가능한 제어 장치를
    포함하는 반도체 메모리 장치.
  26. 제 25 항에 있어서,
    상기 다수의 로컬 또는 국부 비트라인 및 상기 다수의 계층적 비트라인은 상기 반도체 메모리 장치의 서로 다른 층에 배치되는
    반도체 메모리 장치.
  27. 제 25 항에 있어서,
    상기 감지 증폭기 중의 적어도 하나와 상기 계층적 비트라인 중의 적어도 하나에 연결된 다수의 제 2 멀티플렉서와,
    상기 다수의 제 2 멀티플렉서 중의 적어도 하나를 제어하도록 구성된 적어도 하나의 제 2 프로그래밍가능한 제어 장치를
    더 포함하는 반도체 메모리 장치.
  28. 제 25 항에 있어서,
    상기 적어도 하나의 제 1 프로그래밍가능한 제어 장치는 상기 다수의 제 1 멀티플렉서를 독립적으로 제어하도록 구성되는
    반도체 메모리 장치.
  29. 제 27 항에 있어서,
    상기 적어도 하나의 제 2 프로그래밍가능한 제어 장치는 상기 다수의 제 2 멀티플렉서를 독립적으로 제어하도록 구성되는
    반도체 메모리 장치.
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