JP2001243794A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明の目的は、ＷＬＢＩ試験において様々
な静電耐圧能力を試験可能な半導体記憶装置を提供する
ことである。 【解決手段】 半導体記憶装置は、メモリセルのデータ
を伝送するビット線と、奇数番目のビット線に接続され
た第１の複数のセンスアンプ回路と、偶数番目のビット
線に接続された第２の複数のセンスアンプ回路と、試験
動作中に第１のクランプ電圧を第１の複数のセンスアン
プ回路に供給し第２のクランプ電圧を第２の複数のセン
スアンプ回路に供給するクランプ電圧生成回路を含み、
試験動作中は奇数番目のビット線を第１のクランプ電圧
にクランプし偶数番目のビット線を第２のクランプ電圧
にクランプする。
な静電耐圧能力を試験可能な半導体記憶装置を提供する
ことである。 【解決手段】 半導体記憶装置は、メモリセルのデータ
を伝送するビット線と、奇数番目のビット線に接続され
た第１の複数のセンスアンプ回路と、偶数番目のビット
線に接続された第２の複数のセンスアンプ回路と、試験
動作中に第１のクランプ電圧を第１の複数のセンスアン
プ回路に供給し第２のクランプ電圧を第２の複数のセン
スアンプ回路に供給するクランプ電圧生成回路を含み、
試験動作中は奇数番目のビット線を第１のクランプ電圧
にクランプし偶数番目のビット線を第２のクランプ電圧
にクランプする。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体記憶装
置に関し、詳しくはウェハ状態でのスクリーニングが可
能な半導体記憶装置に関する。
置に関し、詳しくはウェハ状態でのスクリーニングが可
能な半導体記憶装置に関する。
【０００２】
【従来の技術】半導体装置をウェハ状態で高温・高電圧
に一定時間さらして、特性の安定化を図ることを、ＷＬ
ＢＩ（Wafer Level Burn-In）と呼ぶ。
に一定時間さらして、特性の安定化を図ることを、ＷＬ
ＢＩ（Wafer Level Burn-In）と呼ぶ。
【０００３】ＤＲＡＭのＷＬＢＩ試験においては，メモ
リチップ内の所定回路に高電圧を印加して、静電耐圧不
足のセルトランジスタが存在するチップをリジェクトす
る。具体的には、ＷＬＢＩ試験モードを指示するモード
フラグ信号をチップに入力し、ＷＬＢＩ試験モードにエ
ントリする。ＷＬＢＩ試験モードでは、ビット線をグラ
ンドレベル（電源のグランド側の電圧）に固定し、ワー
ド線デコーダを全選択状態に設定して、全てのワード線
を活性化する。このようにして、ビット線をローにクラ
ンプした状態で、全てのセルトランジスタにハイのゲー
ト電圧が印加され、セルトランジスタにストレスをかけ
る。
リチップ内の所定回路に高電圧を印加して、静電耐圧不
足のセルトランジスタが存在するチップをリジェクトす
る。具体的には、ＷＬＢＩ試験モードを指示するモード
フラグ信号をチップに入力し、ＷＬＢＩ試験モードにエ
ントリする。ＷＬＢＩ試験モードでは、ビット線をグラ
ンドレベル（電源のグランド側の電圧）に固定し、ワー
ド線デコーダを全選択状態に設定して、全てのワード線
を活性化する。このようにして、ビット線をローにクラ
ンプした状態で、全てのセルトランジスタにハイのゲー
ト電圧が印加され、セルトランジスタにストレスをかけ
る。
【０００４】この試験によって、セルトランジスタの静
電耐圧能力が不足する場合には、トランジスタが破壊さ
れる。トランジスタ破壊の起こったチップは、消費電流
量を検査することで容易に判別でき、これによってトラ
ンジスタが破壊されたチップをリジェクトする。
電耐圧能力が不足する場合には、トランジスタが破壊さ
れる。トランジスタ破壊の起こったチップは、消費電流
量を検査することで容易に判別でき、これによってトラ
ンジスタが破壊されたチップをリジェクトする。
【０００５】
【発明が解決しようとする課題】上記のような従来のＷ
ＬＢＩ試験によってリジェクト出来るのは、静電耐圧性
に問題のあるセルトランジスタを有したチップのみであ
る。しかし実際には、隣り合うビット線同士の間、或い
は隣り合うストレージポイント（メモリセルとセルトラ
ンジスタとの接続点）同士の間でも、静電耐圧不足が問
題となる場合がある。従って、これらの静電耐圧能力を
も試験できるようにすることが望まれる。
ＬＢＩ試験によってリジェクト出来るのは、静電耐圧性
に問題のあるセルトランジスタを有したチップのみであ
る。しかし実際には、隣り合うビット線同士の間、或い
は隣り合うストレージポイント（メモリセルとセルトラ
ンジスタとの接続点）同士の間でも、静電耐圧不足が問
題となる場合がある。従って、これらの静電耐圧能力を
も試験できるようにすることが望まれる。
【０００６】従って、本発明の目的は、ＷＬＢＩ試験に
おいて様々な静電耐圧能力を試験可能な半導体記憶装置
を提供することである。
おいて様々な静電耐圧能力を試験可能な半導体記憶装置
を提供することである。
【０００７】
【課題を解決するための手段】請求項１の発明におい
て、半導体記憶装置は、メモリセルのデータを伝送する
ビット線と、奇数番目のビット線に接続された第１の複
数のセンスアンプ回路と、偶数番目のビット線に接続さ
れた第２の複数のセンスアンプ回路と、試験動作中に第
１のクランプ電圧を該第１の複数のセンスアンプ回路に
供給し第２のクランプ電圧を該第２の複数のセンスアン
プ回路に供給するクランプ電圧生成回路を含み、試験動
作中は該奇数番目のビット線を該第１のクランプ電圧に
クランプし該偶数番目のビット線を該第２のクランプ電
圧にクランプすることを特徴とする。
て、半導体記憶装置は、メモリセルのデータを伝送する
ビット線と、奇数番目のビット線に接続された第１の複
数のセンスアンプ回路と、偶数番目のビット線に接続さ
れた第２の複数のセンスアンプ回路と、試験動作中に第
１のクランプ電圧を該第１の複数のセンスアンプ回路に
供給し第２のクランプ電圧を該第２の複数のセンスアン
プ回路に供給するクランプ電圧生成回路を含み、試験動
作中は該奇数番目のビット線を該第１のクランプ電圧に
クランプし該偶数番目のビット線を該第２のクランプ電
圧にクランプすることを特徴とする。
【０００８】請求項２の発明では、請求項１記載の半導
体記憶装置は、外部からのコード信号に基づいて試験モ
ードのタイプを検出するモード検出手段を更に含み、前
記クランプ電圧生成回路は、該モード検出手段が検出し
た試験モードのタイプに応じて前記第１及び第２のクラ
ンプ電圧を生成することを特徴とする。
体記憶装置は、外部からのコード信号に基づいて試験モ
ードのタイプを検出するモード検出手段を更に含み、前
記クランプ電圧生成回路は、該モード検出手段が検出し
た試験モードのタイプに応じて前記第１及び第２のクラ
ンプ電圧を生成することを特徴とする。
【０００９】請求項３の発明では、請求項１記載の半導
体記憶装置において、前記第１の複数のセンスアンプ回
路からなる列と、前記第２の複数のセンスアンプ回路か
らなる列は、メモリコア回路内で交互に配置されること
を特徴とする。
体記憶装置において、前記第１の複数のセンスアンプ回
路からなる列と、前記第２の複数のセンスアンプ回路か
らなる列は、メモリコア回路内で交互に配置されること
を特徴とする。
【００１０】請求項４の発明では、請求項１記載の半導
体記憶装置は、試験動作中に全てのワード線を選択状態
にするワードデコーダを更に含み、全てのワード線を選
択状態とすることで、隣り合う２つのストレージポイン
トの一方に前記第１のクランプ電圧を印加すると共に、
他方に前記第２のクランプ電圧を印加することを特徴と
する。
体記憶装置は、試験動作中に全てのワード線を選択状態
にするワードデコーダを更に含み、全てのワード線を選
択状態とすることで、隣り合う２つのストレージポイン
トの一方に前記第１のクランプ電圧を印加すると共に、
他方に前記第２のクランプ電圧を印加することを特徴と
する。
【００１１】請求項５の発明では、請求項１記載の半導
体記憶装置は、通常動作中にはローアドレスをデコード
して対応するワード線を選択状態にすると共に、試験モ
ードを指示する信号が試験モードを指示する場合には全
てのワード線を選択状態にするワードデコーダを更に含
むことを特徴とする。
体記憶装置は、通常動作中にはローアドレスをデコード
して対応するワード線を選択状態にすると共に、試験モ
ードを指示する信号が試験モードを指示する場合には全
てのワード線を選択状態にするワードデコーダを更に含
むことを特徴とする。
【００１２】請求項６の発明では、請求項１記載の半導
体記憶装置において、前記クランプ電圧生成回路は、通
常動作中は、同一のプリチャージ電圧を前記第１の複数
のセンスアンプ回路と前記第２の複数のセンスアンプ回
路とに供給し、試験動作中は試験モードに応じて前記第
１のクランプ電圧と前記第２のクランプ電圧とを生成す
ることを特徴とする。
体記憶装置において、前記クランプ電圧生成回路は、通
常動作中は、同一のプリチャージ電圧を前記第１の複数
のセンスアンプ回路と前記第２の複数のセンスアンプ回
路とに供給し、試験動作中は試験モードに応じて前記第
１のクランプ電圧と前記第２のクランプ電圧とを生成す
ることを特徴とする。
【００１３】請求項７の発明では、請求項１記載の半導
体記憶装置において、前記クランプ電圧生成回路は、試
験モードのタイプに応じて前記第１のクランプ電圧と前
記第２のクランプ電圧とを異ならせることを特徴とす
る。
体記憶装置において、前記クランプ電圧生成回路は、試
験モードのタイプに応じて前記第１のクランプ電圧と前
記第２のクランプ電圧とを異ならせることを特徴とす
る。
【００１４】請求項８の発明では、請求項１記載の半導
体記憶装置において、前記第１及び第２の複数のセンス
アンプ回路のうちの任意の一つのセンスアンプ回路は２
本のビット線に接続され、１ビットのデータに対して該
２本のビット線の各々には一つのメモリセルが設けら
れ、一方のメモリセルが該データを保持し他方のメモリ
セルが該データの反転データを保持することを特徴とす
る。
体記憶装置において、前記第１及び第２の複数のセンス
アンプ回路のうちの任意の一つのセンスアンプ回路は２
本のビット線に接続され、１ビットのデータに対して該
２本のビット線の各々には一つのメモリセルが設けら
れ、一方のメモリセルが該データを保持し他方のメモリ
セルが該データの反転データを保持することを特徴とす
る。
【００１５】請求項９の発明においては、半導体記憶装
置は、ビット線と、第１及び第２のクランプ電圧を生成
するクランプ電圧生成回路を含み、試験動作中に該ビッ
ト線の奇数番目の線が該第１のクランプ電圧にクランプ
され該ビット線の偶数番目の線が該第２のクランプ電圧
にクランプされることを特徴とする。
置は、ビット線と、第１及び第２のクランプ電圧を生成
するクランプ電圧生成回路を含み、試験動作中に該ビッ
ト線の奇数番目の線が該第１のクランプ電圧にクランプ
され該ビット線の偶数番目の線が該第２のクランプ電圧
にクランプされることを特徴とする。
【００１６】請求項１０の発明では、請求項９記載の半
導体記憶装置において、前記第１のクランプ電圧は前記
第２のクランプ電圧と異なることを特徴とする。
導体記憶装置において、前記第１のクランプ電圧は前記
第２のクランプ電圧と異なることを特徴とする。
【００１７】上記の半導体記憶装置においては、試験モ
ード中に第１のクランプ電圧を第１の複数のセンスアン
プ回路に供給し第２のクランプ電圧を第２の複数のセン
スアンプ回路に供給するクランプ電圧生成回路を設ける
ことで、試験動作中は奇数番目のビット線を第１のクラ
ンプ電圧にクランプし偶数番目のビット線を第２のクラ
ンプ電圧にクランプすることが可能となる。従って、ビ
ット線間に電圧を印加してストレスを加えることで、ビ
ット線間の静電耐圧能力をテストすることが出来る。ま
たワード線を全選択とすることで、ストレージ間の静電
耐圧能力をテストすることが出来る。
ード中に第１のクランプ電圧を第１の複数のセンスアン
プ回路に供給し第２のクランプ電圧を第２の複数のセン
スアンプ回路に供給するクランプ電圧生成回路を設ける
ことで、試験動作中は奇数番目のビット線を第１のクラ
ンプ電圧にクランプし偶数番目のビット線を第２のクラ
ンプ電圧にクランプすることが可能となる。従って、ビ
ット線間に電圧を印加してストレスを加えることで、ビ
ット線間の静電耐圧能力をテストすることが出来る。ま
たワード線を全選択とすることで、ストレージ間の静電
耐圧能力をテストすることが出来る。
【００１８】更に、外部よりコード信号を入力しコード
信号の内容に応じて第１及び第２のクランプ電圧を設定
することで、例えば全てのビット線をＬＯＷにクランプ
する従来の静電耐圧試験を行うことも可能である。
信号の内容に応じて第１及び第２のクランプ電圧を設定
することで、例えば全てのビット線をＬＯＷにクランプ
する従来の静電耐圧試験を行うことも可能である。
【００１９】
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて説明する。
図面を用いて説明する。
【００２０】図１は、本発明が適用される半導体記憶装
置を示す図である。
置を示す図である。
【００２１】図１の半導体記憶装置１０は、データ制御
系回路１１、読み出し／書き込みアンプ１２、タイミン
グ系回路１３、アドレス系回路１４、コラムデコーダ１
５、メインワードデコーダ１６、及びコア回路１７を含
む。
系回路１１、読み出し／書き込みアンプ１２、タイミン
グ系回路１３、アドレス系回路１４、コラムデコーダ１
５、メインワードデコーダ１６、及びコア回路１７を含
む。
【００２２】コア回路１７には、複数のセルＣＥＬＬが
縦横に配置され、各セルに対して１ビットのデータを読
み書きするためのアドレス指定やデータ増幅等のための
回路や配線が設けられている。図１で模式的に示される
コア回路１７は、複数のセンスアンプ部４００−０及び
４００−１、複数のサブワードデコーダ３４０、複数の
ワード線ＷＬ、複数のメインワード線ＭＷＬ、及び複数
のコラム線ＣＬを含む。
縦横に配置され、各セルに対して１ビットのデータを読
み書きするためのアドレス指定やデータ増幅等のための
回路や配線が設けられている。図１で模式的に示される
コア回路１７は、複数のセンスアンプ部４００−０及び
４００−１、複数のサブワードデコーダ３４０、複数の
ワード線ＷＬ、複数のメインワード線ＭＷＬ、及び複数
のコラム線ＣＬを含む。
【００２３】データ制御系回路１１は、データバッファ
等の回路群よりなり、外部から書き込まれるデータを読
み出し／書き込みアンプ１２に適切なタイミングで供給
すると共に、コア回路１７及び読み出し／書き込みアン
プ１２から読み出されるデータを適切なタイミングで外
部に出力する。読み出し／書き込みアンプ１２は、書き
込みデータを増幅してコア回路１７に供給すると共に、
コア回路１７からの読み出しデータを増幅する。
等の回路群よりなり、外部から書き込まれるデータを読
み出し／書き込みアンプ１２に適切なタイミングで供給
すると共に、コア回路１７及び読み出し／書き込みアン
プ１２から読み出されるデータを適切なタイミングで外
部に出力する。読み出し／書き込みアンプ１２は、書き
込みデータを増幅してコア回路１７に供給すると共に、
コア回路１７からの読み出しデータを増幅する。
【００２４】タイミング系回路１３は、コントロール信
号バッファやコマンドデコーダ等の回路群よりなり、外
部からコントロール信号及びクロック信号を受け取り、
コントロール信号で示されるコマンドを解釈し、半導体
記憶装置１０内の各回路の動作及びそのタイミングを制
御する。
号バッファやコマンドデコーダ等の回路群よりなり、外
部からコントロール信号及びクロック信号を受け取り、
コントロール信号で示されるコマンドを解釈し、半導体
記憶装置１０内の各回路の動作及びそのタイミングを制
御する。
【００２５】アドレス系回路１４は、アドレスバッファ
やアドレスプリデコーダ等の回路群よりなり、外部から
アドレス信号を受け取り、適当なタイミングでアドレス
をコラムデコーダ１５及びメインワードデコーダ１６に
供給する。
やアドレスプリデコーダ等の回路群よりなり、外部から
アドレス信号を受け取り、適当なタイミングでアドレス
をコラムデコーダ１５及びメインワードデコーダ１６に
供給する。
【００２６】コラムデコーダ１５は、アドレス系回路１
４から供給されたコラムアドレスをデコードし、一つの
コラムアドレスに対応するコラム線ＣＬを活性化する。
またメインワードデコーダ１６は、アドレス系回路１４
から供給されたローアドレスをデコードし、一つのロー
アドレスに対応するメインワード線ＭＷＬを活性化す
る。図１においては階層化ワードデコード方式が採用さ
れており、メインワードデコーダで選択されたメインワ
ード線ＭＷＬに対応する複数のワード線からサブワード
デコーダ３４０で一つのワード線ＷＬが選択活性化され
る。
４から供給されたコラムアドレスをデコードし、一つの
コラムアドレスに対応するコラム線ＣＬを活性化する。
またメインワードデコーダ１６は、アドレス系回路１４
から供給されたローアドレスをデコードし、一つのロー
アドレスに対応するメインワード線ＭＷＬを活性化す
る。図１においては階層化ワードデコード方式が採用さ
れており、メインワードデコーダで選択されたメインワ
ード線ＭＷＬに対応する複数のワード線からサブワード
デコーダ３４０で一つのワード線ＷＬが選択活性化され
る。
【００２７】読み出し動作の場合、活性化されたワード
線ＷＬに接続されるセルＣＥＬＬからデータが読み出さ
れ、センスアンプ部４００−０或いは４００−１によっ
て読み出されたデータが増幅される。活性化されたコラ
ム線ＣＬに対応するセンスアンプ部から増幅されたデー
タが読み出され、読み出し／書き込みアンプ１２に供給
される。書き込み動作の場合は、読み出し動作の場合と
逆に、活性化されたコラム線ＣＬで選択されるセンスア
ンプ部に、読み出し／書き込みアンプ１２からデータが
供給され、活性化されたワード線ＷＬに接続されるセル
ＣＥＬＬにセンスアンプ部からデータが書き込まれる。
線ＷＬに接続されるセルＣＥＬＬからデータが読み出さ
れ、センスアンプ部４００−０或いは４００−１によっ
て読み出されたデータが増幅される。活性化されたコラ
ム線ＣＬに対応するセンスアンプ部から増幅されたデー
タが読み出され、読み出し／書き込みアンプ１２に供給
される。書き込み動作の場合は、読み出し動作の場合と
逆に、活性化されたコラム線ＣＬで選択されるセンスア
ンプ部に、読み出し／書き込みアンプ１２からデータが
供給され、活性化されたワード線ＷＬに接続されるセル
ＣＥＬＬにセンスアンプ部からデータが書き込まれる。
【００２８】図１の半導体記憶装置はツインストレージ
型メモリであり、一つのセンスアンプ部に接続される一
対のビット線ＢＬ及び／ＢＬの各々にメモリセルＣＥＬ
Ｌが接続され、一方のメモリセルに格納されたデータに
対して反転データを他方のメモリセルに格納する構成と
なっている。
型メモリであり、一つのセンスアンプ部に接続される一
対のビット線ＢＬ及び／ＢＬの各々にメモリセルＣＥＬ
Ｌが接続され、一方のメモリセルに格納されたデータに
対して反転データを他方のメモリセルに格納する構成と
なっている。
【００２９】図２は、ツインストレージ型メモリのコア
回路１７の主要部分を示した図である。
回路１７の主要部分を示した図である。
【００３０】図２の構成は、ワードデコーダ２０、セン
スアンプ部４００−０及び４００−１、ビット線ＢＬｎ
及び／ＢＬｎ（ｎ＝１，２，３，・・・）、ワード線Ｗ
Ｌ０乃至ＷＬ５、トランジスタとキャパシタよりなるメ
モリセル部ＭＣｘｙ及び／ＭＣｘｙ（ｘ及びｙは行及び
列の位置を示す添字）を含む。ワードデコーダ２０は、
図１のサブワードデコーダ３４０を纏めて示したもので
ある。なお記号の前の“／”は、“／”が無い同一の記
号の論理反転を表す。
スアンプ部４００−０及び４００−１、ビット線ＢＬｎ
及び／ＢＬｎ（ｎ＝１，２，３，・・・）、ワード線Ｗ
Ｌ０乃至ＷＬ５、トランジスタとキャパシタよりなるメ
モリセル部ＭＣｘｙ及び／ＭＣｘｙ（ｘ及びｙは行及び
列の位置を示す添字）を含む。ワードデコーダ２０は、
図１のサブワードデコーダ３４０を纏めて示したもので
ある。なお記号の前の“／”は、“／”が無い同一の記
号の論理反転を表す。
【００３１】図２に示されるように、例えばワード線Ｗ
Ｌ０が活性化されると、メモリセル部ＭＣ００のデータ
がビット線ＢＬ０に現れ、メモリセル部／ＭＣ００のデ
ータがビット線／ＢＬ０に現れる。メモリセル部ＭＣ０
０に例えばＨＩＧＨのデータが格納されている場合、メ
モリセル部／ＭＣ００にはＬＯＷのデータが格納されて
いる。従って、ビット線ＢＬ０の電位がＨＩＧＨ方向に
シフトし、ビット線／ＢＬ０の電位がＬＯＷ方向にシフ
トする。こうして生成された電位差が、ビット線ＢＬ０
及び／ＢＬ０に接続されたセンスアンプ部４００−０に
よって増幅される。センスアンプ部４００−０によって
増幅されたデータは、このセンスアンプ部に接続される
コラム線ＣＬを活性化することで、データバスＤＢ及び
／ＤＢに読み出される。
Ｌ０が活性化されると、メモリセル部ＭＣ００のデータ
がビット線ＢＬ０に現れ、メモリセル部／ＭＣ００のデ
ータがビット線／ＢＬ０に現れる。メモリセル部ＭＣ０
０に例えばＨＩＧＨのデータが格納されている場合、メ
モリセル部／ＭＣ００にはＬＯＷのデータが格納されて
いる。従って、ビット線ＢＬ０の電位がＨＩＧＨ方向に
シフトし、ビット線／ＢＬ０の電位がＬＯＷ方向にシフ
トする。こうして生成された電位差が、ビット線ＢＬ０
及び／ＢＬ０に接続されたセンスアンプ部４００−０に
よって増幅される。センスアンプ部４００−０によって
増幅されたデータは、このセンスアンプ部に接続される
コラム線ＣＬを活性化することで、データバスＤＢ及び
／ＤＢに読み出される。
【００３２】ツインストレージ型メモリにおいては、通
常のＤＲＡＭのようにビット線対の一方にだけメモリセ
ルが接続されている場合に比較して、安定したデータ読
み出しが可能であり、リフレッシュ周期を長く出来る等
の効果が得られる。
常のＤＲＡＭのようにビット線対の一方にだけメモリセ
ルが接続されている場合に比較して、安定したデータ読
み出しが可能であり、リフレッシュ周期を長く出来る等
の効果が得られる。
【００３３】本発明が適用されるツインストレージ型メ
モリは、ビット線が交互に異なるセンスアンプ部に接続
される構成となっている。即ち例えば、図２の一番上に
示されるビット線ＢＬ１はセンスアンプ部４００−１に
接続され、次のビット線ＢＬ０はセンスアンプ部４００
−０に接続され、更に次のビット線／ＢＬ１はセンスア
ンプ部４００−１に接続されている。このようにセンス
アンプ部４００−０に接続されるビット線は、偶数番目
のビット線であり、センスアンプ部４００−１に接続さ
れるビット線は、奇数番目のビット線となっている。
モリは、ビット線が交互に異なるセンスアンプ部に接続
される構成となっている。即ち例えば、図２の一番上に
示されるビット線ＢＬ１はセンスアンプ部４００−１に
接続され、次のビット線ＢＬ０はセンスアンプ部４００
−０に接続され、更に次のビット線／ＢＬ１はセンスア
ンプ部４００−１に接続されている。このようにセンス
アンプ部４００−０に接続されるビット線は、偶数番目
のビット線であり、センスアンプ部４００−１に接続さ
れるビット線は、奇数番目のビット線となっている。
【００３４】このように２本の隣り合うビット線のう
ち、一方はセンスアンプ部４００−０に接続され，もう
一方はセンスアンプ部４００−１に接続されている。従
って、センスアンプ部４００−０へ供給するプリチャー
ジ電圧（ビット線クランプ電圧）ＶＰＲ０とセンスアン
プ部４００−１へ供給するプリチャージ電圧（ビット線
クランプ電圧）ＶＰＲ１とを、ＨＩＧＨとＬＯＷとに設
定すれば、隣り合うビット線をＨＩＧＨとＬＯＷとに設
定出来る。
ち、一方はセンスアンプ部４００−０に接続され，もう
一方はセンスアンプ部４００−１に接続されている。従
って、センスアンプ部４００−０へ供給するプリチャー
ジ電圧（ビット線クランプ電圧）ＶＰＲ０とセンスアン
プ部４００−１へ供給するプリチャージ電圧（ビット線
クランプ電圧）ＶＰＲ１とを、ＨＩＧＨとＬＯＷとに設
定すれば、隣り合うビット線をＨＩＧＨとＬＯＷとに設
定出来る。
【００３５】本発明では、このようにビット線クランプ
電圧ＶＰＲ０とＶＰＲ１とを異ならせることで、ＷＬＢ
Ｉ試験モードにおいて、ビット線間での静電耐圧試験を
行うことが可能になる。
電圧ＶＰＲ０とＶＰＲ１とを異ならせることで、ＷＬＢ
Ｉ試験モードにおいて、ビット線間での静電耐圧試験を
行うことが可能になる。
【００３６】以下、異なるビット線クランプ電圧を供給
する構成に関して説明する。
する構成に関して説明する。
【００３７】図３は、モードフラグ信号を受け取るエン
トリ部の構成を示すブロック図である。エントリ部は、
図１のタイミング系回路１３におけるコマンド制御関連
の回路部の一部である。
トリ部の構成を示すブロック図である。エントリ部は、
図１のタイミング系回路１３におけるコマンド制御関連
の回路部の一部である。
【００３８】ＷＬＢＩＺ試験モードにエントリする際
に、このエントリ部に、半導体記憶装置外部からモード
フラグ信号ＷＬＢＩＺ（ＨＩＧＨ）が入力される。なお
本明細書での信号表記において、Ｚ或いはzで終わる信
号は正論理信号、Ｘ或いはｘで終わる信号は負論理信号
である。
に、このエントリ部に、半導体記憶装置外部からモード
フラグ信号ＷＬＢＩＺ（ＨＩＧＨ）が入力される。なお
本明細書での信号表記において、Ｚ或いはzで終わる信
号は正論理信号、Ｘ或いはｘで終わる信号は負論理信号
である。
【００３９】図３のエントリ部１００は、バッファの役
割を担う複数のインバータ１０１、スイッチ１０２及び
１０３、パルス発生回路１０４、ＤＦＦ（ディレイフリ
ップフロップ）１０５乃至１０７、ディレイ回路１０
８、レジスタ１０９及び１１０、及びデコーダ１１１を
含む。
割を担う複数のインバータ１０１、スイッチ１０２及び
１０３、パルス発生回路１０４、ＤＦＦ（ディレイフリ
ップフロップ）１０５乃至１０７、ディレイ回路１０
８、レジスタ１０９及び１１０、及びデコーダ１１１を
含む。
【００４０】モードフラグ信号ＷＬＢＩＺ、クロック信
号ＣＬＫ、コード信号ＣＯＤＥが、メモリチップ外部か
ら、エントリ部１００に入力される。モードフラグ信号
ＷＬＢＩＺは、インバータ列１０１を通過したモードフ
ラグ信号ＷＬＢＩＺＡとして、スイッチ１０２及び１０
３に供給される。スイッチ１０２及び１０３は、モード
フラグ信号ＷＬＢＩＺＡがＨＩＧＨになると閉じられ
る。これらスイッチが閉じられると、クロック信号ＣＬ
Ｋはパルス発生回路１０４に供給され、コード信号ＣＯ
ＤＥはＤＦＦ１０５に供給される。
号ＣＬＫ、コード信号ＣＯＤＥが、メモリチップ外部か
ら、エントリ部１００に入力される。モードフラグ信号
ＷＬＢＩＺは、インバータ列１０１を通過したモードフ
ラグ信号ＷＬＢＩＺＡとして、スイッチ１０２及び１０
３に供給される。スイッチ１０２及び１０３は、モード
フラグ信号ＷＬＢＩＺＡがＨＩＧＨになると閉じられ
る。これらスイッチが閉じられると、クロック信号ＣＬ
Ｋはパルス発生回路１０４に供給され、コード信号ＣＯ
ＤＥはＤＦＦ１０５に供給される。
【００４１】パルス発生回路１０４は、クロック信号の
立ち上りエッジに応答して、パルス信号を生成する。こ
のパルス信号は、インバータ列１０１を介してＤＦＦ１
０５乃至１０７に供給される。ＤＦＦ１０５乃至１０７
の各々は、ＨＩＧＨのパルス信号入力に応答して入力デ
ータをラッチし、パルス信号入力がＬＯＷに戻るとラッ
チしたデータを出力する。これによって、クロック信号
ＣＬＫの各サイクルで、１ビットずつシリアル入力され
たコード信号ＣＯＤＥが、順次ＤＦＦ１０５乃至１０７
内をシフトしていく。
立ち上りエッジに応答して、パルス信号を生成する。こ
のパルス信号は、インバータ列１０１を介してＤＦＦ１
０５乃至１０７に供給される。ＤＦＦ１０５乃至１０７
の各々は、ＨＩＧＨのパルス信号入力に応答して入力デ
ータをラッチし、パルス信号入力がＬＯＷに戻るとラッ
チしたデータを出力する。これによって、クロック信号
ＣＬＫの各サイクルで、１ビットずつシリアル入力され
たコード信号ＣＯＤＥが、順次ＤＦＦ１０５乃至１０７
内をシフトしていく。
【００４２】コード信号ＣＯＤＥは、１から始まるよう
に定義されている。コード信号“１”、“Ｘ”、及び
“Ｙ”の３ビットが、夫々ＤＦＦ１０７、１０６、及び
１０５に格納された時点で、１を格納するＤＦＦ１０７
の出力がＨＩＧＨとなる。ＤＦＦ１０７のＨＩＧＨ出力
に応答して、レジスタ１０９及び１１０が、ＤＦＦ１０
５及び１０６の内容を格納する。即ちレジスタ１０９が
“Ｙ”を格納し、レジスタ１１０が“Ｘ”を格納する。
ディレイ回路１０８は、ＤＦＦ１０７のＨＩＧＨ出力を
遅延させ、レジスタ１０９及び１１０へのデータ格納が
終了したタイミングで、各ＤＦＦをリセットする。
に定義されている。コード信号“１”、“Ｘ”、及び
“Ｙ”の３ビットが、夫々ＤＦＦ１０７、１０６、及び
１０５に格納された時点で、１を格納するＤＦＦ１０７
の出力がＨＩＧＨとなる。ＤＦＦ１０７のＨＩＧＨ出力
に応答して、レジスタ１０９及び１１０が、ＤＦＦ１０
５及び１０６の内容を格納する。即ちレジスタ１０９が
“Ｙ”を格納し、レジスタ１１０が“Ｘ”を格納する。
ディレイ回路１０８は、ＤＦＦ１０７のＨＩＧＨ出力を
遅延させ、レジスタ１０９及び１１０へのデータ格納が
終了したタイミングで、各ＤＦＦをリセットする。
【００４３】レジスタ１０９及び１１０が格納するデー
タは、デコーダ１１１でデコードされる。デコード結果
として、デコーダ１１１は、信号ＴＶＰＲ０Ｚ及びＴＶ
ＰＲ１Ｚを出力する。この信号ＴＶＰＲ０Ｚ及びＴＶＰ
Ｒ１Ｚは、ビット線クランプ電圧ＶＰＲ０及びＶＰＲ１
とは異なるが、論理的には同一の信号である。
タは、デコーダ１１１でデコードされる。デコード結果
として、デコーダ１１１は、信号ＴＶＰＲ０Ｚ及びＴＶ
ＰＲ１Ｚを出力する。この信号ＴＶＰＲ０Ｚ及びＴＶＰ
Ｒ１Ｚは、ビット線クランプ電圧ＶＰＲ０及びＶＰＲ１
とは異なるが、論理的には同一の信号である。
【００４４】図４は、エントリ部へのコード信号入力を
説明するための図である。
説明するための図である。
【００４５】図４（ａ）に示されるように，モードフラ
グ信号ＷＬＢＩＺをＨＩＧＨに設定してＷＬＢＩ試験モ
ードにエントリする。その後、図４（ｂ）及び（ｃ）に
示されるように、クロック信号ＣＬＫに同期させてコー
ド信号ＣＯＤＥを１ビットずつ入力する。最初のビット
がＦＬＡＧビットであり、以降，第１ビット及び第２ビ
ットが続く。
グ信号ＷＬＢＩＺをＨＩＧＨに設定してＷＬＢＩ試験モ
ードにエントリする。その後、図４（ｂ）及び（ｃ）に
示されるように、クロック信号ＣＬＫに同期させてコー
ド信号ＣＯＤＥを１ビットずつ入力する。最初のビット
がＦＬＡＧビットであり、以降，第１ビット及び第２ビ
ットが続く。
【００４６】図５は、コード信号入力に応じたビット線
クランプ電圧設定の対応を示す図である。
クランプ電圧設定の対応を示す図である。
【００４７】図５に示されるように、モードフラグ信号
ＷＬＢＩＺＡとコート信号ＣＯＤＥの各ビットの組み合
わせによって、ビット線クランプ電圧の設定が場合分け
される。
ＷＬＢＩＺＡとコート信号ＣＯＤＥの各ビットの組み合
わせによって、ビット線クランプ電圧の設定が場合分け
される。
【００４８】まずモードフラグ信号ＷＬＢＩＺがＬＯＷ
であれば、図３のエントリ部１００においてスイッチ１
０２及び１０３が導通されない。従って、ＷＬＢＩ試験
モードにはエントリせず通常の動作が実行される。モー
ドフラグ信号ＷＬＢＩＺがＨＩＧＨになった時点で、Ｗ
ＬＢＩ試験モードにエントリする。
であれば、図３のエントリ部１００においてスイッチ１
０２及び１０３が導通されない。従って、ＷＬＢＩ試験
モードにはエントリせず通常の動作が実行される。モー
ドフラグ信号ＷＬＢＩＺがＨＩＧＨになった時点で、Ｗ
ＬＢＩ試験モードにエントリする。
【００４９】但しＷＬＢＩ試験モードにエントリして
も、コード信号ＣＯＤＥのＦＬＡＧビット、第１ビッ
ト、及び第２ビットがＬＯＷであれば、図３のエントリ
部１００において、レジスタ１０９及び１１０へのデー
タ格納が行われず、待ち状態となる。
も、コード信号ＣＯＤＥのＦＬＡＧビット、第１ビッ
ト、及び第２ビットがＬＯＷであれば、図３のエントリ
部１００において、レジスタ１０９及び１１０へのデー
タ格納が行われず、待ち状態となる。
【００５０】ＦＬＡＧビットがＨＩＧＨに設定されたコ
ード信号ＣＯＤＥが入力されると、ビット線がコード信
号ＣＯＤＥに応じた所定の電圧にクランプされる。
ード信号ＣＯＤＥが入力されると、ビット線がコード信
号ＣＯＤＥに応じた所定の電圧にクランプされる。
【００５１】即ち、コード信号ＣＯＤＥの第１ビット及
び第２ビットが共にＬＯＷの場合には、クランプ電圧Ｖ
ＰＲ０及びＶＰＲ１がＬＯＷであり、ビット線は全てＬ
ＯＷレベルにクランプされる。コード信号ＣＯＤＥの第
１ビット及び第２ビットがＬＯＷ及びＨＩＧＨの場合に
は、クランプ電圧ＶＰＲ０及びＶＰＲ１がＨＩＧＨ及び
ＬＯＷであり、偶数番目のビット線はＨＩＧＨレベルに
クランプされ、奇数番目のビット線はＬＯＷレベルにク
ランプされる。逆に、コード信号ＣＯＤＥの第１ビット
及び第２ビットがＨＩＧＨ及びＬＯＷの場合には、クラ
ンプ電圧ＶＰＲ０及びＶＰＲ１がＬＯＷ及びＨＩＧＨで
あり、偶数番目のビット線対はＬＯＷレベルにクランプ
され、奇数番目のビット線対はＨＩＧＨレベルにクラン
プされる。
び第２ビットが共にＬＯＷの場合には、クランプ電圧Ｖ
ＰＲ０及びＶＰＲ１がＬＯＷであり、ビット線は全てＬ
ＯＷレベルにクランプされる。コード信号ＣＯＤＥの第
１ビット及び第２ビットがＬＯＷ及びＨＩＧＨの場合に
は、クランプ電圧ＶＰＲ０及びＶＰＲ１がＨＩＧＨ及び
ＬＯＷであり、偶数番目のビット線はＨＩＧＨレベルに
クランプされ、奇数番目のビット線はＬＯＷレベルにク
ランプされる。逆に、コード信号ＣＯＤＥの第１ビット
及び第２ビットがＨＩＧＨ及びＬＯＷの場合には、クラ
ンプ電圧ＶＰＲ０及びＶＰＲ１がＬＯＷ及びＨＩＧＨで
あり、偶数番目のビット線対はＬＯＷレベルにクランプ
され、奇数番目のビット線対はＨＩＧＨレベルにクラン
プされる。
【００５２】図６は、ビット線クランプ電圧を生成する
回路を示す図である。
回路を示す図である。
【００５３】図６のビット線クランプ電圧発生部２００
は、エントリ部１００から信号ＷＢＩＺＡ、ＴＶＰＲ０
Ｚ、及びＴＶＰＲ１Ｚを受け取り、ビット線クランプ電
圧ＶＰＲ０及びＶＰＲ１を発生する。
は、エントリ部１００から信号ＷＢＩＺＡ、ＴＶＰＲ０
Ｚ、及びＴＶＰＲ１Ｚを受け取り、ビット線クランプ電
圧ＶＰＲ０及びＶＰＲ１を発生する。
【００５４】ビット線クランプ電圧発生部２００は、Ｎ
ＭＯＳトランジスタ２０１乃至２０６、ＰＭＯＳトラン
ジスタ２０７乃至２１０、ＮＯＲ回路２２１及び２２
２、ＮＡＮＤ回路２２３及び２２４、及びインバータ２
３１乃至２４０を含む。ＮＭＯＳトランジスタ２０５及
び２０６とＰＭＯＳトランジスタ２０９及び２１０と
で、レベルシフタ回路を構成する。
ＭＯＳトランジスタ２０１乃至２０６、ＰＭＯＳトラン
ジスタ２０７乃至２１０、ＮＯＲ回路２２１及び２２
２、ＮＡＮＤ回路２２３及び２２４、及びインバータ２
３１乃至２４０を含む。ＮＭＯＳトランジスタ２０５及
び２０６とＰＭＯＳトランジスタ２０９及び２１０と
で、レベルシフタ回路を構成する。
【００５５】図６の回路において、通常動作時には、モ
ードフラグ信号ＷＬＢＩＺＡがＬＯＷであり、ＮＭＯＳ
トランジスタ２０１及び２０２が導通する。この場合、
入力されるプリチャージ電圧ＶＰＲが、ＮＭＯＳトラン
ジスタ２０１及び２０２を介して、そのまま出力され
る。即ち通常動作時には、所定のプリチャージ電圧ＶＰ
Ｒにビット線がプリチャージされることになる。
ードフラグ信号ＷＬＢＩＺＡがＬＯＷであり、ＮＭＯＳ
トランジスタ２０１及び２０２が導通する。この場合、
入力されるプリチャージ電圧ＶＰＲが、ＮＭＯＳトラン
ジスタ２０１及び２０２を介して、そのまま出力され
る。即ち通常動作時には、所定のプリチャージ電圧ＶＰ
Ｒにビット線がプリチャージされることになる。
【００５６】なおこのとき、ＮＯＲ回路２２１にはイン
バータ２３７からＨＩＧＨが入力されるので、ＮＯＲ回
路２２１の出力はＬＯＷになり、ＰＭＯＳトランジスタ
２０７はオフになる。同様にＰＭＯＳトランジスタ２０
８もオフになる。またＮＡＮＤ回路２２３にはインバー
タ２３６からＬＯＷが供給されるので，ＮＡＮＤ回路２
２３の出力はＨＩＧＨになり、ＮＭＯＳトランジスタ２
０３はオフになる。同様に、ＮＭＯＳトランジスタ２０
４もオフになる。従って、通常動作時には、所定のプリ
チャージ電圧ＶＰＲは干渉されること無くそのまま出力
されることが分かる。
バータ２３７からＨＩＧＨが入力されるので、ＮＯＲ回
路２２１の出力はＬＯＷになり、ＰＭＯＳトランジスタ
２０７はオフになる。同様にＰＭＯＳトランジスタ２０
８もオフになる。またＮＡＮＤ回路２２３にはインバー
タ２３６からＬＯＷが供給されるので，ＮＡＮＤ回路２
２３の出力はＨＩＧＨになり、ＮＭＯＳトランジスタ２
０３はオフになる。同様に、ＮＭＯＳトランジスタ２０
４もオフになる。従って、通常動作時には、所定のプリ
チャージ電圧ＶＰＲは干渉されること無くそのまま出力
されることが分かる。
【００５７】ＷＬＢＩ試験モード時には、モードフラグ
信号ＷＬＢＩＺＡがＨＩＧＨであり、ＮＭＯＳトランジ
スタ２０１及び２０２がオフになる。従って、ビット線
クランプ電圧ＶＰＲ０及びＶＰＲ１は、エントリ部１０
０からの出力信号ＴＶＰＲ０Ｚ及びＴＶＰＲ１Ｚによっ
て決定される。
信号ＷＬＢＩＺＡがＨＩＧＨであり、ＮＭＯＳトランジ
スタ２０１及び２０２がオフになる。従って、ビット線
クランプ電圧ＶＰＲ０及びＶＰＲ１は、エントリ部１０
０からの出力信号ＴＶＰＲ０Ｚ及びＴＶＰＲ１Ｚによっ
て決定される。
【００５８】まず信号ＴＶＰＲ０Ｚについて考える。Ｎ
ＯＲ回路２２１の一方の入力にはインバータ２３７から
ＬＯＷが供給されるので、ＮＯＲ回路２２１の出力はも
う一方の入力信号の反転信号である。即ちＮＯＲ回路２
２１の出力は信号ＴＶＰＲ０Ｚに等しい。またＮＡＮＤ
回路２２３の一方の入力にはインバータ２３６からＨＩ
ＧＨが供給されるので、ＮＡＮＤ回路２２３の出力はも
う一方の入力信号の反転信号である。即ちＮＡＮＤ回路
２２３の出力は信号ＴＶＰＲ０Ｚに等しい。従って信号
ＴＶＰＲ０ＺがＨＩＧＨの時は、ＰＭＯＳトランジスタ
２０７がオンになりＮＭＯＳトランジスタ２０３がオフ
になるので、ビット線クランプ電圧ＶＰＲ０はＨＩＧＨ
になる。信号ＴＶＰＲ０ＺがＬＯＷの時は、ＰＭＯＳト
ランジスタ２０７がオフになりＮＭＯＳトランジスタ２
０３がオンになるので、ビット線クランプ電圧ＶＰＲ０
はＬＯＷになる。
ＯＲ回路２２１の一方の入力にはインバータ２３７から
ＬＯＷが供給されるので、ＮＯＲ回路２２１の出力はも
う一方の入力信号の反転信号である。即ちＮＯＲ回路２
２１の出力は信号ＴＶＰＲ０Ｚに等しい。またＮＡＮＤ
回路２２３の一方の入力にはインバータ２３６からＨＩ
ＧＨが供給されるので、ＮＡＮＤ回路２２３の出力はも
う一方の入力信号の反転信号である。即ちＮＡＮＤ回路
２２３の出力は信号ＴＶＰＲ０Ｚに等しい。従って信号
ＴＶＰＲ０ＺがＨＩＧＨの時は、ＰＭＯＳトランジスタ
２０７がオンになりＮＭＯＳトランジスタ２０３がオフ
になるので、ビット線クランプ電圧ＶＰＲ０はＨＩＧＨ
になる。信号ＴＶＰＲ０ＺがＬＯＷの時は、ＰＭＯＳト
ランジスタ２０７がオフになりＮＭＯＳトランジスタ２
０３がオンになるので、ビット線クランプ電圧ＶＰＲ０
はＬＯＷになる。
【００５９】信号ＴＶＰＲ１Ｚの場合も同様であり、信
号ＴＶＰＲ１ＺがＨＩＧＨの時にはビット線クランプ電
圧ＶＰＲ１はＨＩＧＨになり、信号ＴＶＰＲ１ＺがＬＯ
Ｗの時にはビット線クランプ電圧ＶＰＲ１はＬＯＷにな
る。
号ＴＶＰＲ１ＺがＨＩＧＨの時にはビット線クランプ電
圧ＶＰＲ１はＨＩＧＨになり、信号ＴＶＰＲ１ＺがＬＯ
Ｗの時にはビット線クランプ電圧ＶＰＲ１はＬＯＷにな
る。
【００６０】以上のようにして、ＷＬＢＩ試験モード時
には、エントリ部１００からの信号ＴＶＰＲ０Ｚ及びＴ
ＶＰＲ１Ｚに応じて、ビット線クランプ電圧ＶＰＲ０及
びＶＰＲ１が生成される。
には、エントリ部１００からの信号ＴＶＰＲ０Ｚ及びＴ
ＶＰＲ１Ｚに応じて、ビット線クランプ電圧ＶＰＲ０及
びＶＰＲ１が生成される。
【００６１】図７は、本発明においてワード線を全選択
しビット線をクランプする制御を説明するための図であ
る。
しビット線をクランプする制御を説明するための図であ
る。
【００６２】図７の構成は、エントリ部１００、ビット
線クランプ電圧発生部２００、ワード線選択部３００、
及びセンスアンプ部４００−０及び４００−１を含む。
エントリ部１００は図３に示されるものであり、ビット
線クランプ電圧発生部２００は図６に示されるものであ
る。
線クランプ電圧発生部２００、ワード線選択部３００、
及びセンスアンプ部４００−０及び４００−１を含む。
エントリ部１００は図３に示されるものであり、ビット
線クランプ電圧発生部２００は図６に示されるものであ
る。
【００６３】ワード線選択部３００は、メイン１／４デ
コーダ３１０、メインワードデコーダ３２０、サブ１／
４デコーダ３３０、及びサブワードデコーダ３４０を含
む。メイン１／４デコーダ３１０は、ＮＭＯＳトランジ
スタ３１１乃至３１３、２つのインバータよりなるラッ
チ３１４、ＮＭＯＳトランジスタ３１５、及びインバー
タ３１６を含む。メインワードデコーダ３２０は、ＮＭ
ＯＳトランジスタ３２１乃至３２３、２つのインバータ
よりなるラッチ３２４、ＮＭＯＳトランジスタ３２５、
及びインバータ３２６を含む。サブ１／４デコーダ３３
０は、インバータ３３１及び３３２を含む。サブワード
デコーダ３４０は、ＰＭＯＳトランジスタ３４１及びＮ
ＭＯＳトランジスタ３４２及び３４３を含む。
コーダ３１０、メインワードデコーダ３２０、サブ１／
４デコーダ３３０、及びサブワードデコーダ３４０を含
む。メイン１／４デコーダ３１０は、ＮＭＯＳトランジ
スタ３１１乃至３１３、２つのインバータよりなるラッ
チ３１４、ＮＭＯＳトランジスタ３１５、及びインバー
タ３１６を含む。メインワードデコーダ３２０は、ＮＭ
ＯＳトランジスタ３２１乃至３２３、２つのインバータ
よりなるラッチ３２４、ＮＭＯＳトランジスタ３２５、
及びインバータ３２６を含む。サブ１／４デコーダ３３
０は、インバータ３３１及び３３２を含む。サブワード
デコーダ３４０は、ＰＭＯＳトランジスタ３４１及びＮ
ＭＯＳトランジスタ３４２及び３４３を含む。
【００６４】メイン１／４デコーダ３１０において、Ｎ
ＭＯＳトランジスタ３１１及び３１２のゲートには選択
信号が入力される。これらの選択信号がＨＩＧＨになっ
たときに、複数あるメイン１／４デコーダの中から、図
に示される一つのメイン１／４デコーダ３１０が選択さ
れる。また同様に、メインワードデコーダ３２０におい
て、ＮＭＯＳトランジスタ３２１及び３２２のゲートに
は選択信号が入力される。これらの選択信号がＨＩＧＨ
になったときに、複数あるメインワードデコーダの中か
ら、図に示される一つのメインワードデコーダ３２０が
選択される。メイン１／４デコーダ３１０及びメインワ
ードデコーダ３２０が選択されると、各々のデコーダは
選択時にＬＯＷを出力するので、サブワードデコーダ３
４０のワード線ＷＬがＨＩＧＨに活性化される。
ＭＯＳトランジスタ３１１及び３１２のゲートには選択
信号が入力される。これらの選択信号がＨＩＧＨになっ
たときに、複数あるメイン１／４デコーダの中から、図
に示される一つのメイン１／４デコーダ３１０が選択さ
れる。また同様に、メインワードデコーダ３２０におい
て、ＮＭＯＳトランジスタ３２１及び３２２のゲートに
は選択信号が入力される。これらの選択信号がＨＩＧＨ
になったときに、複数あるメインワードデコーダの中か
ら、図に示される一つのメインワードデコーダ３２０が
選択される。メイン１／４デコーダ３１０及びメインワ
ードデコーダ３２０が選択されると、各々のデコーダは
選択時にＬＯＷを出力するので、サブワードデコーダ３
４０のワード線ＷＬがＨＩＧＨに活性化される。
【００６５】ＷＬＢＩ試験モードの場合、即ちエントリ
部１００から出力されるモードフラグ信号ＷＬＢＩＺＡ
がＨＩＧＨの場合には、メイン１／４デコーダ３１０の
ＮＭＯＳトランジスタ３１３及びメインワードデコーダ
３２０のＮＭＯＳトランジスタ３２３が導通される。結
果として、メイン１／４デコーダ３１０及びメインワー
ドデコーダ３２０の選択・非選択に関わらず、ワード線
ＷＬがＨＩＧＨに活性化される。即ち、全てのワード線
が活性化されることになる。
部１００から出力されるモードフラグ信号ＷＬＢＩＺＡ
がＨＩＧＨの場合には、メイン１／４デコーダ３１０の
ＮＭＯＳトランジスタ３１３及びメインワードデコーダ
３２０のＮＭＯＳトランジスタ３２３が導通される。結
果として、メイン１／４デコーダ３１０及びメインワー
ドデコーダ３２０の選択・非選択に関わらず、ワード線
ＷＬがＨＩＧＨに活性化される。即ち、全てのワード線
が活性化されることになる。
【００６６】ビット線クランプ電圧発生部２００の出力
であるクランプ電圧ＶＰＲ０及びＶＰＲ１は、各々配線
４１０及び４２０を介して、センスアンプ部４００−０
及び４００−１に供給される。センスアンプ部４００−
０では、ビット線ＢＬ及び／ＢＬをクランプ（プリチャ
ージ）する信号ｂｒｓｘがＨＩＧＨになると、トランジ
スタ４０１及び４０２が導通され、クランプ電圧ＶＰＲ
０がビット線ＢＬ及び／ＢＬに供給される。従ってビッ
ト線ＢＬ及び／ＢＬが、クランプ電圧ＶＰＲ０にクラン
プされる。同様にセンスアンプ部４００−１では、ビッ
ト線ＢＬ及び／ＢＬがクランプ電圧ＶＰＲ１にクランプ
される。
であるクランプ電圧ＶＰＲ０及びＶＰＲ１は、各々配線
４１０及び４２０を介して、センスアンプ部４００−０
及び４００−１に供給される。センスアンプ部４００−
０では、ビット線ＢＬ及び／ＢＬをクランプ（プリチャ
ージ）する信号ｂｒｓｘがＨＩＧＨになると、トランジ
スタ４０１及び４０２が導通され、クランプ電圧ＶＰＲ
０がビット線ＢＬ及び／ＢＬに供給される。従ってビッ
ト線ＢＬ及び／ＢＬが、クランプ電圧ＶＰＲ０にクラン
プされる。同様にセンスアンプ部４００−１では、ビッ
ト線ＢＬ及び／ＢＬがクランプ電圧ＶＰＲ１にクランプ
される。
【００６７】図７には示されないが、実際には、クラン
プ電圧ＶＰＲ０はメモリコア回路で偶数番目のビット線
対に接続される複数のセンスアンプ部４００−０に供給
され、クランプ電圧ＶＰＲ０はメモリコア回路で奇数番
目のビット線対に接続される複数のセンスアンプ部４０
０−１に供給される。
プ電圧ＶＰＲ０はメモリコア回路で偶数番目のビット線
対に接続される複数のセンスアンプ部４００−０に供給
され、クランプ電圧ＶＰＲ０はメモリコア回路で奇数番
目のビット線対に接続される複数のセンスアンプ部４０
０−１に供給される。
【００６８】図８は、クランプ電圧をセンスアンプ部に
供給する配線４１０及び４２０のレイアウトを示した図
である。
供給する配線４１０及び４２０のレイアウトを示した図
である。
【００６９】図８に示されるように、センスアンプ部４
００−０の列と、センスアンプ部４００−１の列とは交
互に配置されている。センスアンプ部４００−０の各々
は偶数番目のビット線に接続され、センスアンプ部４０
０−１は奇数番目のビット線に接続される（ここでどち
らが偶数番でどちらが奇数番かは重要ではなく、ビット
線一本おきに接続されることが重要である）。
００−０の列と、センスアンプ部４００−１の列とは交
互に配置されている。センスアンプ部４００−０の各々
は偶数番目のビット線に接続され、センスアンプ部４０
０−１は奇数番目のビット線に接続される（ここでどち
らが偶数番でどちらが奇数番かは重要ではなく、ビット
線一本おきに接続されることが重要である）。
【００７０】クランプ電圧ＶＰＲ０を供給する配線４１
０はセンスアンプ部４００−０に接続され、クランプ電
圧ＶＰＲ１を供給する配線４１０はセンスアンプ部４０
０−１に接続される。
０はセンスアンプ部４００−０に接続され、クランプ電
圧ＶＰＲ１を供給する配線４１０はセンスアンプ部４０
０−１に接続される。
【００７１】従って、ビット線ＢＬ及び／ＢＬは、偶数
番目がクランプ電圧ＶＰＲ０にクランプされ、奇数番目
がクランプ電圧ＶＰＲ１にクランプされる。即ち、空間
的に交互にクランプ電圧ＶＰＲ０とクランプ電圧ＶＰＲ
１にクランプされる。
番目がクランプ電圧ＶＰＲ０にクランプされ、奇数番目
がクランプ電圧ＶＰＲ１にクランプされる。即ち、空間
的に交互にクランプ電圧ＶＰＲ０とクランプ電圧ＶＰＲ
１にクランプされる。
【００７２】ＷＬＢＩ試験においては、前述のように、
クランプ電圧ＶＰＲ０とＶＰＲ１の組み合わせを設定可
能である。即ちクランプ電圧ＶＰＲ０とＶＰＲ１の両方
がＬＯＷ、ＶＰＲ０がＨＩＧＨでＶＰＲ１がＬＯＷ、及
びＶＰＲ０がＬＯＷでＶＰＲ１がＨＩＧＨの３通りに設
定できる。一方がＨＩＧＨで他方がＬＯＷに設定した場
合には、ビット線が交互にＨＩＧＨ及びＬＯＷに設定さ
れることになり、隣り合うビット線間でストレスを加
え、ビット線間での静電耐圧性を試験することが出来
る。また従来どおりに、全てのビット線をＬＯＷに設定
するＷＬＢＩ試験を行うことも可能である。
クランプ電圧ＶＰＲ０とＶＰＲ１の組み合わせを設定可
能である。即ちクランプ電圧ＶＰＲ０とＶＰＲ１の両方
がＬＯＷ、ＶＰＲ０がＨＩＧＨでＶＰＲ１がＬＯＷ、及
びＶＰＲ０がＬＯＷでＶＰＲ１がＨＩＧＨの３通りに設
定できる。一方がＨＩＧＨで他方がＬＯＷに設定した場
合には、ビット線が交互にＨＩＧＨ及びＬＯＷに設定さ
れることになり、隣り合うビット線間でストレスを加
え、ビット線間での静電耐圧性を試験することが出来
る。また従来どおりに、全てのビット線をＬＯＷに設定
するＷＬＢＩ試験を行うことも可能である。
【００７３】図９は、ストレージ間のストレス印加を説
明するための図である。
明するための図である。
【００７４】ビット線ＢＬ１及びＢＬ２は、隣り合うビ
ット線を示し、ＷＬＢＩ試験において夫々クランプ電圧
ＶＰＲ０及びＶＰＲ１にクランプされる。ワード線ＷＬ
１及びＷＬ２は、試験中は全選択であるので、セルトラ
ンジスタＴ１及びＴ２は共に導通される。セルトランジ
スタＴ１及びＴ２とセルＣ１及びＣ２との間の点が、ス
トレージポイントＳ１及びＳ２である。セルトランジス
タＴ１及びＴ２は共に導通されるので、ストレージＳ１
にはクランプ電圧ＶＰＲ０が印加され、ストレージＳ２
にはクランプ電圧ＶＰＲ１が印加される。
ット線を示し、ＷＬＢＩ試験において夫々クランプ電圧
ＶＰＲ０及びＶＰＲ１にクランプされる。ワード線ＷＬ
１及びＷＬ２は、試験中は全選択であるので、セルトラ
ンジスタＴ１及びＴ２は共に導通される。セルトランジ
スタＴ１及びＴ２とセルＣ１及びＣ２との間の点が、ス
トレージポイントＳ１及びＳ２である。セルトランジス
タＴ１及びＴ２は共に導通されるので、ストレージＳ１
にはクランプ電圧ＶＰＲ０が印加され、ストレージＳ２
にはクランプ電圧ＶＰＲ１が印加される。
【００７５】従って、隣り合うビット線に対応するスト
レージポイント間にもストレスが印加されることにな
り、ビット線間だけでなくストレージポイント間での静
電耐圧試験を行うことが出来る。
レージポイント間にもストレスが印加されることにな
り、ビット線間だけでなくストレージポイント間での静
電耐圧試験を行うことが出来る。
【００７６】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【００７７】
【発明の効果】本発明による半導体記憶装置において
は、試験モード中に第１のクランプ電圧を第１の複数の
センスアンプ回路に供給し第２のクランプ電圧を第２の
複数のセンスアンプ回路に供給するクランプ電圧生成回
路を設けることで、試験動作中は奇数番目のビット線を
第１のクランプ電圧にクランプし偶数番目のビット線を
第２のクランプ電圧にクランプすることが可能となる。
従って、ビット線間に電圧を印加してストレスを加える
ことで、ビット線間の静電耐圧能力をテストすることが
出来る。またワード線を全選択とすることで、ストレー
ジ間の静電耐圧能力をテストすることが出来る。
は、試験モード中に第１のクランプ電圧を第１の複数の
センスアンプ回路に供給し第２のクランプ電圧を第２の
複数のセンスアンプ回路に供給するクランプ電圧生成回
路を設けることで、試験動作中は奇数番目のビット線を
第１のクランプ電圧にクランプし偶数番目のビット線を
第２のクランプ電圧にクランプすることが可能となる。
従って、ビット線間に電圧を印加してストレスを加える
ことで、ビット線間の静電耐圧能力をテストすることが
出来る。またワード線を全選択とすることで、ストレー
ジ間の静電耐圧能力をテストすることが出来る。
【００７８】更に、外部よりコード信号を入力しコード
信号の内容に応じて第１及び第２のクランプ電圧を設定
することで、例えば全てのビット線をＬＯＷにクランプ
する従来の静電耐圧試験を行うことも可能である。
信号の内容に応じて第１及び第２のクランプ電圧を設定
することで、例えば全てのビット線をＬＯＷにクランプ
する従来の静電耐圧試験を行うことも可能である。
【図１】本発明が適用される半導体記憶装置を示す図で
ある。
ある。
【図２】ツインストレージ型メモリのコア回路の主要部
分を示した図である。
分を示した図である。
【図３】モードフラグ信号を受け取るエントリ部の構成
を示すブロック図である。
を示すブロック図である。
【図４】エントリ部へのコード信号入力を説明するため
の図である。
の図である。
【図５】コード信号入力に応じたビット線クランプ電圧
設定の対応を示す図である。
設定の対応を示す図である。
【図６】ビット線クランプ電圧を生成する回路を示す図
である。
である。
【図７】本発明においてワード線を全選択しビット線を
クランプする制御を説明するための図である。
クランプする制御を説明するための図である。
【図８】クランプ電圧をセンスアンプ部に供給する配線
のレイアウトを示した図である。
のレイアウトを示した図である。
【図９】ストレージ間のストレス印加を説明するための
図である。
図である。
１０ 半導体記憶装置 １１ データ制御系回路 １２ 読み出し／書き込みアンプ １３ タイミング系回路 １４ アドレス系回路１４ １５ コラムデコーダ １６ メインワードデコーダ １７ コア回路
Claims (10)
- 【請求項１】メモリセルのデータを伝送するビット線
と、奇数番目のビット線に接続された第１の複数のセン
スアンプ回路と、偶数番目のビット線に接続された第２
の複数のセンスアンプ回路と、試験動作中に第１のクラ
ンプ電圧を該第１の複数のセンスアンプ回路に供給し第
２のクランプ電圧を該第２の複数のセンスアンプ回路に
供給するクランプ電圧生成回路を含み、試験動作中は該
奇数番目のビット線を該第１のクランプ電圧にクランプ
し該偶数番目のビット線を該第２のクランプ電圧にクラ
ンプすることを特徴とする半導体記憶装置。 - 【請求項２】外部からのコード信号に基づいて試験モー
ドのタイプを検出するモード検出手段を更に含み、前記
クランプ電圧生成回路は、該モード検出手段が検出した
試験モードのタイプに応じて前記第１及び第２のクラン
プ電圧を生成することを特徴とする請求項１記載の半導
体記憶装置。 - 【請求項３】前記第１の複数のセンスアンプ回路からな
る列と、前記第２の複数のセンスアンプ回路からなる列
は、メモリコア回路内で交互に配置されることを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項４】試験動作中に全てのワード線を選択状態に
するワードデコーダを更に含み、全てのワード線を選択
状態とすることで、隣り合う２つのストレージポイント
の一方に前記第１のクランプ電圧を印加すると共に、他
方に前記第２のクランプ電圧を印加することを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項５】通常動作中にはローアドレスをデコードし
て対応するワード線を選択状態にすると共に、試験モー
ドを指示する信号が試験モードを指示する場合には全て
のワード線を選択状態にするワードデコーダを更に含む
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項６】前記クランプ電圧生成回路は、通常動作中
は、同一のプリチャージ電圧を前記第１の複数のセンス
アンプ回路と前記第２の複数のセンスアンプ回路とに供
給し、試験動作中は試験モードに応じて前記第１のクラ
ンプ電圧と前記第２のクランプ電圧とを生成することを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項７】前記クランプ電圧生成回路は、試験モード
のタイプに応じて前記第１のクランプ電圧と前記第２の
クランプ電圧とを異ならせることを特徴とする請求項１
記載の半導体記憶装置。 - 【請求項８】前記第１及び第２の複数のセンスアンプ回
路のうちの任意の一つのセンスアンプ回路は２本のビッ
ト線に接続され、１ビットのデータに対して該２本のビ
ット線の各々には一つのメモリセルが設けられ、一方の
メモリセルが該データを保持し他方のメモリセルが該デ
ータの反転データを保持することを特徴とする請求項１
記載の半導体記憶装置。 - 【請求項９】ビット線と、第１及び第２のクランプ電圧
を生成するクランプ電圧生成回路を含み、試験動作中に
該ビット線の奇数番目の線が該第１のクランプ電圧にク
ランプされ該ビット線の偶数番目の線が該第２のクラン
プ電圧にクランプされることを特徴とする半導体記憶装
置。 - 【請求項１０】前記第１のクランプ電圧は前記第２のク
ランプ電圧と異なることを特徴とする請求項９記載の半
導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000047803A JP2001243794A (ja) | 2000-02-24 | 2000-02-24 | 半導体記憶装置 |
| KR1020010008930A KR100639637B1 (ko) | 2000-02-24 | 2001-02-22 | 반도체 기억 장치 |
| US09/790,573 US6373764B2 (en) | 2000-02-24 | 2001-02-23 | Semiconductor memory device allowing static-charge tolerance test between bit lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000047803A JP2001243794A (ja) | 2000-02-24 | 2000-02-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001243794A true JP2001243794A (ja) | 2001-09-07 |
Family
ID=18569992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000047803A Pending JP2001243794A (ja) | 2000-02-24 | 2000-02-24 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6373764B2 (ja) |
| JP (1) | JP2001243794A (ja) |
| KR (1) | KR100639637B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6735133B1 (en) | 2002-11-14 | 2004-05-11 | Renesas Technology Corp. | Semiconductor memory circuit having normal operation mode and burn-in test mode |
| US7426148B2 (en) * | 2004-01-26 | 2008-09-16 | Micron Technology, Inc. | Method and apparatus for identifying short circuits in an integrated circuit device |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6879243B1 (en) * | 2002-02-14 | 2005-04-12 | Penco Products, Inc. | Electronically-controlled locker system |
| JP2004171742A (ja) * | 2002-11-08 | 2004-06-17 | Hitachi Ltd | 半導体装置 |
| KR100464937B1 (ko) * | 2003-04-29 | 2005-01-06 | 주식회사 하이닉스반도체 | 반도체 메모리의 테스트 모드 플래그 신호 발생 장치 |
| US7471588B2 (en) * | 2006-05-05 | 2008-12-30 | Altera Corporation | Dual port random-access-memory circuitry |
| US7602217B2 (en) * | 2007-08-16 | 2009-10-13 | Globalfoundries Inc. | Level shifter circuit with pre-charge/pre-discharge |
| US8986283B2 (en) | 2011-05-18 | 2015-03-24 | Solo-Dex, Llc | Continuous anesthesia nerve conduction apparatus, system and method thereof |
| CA2835354C (en) | 2011-05-18 | 2020-08-25 | Solodex Llc | Continuous anesthesia nerve conduction apparatus, system and method |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6262928B1 (en) * | 2000-09-13 | 2001-07-17 | Silicon Access Networks, Inc. | Parallel test circuit and method for wide input/output DRAM |
-
2000
- 2000-02-24 JP JP2000047803A patent/JP2001243794A/ja active Pending
-
2001
- 2001-02-22 KR KR1020010008930A patent/KR100639637B1/ko not_active IP Right Cessation
- 2001-02-23 US US09/790,573 patent/US6373764B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6735133B1 (en) | 2002-11-14 | 2004-05-11 | Renesas Technology Corp. | Semiconductor memory circuit having normal operation mode and burn-in test mode |
| US7426148B2 (en) * | 2004-01-26 | 2008-09-16 | Micron Technology, Inc. | Method and apparatus for identifying short circuits in an integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010085471A (ko) | 2001-09-07 |
| US20010017807A1 (en) | 2001-08-30 |
| KR100639637B1 (ko) | 2006-10-31 |
| US6373764B2 (en) | 2002-04-16 |
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