JP4080612B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、冗長回路を備えると共に、所定ビットのデータ書き込みを禁止するマスク書き込み機能を実装した半導体記憶装置に係り、特にメモリ混載集積回路におけるＤＲＡＭ等に適用して有用な半導体記憶装置に関する。
【０００２】
【従来の技術】
大規模ＤＲＡＭ等においては、不良救済のために冗長回路を備えることが一般に行われる。メモリセルアレイの不良ピットを置き換える冗長回路として、メモリセルアレイに隣接した予備セルアレイが配置される。同時に、テストの結果検出された不良アドレスを記憶するために、不良アドレス記憶回路が配置される。そして、不良アドレスが入力された場合には、不良アドレス記憶回路の出力によりメモリセルアレイの不良ビットが予備セルアレイにより置換されるようにする。
【０００３】
従来の一般的な不良ビットの救済は、より具体的には、カラムアドレスによって不良ビット線を予備ビット線により置き換え、ロウアドレスによって不良ワード線を予備ワード線により置き換えるという手法が用いられている。この方式の場合、メモリセルアレイのビット線との間でデータ転送を行うデータ線には予備のデータ線（冗長データ線）は設けられず、データ線に対する不良ビット線と予備ビット線の接続切り替えが行われる。
【０００４】
これに対して、冗長回路として予備セルアレイに接続される予備データ線を備えて、不良ビット線と予備ビット線との置き換えを行うことなく、不良データ線を予備データ線で置き換える不良救済方式もある。この方式は、データ線幅が大きいＤＲＡＭにおいては、不良ビット線を予備ビット線により置き換える方式に比べて、救済効率が高くなることが知られている。このデータ線置き換えを行う不良救済方式では、不良データ線に対応するデータ入出力端子を不良データ線に隣接するデータ線に接続し、この置き換えに使われたデータ線に対応する入出力端子は更に隣接するデータ線に接続するという操作を繰り返し、最後の入出力端子はデータ線束の最外側に配置された予備データ線に接続するという、データ線シフト制御が行われる。
【０００５】
一方、ＤＲＡＭの機能として近年、特定ビットへのデータ書き込みを禁止するマスク機能（Masked Write機能）の実装が求められることが多い。例えば、画像データ処理等を行うためのメモリ混載ロジック集積回路等においては、このようなマスク書き込み機能が重要になる。マスク書き込み機能は例えば、マスクデータにより、ビット単位で或いはバイト単位でデータバッファの活性，非活性を制御することにより実現される。
【０００６】
【発明が解決しようとする課題】
しかし、予備データ線ＲＤＱを備えてデータ線置き換えを行う不良救済方式を採用したＤＲＡＭにマスク書き込み機能を実装しようとすると、マスクデータによるデータ線シフト制御と同時に、データバッファ１へのマスクデータの供給を切り替える制御が必要になり、マスク書き込み機能実現のための制御が複雑になる。
【０００７】
この発明は、上記事情を考慮してなされたもので、データ線置き換えにより不良救済を行う方式であっても簡単にマスク書き込み機能を実現できるようにした半導体記憶装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、メモリセルアレイと、このメモリセルアレイに隣接して配置された予備セルアレイと、前記メモリセルアレイに接続される複数のデータ線対と、前記予備セルアレイに接続される少なくとも一つの予備データ線対と、前記各データ線対及び予備データ線対のそれぞれに接続されて、書き込みバッファ部がバッファ入力端子対とバッファ出力端子対をもって構成された複数のデータバッファと、各データバッファとの間でデータ転送するための複数のデータ入出力端子と、前記データ線対及び前記予備データ線対と前記データ入出力端子との接続関係をシフトさせるデータ線シフト回路を備えて前記メモリセルアレイの不良ビットを前記予備セルアレイにより置き換えて救済するための不良救済回路と、前記データ線シフト回路を介して前記データバッファのバッファ入力端子対に接続される出力端子対を有し、前記各データ入出力端子に与えられる２値の書き込みデータと書き込み禁止を指示する２値のマスクデータと書き込み／読み出し制御信号とを合成して、前記出力端子対に、“１”書き込み、“０”書き込み、マスク書き込み及びデータを読み書きしないノーオペレーション動作に対応させた４値出力データを発生させる複数の入力データ生成回路と、を備え、 前記データバッファが、前記入力データ生成回路で生成された４値出力データを、前記データ線シフト回路を介して導入し、書き込みのために前記各データ線対及び予備データ線対の電位を制御することを特徴とする。
【０００９】
この発明において、前記各データバッファの書き込みバッファ部は例えば、前記バッファ入力端子対に与えられるデータをそれぞれ保持する二つのラッチと、前記バッファ出力端子対に接続されるデータ線対を動作モードに応じてイコライズし、プリチャージするためのイコライズ／プリチャージ回路と、前記二つのラッチの保持データに基づいて前記イコライズ／プリチャージ回路の動作制御を行うロジック回路と、イコライズ信号に基づいて前記イコライズ／プリチャージ回路及びロジック回路の制御タイミング信号を発生するタイミング回路とを備えて構成される。
【００１０】
この発明において、前記各データバッファの読み出しバッファ部は例えば、対応する前記データ線対及び予備データ線対のデータを検知増幅するためのデータ線センスアンプと、前記データ線対及び予備データ線対のデータをこのデータ線センスアンプのノードに転送するための転送ゲートと、前記データ線センスアンプで検知増幅されたデータを保持する出力ラッチとを備えて構成される。
【００１１】
この発明において、前記不良救済回路は例えば、前記複数のデータ線対のうちの不良データ線対のアドレスを記憶する不良アドレス記憶回路と、この不良アドレス記憶回路の出力に応じて不良データ線対を避けて前記複数のデータ線対及び予備データ線対と前記データ入出力端子との間の接続関係をシフトさせるデータ線シフト回路と、を有するものとする。
前記データ線シフト回路は、具体的には、前記不良アドレス記憶回路の記憶データをデコードするデコーダ群と、前記各データ生成回路の出力端子対をそれぞれ対応する前記各データ線対に接続するためのスイッチ群からなる第１のスイッチ回路と、前記デコーダ群の出力に基づいて前記各データ生成回路の出力端子対を不良のデータ線対を避けてそれ以外のデータ線対と予備データ線対に接続するためのスイッチ群からなる第２のスイッチ回路とを備えて構成される。
【００１２】
更にこの発明においては、前記データバッファの数に比べて前記データ入出力端子の数が少なく、前記データ線シフト回路は、一つのデータ入出力端子に順次供給される書き込みデータを異なるデータバッファに切り替えて転送するデータ線シフトを行う機能を有するのとする。
この発明において好ましくは、半導体記憶装置は、ロジック回路と混載されるＤＲＡＭである。
【００１３】
この発明においては、従来のようにデータバッファに対して活性、非活性を制御するマスクデータ供給を行わうことなく、データバッファに転送される書き込みデータとマスクデータとを、データバッファと入出力端子の間に設けられるデータ生成回路において合成して、２値の書き込みデータと書き込み禁止を指示する２値のマスクデータの組み合わせにより決まる、データ線対及び予備データ線対の４値状態を“１”書き込み、“０”書き込み、マスク書き込み及びノーオペレーション動作に対応させる。
【００１４】
この様なマスク書き込み方式を採用すると、マスクデータは書き込みデータと一体になってデータバッファに転送される。従って、不良救済のためにデータ線シフト回路を設けてデータ線のシフト制御を行ったときにも、データバッファに対するマスクデータの供給切り替えといった制御を行う必要はなく、簡単にマスク書き込み機能を実現することができる。
【００１５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態によるＤＲＡＭのブロック構成を示している。この実施の形態では、ＤＲＡＭはロジック回路と混載されるものを対象としているが、図ではそのＤＲＡＭのみの構成を示している。図２はメモリセルアレイ１１及び予備セルアレイ１１ａとその近傍の具体構成を示している。メモリセルアレイ１１はよく知られているように、ビット線ＢＬとワード線ＷＬが交差して配列されて、その各交差部にダイナミック型メモリセルが配置されて構成される。メモリセルアレイ１１に隣接して、不良救済のための予備セルアレイ１１ａが配置される。
【００１６】
メモリセルアレイ１１のビット線選択及びワード線選択はそれぞれ、ロウデコーダ１３及びカラムデコーダ１４とカラムゲート１５により行われる。外部からのアドレスはアドレスバッファ１９に取り込まれ、ロウアドレス、カラムアドレスがそれぞれロウデコーダ１３、カラムデコーダ１４によりデコードされる。
センスアンプ列１２は、メモリセルアレイ１１のビット線データをセンスし、或いはデータバッファ１６から転送される書き込みデータが書き込まれる。カラムゲート１５とデータ入出力端子ＩＯの間には、データバッファ１６、不良データ線を避けて他のデータ線と予備データ線に置き換えるためのデータ線シフト回路１７、及び入力される書き込みデータとマスクデータＭＡＳＫを合成するデータ生成回路１８が設けられている。
【００１７】
フューズ回路２０は不良データ線に対応するアドレスを不揮発に記憶する不良アドレス記憶回路である。アドレスバッファ１９により取り込まれたアドレスが不良アドレスである場合に、フューズ回路２０から出力されるフューズデータは、データ線シフト回路１７に転送され、デコードされてデータ線の置き換え制御が行われる。
【００１８】
図２は、メモリセルアレイ１１の近傍の具体構成例を示している。通常メモリセルアレイ１１は複数ブロックに分けられ、センスアンプ列１２を挟んでブロックが配列されるが、図では一つのブロック１１１の近傍のみ示している。ビット線ＢＬは実際には図示のように、ビット線対ＢＬｉ，ｂＢＬｉ（ｉ＝０，１，…）として構成され、これらとワード線ＷＬの交差部にメモリセルＭＣが配置される。これらのビット線対ＢＬｉ，ｂＢＬｉに対して、予備セルアレイ１１ａを構成する少なくとも一つの予備ビット線対ＳＢＬ，ｂＳＢＬが設けられる。
【００１９】
各ビット線対ＢＬｉ，ｂＢＬｉと予備ビット線対ＳＢＬ，ｂＳＢＬにはそれぞれセンスアンプ列１２を構成するセンスアンプＳＡの他に、ビット線イコライズ回路等が設けられるが、ビット線イコライズ回路は省略した。ビット線対ＢＬｉ，ｂＢＬｉ及び予備ビット線対ＳＢＬ，ｂＳＢＬはそれぞれ、カラムゲート１５を構成するカラム選択トランジスタを介してデータ線対ＤＱｔｉ，ＤＱｃｉ及び予備データ線対ＲＤＱｔ，ＲＤＱｃに接続される。データ線対ＤＱｔ，ＤＱｃｉ及び予備データ線対ＲＤＱｔ，ＲＤＱｃは、この例ではメモリセルアレイの上を通過して複数のブロックにまたがって共通に配設されている。
【００２０】
この実施の形態においては、データ線置き換えによる不良救済方式を用いるから、カラムゲート１５のなかの予備ビット線対ＳＢＬ，ｂＳＢＬを選択するトランジスタＱ０１，Ｑ０２に入る予備カラム選択線ＳＣＳＬは、アドレスに依らず常時“Ｈ”（選択状態）とされる。即ち、予備ビット線対ＳＢＬ，ｂＳＢＬは常時、予備データ線対ＲＤＱｔ，ＲＤＱｃに接続される。他のカラム選択線ＣＳＬはカラムアドレスにより選択的に“Ｈ”，“Ｌ”となる。
【００２１】
図３は、メモリセルアレイ上のデータ線対ＤＱｔｉ，ＤＱｃｉ及び予備データ線対ＲＤＱｔ，ＲＤＱｃにつながるデータバッファ１６、データ線シフト回路１７及びデータ生成回路１８の構成を示している。データ生成回路１８の出力データ線は、相補信号線であるデータ線対Ｄｔｉａ，Ｄｃｉａとなっており、これがデータ線シフト回路１７においてデータバッファ１６への入力データ線対Ｄｔｉｂ，Ｄｃｉｂ及び予備データ線対ＲＤｔ，ＲＤｃへの接続が制御される。即ちデータバッフア１６は入出力データ線共に相補信号線となっている。
【００２２】
図４は、各入出力端子ＩＯ毎に設けられるデータ生成回路１８の構成を示している。データ生成回路１８は、データ線対Ｄｔ，Ｄｃにつながる相補信号を出す出力端子対４１，４２を有する。このデータ生成回路１８は、入出力端子ＩＯに与えられる２値の書き込みデータと、書き込み禁止を指示する２値のマスクデータＭＡＳＫ及び書き込み／読み出し制御信号を合成して、出力端子対４１，４２に、“１”書き込み、“０”書き込み、マスク書き込み（Masked Write）及びノーオペレーション（ＮＯＰ）動作に対応させた４値状態の出力データを発生させるものである。
【００２３】
即ち、データ生成回路１８は、データ入出力端子に与えられる書き込みデータとそれがインバータＩ４１により反転されたデータがマスクデータＭＡＳＫとともに入力される第１及び第２の２入力ＮＡＮＤゲートＧ４１及びＧ４２により構成された第１のＮＡＮＤゲート対４０１と、ＮＡＮＤゲートＧ４１，Ｇ４２の出力と書き込み制御信号ＷＲＩＴＥが入力される第３及び第４の２入力ＮＡＮＤゲートＧ４３及びＧ４４により構成された第２のＮＡＮＤゲート対４０２と、更にＮＡＮＤゲートＧ４３，Ｇ４４の出力と読み出し制御信号ＲＥＡＤをインバータＩ４２で反転した信号が入力される第５及び第６の２入力ＮＡＮＤゲートＧ４５及びＧ４６により構成された第３のＮＡＮＤゲート対４０３とを有する。
【００２４】
書き込み制御信号ＷＲＩＴＥは、データ書き込み時に“Ｈ”（例えば、電源電位ＶCC）になり、読み出し制御信号ＲＥＡＤはデータ読み出し時に“Ｈ”になり、マスクデータＭＡＳＫはマスク書き込み時に“Ｌ”（例えば、接地電位ＶSS）になる。マスクデータＭＡＳＫは、一般的にはバイト毎に、或いはビット毎にデータ書き込みをマスクするためのものである。
【００２５】
読み出し制御信号ＲＥＡＤ及び書き込み制御信号ＷＲＩＴＥが共に“Ｌ”のときがＮＯＰ動作であり、このとき出力データ線Ｄｔ，Ｄｃ共に“Ｌ”となる。データ書き込み時は、ＲＥＡＤ＝“Ｌ”、ＷＲＩＴＥ＝“Ｈ”であり、最終段ＮＡＮＤゲートＧ４５，Ｇ４６及び２段目ＮＡＮＤゲートＧ４３，Ｇ４４が活性になる。そして、マスクデータＭＡＳＫが“Ｈ”のとき、即ちマスク書き込みでないときは、入出力端子ＩＯの“Ｈ”（例えば、データ“１”），“Ｌ”（例えば、データ“０”）に応じて、出力データ線Ｄｔ，Ｄｃは一方が“Ｈ”，他方が“Ｌ”となる。マスクデータＭＡＳＫが“Ｌ”、即ちマスク書き込みの場合には、入力データによらず、ＮＡＮＤゲートＧ４１，Ｇ４２の出力が共に“Ｈ”となり、出力データ線Ｄｔ，Ｄｃは共に“Ｈ”の状態となる。
以上のデータ生成回路１８の動作をまとめると、下表１のようになる。
【００２６】
【表１】
【００２７】
データ生成回路１８からのデータ線対Ｄｔ，Ｄｃ（図３では、データ線シフト回路１７の入出力のデータ線対を区別して表示しており、これに対応させれば、Ｄｔｉａ，Ｄｃｉａに相当する）は、データ線シフト回路１７に入る。データ線シフト回路１７は例えば、図５に示すように、フューズ回路２０からのフューズデータをデコードするデコーダ群２１と、これにより制御される２段のスイッチ回路５１，５２とから構成される。なお、図５では、説明をわかりやすくするため、データ線対をまとめて一本で示し、各データ線対に挿入されるスイッチ対も一つで示している。
【００２８】
第１のスイッチ回路５１は、データ生成回路１８からのデータ線対Ｄｔｉａ，Ｄｃｉａをそれぞれ対応するデータバッファ側のデータ線対Ｄｔｉｂ，Ｄｃｉｂに接続するためのスイッチ群ＳＷ２１，ＳＷ２２，…により構成される。第２のスイッチ回路５２は、データ線不良があった場合に、データ生成回路１８の出力データ線対Ｄｔｉａ，Ｄｃｉａを一つずつシフトして、データバッファ側のデータ線対Ｄｔｉｂ，Ｄｃｉｂ及び予備データ線対ＲＤｔ，ＲＤｃに接続するためのスイッチ群ＳＷ１１，ＳＷ１２，…により構成されている。
【００２９】
具体的にこのデータ線シフト回路１７でのデータ線シフト制御の動作を説明すると、次のようになる。不良がない場合には、デコーダ群２１の各デコーダＤ０，Ｄ１，…は、Ｑ出力が“Ｌ”，／Ｑ出力が“Ｈ”であり、第１のスイッチ回路５１のスイッチ群は全てオン、第２のスイッチ回路５２のスイッチ群は全てオフである。これにより、データ線対Ｄｔｉａ，Ｄｃｉａはそれぞれ対応するデータバッファ側のデータ線対Ｄｔｉｂ，Ｄｃｉｂに接続される。このとき予備データ線ＲＤｔ，ＲＤｃは用いられない。
【００３０】
データ線不良のアドレスが入り、具体的に例えばデータ線対Ｄｔ２ｂ，Ｄｃ２ｂ（図３におけるデータ線対ＤＱｔ２，ＤＱｃ２に対応する）が不良であったとすると、このときデコーダ群２１では、デコーダＤ０，Ｄ１，Ｄ２のＱ出力が“Ｈ”，／Ｑ出力が“Ｌ”になる。これは、詳細な説明は省くが、フューズ回路２０がその様にプログラムされているということである。これにより、第１のスイッチ回路５１では、スイッチＳＷ２１〜ＳＷ２３がオフになり、第２のスイッチ回路５２では、スイッチＳＷ１１〜ＳＷ１３がオンになる。
【００３１】
この結果、データ生成回路１８からのデータ線対Ｄｔ２ａ，Ｄｃ２ａは、スイッチＳＷ１３を介して不良のデータ線対Ｄｔ２ｂ，Ｄｃ２ｂを避けてその隣のデータ線対Ｄｔ１ｂ，Ｄｃ１ｂに接続される。同様に、データ線対Ｄｔ１ａ，Ｄｃ１ａは、スイッチＳＷ１２を介して、置き換えに利用されたデータ線対の隣のデータ線対Ｄｔ０ｂ，Ｄｃ０ｂに接続される。更に、データ線対Ｄｔ０ａ，Ｄｃ０ａは、スイッチＳＷ１１を介して、予備データ線対ＲＤｔ，ＲＤｃに接続される。
【００３２】
以上のようなデータ線シフト制御が行われた場合、マスク書き込み機能を実現するには従来は、データバッファに対するマスクデータの供給を切り替え制御する必要があった。しかし、この実施の形態においては、マスクデータＭＡＳＫと書き込みデータがデータ生成回路１８において合成されて、いわばマスクデータが書き込みデータと一体化された状態でデータバッファに送られ、各データバッファがマスク書き込み機能を内在させた状態としている。
【００３３】
図６は、その様なマスク書き込み機能を内在させたデータバッファ１６の中の書き込みバッファ部１６ａの構成例を示している。この書き込みバッファ部１６ａは、入出力共に相補信号端子となっている。即ち、データ生成回路１８からのデータ線対Ｄｔ，Ｄｃにつながるバッファ入力端子対６０，６１を有し、メモリセルアレイ側のデータ線対ＤＱｔ，ＤＱｃにつながるバッファ出力端子対６２，６３を有する。また、マスクデータＭＡＳＫは前述のようにデータ生成回路１８において書き込みデータと共に合成されており、この書き込みバッファ部１６ａには供給されない。
【００３４】
書き込みデータバッファ部１６ａは、入力データ線対Ｄｔ，Ｄｃのデータを取り込んで保持するラッチ６０１，６０２を有し、このラッチ６０１，６０２の保持データに応じて、タイミング信号ＣＥＱ，ＱＳＥにより制御されて、出力データ線対ＤＱｔ，ＤＱｃの電位を制御することになる。
ＣＥＱはデータ線イコライズ信号であり、ＱＳＥはデータ読み出し時に“Ｈ”となる信号である。これらの信号は、クロックＣＬＫに同期して発生されるタイミング信号であり、この書き込みバッファ部１６ａの各動作モードでのタイミングを示すと、図８のようになっている。
【００３５】
出力データ線ＤＱｔ，ＤＱｃ側には、データ線対ＤＱｔ，ＤＱｃをイコライズし、所定電位にプリチャージするためのイコライズ／プリチャージ回路６０５が設けられている。また、ラッチ６０１，６０２の保持データに応じて、イコライズ／プリチャージ回路６０５を制御して出力データ線対ＤＱｔ，ＤＱｃの電位制御を行うために、ロジック回路６０７が設けられている。これらのイコライズ／プリチャージ回路６０５及びロジック回路６０７のタイミング制御を行うために、イコライズ用信号ＣＥＱに基づいてタイミング制御信号を発生するタイミング回路６０４が設けられている。
【００３６】
ロジック回路６０７は、それぞれラッチ６０１，６０２の出力とタイミング信号が入る３入力ＮＡＮＤゲートＧ６０３，Ｇ６０４を有し、更にこれらのＮＡＮＤゲートＧ６０３，Ｇ６０４の出力及びその入出力の論理により、データ線対ＤＱｔ，ＤＱｃを駆動するイコライズ／プリチャージ回路６０５を制御するために、２入力ＮＯＲゲートＧ６０５，Ｇ６０７を有する。
【００３７】
イコライズ／プリチャージ回路６０５は、データ書き込み時にデータ線ＤＱｔ，ＤＱｃに選択的にビット線充電電位ＶＡＡを与えるためのプリチャージ用ＰＭＯＳトランジスタＱＰ６１，ＱＰ６４のほか、ＮＯＰ動作時にデータ線対ＤＱｔ，ＤＱｃをそれぞれ中間電位ＶＳＬＰ（＝ＶＡＡ／２）にプリチャージするためのプリチャージ用ＮＭＯＳトランジスタＱＮ６２，ＱＮ６３を有する。
【００３８】
読み出しタイミング信号ＱＳＥは、読み出し制御信号発生回路６０３に入る。図８に示すように、読み出しタイミング信号ＱＳＥは、読み出しモードで“Ｈ”になる。タイミング信号ＱＳＥが“Ｈ”になると、ＮＡＮＤゲートＧ６０１，Ｇ６０２からなるフリップフロップＦＦがセットされて、読み出し制御信号ＲＥＡＤが“Ｈ”になる。またタイミング信号ＱＳＥと同時に、後述する読み出しバッファ部でのデータ転送制御を行う制御信号ＰＡＳＳが発生される。従って読み出しモードでは、フリップフロップＦＦの出力ノードＮ０が“Ｌ”となる。このとき、ロジック回路６０７では、３入力ＮＡＮＤゲートＧ６０３，Ｇ６０４が非活性、従って書き込みバッファ部１６ａは非活性になる。フリップフロップＦＦは、イコライズ信号ＣＥＱによりリセットされる。
【００３９】
メモリ動作は、書き込みモード、読み出しモードに拘わらず、図８に示すように、クロックＣＬＫに同期して、カラム選択信号ＣＳＬが“Ｈ”になってセンスアンプによるデータセンス，ラッチ動作が行われ、その後イコライズ信号ＣＥＱが“Ｈ”になって、データ線対のイコライズ、プリチャージが行われる。
【００４０】
データ書き込み時における図６の書き込みバッファ１６ａでの動作を説明すると、次のようになる。まず、ＮＯＰ動作の場合、図８に示すように、イコライズ信号ＣＥＱは“Ｌ”である。このときタイミング回路６０４のインバータＩ６０８の出力は“Ｈ”、インバータＩ６０９の出力は“Ｌ”であり、従ってイコライズ／プリチャージ回路６０５においては、イコライズ用のＮＭＯＳトランジスタＱＮ６５，ＰＭＯＳトランジスタＱＰ６５共にオフである。
【００４１】
ラッチ６０１，６０２のデータは、先にデータ生成回路１８に関して説明したように、共に“Ｌ”であり、イコライズ信号ＣＥＱが“Ｌ”でタイミング回路６０４のインバータＩ６０３の出力が“Ｈ”であるから、ロジック回路６０７の３入力ＮＯＲゲートＧ６０６の出力が“Ｈ”となる。これにより、イコライズ／プリチャージ回路６０５におけるＮＭＯＳトランジスタＱＮ６２，ＱＮ６３がオンとなって、データ線対ＤＱｔ，ＤＱｃは共に、ＶＳＬＰ＝ＶＡＡ／２の中間電位にプリチャージされる。
【００４２】
次に通常のデータ書き込み動作では、ラッチ６０１，６０２には、データに応じて一方に“Ｈ”、他方に“Ｌ”が保持される。イコライズ信号ＣＥＱが“Ｈ”の間、イコライズ／プリチャージ回路６０５のイコライズ用ＮＭＯＳトランジスタＱＮ６５及びＰＭＯＳトランジスタＱＰ６５がオンしてデータ線対ＤＱｔ，ＤＱｃがイコライズされ、イコライズ信号ＣＥＱが“Ｌ”になると、データに応じてデータ線対ＤＱｔ，ＤＱｃがプリチャージされる。即ち、データに応じて、ロジック回路６０７では、３入力ＮＡＮＤゲートＧ６０３，Ｇ６０４の一方の出力が“Ｈ”，他方の出力が“Ｌ”になる。
【００４３】
具体的に、ラッチ６０１のデータが“Ｈ”、ラッチ６０２のデータが“Ｌ”の場合、即ち“Ｈ”書き込みの場合を説明する。このとき、ＮＡＮＤゲートＧ６０３の出力が“Ｌ”、ＮＡＮＤゲートＧ６０４の出力が“Ｈ”になる。これにより、イコライズ／プリチャージ回路６０５では、プリチャージ用ＰＭＯＳトランジスタＱＰ６１がオン、プリチャージ用ＰＭＯＳトランジスタＱＰ６４がオフになる。同時に、ロジック回路６０７の２入力ＮＯＲゲートＧ６０５，Ｇ６０７の出力はそれぞれ、“Ｌ”，“Ｈ”になる。これにより、イコライズ／プリチャージ回路６０５では、ＮＭＯＳトランジスタＱＮ６１がオフ、ＮＭＯＳトランジスタＱＮ６４がオンになる。この結果、データ線対ＤＱｔ，ＤＱｃは、ＤＱｔ＝ＶＡＡ（“Ｈ”）、ＤＱｃ＝ＶSS（“Ｌ”）にプリチャージされる。書き込みデータが逆であれば、データ線対ＤＱｔ，ＤＱｃは逆のプリチャージがなされる。
【００４４】
以上のように、通常のデータ書き込み時は、データ線対Ｄｔ，Ｄｃの“Ｈ”，“Ｌ”に応じて、データ線対ＤＱｔ，ＤＱｃが“Ｈ”，“Ｌ”にプリチャージされることなる。このデータ線対ＤＱｔ，ＤＱｃのプリチャージ電位がメモリセルアレイのセンスアンプに転送され、データ書き込みが行われる。
【００４５】
次に、マスク書き込み動作の場合には、ラッチ６０１，６０２には、前述のように共に“Ｈ”が保持される。また、書き込みモードではフリップフロップＦＦの出力ノードＮ０が“Ｈ”である。従って、イコライズが終了してイコライズ用信号ＣＥＱが“Ｌ”になると、ロジック回路６０７では３入力ＮＡＮＤゲートＧ６０３，Ｇ６０４の出力は共に“Ｌ”、２入力ＮＯＲゲートＧ６０５，Ｇ６０７の出力は共に“Ｌ”となる。これにより、イコライズ／プリチャージ回路６０５では、ＰＭＯＳトランジスタＱＰ６１，ＱＰ６４がオンとなって、データ線対ＤＱｔ，ＤＱｃは共に、ＶＡＡにプリチャージされる。データ線対ＤＱｔ，ＤＱｃが共に“Ｈ”であれば、これがメモリセルアレイのビット線対に転送されても、センスアンプは動作せず、データ書き込みが禁止されることになる。
【００４６】
図７は、データバッファ１６における読み出しバッファ部１６ｂの構成例を示している。この読み出しバッファ部１６ｂは、データ線ＤＱｔ，ＤＱｃのデータを入出力端子側に転送するための転送ゲート７０１、イコライズ回路７０２、データ線センスアンプ７０３、差動アンプ７０４、出力データラッチ７０５等により構成される。
【００４７】
データ読み出し時、図６の回路内に示したタイミング信号ＱＳＥが“Ｈ”になると、信号ＰＡＳＳが“Ｈ”になり、ＰＭＯＳトランジスタＱＰ７１，ＱＰ７２からなる転送ゲート７０１がオンして、データ線ＤＱｔ，ＤＱｃのデータがセンスアンプ７０３に転送される。このとき、ＰＭＯＳトランジスタＱＰ７３〜ＱＰ７５からなるイコライズ回路７０２は、読み出し制御信号ＲＥＡＤが“Ｈ”になることで、既にオフになっている。
【００４８】
また、制御信号ＲＥＡＤが“Ｈ”となった後、信号ＰＡＳＳが“Ｌ”に戻ることにより、ＮＡＮＤゲートＧ７０１の出力が“Ｌ”となって、これによりセンスアンプ７０３は活性化する。センスされたデータは、ＮＡＮＤゲートＧ７０１の出力が“Ｌ”となることによりセンスアンプ７０３と同時に活性化される差動アンプ７０４により増幅されて、出力データラッチ７０５に取り込まれる。この読み出しバッファ部１６ｂの出力線ＲＤｔは、データ入出力端子ＩＯにつながる。
【００４９】
以上のようにこの実施の形態では、データバッファに転送される書き込みデータとマスクデータとがデータバッファと入出力端子の間に設けられるデータ生成回路において合成され、データ線対及び予備データ線対の４値状態を“１”書き込み、“０”書き込み、マスク書き込み及びノーオペレーション動作に対応させるようにしている。従って、不良救済のためにデータ線シフト回路を設けてデータ線のシフト制御を行ったときにも、データバッファに対するマスクデータの供給切り替えといった制御を行う必要はなく、簡単にマスク書き込み機能を実現することができる。
【００５０】
図９は、この発明の別の実施の形態によるＤＲＡＭのデータバッファ１６、データ線シフト回路１７ｂ及びデータ生成回路１８の部分を図３に対応させて示している。先の実施の形態では、データ線対の数とデータ入出力端子の数が同じである場合を説明したが、メモリ混載集積回路ではしばしば、メモリセルアレイの規模は変わらないがデータ入出力端子の数がデータ線対の数（即ちデータバッファの数）より少なくなる場合がある。例えば、メモリセルアレイに配置されるデータ線対が２５６対であって、データ入出力端子数がその半分の１２８であるような場合である。この実施の形態はこの様な場合の構成を示している。
【００５１】
この場合、データ線シフト回路１７ｂは、先の実施の形態で説明した不良救済ためのデータ線シフトの機能とは別に、各データ入出力端子ＩＯに順次与えられる書き込みデータを、カラムアドレスにより図に破線で示すように異なるデータバッファ１６に切り替えて入力するためのシフト制御機能を備えることが必要になる。これにより、半分のデータ入出力端子数でその倍のデータ線を持つメモリセルアレイをアクセスすることが可能になる。
【００５２】
この場合、従来のようにデータバッファにマスクデータを与える方式では、書き込みデータを単純にシフトするだけでは不十分であり、マスクデータを切り替え供給するためのマルチプレクサ等が必要になる。これに対しこの実施の形態では、先の実施の形態と同様に、データ生成回路１８においてマスクデータを書き込みデータとを合成することにより、簡単なデータ線シフト制御のみでマスク書き込みの制御が可能になる。
【００５３】
この発明は、上記実施の形態に限られない。上記実施の形態では、混載ＤＲＡＭを説明したが、ＤＲＡＭ単体の場合にもこの発明は有効である。またＤＲＡＭのほか、ＳＲＡＭ等にも同様のこの発明を適用することが可能である。
【００５４】
【発明の効果】
以上述べたようにこの発明による半導体記憶装置では、データバッファに転送される書き込みデータとマスクデータとをデータバッファと入出力端子の間に設けられるデータ生成回路において合成して、データ線対及び予備データ線対の４値状態を“１”書き込み、“０”書き込み、マスク書き込み及びノーオペレーション動作に対応させるようにしている。これにより、不良救済のためにデータ線シフト回路を設けたときにも、データバッファに対するマスクデータの供給切り替えといった制御を行う必要はなく、簡単にマスク機能を実現することができる。
【図面の簡単な説明】
【図１】この発明の１実施の形態のＤＲＡＭブロック構成を示す。
【図２】同ＤＲＡＭのメモリセルアレイとその近傍の構成例を示す。
【図３】同ＤＲＡＭのデータバッファ、データ線シフト回路及びデータ生成回路の構成例を示す。
【図４】同ＤＲＡＭのデータ生成回路の構成例を示す。
【図５】同ＤＲＡＭのデータ線シフト回路の構成例を示す。
【図６】同ＤＲＡＭのデータバッファにおける書き込みバッファ部の構成例を示す。
【図７】同ＤＲＡＭのデータバッファにおける読み出しバッファ部の構成例を示す。
【図８】同ＤＲＡＭの各動作モードのタイミング波形を示す。
【図９】この発明の別の実施の形態のＤＲＡＭにおけるデータバッファ、データ線シフト回路及びデータ生成回路の構成を示す。
【符号の説明】
１１…メモリセルアレイ、１１ａ…予備セルアレイ、１２…センスアンプ列、１３…ロウデコーダ、１４…カラムデコーダ、１５…カラムゲート、１６…データバッファ、１７…データ線シフト回路、１８…データ生成回路、１９…アドレスバッファ、２０…フューズ回路、ＤＱｔｉ，ＤＱｃｉ，Ｄｔｉｂ，Ｄｃｉｂ，Ｄｔｉａ，Ｄｃｉａ…データ線対、ＲＤＱｔ，ＲＤＱｃ，ＲＤｔ，ＲＤｃ…予備データ線対、ＩＯｉ…データ入出力端子。
【発明の属する技術分野】
この発明は、冗長回路を備えると共に、所定ビットのデータ書き込みを禁止するマスク書き込み機能を実装した半導体記憶装置に係り、特にメモリ混載集積回路におけるＤＲＡＭ等に適用して有用な半導体記憶装置に関する。
【０００２】
【従来の技術】
大規模ＤＲＡＭ等においては、不良救済のために冗長回路を備えることが一般に行われる。メモリセルアレイの不良ピットを置き換える冗長回路として、メモリセルアレイに隣接した予備セルアレイが配置される。同時に、テストの結果検出された不良アドレスを記憶するために、不良アドレス記憶回路が配置される。そして、不良アドレスが入力された場合には、不良アドレス記憶回路の出力によりメモリセルアレイの不良ビットが予備セルアレイにより置換されるようにする。
【０００３】
従来の一般的な不良ビットの救済は、より具体的には、カラムアドレスによって不良ビット線を予備ビット線により置き換え、ロウアドレスによって不良ワード線を予備ワード線により置き換えるという手法が用いられている。この方式の場合、メモリセルアレイのビット線との間でデータ転送を行うデータ線には予備のデータ線（冗長データ線）は設けられず、データ線に対する不良ビット線と予備ビット線の接続切り替えが行われる。
【０００４】
これに対して、冗長回路として予備セルアレイに接続される予備データ線を備えて、不良ビット線と予備ビット線との置き換えを行うことなく、不良データ線を予備データ線で置き換える不良救済方式もある。この方式は、データ線幅が大きいＤＲＡＭにおいては、不良ビット線を予備ビット線により置き換える方式に比べて、救済効率が高くなることが知られている。このデータ線置き換えを行う不良救済方式では、不良データ線に対応するデータ入出力端子を不良データ線に隣接するデータ線に接続し、この置き換えに使われたデータ線に対応する入出力端子は更に隣接するデータ線に接続するという操作を繰り返し、最後の入出力端子はデータ線束の最外側に配置された予備データ線に接続するという、データ線シフト制御が行われる。
【０００５】
一方、ＤＲＡＭの機能として近年、特定ビットへのデータ書き込みを禁止するマスク機能（Masked Write機能）の実装が求められることが多い。例えば、画像データ処理等を行うためのメモリ混載ロジック集積回路等においては、このようなマスク書き込み機能が重要になる。マスク書き込み機能は例えば、マスクデータにより、ビット単位で或いはバイト単位でデータバッファの活性，非活性を制御することにより実現される。
【０００６】
【発明が解決しようとする課題】
しかし、予備データ線ＲＤＱを備えてデータ線置き換えを行う不良救済方式を採用したＤＲＡＭにマスク書き込み機能を実装しようとすると、マスクデータによるデータ線シフト制御と同時に、データバッファ１へのマスクデータの供給を切り替える制御が必要になり、マスク書き込み機能実現のための制御が複雑になる。
【０００７】
この発明は、上記事情を考慮してなされたもので、データ線置き換えにより不良救済を行う方式であっても簡単にマスク書き込み機能を実現できるようにした半導体記憶装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、メモリセルアレイと、このメモリセルアレイに隣接して配置された予備セルアレイと、前記メモリセルアレイに接続される複数のデータ線対と、前記予備セルアレイに接続される少なくとも一つの予備データ線対と、前記各データ線対及び予備データ線対のそれぞれに接続されて、書き込みバッファ部がバッファ入力端子対とバッファ出力端子対をもって構成された複数のデータバッファと、各データバッファとの間でデータ転送するための複数のデータ入出力端子と、前記データ線対及び前記予備データ線対と前記データ入出力端子との接続関係をシフトさせるデータ線シフト回路を備えて前記メモリセルアレイの不良ビットを前記予備セルアレイにより置き換えて救済するための不良救済回路と、前記データ線シフト回路を介して前記データバッファのバッファ入力端子対に接続される出力端子対を有し、前記各データ入出力端子に与えられる２値の書き込みデータと書き込み禁止を指示する２値のマスクデータと書き込み／読み出し制御信号とを合成して、前記出力端子対に、“１”書き込み、“０”書き込み、マスク書き込み及びデータを読み書きしないノーオペレーション動作に対応させた４値出力データを発生させる複数の入力データ生成回路と、を備え、 前記データバッファが、前記入力データ生成回路で生成された４値出力データを、前記データ線シフト回路を介して導入し、書き込みのために前記各データ線対及び予備データ線対の電位を制御することを特徴とする。
【０００９】
この発明において、前記各データバッファの書き込みバッファ部は例えば、前記バッファ入力端子対に与えられるデータをそれぞれ保持する二つのラッチと、前記バッファ出力端子対に接続されるデータ線対を動作モードに応じてイコライズし、プリチャージするためのイコライズ／プリチャージ回路と、前記二つのラッチの保持データに基づいて前記イコライズ／プリチャージ回路の動作制御を行うロジック回路と、イコライズ信号に基づいて前記イコライズ／プリチャージ回路及びロジック回路の制御タイミング信号を発生するタイミング回路とを備えて構成される。
【００１０】
この発明において、前記各データバッファの読み出しバッファ部は例えば、対応する前記データ線対及び予備データ線対のデータを検知増幅するためのデータ線センスアンプと、前記データ線対及び予備データ線対のデータをこのデータ線センスアンプのノードに転送するための転送ゲートと、前記データ線センスアンプで検知増幅されたデータを保持する出力ラッチとを備えて構成される。
【００１１】
この発明において、前記不良救済回路は例えば、前記複数のデータ線対のうちの不良データ線対のアドレスを記憶する不良アドレス記憶回路と、この不良アドレス記憶回路の出力に応じて不良データ線対を避けて前記複数のデータ線対及び予備データ線対と前記データ入出力端子との間の接続関係をシフトさせるデータ線シフト回路と、を有するものとする。
前記データ線シフト回路は、具体的には、前記不良アドレス記憶回路の記憶データをデコードするデコーダ群と、前記各データ生成回路の出力端子対をそれぞれ対応する前記各データ線対に接続するためのスイッチ群からなる第１のスイッチ回路と、前記デコーダ群の出力に基づいて前記各データ生成回路の出力端子対を不良のデータ線対を避けてそれ以外のデータ線対と予備データ線対に接続するためのスイッチ群からなる第２のスイッチ回路とを備えて構成される。
【００１２】
更にこの発明においては、前記データバッファの数に比べて前記データ入出力端子の数が少なく、前記データ線シフト回路は、一つのデータ入出力端子に順次供給される書き込みデータを異なるデータバッファに切り替えて転送するデータ線シフトを行う機能を有するのとする。
この発明において好ましくは、半導体記憶装置は、ロジック回路と混載されるＤＲＡＭである。
【００１３】
この発明においては、従来のようにデータバッファに対して活性、非活性を制御するマスクデータ供給を行わうことなく、データバッファに転送される書き込みデータとマスクデータとを、データバッファと入出力端子の間に設けられるデータ生成回路において合成して、２値の書き込みデータと書き込み禁止を指示する２値のマスクデータの組み合わせにより決まる、データ線対及び予備データ線対の４値状態を“１”書き込み、“０”書き込み、マスク書き込み及びノーオペレーション動作に対応させる。
【００１４】
この様なマスク書き込み方式を採用すると、マスクデータは書き込みデータと一体になってデータバッファに転送される。従って、不良救済のためにデータ線シフト回路を設けてデータ線のシフト制御を行ったときにも、データバッファに対するマスクデータの供給切り替えといった制御を行う必要はなく、簡単にマスク書き込み機能を実現することができる。
【００１５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態によるＤＲＡＭのブロック構成を示している。この実施の形態では、ＤＲＡＭはロジック回路と混載されるものを対象としているが、図ではそのＤＲＡＭのみの構成を示している。図２はメモリセルアレイ１１及び予備セルアレイ１１ａとその近傍の具体構成を示している。メモリセルアレイ１１はよく知られているように、ビット線ＢＬとワード線ＷＬが交差して配列されて、その各交差部にダイナミック型メモリセルが配置されて構成される。メモリセルアレイ１１に隣接して、不良救済のための予備セルアレイ１１ａが配置される。
【００１６】
メモリセルアレイ１１のビット線選択及びワード線選択はそれぞれ、ロウデコーダ１３及びカラムデコーダ１４とカラムゲート１５により行われる。外部からのアドレスはアドレスバッファ１９に取り込まれ、ロウアドレス、カラムアドレスがそれぞれロウデコーダ１３、カラムデコーダ１４によりデコードされる。
センスアンプ列１２は、メモリセルアレイ１１のビット線データをセンスし、或いはデータバッファ１６から転送される書き込みデータが書き込まれる。カラムゲート１５とデータ入出力端子ＩＯの間には、データバッファ１６、不良データ線を避けて他のデータ線と予備データ線に置き換えるためのデータ線シフト回路１７、及び入力される書き込みデータとマスクデータＭＡＳＫを合成するデータ生成回路１８が設けられている。
【００１７】
フューズ回路２０は不良データ線に対応するアドレスを不揮発に記憶する不良アドレス記憶回路である。アドレスバッファ１９により取り込まれたアドレスが不良アドレスである場合に、フューズ回路２０から出力されるフューズデータは、データ線シフト回路１７に転送され、デコードされてデータ線の置き換え制御が行われる。
【００１８】
図２は、メモリセルアレイ１１の近傍の具体構成例を示している。通常メモリセルアレイ１１は複数ブロックに分けられ、センスアンプ列１２を挟んでブロックが配列されるが、図では一つのブロック１１１の近傍のみ示している。ビット線ＢＬは実際には図示のように、ビット線対ＢＬｉ，ｂＢＬｉ（ｉ＝０，１，…）として構成され、これらとワード線ＷＬの交差部にメモリセルＭＣが配置される。これらのビット線対ＢＬｉ，ｂＢＬｉに対して、予備セルアレイ１１ａを構成する少なくとも一つの予備ビット線対ＳＢＬ，ｂＳＢＬが設けられる。
【００１９】
各ビット線対ＢＬｉ，ｂＢＬｉと予備ビット線対ＳＢＬ，ｂＳＢＬにはそれぞれセンスアンプ列１２を構成するセンスアンプＳＡの他に、ビット線イコライズ回路等が設けられるが、ビット線イコライズ回路は省略した。ビット線対ＢＬｉ，ｂＢＬｉ及び予備ビット線対ＳＢＬ，ｂＳＢＬはそれぞれ、カラムゲート１５を構成するカラム選択トランジスタを介してデータ線対ＤＱｔｉ，ＤＱｃｉ及び予備データ線対ＲＤＱｔ，ＲＤＱｃに接続される。データ線対ＤＱｔ，ＤＱｃｉ及び予備データ線対ＲＤＱｔ，ＲＤＱｃは、この例ではメモリセルアレイの上を通過して複数のブロックにまたがって共通に配設されている。
【００２０】
この実施の形態においては、データ線置き換えによる不良救済方式を用いるから、カラムゲート１５のなかの予備ビット線対ＳＢＬ，ｂＳＢＬを選択するトランジスタＱ０１，Ｑ０２に入る予備カラム選択線ＳＣＳＬは、アドレスに依らず常時“Ｈ”（選択状態）とされる。即ち、予備ビット線対ＳＢＬ，ｂＳＢＬは常時、予備データ線対ＲＤＱｔ，ＲＤＱｃに接続される。他のカラム選択線ＣＳＬはカラムアドレスにより選択的に“Ｈ”，“Ｌ”となる。
【００２１】
図３は、メモリセルアレイ上のデータ線対ＤＱｔｉ，ＤＱｃｉ及び予備データ線対ＲＤＱｔ，ＲＤＱｃにつながるデータバッファ１６、データ線シフト回路１７及びデータ生成回路１８の構成を示している。データ生成回路１８の出力データ線は、相補信号線であるデータ線対Ｄｔｉａ，Ｄｃｉａとなっており、これがデータ線シフト回路１７においてデータバッファ１６への入力データ線対Ｄｔｉｂ，Ｄｃｉｂ及び予備データ線対ＲＤｔ，ＲＤｃへの接続が制御される。即ちデータバッフア１６は入出力データ線共に相補信号線となっている。
【００２２】
図４は、各入出力端子ＩＯ毎に設けられるデータ生成回路１８の構成を示している。データ生成回路１８は、データ線対Ｄｔ，Ｄｃにつながる相補信号を出す出力端子対４１，４２を有する。このデータ生成回路１８は、入出力端子ＩＯに与えられる２値の書き込みデータと、書き込み禁止を指示する２値のマスクデータＭＡＳＫ及び書き込み／読み出し制御信号を合成して、出力端子対４１，４２に、“１”書き込み、“０”書き込み、マスク書き込み（Masked Write）及びノーオペレーション（ＮＯＰ）動作に対応させた４値状態の出力データを発生させるものである。
【００２３】
即ち、データ生成回路１８は、データ入出力端子に与えられる書き込みデータとそれがインバータＩ４１により反転されたデータがマスクデータＭＡＳＫとともに入力される第１及び第２の２入力ＮＡＮＤゲートＧ４１及びＧ４２により構成された第１のＮＡＮＤゲート対４０１と、ＮＡＮＤゲートＧ４１，Ｇ４２の出力と書き込み制御信号ＷＲＩＴＥが入力される第３及び第４の２入力ＮＡＮＤゲートＧ４３及びＧ４４により構成された第２のＮＡＮＤゲート対４０２と、更にＮＡＮＤゲートＧ４３，Ｇ４４の出力と読み出し制御信号ＲＥＡＤをインバータＩ４２で反転した信号が入力される第５及び第６の２入力ＮＡＮＤゲートＧ４５及びＧ４６により構成された第３のＮＡＮＤゲート対４０３とを有する。
【００２４】
書き込み制御信号ＷＲＩＴＥは、データ書き込み時に“Ｈ”（例えば、電源電位ＶCC）になり、読み出し制御信号ＲＥＡＤはデータ読み出し時に“Ｈ”になり、マスクデータＭＡＳＫはマスク書き込み時に“Ｌ”（例えば、接地電位ＶSS）になる。マスクデータＭＡＳＫは、一般的にはバイト毎に、或いはビット毎にデータ書き込みをマスクするためのものである。
【００２５】
読み出し制御信号ＲＥＡＤ及び書き込み制御信号ＷＲＩＴＥが共に“Ｌ”のときがＮＯＰ動作であり、このとき出力データ線Ｄｔ，Ｄｃ共に“Ｌ”となる。データ書き込み時は、ＲＥＡＤ＝“Ｌ”、ＷＲＩＴＥ＝“Ｈ”であり、最終段ＮＡＮＤゲートＧ４５，Ｇ４６及び２段目ＮＡＮＤゲートＧ４３，Ｇ４４が活性になる。そして、マスクデータＭＡＳＫが“Ｈ”のとき、即ちマスク書き込みでないときは、入出力端子ＩＯの“Ｈ”（例えば、データ“１”），“Ｌ”（例えば、データ“０”）に応じて、出力データ線Ｄｔ，Ｄｃは一方が“Ｈ”，他方が“Ｌ”となる。マスクデータＭＡＳＫが“Ｌ”、即ちマスク書き込みの場合には、入力データによらず、ＮＡＮＤゲートＧ４１，Ｇ４２の出力が共に“Ｈ”となり、出力データ線Ｄｔ，Ｄｃは共に“Ｈ”の状態となる。
以上のデータ生成回路１８の動作をまとめると、下表１のようになる。
【００２６】
【表１】
データ生成回路１８からのデータ線対Ｄｔ，Ｄｃ（図３では、データ線シフト回路１７の入出力のデータ線対を区別して表示しており、これに対応させれば、Ｄｔｉａ，Ｄｃｉａに相当する）は、データ線シフト回路１７に入る。データ線シフト回路１７は例えば、図５に示すように、フューズ回路２０からのフューズデータをデコードするデコーダ群２１と、これにより制御される２段のスイッチ回路５１，５２とから構成される。なお、図５では、説明をわかりやすくするため、データ線対をまとめて一本で示し、各データ線対に挿入されるスイッチ対も一つで示している。
【００２８】
第１のスイッチ回路５１は、データ生成回路１８からのデータ線対Ｄｔｉａ，Ｄｃｉａをそれぞれ対応するデータバッファ側のデータ線対Ｄｔｉｂ，Ｄｃｉｂに接続するためのスイッチ群ＳＷ２１，ＳＷ２２，…により構成される。第２のスイッチ回路５２は、データ線不良があった場合に、データ生成回路１８の出力データ線対Ｄｔｉａ，Ｄｃｉａを一つずつシフトして、データバッファ側のデータ線対Ｄｔｉｂ，Ｄｃｉｂ及び予備データ線対ＲＤｔ，ＲＤｃに接続するためのスイッチ群ＳＷ１１，ＳＷ１２，…により構成されている。
【００２９】
具体的にこのデータ線シフト回路１７でのデータ線シフト制御の動作を説明すると、次のようになる。不良がない場合には、デコーダ群２１の各デコーダＤ０，Ｄ１，…は、Ｑ出力が“Ｌ”，／Ｑ出力が“Ｈ”であり、第１のスイッチ回路５１のスイッチ群は全てオン、第２のスイッチ回路５２のスイッチ群は全てオフである。これにより、データ線対Ｄｔｉａ，Ｄｃｉａはそれぞれ対応するデータバッファ側のデータ線対Ｄｔｉｂ，Ｄｃｉｂに接続される。このとき予備データ線ＲＤｔ，ＲＤｃは用いられない。
【００３０】
データ線不良のアドレスが入り、具体的に例えばデータ線対Ｄｔ２ｂ，Ｄｃ２ｂ（図３におけるデータ線対ＤＱｔ２，ＤＱｃ２に対応する）が不良であったとすると、このときデコーダ群２１では、デコーダＤ０，Ｄ１，Ｄ２のＱ出力が“Ｈ”，／Ｑ出力が“Ｌ”になる。これは、詳細な説明は省くが、フューズ回路２０がその様にプログラムされているということである。これにより、第１のスイッチ回路５１では、スイッチＳＷ２１〜ＳＷ２３がオフになり、第２のスイッチ回路５２では、スイッチＳＷ１１〜ＳＷ１３がオンになる。
【００３１】
この結果、データ生成回路１８からのデータ線対Ｄｔ２ａ，Ｄｃ２ａは、スイッチＳＷ１３を介して不良のデータ線対Ｄｔ２ｂ，Ｄｃ２ｂを避けてその隣のデータ線対Ｄｔ１ｂ，Ｄｃ１ｂに接続される。同様に、データ線対Ｄｔ１ａ，Ｄｃ１ａは、スイッチＳＷ１２を介して、置き換えに利用されたデータ線対の隣のデータ線対Ｄｔ０ｂ，Ｄｃ０ｂに接続される。更に、データ線対Ｄｔ０ａ，Ｄｃ０ａは、スイッチＳＷ１１を介して、予備データ線対ＲＤｔ，ＲＤｃに接続される。
【００３２】
以上のようなデータ線シフト制御が行われた場合、マスク書き込み機能を実現するには従来は、データバッファに対するマスクデータの供給を切り替え制御する必要があった。しかし、この実施の形態においては、マスクデータＭＡＳＫと書き込みデータがデータ生成回路１８において合成されて、いわばマスクデータが書き込みデータと一体化された状態でデータバッファに送られ、各データバッファがマスク書き込み機能を内在させた状態としている。
【００３３】
図６は、その様なマスク書き込み機能を内在させたデータバッファ１６の中の書き込みバッファ部１６ａの構成例を示している。この書き込みバッファ部１６ａは、入出力共に相補信号端子となっている。即ち、データ生成回路１８からのデータ線対Ｄｔ，Ｄｃにつながるバッファ入力端子対６０，６１を有し、メモリセルアレイ側のデータ線対ＤＱｔ，ＤＱｃにつながるバッファ出力端子対６２，６３を有する。また、マスクデータＭＡＳＫは前述のようにデータ生成回路１８において書き込みデータと共に合成されており、この書き込みバッファ部１６ａには供給されない。
【００３４】
書き込みデータバッファ部１６ａは、入力データ線対Ｄｔ，Ｄｃのデータを取り込んで保持するラッチ６０１，６０２を有し、このラッチ６０１，６０２の保持データに応じて、タイミング信号ＣＥＱ，ＱＳＥにより制御されて、出力データ線対ＤＱｔ，ＤＱｃの電位を制御することになる。
ＣＥＱはデータ線イコライズ信号であり、ＱＳＥはデータ読み出し時に“Ｈ”となる信号である。これらの信号は、クロックＣＬＫに同期して発生されるタイミング信号であり、この書き込みバッファ部１６ａの各動作モードでのタイミングを示すと、図８のようになっている。
【００３５】
出力データ線ＤＱｔ，ＤＱｃ側には、データ線対ＤＱｔ，ＤＱｃをイコライズし、所定電位にプリチャージするためのイコライズ／プリチャージ回路６０５が設けられている。また、ラッチ６０１，６０２の保持データに応じて、イコライズ／プリチャージ回路６０５を制御して出力データ線対ＤＱｔ，ＤＱｃの電位制御を行うために、ロジック回路６０７が設けられている。これらのイコライズ／プリチャージ回路６０５及びロジック回路６０７のタイミング制御を行うために、イコライズ用信号ＣＥＱに基づいてタイミング制御信号を発生するタイミング回路６０４が設けられている。
【００３６】
ロジック回路６０７は、それぞれラッチ６０１，６０２の出力とタイミング信号が入る３入力ＮＡＮＤゲートＧ６０３，Ｇ６０４を有し、更にこれらのＮＡＮＤゲートＧ６０３，Ｇ６０４の出力及びその入出力の論理により、データ線対ＤＱｔ，ＤＱｃを駆動するイコライズ／プリチャージ回路６０５を制御するために、２入力ＮＯＲゲートＧ６０５，Ｇ６０７を有する。
【００３７】
イコライズ／プリチャージ回路６０５は、データ書き込み時にデータ線ＤＱｔ，ＤＱｃに選択的にビット線充電電位ＶＡＡを与えるためのプリチャージ用ＰＭＯＳトランジスタＱＰ６１，ＱＰ６４のほか、ＮＯＰ動作時にデータ線対ＤＱｔ，ＤＱｃをそれぞれ中間電位ＶＳＬＰ（＝ＶＡＡ／２）にプリチャージするためのプリチャージ用ＮＭＯＳトランジスタＱＮ６２，ＱＮ６３を有する。
【００３８】
読み出しタイミング信号ＱＳＥは、読み出し制御信号発生回路６０３に入る。図８に示すように、読み出しタイミング信号ＱＳＥは、読み出しモードで“Ｈ”になる。タイミング信号ＱＳＥが“Ｈ”になると、ＮＡＮＤゲートＧ６０１，Ｇ６０２からなるフリップフロップＦＦがセットされて、読み出し制御信号ＲＥＡＤが“Ｈ”になる。またタイミング信号ＱＳＥと同時に、後述する読み出しバッファ部でのデータ転送制御を行う制御信号ＰＡＳＳが発生される。従って読み出しモードでは、フリップフロップＦＦの出力ノードＮ０が“Ｌ”となる。このとき、ロジック回路６０７では、３入力ＮＡＮＤゲートＧ６０３，Ｇ６０４が非活性、従って書き込みバッファ部１６ａは非活性になる。フリップフロップＦＦは、イコライズ信号ＣＥＱによりリセットされる。
【００３９】
メモリ動作は、書き込みモード、読み出しモードに拘わらず、図８に示すように、クロックＣＬＫに同期して、カラム選択信号ＣＳＬが“Ｈ”になってセンスアンプによるデータセンス，ラッチ動作が行われ、その後イコライズ信号ＣＥＱが“Ｈ”になって、データ線対のイコライズ、プリチャージが行われる。
【００４０】
データ書き込み時における図６の書き込みバッファ１６ａでの動作を説明すると、次のようになる。まず、ＮＯＰ動作の場合、図８に示すように、イコライズ信号ＣＥＱは“Ｌ”である。このときタイミング回路６０４のインバータＩ６０８の出力は“Ｈ”、インバータＩ６０９の出力は“Ｌ”であり、従ってイコライズ／プリチャージ回路６０５においては、イコライズ用のＮＭＯＳトランジスタＱＮ６５，ＰＭＯＳトランジスタＱＰ６５共にオフである。
【００４１】
ラッチ６０１，６０２のデータは、先にデータ生成回路１８に関して説明したように、共に“Ｌ”であり、イコライズ信号ＣＥＱが“Ｌ”でタイミング回路６０４のインバータＩ６０３の出力が“Ｈ”であるから、ロジック回路６０７の３入力ＮＯＲゲートＧ６０６の出力が“Ｈ”となる。これにより、イコライズ／プリチャージ回路６０５におけるＮＭＯＳトランジスタＱＮ６２，ＱＮ６３がオンとなって、データ線対ＤＱｔ，ＤＱｃは共に、ＶＳＬＰ＝ＶＡＡ／２の中間電位にプリチャージされる。
【００４２】
次に通常のデータ書き込み動作では、ラッチ６０１，６０２には、データに応じて一方に“Ｈ”、他方に“Ｌ”が保持される。イコライズ信号ＣＥＱが“Ｈ”の間、イコライズ／プリチャージ回路６０５のイコライズ用ＮＭＯＳトランジスタＱＮ６５及びＰＭＯＳトランジスタＱＰ６５がオンしてデータ線対ＤＱｔ，ＤＱｃがイコライズされ、イコライズ信号ＣＥＱが“Ｌ”になると、データに応じてデータ線対ＤＱｔ，ＤＱｃがプリチャージされる。即ち、データに応じて、ロジック回路６０７では、３入力ＮＡＮＤゲートＧ６０３，Ｇ６０４の一方の出力が“Ｈ”，他方の出力が“Ｌ”になる。
【００４３】
具体的に、ラッチ６０１のデータが“Ｈ”、ラッチ６０２のデータが“Ｌ”の場合、即ち“Ｈ”書き込みの場合を説明する。このとき、ＮＡＮＤゲートＧ６０３の出力が“Ｌ”、ＮＡＮＤゲートＧ６０４の出力が“Ｈ”になる。これにより、イコライズ／プリチャージ回路６０５では、プリチャージ用ＰＭＯＳトランジスタＱＰ６１がオン、プリチャージ用ＰＭＯＳトランジスタＱＰ６４がオフになる。同時に、ロジック回路６０７の２入力ＮＯＲゲートＧ６０５，Ｇ６０７の出力はそれぞれ、“Ｌ”，“Ｈ”になる。これにより、イコライズ／プリチャージ回路６０５では、ＮＭＯＳトランジスタＱＮ６１がオフ、ＮＭＯＳトランジスタＱＮ６４がオンになる。この結果、データ線対ＤＱｔ，ＤＱｃは、ＤＱｔ＝ＶＡＡ（“Ｈ”）、ＤＱｃ＝ＶSS（“Ｌ”）にプリチャージされる。書き込みデータが逆であれば、データ線対ＤＱｔ，ＤＱｃは逆のプリチャージがなされる。
【００４４】
以上のように、通常のデータ書き込み時は、データ線対Ｄｔ，Ｄｃの“Ｈ”，“Ｌ”に応じて、データ線対ＤＱｔ，ＤＱｃが“Ｈ”，“Ｌ”にプリチャージされることなる。このデータ線対ＤＱｔ，ＤＱｃのプリチャージ電位がメモリセルアレイのセンスアンプに転送され、データ書き込みが行われる。
【００４５】
次に、マスク書き込み動作の場合には、ラッチ６０１，６０２には、前述のように共に“Ｈ”が保持される。また、書き込みモードではフリップフロップＦＦの出力ノードＮ０が“Ｈ”である。従って、イコライズが終了してイコライズ用信号ＣＥＱが“Ｌ”になると、ロジック回路６０７では３入力ＮＡＮＤゲートＧ６０３，Ｇ６０４の出力は共に“Ｌ”、２入力ＮＯＲゲートＧ６０５，Ｇ６０７の出力は共に“Ｌ”となる。これにより、イコライズ／プリチャージ回路６０５では、ＰＭＯＳトランジスタＱＰ６１，ＱＰ６４がオンとなって、データ線対ＤＱｔ，ＤＱｃは共に、ＶＡＡにプリチャージされる。データ線対ＤＱｔ，ＤＱｃが共に“Ｈ”であれば、これがメモリセルアレイのビット線対に転送されても、センスアンプは動作せず、データ書き込みが禁止されることになる。
【００４６】
図７は、データバッファ１６における読み出しバッファ部１６ｂの構成例を示している。この読み出しバッファ部１６ｂは、データ線ＤＱｔ，ＤＱｃのデータを入出力端子側に転送するための転送ゲート７０１、イコライズ回路７０２、データ線センスアンプ７０３、差動アンプ７０４、出力データラッチ７０５等により構成される。
【００４７】
データ読み出し時、図６の回路内に示したタイミング信号ＱＳＥが“Ｈ”になると、信号ＰＡＳＳが“Ｈ”になり、ＰＭＯＳトランジスタＱＰ７１，ＱＰ７２からなる転送ゲート７０１がオンして、データ線ＤＱｔ，ＤＱｃのデータがセンスアンプ７０３に転送される。このとき、ＰＭＯＳトランジスタＱＰ７３〜ＱＰ７５からなるイコライズ回路７０２は、読み出し制御信号ＲＥＡＤが“Ｈ”になることで、既にオフになっている。
【００４８】
また、制御信号ＲＥＡＤが“Ｈ”となった後、信号ＰＡＳＳが“Ｌ”に戻ることにより、ＮＡＮＤゲートＧ７０１の出力が“Ｌ”となって、これによりセンスアンプ７０３は活性化する。センスされたデータは、ＮＡＮＤゲートＧ７０１の出力が“Ｌ”となることによりセンスアンプ７０３と同時に活性化される差動アンプ７０４により増幅されて、出力データラッチ７０５に取り込まれる。この読み出しバッファ部１６ｂの出力線ＲＤｔは、データ入出力端子ＩＯにつながる。
【００４９】
以上のようにこの実施の形態では、データバッファに転送される書き込みデータとマスクデータとがデータバッファと入出力端子の間に設けられるデータ生成回路において合成され、データ線対及び予備データ線対の４値状態を“１”書き込み、“０”書き込み、マスク書き込み及びノーオペレーション動作に対応させるようにしている。従って、不良救済のためにデータ線シフト回路を設けてデータ線のシフト制御を行ったときにも、データバッファに対するマスクデータの供給切り替えといった制御を行う必要はなく、簡単にマスク書き込み機能を実現することができる。
【００５０】
図９は、この発明の別の実施の形態によるＤＲＡＭのデータバッファ１６、データ線シフト回路１７ｂ及びデータ生成回路１８の部分を図３に対応させて示している。先の実施の形態では、データ線対の数とデータ入出力端子の数が同じである場合を説明したが、メモリ混載集積回路ではしばしば、メモリセルアレイの規模は変わらないがデータ入出力端子の数がデータ線対の数（即ちデータバッファの数）より少なくなる場合がある。例えば、メモリセルアレイに配置されるデータ線対が２５６対であって、データ入出力端子数がその半分の１２８であるような場合である。この実施の形態はこの様な場合の構成を示している。
【００５１】
この場合、データ線シフト回路１７ｂは、先の実施の形態で説明した不良救済ためのデータ線シフトの機能とは別に、各データ入出力端子ＩＯに順次与えられる書き込みデータを、カラムアドレスにより図に破線で示すように異なるデータバッファ１６に切り替えて入力するためのシフト制御機能を備えることが必要になる。これにより、半分のデータ入出力端子数でその倍のデータ線を持つメモリセルアレイをアクセスすることが可能になる。
【００５２】
この場合、従来のようにデータバッファにマスクデータを与える方式では、書き込みデータを単純にシフトするだけでは不十分であり、マスクデータを切り替え供給するためのマルチプレクサ等が必要になる。これに対しこの実施の形態では、先の実施の形態と同様に、データ生成回路１８においてマスクデータを書き込みデータとを合成することにより、簡単なデータ線シフト制御のみでマスク書き込みの制御が可能になる。
【００５３】
この発明は、上記実施の形態に限られない。上記実施の形態では、混載ＤＲＡＭを説明したが、ＤＲＡＭ単体の場合にもこの発明は有効である。またＤＲＡＭのほか、ＳＲＡＭ等にも同様のこの発明を適用することが可能である。
【００５４】
【発明の効果】
以上述べたようにこの発明による半導体記憶装置では、データバッファに転送される書き込みデータとマスクデータとをデータバッファと入出力端子の間に設けられるデータ生成回路において合成して、データ線対及び予備データ線対の４値状態を“１”書き込み、“０”書き込み、マスク書き込み及びノーオペレーション動作に対応させるようにしている。これにより、不良救済のためにデータ線シフト回路を設けたときにも、データバッファに対するマスクデータの供給切り替えといった制御を行う必要はなく、簡単にマスク機能を実現することができる。
【図面の簡単な説明】
【図１】この発明の１実施の形態のＤＲＡＭブロック構成を示す。
【図２】同ＤＲＡＭのメモリセルアレイとその近傍の構成例を示す。
【図３】同ＤＲＡＭのデータバッファ、データ線シフト回路及びデータ生成回路の構成例を示す。
【図４】同ＤＲＡＭのデータ生成回路の構成例を示す。
【図５】同ＤＲＡＭのデータ線シフト回路の構成例を示す。
【図６】同ＤＲＡＭのデータバッファにおける書き込みバッファ部の構成例を示す。
【図７】同ＤＲＡＭのデータバッファにおける読み出しバッファ部の構成例を示す。
【図８】同ＤＲＡＭの各動作モードのタイミング波形を示す。
【図９】この発明の別の実施の形態のＤＲＡＭにおけるデータバッファ、データ線シフト回路及びデータ生成回路の構成を示す。
【符号の説明】
１１…メモリセルアレイ、１１ａ…予備セルアレイ、１２…センスアンプ列、１３…ロウデコーダ、１４…カラムデコーダ、１５…カラムゲート、１６…データバッファ、１７…データ線シフト回路、１８…データ生成回路、１９…アドレスバッファ、２０…フューズ回路、ＤＱｔｉ，ＤＱｃｉ，Ｄｔｉｂ，Ｄｃｉｂ，Ｄｔｉａ，Ｄｃｉａ…データ線対、ＲＤＱｔ，ＲＤＱｃ，ＲＤｔ，ＲＤｃ…予備データ線対、ＩＯｉ…データ入出力端子。
Claims (7)
- メモリセルアレイと、
このメモリセルアレイに隣接して配置された予備セルアレイと、
前記メモリセルアレイに接続される複数のデータ線対と、
前記予備セルアレイに接続される少なくとも一つの予備データ線対と、
前記各データ線対及び予備データ線対のそれぞれに接続されて、書き込みバッファ部がバッファ入力端子対とバッファ出力端子対をもって構成された複数のデータバッファと、
各データバッファとの間でデータ転送するための複数のデータ入出力端子と、
前記データ線対及び前記予備データ線対と前記データ入出力端子との接続関係をシフトさせるデータ線シフト回路を備えて前記メモリセルアレイの不良ビットを前記予備セルアレイにより置き換えて救済するための不良救済回路と、
前記データ線シフト回路を介して前記データバッファのバッファ入力端子対に接続される出力端子対を有し、前記各データ入出力端子に与えられる２値の書き込みデータと書き込み禁止を指示する２値のマスクデータと書き込み／読み出し制御信号とを合成して、前記出力端子対に、“１”書き込み、“０”書き込み、マスク書き込み及びデータを読み書きしないノーオペレーション動作に対応させた４値出力データを発生させる複数の入力データ生成回路と、
を備え、
前記データバッファが、前記入力データ生成回路で生成された４値出力データを、前記データ線シフト回路を介して導入し、書き込みのために前記各データ線対及び予備データ線対の電位を制御する
ことを特徴とする半導体記憶装置。 - 前記各データバッファの書き込みバッファ部は、
前記バッファ入力端子対に与えられるデータをそれぞれ保持する二つのラッチと、
前記バッファ出力端子対に接続されるデータ線対を動作モードに応じてイコライズし、プリチャージするためのイコライズ／プリチャージ回路と、
前記二つのラッチの保持データに基づいて前記イコライズ／プリチャージ回路の動作制御を行うロジック回路と、
イコライズ信号に基づいて前記イコライズ／プリチャージ回路及びロジック回路の制御タイミング信号を発生するタイミング回路と、
を有することを特徴とする請求項１記載の半導体記憶装置。 - 前記各データバッファの読み出しバッファ部は、
対応する前記データ線対及び予備データ線対のデータを検知増幅するためのデータ線センスアンプと、
前記データ線対及び予備データ線対のデータをこのデータ線センスアンプのノードに転送するための転送ゲートと、
前記データ線センスアンプで検知増幅されたデータを保持する出力ラッチと、を有する
ことを特徴とする請求項１記載の半導体記憶装置。 - 前記不良救済回路は、
前記複数のデータ線対のうちの不良データ線対のアドレスを記憶する不良アドレス記憶回路と、
この不良アドレス記憶回路の出力に応じて不良データ線対を避けて前記複数のデータ線対及び予備データ線対と前記データ入出力端子との間の接続関係をシフトさせるデータ線シフト回路と、
を有することを特徴とする請求項１記載の半導体記憶装置。 - 前記データ線シフト回路は、
前記不良アドレス記憶回路の記憶データをデコードするデコーダ群と、
前記各データ生成回路の出力端子対をそれぞれ対応する前記各データ線対に接続するためのスイッチ群からなる第１のスイッチ回路と、
前記デコーダ群の出力に基づいて前記各データ生成回路の出力端子対を不良のデータ線対を避けてそれ以外のデータ線対と予備データ線対に接続するためのスイッチ群からなる第２のスイッチ回路と、
を有することを特徴とする請求項４記載の半導体記憶装置。 - 前記データバッファの数に比べて前記データ入出力端子の数が少なく、前記データ線シフト回路は、一つのデータ入出力端子に順次供給される書き込みデータを異なるデータバッファに切り替えて転送するデータ線シフトを行う機能を有する
ことを特徴とする請求項４記載の半導体記憶装置。 - 前記半導体記憶装置は、ロジック回路と混載されるＤＲＡＭである
ことを特徴とする請求項１記載の半導体記憶装置。
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