JP4878298B2

JP4878298B2 - 半導体記憶装置および電子機器

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Publication number: JP4878298B2
Application number: JP2007019222A
Authority: JP
Inventors: 浩岩田; 佳似太田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2007-01-30
Filing date: 2007-01-30
Publication date: 2012-02-15
Anticipated expiration: 2027-01-30
Also published as: JP2008186515A

Description

この発明は、半導体記憶装置および電子機器に関し、より詳しくは、セル電流の変化を利用して情報を記憶できる機能を備えたフラッシュメモリセル等の不揮発性メモリセルを備えた半導体記憶装置およびそれを用いた電子機器に関する。

近年、携帯電話やデジタルカメラなどのデータ記憶用の半導体記憶素子あるいはコード(プログラム)記憶用の半導体記憶素子として、フラッシュメモリや強誘電体メモリ等のような不揮発性の半導体記憶装置が多く利用されている。さらに、液晶パネルなどのガラス基板上にも不揮発性メモリを搭載することが考えられている。

このような不揮発性メモリセルは、記憶状態に応じたセル電流の違いを利用して情報を記憶するものであるが、構造上、個々のメモリセルの間で書き込み時間に差があったり、消去セル電流がばらついたりするなど、セル特性のばらつきが大きい。特にガラス基板の上に形成されたメモリセルは、特性ばらつきが大きいため、極端に特性の悪いメモリセルは不良品として選別する必要がある。しかし、メモリ部分のみに生じた不良によって、一体化された液晶パネル部分をも不良品とするのは、大変効率が悪い。

また、個々のメモリセルは、ディスターブ(他のメモリセルへのアクセスによる外乱)や、エンデュランス(書き換え回数の増加によるメモリセルの書き換え特性の劣化)、リテンション(温度変化や経時変化等による蓄積情報の保持特性)等の影響が、互いに異なる度合いで及ぶため、製品が市場に出てから不良を起こすという問題が生じる。

従来のメモリセル不良に対する代表的な解決手法としては、ヒューズを用いて冗長メモリセルに置換する半導体記憶装置(例えば、特開２００２−７４９７９号公報(特許文献１)参照)や、不揮発性メモリを用いて冗長メモリセルに置換する半導体記憶装置(例えば、特開２００２−３５８７９４号公報(特許文献２)参照)がある。

しかしながら、上記従来のヒューズを用いた半導体記憶装置は、ウェハテスト後、ヒューズをレーザ等で切断する必要があるため、スループットが悪く、また、ヒューズ部分の面積がチップ面積を増大させる。

また、上記従来の不揮発性メモリを用いた半導体記憶装置は、冗長置換アドレスを記憶させる不揮発性メモリ自身の歩留まりが悪いと、救済効率が悪い。また、出荷後に不揮発性メモリの特性が変動するため、再書き込み等のアフタケアが必要であった。
特開２００２−７４９７９号公報特開２００２−３５８７９４号公報

そこで、この発明の課題は、個々のメモリセルの不良率が高くても、また、個々のメモリセルの特性が製品出荷後に変動しても、メモリ部の不良率を低く抑えることができる半導体記憶装置およびそれを用いた電子機器を提供することにある。

上記課題を解決するため、この発明の半導体記憶装置は、
ｎビットを記憶するために、ｋ個のメモリセルからなるｍ組(ｍ＞ｎ)のメモリセル群を有し(ｋは２以上の整数、ｎ,ｍは自然数)、
上記メモリセル群の各々に、少なくとも３種類の状態のうちのいずれか１種類の状態を記憶すると共に、
上記メモリセル群には、データ“０”、データ“１”および置換メモリセル群であることを示す３種類の状態のうちのいずれか１種類の状態を記憶することを特徴とする。
ここで、置換メモリセル群とは、不良のために他のメモリセル群に置き換えられたものである。

上記構成の半導体記憶装置によれば、上記メモリセル群の各々に、少なくとも３種類の状態のうちのいずれか１種類の状態を記憶するので、１つのメモリセル群に記憶する１ビットのデータ“０”,“１”の２種類の状態以外に、そのメモリセル群が不良であることを表す１種類の状態をメモリセル群に記憶できる。したがって、正常であれば、ｎ組のメモリセル群でｎビットの情報が記憶されるが、例えばそのｎ組のメモリセル群の１つに不良がある場合は、不良のメモリセル群を残りの(ｍ−ｎ)個のメモリセル群のうちの１つに置き換えて、ｎビットを記憶することが可能となる。これにより、(ｍ−ｎ)個のメモリセル群の不良まで許容できるので、個々のメモリセルの不良率が高くても、また、個々のメモリセルの特性が製品出荷後に変動しても、メモリセル群全体の不良率を低く抑えることができ、出荷時の歩留まりを向上できると共に、製品出荷後も、長期間、正確にメモリセルの情報を読み出すことができる。また、不良のメモリセル群のアドレスを、従来のように置換アドレス用メモリセルに記憶させる必要がないため、置換アドレス用メモリセル自身の不良率が、製品の不良率に与える影響がない。

また、一実施形態の半導体記憶装置では、上記メモリセル群の各々は、２個の上記メモリセルからなる。

上記実施形態によれば、少なくとも３種類の状態を記憶させる必要があるメモリセル群に、最低必要な２個のメモリセルのみで構成しているので、回路規模を小さくすることができる。

また、一実施形態の半導体記憶装置では、
上記メモリセル群は、
第１のメモリセルおよび第２のメモリセルで構成され、
上記データ“０”の状態として、上記第１のメモリセルに“０”を記憶すると共に上記第２のメモリセルに“１”を記憶し、
上記データ“１”の状態として、上記第１のメモリセルに“１”を記憶すると共に上記第２のメモリセルに“０”を記憶し、
上記置換メモリセル群であることを示す状態として、上記第１のメモリセルおよび第２のメモリセルに共に“０”または“１”を記憶する。

上記実施形態によれば、メモリセルの不良に、「消去不良」と「書き込み不良」の両方があっても、非常に低い不良率に抑えることができる。

また、一実施形態の半導体記憶装置では、上記メモリセル群の各々は、６個の上記メモリセルからなる。

上記実施形態によれば、メモリセル群の各々の６個のメモリセルを３個ずつに分けて、多数決回路などにより出荷後の不良を抑えるために必要な少なくとも３個のメモリセルを同じ”０００”または”１１１”の記憶に用いていることによって、冗長性を高めて信頼性を向上できる。

また、一実施形態の半導体記憶装置では、
上記メモリセル群は、
第１乃至第６のメモリセルで構成され、
上記データ“０”の状態として、上記第１乃至第３のメモリセルのすべてに“０”を記憶すると共に上記第４乃至第６のメモリセルのすべてに“１”を記憶し、
上記データ“１”の状態として、上記第１乃至第３のメモリセルのすべてに“１”を記憶すると共に上記第４乃至第６のメモリセルのすべてに“０”を記憶し、
上記置換メモリセル群であることを示す状態として、上記第１乃至第６のメモリセルのすべてに“０”または“１”を記憶する。

また、一実施形態の半導体記憶装置では、
上記第１乃至第３のメモリセルの出力が接続された第１の多数決回路と、
上記第４乃至第６のメモリセルの出力が接続された第２の多数決回路と
を備えた。

上記実施形態によれば、上記第１乃至第３のメモリセルの出力が接続された第１の多数決回路と、上記第４乃至第６のメモリセルの出力が接続された第２の多数決回路とによって、冗長性を高めて信頼性を向上できると共に、出荷後の不良を抑えるための多数決回路に最低限必要な３個のメモリセルを同じ”０００”または”１１１”の記憶に用いているので、回路規模を小さくすることができる。

また、この発明の電子機器では、上記のいずれか１つの半導体記憶装置を備える。

上記構成によれば、比較的簡単な構成によって、メモリ部分の不良率を低く抑えることができ、出荷時の歩留まりを向上できると共に、製品出荷後も、長期間、正確にメモリセルの情報を読み出すことができる上記半導体記憶装置を備えるので、信頼性の高い電子機器が得られる。

以上より明らかなように、この発明の半導体記憶装置によれば、個々のメモリセルの不良率が高くても、また、個々のメモリセルの特性が製品出荷後に変動しても、複数のメモリセルで構成されるメモリセル群に１ビットのデータを記憶させ、不良があった場合は、予備のメモリセル群に置換する手法を用いるため、メモリ部の不良率を低く抑えることができ、出荷時の歩留まりを向上でき、また、製品出荷後も、長期間、正確にメモリセルの情報を読み出すことができる。

また、この発明の電子機器によれば、上記半導体記憶装置を用いることによって、信頼性の高い電子機器が実現することができる。

以下、この発明の半導体記憶装置および電子機器を図示の実施の形態により詳細に説明する。

(第１実施形態)
図１は、この発明の第１実施形態の半導体記憶装置を示す図である。この半導体記憶装置は、２個のメモリセル２００,２０１で構成されたｍ組のメモリセル群１０１〜１０ｍを備えている。記憶する情報をｎビットとし、ｍ＞ｎのように構成する(ｎ,ｍは自然数)。従って、通常、ｎビットの情報を記憶するのであれば、ｎ組のメモリセル群１０１〜１０ｎがあれば十分であるが、不良メモリセル群があったときに置換するため、ｍ−ｎ組の予備のメモリセル群１０ｎ＋１〜１０ｍを有している。

しかし、不良のメモリセル群があった場合、それをヒューズなどで不活性化する手法では、ウェハテスト後、ヒューズをレーザ等で切断する必要があるため、スループットが悪く、また、ヒューズ部分の面積がチップ面積を増大させる。あるいは、良品のメモリセル群に置換し、置換された不良メモリセル群のアドレスを記憶させる方法もあるが、置換アドレスを記憶させるメモリセル自身の歩留まりが悪いと、救済効率が悪い。

そこで、この発明においては、予備のメモリセル群１０ｎ＋１〜１０ｍを備えると共に、メモリセル群に、データ“０”とデータ“１”の状態以外に、不良メモリセル群であることを示す状態を書き込む。各々のメモリセル群は、図１のように構成される。ここでは、最も簡単な例として、２個のメモリセル２００および２０１を用いている。

書き込み動作の一連の流れは、例えば図２Ａ, 図２Ｂに示すフローチャートのようになる。なお、ここでは、全てのメモリセル群のメモリセルが"０"に消去された状態であるとする(通常、不揮発性メモリは全部消去された状態で出荷されるため)。また、初期設定としてｉ＝１,ｊ＝１とする。

まず、書き込み処理がスタートすると、図２Ａに示すステップＳ１で、第ｉ(＝１〜ｎ)データの書き込みとし、ステップＳ２に進み、第ｊ(＝１〜ｍ)メモリセル群への書き込みとする。ここで、ステップＳ１,Ｓ２の１回目は、第１データを第１メモリセル群１０１に書き込むことになる。

次に、ステップＳ３に進み、データ“０”の書き込みであると判定すると、ステップＳ４に進む一方、データ“０”の書き込みでないと判定すると、図２ＢのステップＳ２１に進む。

ステップＳ４において、第１のメモリセル２００が“０”か否かを判定し、第１のメモリセル２００が“０”であると判定すると、ステップＳ５に進む。

次に、ステップＳ５で第２メモリセル２０１に“１”を書き込み、ステップＳ６に進んで、第２のメモリセル２０１が“１”か否かを判定し、第２のメモリセル２０１が“１”であると判定すると、正常に書き込みできたものとして、ステップＳ７に進む。

そして、ステップＳ７でｉをインクリメントすると共にｊをインクリメントして、ステップＳ８に進み、ｉ＞ｎであると判定すると、第１データ〜第ｎデータの書き込みが成功したものとしてこの処理を終了する。

一方、ステップＳ８でｉ＞ｎでないと判定すると、ステップＳ９に進み、ｊ＞ｍであるか否かを判定する。そして、ステップＳ９でｊ＞ｍであると判定すると、書き込みが失敗したものとしてこの処理を終了する一方、ｊ＞ｍでないと判定すると、ステップＳ１に戻る。

また、ステップＳ４において、第１のメモリセル２００が“０”でないと判定すると、ステップＳ１１に進み、第２のメモリセル２０１に“１”を書き込む。

次に、ステップＳ１２に進み、第２のメモリセル２０１が“１”であると判定すると、ステップＳ１３に進む一方、第２のメモリセル２０１が“１”でないと判定すると、書き込みが失敗したものとしてこの処理を終了する。

そして、ステップＳ１３でｊをインクリメントしてステップＳ１４に進み、ｊ＞ｍであると判定すると、書き込みが失敗したものとしてこの処理を終了する一方、ｊ＞ｍでないと判定すると、ステップＳ２に戻る。

また、図２ＢのステップＳ２１では、第２メモリセル２０１が“０”であると判定すると、ステップＳ２２に進み、第１のメモリセル２００に“１”を書き込み、ステップＳ２３に進む。

次に、ステップＳ２３で第１のメモリセル２００が“１”であると判定すると、図２ＡのステップＳ７に進む一方、第１のメモリセル２００が“１”でないと判定すると、図２ＡのステップＳ１３に進む。

一方、ステップＳ２１で第２メモリセル２０１が“０”でないと判定すると、ステップＳ２４に進み、第１のメモリセル２００に“１”を書き込み、ステップＳ２５に進む。

次に、ステップＳ２５で第１のメモリセル２００が“１”であると判定すると、図２ＡのステップＳ１３に進む一方、第１のメモリセル２００が“１”でないと判定すると、書き込みが失敗したものとしてこの処理を終了する。

このように、データ“０”の場合は、第１のメモリセル２００に“０”を記憶すると共に第２のメモリセル２０１に“１”を記憶し、データ“１”の場合は、第１のメモリセル２００に”１” を記憶すると共に第２のメモリセル２０１に“０”を記憶する。

もし、第１のメモリセル２００あるいは第２のメモリセル２０１に不良があって、所望の状態が記憶できない場合は、第１のメモリセル２００および第２のメモリセル２０１の両方を“０”または“１”として、前述のデータ“０”およびデータ“１”の状態と区別する。

そして、次のメモリセル群に所望のデータを書き込む。ここで、メモリセル不良とは、“１”の書き込みができずに“０”固定の「書き込み不良」と、“０”に消去できずに“１”固定の「消去不良」としている。

今、個々のメモリセルの消去不良率(最初、消去状態にない確率も含める)をｅ、書き込み不良率をｐとすると、メモリセル群が冗長置換不可能な完全不良率ε０(図２Ａ,図２Ｂの「書き込み失敗」となる確率)は、
ε０＝ｐ・ｅ
で表される。また、メモリセル群が冗長置換可能な不良率ε１(図２ＡのステップＳ１３の「ｊ＝ｊ＋１」を通過し、不良メモリセル群となる確率)は、
ε１＝ｐ＋ｅ−２ｐ・ｅ
である。さらに、ｎビットの記憶に対して、ｍ組(ｍ＞ｎ)のメモリセル群を持っている場合の冗長置換後のｍ組全体の不良率ε２は、個々のメモリセル群の不良率をε３としたとき、

と表される。

ここで、ｅ＝ｐ＝１％とすると、
完全不良率ε０＝０.０１％
不良率ε１＝１.９８％
となる。ε０＜＜ε１なので、上式のε３≒ε１とできて、例えば、記憶したいビット数が８ビット(ｎ＝８)の場合、メモリセル群を２組(３組)余分に設けて、ｍ＝１０とすれば、全体不良率ε２≒０.０８４％と、非常に低い不良率に抑えることができる。

もし、冗長置換しないｍ＝８の場合、全体不良率は１４.７８％となってしまうので、およそ１７０分の１に不良率を低減できる。

あるいは、メモリセル群を３組余分に設けて、ｍ＝１１とすれば、全体不良率ε２≒０.００４５％と、さらに低い不良率に抑えることができ、冗長置換しない場合に比べ、およそ３２５０分の１に不良率を低減できる。

上記構成の半導体記憶装置によれば、ｍ組のメモリセル群１０１〜１０ｍのうちの(ｍ−ｎ)個のメモリセル群の不良まで許容できるので、個々のメモリセルの不良率が高くても、また、個々のメモリセルの特性が製品出荷後に変動しても、メモリセル群全体の不良率を低く抑えることができ、出荷時の歩留まりを向上できると共に、製品出荷後も、長期間、正確にメモリセルの情報を読み出すことができる。また、不良のメモリセル群のアドレスを、従来のように置換アドレス用メモリセルに記憶させる必要がないため、置換アドレス用メモリセル自身の不良率が、製品の不良率に与える影響がない。

また、３種類の状態を記憶させる必要があるメモリセル群１０１〜１０ｍの夫々を、最低必要な２個のメモリセル２００,２０１のみで構成しているので、回路規模を小さくすることができる。

また、データ“０”の状態として、第１のメモリセル２００に“０”を記憶すると共に上記第２のメモリセル２０１に“１”を記憶し、データ“１”の状態として、第１のメモリセル２００に“１”を記憶すると共に上記第２のメモリセル２０１に“０”を記憶し、さらに、置換メモリセル群であることを示す状態として、第１のメモリセル２００および第２のメモリセル２０１に共に“０”または“１”を記憶することによって、メモリセルの不良に、「消去不良」と「書き込み不良」の両方があっても、非常に低い不良率に抑えることができる。

(第２実施形態)
図３は、この発明の第２実施形態の半導体記憶装置を示す図である。この半導体記憶装置は、６個のメモリセル４００〜４０５で構成されたｍ組のメモリセル群３０１〜３０ｍを備えており、記憶する情報をｎビットとし、ｍ＞ｎのように構成する点、および、メモリセル群にデータ“０”とデータ“１”の状態以外に、不良メモリセル群であることを示す状態を書き込む点は、第１実施形態と同様である。

本第２実施形態が第１実施形態と異なる点は、各々のメモリセル群が、図３に示したように、６個のメモリセル４００〜４０５から構成されている点である。

書き込み動作の一連の流れは、例えば図４Ａ, 図４Ｂに示すフローチャートのようになる。なお、ここでは、全てのメモリセル群のメモリセルが"０"に消去された状態であるとする(通常、不揮発性メモリは全部消去された状態で出荷されるため)。また、初期設定としてｉ＝１,ｊ＝１とする。

まず、書き込み処理がスタートすると、図４Ａに示すステップＳ３１で、第ｉ(＝１〜ｎ)データの書き込みとし、ステップＳ３２に進み、第ｊ(＝１〜ｍ)メモリセル群への書き込みとする。ここで、ステップＳ３１,Ｓ３２の１回目は、第１データを第１メモリセル群１０１に書き込むことになる。

次に、ステップＳ３３に進み、データ“０”の書き込みであると判定すると、ステップＳ３４に進む一方、データ“０”の書き込みでないと判定すると、図４ＢのステップＳ５１に進む。

ステップＳ３４において、第１〜第３のメモリセル４００〜４０２が“０”か否かを判定し、第１〜第３のメモリセル４００〜４０２が“０”であると判定すると、ステップＳ３５に進む。

次に、ステップＳ３５で第４〜第６のメモリセル４０３〜４０５に“１”を書き込み、ステップＳ３６に進んで、第４〜第６のメモリセル４０３〜４０５が“１”か否かを判定し、第４〜第６のメモリセル４０３〜４０５が“１”であると判定すると、正常に書き込みできたものとして、ステップＳ３７に進む。

そして、ステップＳ３７でｉをインクリメントすると共にｊをインクリメントして、ステップＳ３８に進み、ｉ＞ｎであると判定すると、第１データ〜第ｎデータの書き込みが成功したものとしてこの処理を終了する。

一方、ステップＳ３８でｉ＞ｎでないと判定すると、ステップＳ３９に進み、ｊ＞ｍであるか否かを判定する。そして、ステップＳ３９でｊ＞ｍであると判定すると、書き込みが失敗したものとしてこの処理を終了する一方、ｊ＞ｍでないと判定すると、ステップＳ３１に戻る。

また、ステップＳ３４において、第１〜第３のメモリセル４００〜４０２が“０”でないと判定すると、ステップＳ４１に進み、第４〜第６のメモリセル４０３〜４０５に“１”を書き込む。

次に、ステップＳ４２に進み、第４〜第６のメモリセル４０３〜４０５が“１”であると判定すると、ステップＳ４３に進む一方、第４〜第６のメモリセル４０３〜４０５が“１”でないと判定すると、書き込みが失敗したものとしてこの処理を終了する。

そして、ステップＳ４３でｊをインクリメントしてステップＳ４４に進み、ｊ＞ｍであると判定すると、書き込みが失敗したものとしてこの処理を終了する一方、ｊ＞ｍでないと判定すると、ステップＳ３２に戻る。

また、図４ＢのステップＳ５１では、第４〜第６のメモリセル４０３〜４０５が“０”であると判定すると、ステップＳ５２に進み、第１〜第３のメモリセル４００〜４０２に“１”を書き込み、ステップＳ５３に進む。

次に、ステップＳ５３で第１〜第３のメモリセル４００〜４０２が“１”であると判定すると、図４ＡのステップＳ３７に進む一方、第１〜第３のメモリセル４００〜４０２が“１”でないと判定すると、図４ＡのステップＳ４３に進む。

一方、ステップＳ５１で第４〜第６のメモリセル４０３〜４０５が“０”でないと判定すると、ステップＳ５４に進み、第１〜第３のメモリセル４００〜４０２に“１”を書き込み、ステップＳ５５に進む。

次に、ステップＳ５５で第１〜第３のメモリセル４００〜４０２が“１”であると判定すると、図４ＡのステップＳ４３に進む一方、第１〜第３のメモリセル４００〜４０２が“１”でないと判定すると、書き込みが失敗したものとしてこの処理を終了する。

このように、データ“０”の場合は、第１〜第３のメモリセル４００〜４０２に“０００”を記憶すると共に第４〜第６のメモリセル４０３〜４０５に“１１１”を記憶し、データ“１”の場合は、第１〜第３のメモリセル４００〜４０２に“１１１” を記憶すると共に第４〜第６のメモリセル４０３〜４０５に“０００”を記憶する。

もし、第１〜第３のメモリセル４００〜４０２あるいは第４〜第６のメモリセル４０３〜４０５に不良があって、所望の状態が記憶できない場合は、第１〜第６のメモリセル４００〜４０５の全てを“０”または“１”として、前述のデータ“０”およびデータ“１”の状態と区別する。

そして、次のメモリセル群に所望のデータを書き込む。ここで、メモリセル不良とは、“１”の書き込みができずに“０”固定の「書き込み不良」と、“０”に消去できずに”１”固定の「消去不良」としている。

今、個々のメモリセルの消去不良率(最初、消去状態にない確率も含める)をｅ、書き込み不良率をｐとすると、メモリセル群が冗長置換不可能な完全不良率ε４(図４Ａ,図４Ｂの「書き込み失敗」となる確率)は、
ε４＝１−γ１・γ２−γ１・γ３−γ２・γ４
で表される。また、メモリセル群が冗長置換可能な不良率ε５(図４ＡでステップＳ４３の「ｊ＝ｊ＋１」を通過し、不良メモリセル群となる確率)は、
ε５＝γ１・γ３＋γ２・γ４
である。

但し、ここで、

において、ｄ＝３としたものを用いる。さらに、ｎビットの記憶に対して、ｍ組(ｍ＞ｎ)のメモリセル群を持っている場合の冗長置換後のｍ組全体の不良率ε６は、個々のメモリセル群の不良率をε７としたとき、

で表される。

ここで、ｅ＝ｐ＝１％とすると、
完全不良率ε４≒０.２０３５％
不良率ε５≒５.６４８５％
となる。ε０＜＜ε１なので、上式のε７≒ε５とできて、例えば、記憶したいビット数が８ビット(ｎ＝８)の場合、メモリセル群を３組余分に設けて、ｍ＝１１とすれば、全体不良率ε６≒０.２４３５％と、非常に低い不良率に抑えることができる。

もし、冗長置換しないｍ＝８の場合、全体不良率は３７.２０％となってしまうので、およそ１５０分の１に不良率を低減できる。あるいは、メモリセル群を４組余分に設けて、ｍ＝１２とすれば、全体不良率ε６≒０.０３２５％と、さらに低い不良率に抑えることができ、冗長置換しない場合に比べ、およそ１１４０分の１に不良率を低減できる。

上記構成の半導体記憶装置によれば、ｍ組のメモリセル群３０１〜３０ｍのうちの(ｍ−ｎ)個のメモリセル群の不良まで許容できるので、個々のメモリセルの不良率が高くても、また、個々のメモリセルの特性が製品出荷後に変動しても、メモリセル群全体の不良率を低く抑えることができ、出荷時の歩留まりを向上できると共に、製品出荷後も、長期間、正確にメモリセルの情報を読み出すことができる。また、不良のメモリセル群のアドレスを、従来のように置換アドレス用メモリセルに記憶させる必要がないため、置換アドレス用メモリセル自身の不良率が、製品の不良率に与える影響がない。

また、多数決回路などにより出荷後の不良を抑えるために必要な３個の第１〜第３のメモリセル４００〜４０２または第４〜第６のメモリセル４０３〜４０５を同じ”０００”または”１１１”の記憶に用いているので、冗長性を高めることによって信頼性を向上できる。

また、データ“０”の状態として、第１乃至第３のメモリセル４００〜４０２のすべてに“０”を記憶すると共に上記第４乃至第６のメモリセル４０３〜４０５のすべてに“１”を記憶し、データ“１”の状態として、第１乃至第３のメモリセル４００〜４０２のすべてに“１”を記憶すると共に上記第４乃至第６のメモリセル４０３〜４０５のすべてに“０”を記憶し、さらに、置換メモリセル群であることを示すための状態として、第１乃至第６のメモリセル４００〜４０５のすべてに“０”または“１”を記憶するので、メモリセルの不良に、「消去不良」と「書き込み不良」の両方があっても、非常に低い不良率に抑えることができる。

さらに、この第２実施形態においては、第１〜第３のメモリセル４００〜４０２または第４〜第６のメモリセル４０３〜４０５に同じ”０”または、”１”を記憶させるので、製品が市場に出てから、データ保持不良(リテンション不良)が生じても、メモリセル３個のうち不良が１個であれば、例えば図５のような多数決回路で、正しい情報をメモリセルから読み出せる。

図５に示すように、上記第１〜第３のメモリセル４００〜４０２の出力を第１の多数決回路４１０に接続し、第４〜第６のメモリセル４０３〜４０５の出力を第２の多数決回路４２０に接続している。この第１,第２の多数決回路４１０,４２０を用いた半導体記憶装置において、消去メモリセルのリテンション不良率(”０”の”１”化けの確率)をｒ、書き込みメモリセルのリテンション不良率(”１”の”０”化けの確率)をｓとすると、多数決回路を通した後の不良率ε８は、およそ次式で表される。
ε８ ≒ (１−ｅ−ｐ)^６(１−δ１・δ２)
＋３ｐ(１−ｅ−ｐ)^５(１−δ１・δ３)
＋３ｅ(１−ｅ−ｐ)^５(１−δ２・δ４)
但し、

である。ここで、ｅ＝ｐ＝ｒ＝ｓ＝１％とすると、リテンション不良率ε８≒０.０５５％となる。

上記第１〜第３のメモリセル４００〜４０２の出力を第１の多数決回路４１０に接続し、第４〜第６のメモリセル４０３〜４０５の出力を第２の多数決回路４２０に接続することによって、信頼性を向上できると共に、多数決回路などにより出荷後の不良を抑えるために最低限必要な３個のメモリセルを同じ”０００”または”１１１”の記憶に用いているので、回路規模を小さくすることができる。

なお、この第２実施形態では、メモリセル群のメモリセルの個数を６個としたが、図６のように、メモリセルの個数は、一般的に任意のｋ個としても構わない。メモリセルの半数(ｋ／２個)に”０…０”か”１…１”、残り半数(ｋ／２個)に”０…０”か”１…１”を書き込む場合は、前述のγ１〜γ４の式にｄ＝ｋ／２を入力すれば、ε４〜ε６の式は、そのまま成り立つ。もちろん、メモリセルの個数ｋが奇数であっても、あるいは、”０…０”や”１…１”の個数が異なっていても構わない。

(第３実施形態)
図７,図８は、この発明の第３実施形態の電子機器の一例としての液晶パネルを示すブロック図である。この液晶パネルは、第１,第２実施形態の半導体記憶装置のいずれかを不揮発性メモリとして備え、この不揮発性メモリに共通電位Ｖｃｏｍ調整用のデジタルデータを記憶している。

図７に示すように、液晶パネルは、液晶の画素７００とＴＦＴ(Thin Film Transistor：薄膜トランジスタ)７０１、および、付加容量７０２がアレイ状に配置され、ＴＦＴ７０１のゲートを駆動するゲートドライバ７０３と、ＴＦＴ７０１のソースに接続されるソースドライバ７０４を備えている。

上記ゲートドライバ７０３で選択されたＴＦＴ７０１がオンし、ソースドライバ７０４からＴＦＴ７０１を介してデータが付加容量７０２に一時記憶される。液晶パネルの画素７００の劣化を防ぐため、１フレーム中の前半(正フィールド)では、高電圧ＶＨのデータを与え、１フレーム中の後半(負フィールド)では、低電圧ＶＬのデータを与える。そして、共通電位Ｖｃｏｍには、画面のチラつきを防ぐため、基準電圧として(ＶＨ＋ＶＬ)／２の電圧を印加する。しかし、ＴＦＴのゲート・ソース間の寄生容量などに製造ばらつきがあるため、液晶パネル毎に、共通電位Ｖｃｏｍを設定する必要がある。

そこで、Ｖｃｏｍ電圧発生部は、図８に示したように、メモリ部８００に調整値を記憶させ、Ｄ／Ａコンバータ(デジタル／アナログ変換器)８０１とＶｃｏｍドライバ８０２を介して共通電位Ｖｃｏｍとして出力すれば良い。上記メモリ部８００は、Ｖｃｏｍ調整値を長期間保存する必要があるため、高度の信頼性が必要となる。

ここで、この第３実施形態の不揮発性メモリは、個々のメモリセルの不良率が高くても、また、個々のメモリセルの特性が製品出荷後に変動しても、複数のメモリセルで構成されるメモリセル群に１ビットのデータを記憶させ、不良があった場合は、予備のメモリセル群に置換する手法を用いる。これにより、メモリ部の不良率を低く抑えることができ、出荷時の歩留まりを上げ、また、製品出荷後も、長期間、正確にメモリセルの情報を読み出すことができる。

したがって、この発明の半導体記憶装置を備える電子機器は、高信頼性を達成することができる。なお、上記電子機器は、液晶パネルに限られず、デジタルカメラや携帯電話、デジタル音声レコーダや音楽録音再生機器等のあらゆる電子機器に用いることができる。

この発明の具体的な実施の形態について説明したが、この発明は上記第１〜第３実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。

図１はこの発明の第１実施形態の半導体記憶装置を示す図である。図２Ａは上記半導体記憶装置の動作を説明するためのフローチャートである。図２Ｂは図２Ａに続くフローチャートである。図３はこの発明の第２実施形態の半導体記憶装置を示す図である。図４Ａは上記半導体記憶装置の動作を説明するためのフローチャートである。図４Ｂは図４Ａに続くフローチャートである。図５は上記半導体記憶装置に用いる第１,第２の多数決回路の一例を示す図である。図６はこの発明の別の実施形態の半導体記憶装置を示す図である。図７はこの発明の第３実施形態の電子機器の一例としての液晶パネルを示すブロック図である。図８は上記電子機器としての液晶パネルに用いるＶｃｏｍ電圧発生部のブロック図である。

１０１〜１０ｍ,３０１〜３０ｍ,５０１〜５０ｍ…メモリセル群
２００,２０１,４００〜４０５,６０１〜６０ｋ…メモリセル
４１０…第１の多数決回路
４２０…第２の多数決回路
７００…液晶の画素
７０１…ＴＦＴ
７０２…付加容量
７０３…ゲートドライバ
７０４…ソースドライバ
８００…メモリ部
８０１…Ｄ／Ａコンバータ
８０２…Ｖｃｏｍドライバ

Claims

ｎビットを記憶するために、ｋ個のメモリセルからなるｍ組(ｍ＞ｎ)のメモリセル群を有し(ｋは２以上の整数、ｎ,ｍは自然数)、
上記メモリセル群の各々に、少なくとも３種類の状態のうちのいずれか１種類の状態を記憶すると共に、
上記メモリセル群には、データ“０”、データ“１”および置換メモリセル群であることを示す３種類の状態のうちのいずれか１種類の状態を記憶することを特徴とする半導体記憶装置。
請求項１に記載の半導体記憶装置において、
上記メモリセル群の各々は、２個の上記メモリセルからなることを特徴とする半導体記憶装置。
請求項２に記載の半導体記憶装置において、
上記メモリセル群は、
第１のメモリセルおよび第２のメモリセルで構成され、
上記データ“０”の状態として、上記第１のメモリセルに“０”を記憶すると共に上記第２のメモリセルに“１”を記憶し、
上記データ“１”の状態として、上記第１のメモリセルに“１”を記憶すると共に上記第２のメモリセルに“０”を記憶し、
上記置換メモリセル群であることを示す状態として、上記第１のメモリセルおよび第２のメモリセルに共に“０”または“１”を記憶することを特徴とする半導体記憶装置。
請求項１に記載の半導体記憶装置において、
上記メモリセル群の各々は、６個の上記メモリセルからなることを特徴とする半導体記憶装置。
請求項４に記載の半導体記憶装置において、
上記メモリセル群は、
第１乃至第６のメモリセルで構成され、
上記データ“０”の状態として、上記第１乃至第３のメモリセルのすべてに“０”を記憶すると共に上記第４乃至第６のメモリセルのすべてに“１”を記憶し、
上記データ“１”の状態として、上記第１乃至第３のメモリセルのすべてに“１”を記憶すると共に上記第４乃至第６のメモリセルのすべてに“０”を記憶し、
上記置換メモリセル群であることを示す状態として、上記第１乃至第６のメモリセルのすべてに“０”または“１”を記憶することを特徴とする半導体記憶装置。
請求項５に記載の半導体記憶装置において、
上記第１乃至第３のメモリセルの出力が接続された第１の多数決回路と、
上記第４乃至第６のメモリセルの出力が接続された第２の多数決回路と
を備えたことを特徴とする半導体記憶装置。
請求項１乃至６のいずれか１つに記載の半導体記憶装置を備えることを特徴とする電子機器。