KR20030010474A - 반도체 기억 장치 및 반도체 기억 장치의 구동 방법 - Google Patents

반도체 기억 장치 및 반도체 기억 장치의 구동 방법 Download PDF

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KR20030010474A
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Abstract

본 발명은 비트선과 메모리 셀에 기준 전위를 공급하는 배선과의 단락에 의해 발생한 불량을 구제할 수 있도록 하는 것을 목적으로 한다.
메모리 셀에 대하여 데이터의 기록 동작을 행하는 기간은 메모리 셀에 대하여 기준 전위를 공급하는 배선(메모리 셀용 소스선)에 정전압(전원 전압의 대략 1/2 이상 및 전원 전압 이하의 전압)을 공급하도록 하여, 비트선과 메모리 셀용 소스선이 단락하고 있었다고 해도, 적어도 래치 버퍼부 내의 노드(NA)와 비트선을 전기적으로 접속하는 기간(신호 PGMON이 "H"인 기간)은 노드(NA)의 전위를 유지함으로써, 프로그램 동작이 정상적으로 행해졌다고 판단하여 프로그램 검증 동작을 완료할 수 있도록 하며, 비트선과 메모리 셀용 소스선과의 단락에 의해 발생한 불량을 리던던시 회로를 이용하여 구제할 수 있도록 한다.

Description

반도체 기억 장치 및 반도체 기억 장치의 구동 방법{SEMICONDUCTOR MEMORY AND METHOD OF DRIVING SEMICONDUCTOR MEMORY}
본 발명은 반도체 기억 장치 및 반도체 기억 장치의 구동 방법에 관한 것으로, 특히 NAND형 플래시 메모리에 이용하기 적합한 것이다.
종래부터, NAND형 플래시 메모리에서는, 메모리 셀에 대하여 데이터의 기록 또는 소거를 행했을 때, 메모리 셀의 임계치 전압(Vth)이 데이터의 독출 판정 레벨(전압)에 대하여 충분한 독출 마진이 있는지 없는지 확인하기 위한 검증(확인) 동작을 행함으로써, 메모리 셀의 임계치 전압(Vth)을 제어하였다.
NAND형 플래시 메모리 검증 동작은 동일한 워드선을 공유하고, 이 NAND형 플래시 메모리가 갖는 복수의 비트선(약 4000가닥 정도)에 각각 접속된 메모리 셀에 대하여 동시에 행해졌다. 그리고, 검증 동작에 있어서 충분한 독출 마진을 얻을 수 없었던 경우에는, 메모리 셀에 대한 데이터의 기록 또는 소거를 다시 행하고, 모든 비트선에 있어서, 충분한 독출 마진이 있다고 판단될 때까지 반복하여 검증 동작을 행하였다.
또한, NAND형 플래시 메모리에서는, 복수의 통상의 메모리 셀 어레이에 의해 구성되는 블록 내에, 통상의 메모리 셀 어레이와 함께 워드선을 공유한 리던던시용 메모리 셀 군으로 이루어진 리던던시 회로를 설치하였다. NAND형 플래시 메모리는 제조 공정 등에 있어서, 인접하는 비트선의 단락 등의 불량이 발생한 경우에는 불량에 관계되는 비트선을 포함한 여러 비트선에 접속된 메모리 셀을 하나의 단위로서, 리던던시 회로를 이용하여 불량의 구제를 행하였다.
그러나, 전술한 바와 같이 NAND형 플래시 메모리에 있어서, 검증 동작은 동일한 워드선을 공유하고, 복수의 비트선에 각각 접속된 메모리 셀에 대하여 동시에 행해지기 때문에, 리던던시 회로의 비트선 및 불량에 관계되는 비트선에 각각 접속된 메모리 셀에 대해서도 행해졌다. 이 때문에, 인접하는 비트선의 단락에 의해 불량이 발생한 경우에는, 메모리 셀의 임계치 전압(Vth)이 충분한 독출 마진을 갖는 상태와 동일한 상태로 하기 위해서, 불량에 관계되는 비트선에 접속된 메모리 셀에대한 데이터의 기록을 금지함으로써, 불량에 관계되는 비트선의 전위가 변동해 버리는 것을 방지하여 검증 동작을 완료하였다.
그러나, 발생한 불량이 비트선과 메모리 셀에 기준 전위(소스 전위)를 공급하는 배선(이하, "메모리 셀용 소스선"이라 칭함)과의 단락에 의한 경우에는, 불량에 관계되는 비트선에 접속된 메모리 셀에 대한 데이터의 기록을 금지하여, 메모리 셀의 임계치 전압(Vth)이 충분한 독출 마진을 갖는 상태와 동일한 상태로 했다고 해도, 메모리 셀용 소스선에 의해 불량에 관계되는 비트선의 전위가 변동해 버리는 경우가 있고, 검증 동작을 완료할 수 없는 경우가 있었다. 즉, 비트선과 메모리 셀용 소스선과의 단락에 의한 불량이 발생한 경우에는, 리던던시 회로를 이용했다고 해도 불량을 구제할 수 없었다.
본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로, 비트선과 메모리 셀에 대하여 기준 전위를 공급하는 배선과의 단락에 의해 발생한 불량을 구제할 수 있도록 하는 것을 목적으로 한다.
도 1은 본 발명의 실시예에서 NAND형 플래시 메모리의 메모리 부분의 구성예를 도시한 도면.
도 2는 NAND형 플래시 메모리의 메모리 부분의 등가 회로를 도시한 도면.
도 3은 NAND형 플래시 메모리의 메모리 셀 어레이의 구성예를 도시한 도면.
도 4는 페이지 버퍼의 구성예를 도시한 블록도.
도 5는 메모리 셀 트랜지스터의 단면 및 데이터 저장시의 상태를 도시한 모식도.
도 6은 NAND형 플래시 메모리의 독출 동작의 타이밍 차트.
도 7은 NAND형 플래시 메모리의 프로그램 동작의 타이밍 차트.
도 8은 NAND형 플래시 메모리의 프로그램 검증 동작의 타이밍 차트.
도 9는 NAND형 플래시 메모리의 종래의 프로그램 동작 및 종래의 프로그램 검증 동작의 타이밍 차트.
도 10은 NAND형 플래시 메모리의 소거 검증 동작의 타이밍 차트.
도 11은 NAND형 플래시 메모리의 각 동작에서 인가 전압의 일례를 도시한 도면.
〈도면의 주요부분에 대한 부호의 설명〉
101 : 비트선
102 : 컨택트
103, 105, 107, 109, 111 : 확산층
106, 108, 110, 112 : 산화막
CG1, CG2 : 컨트롤 게이트
FG1, FG2 : 플로팅 게이트
SG1, SG2 : 제어 신호선
WL0∼WL15 : 워드선
ARVSS : 메모리 셀용 소스선
본 발명의 반도체 기억 장치는 컨트롤 및 플로팅 게이트를 갖는 트랜지스터에 의해 구성되어 데이터를 기억하는 메모리 셀과, 상기 메모리 셀에 기준 전위를 공급하는 배선을 구비하고, 상기 메모리 셀에 대하여 데이터의 기록 동작을 행하는 기간은 상기 기준 전위를 공급하는 배선의 전위를 정전위로 하는 것을 특징으로 한다.
상기한 바와 같이 구성한 본 발명에 따르면, 메모리 셀에 데이터를 입출력하기 위한 비트선과 메모리 셀에 대하여 기준 전위를 공급하는 배선(메모리 셀용 소스선)이 단락하고 있었다고 해도, 상기 메모리 셀에 대한 데이터의 기록 동작에서 상기 비트선의 전위의 변동을 이 비트선에 접속된 래치 회로가 데이터 유지 가능하도록 억제하고, 래치 회로의 데이터가 반전해 버리는 것을 방지함으로써, 데이터의 기록 후에 행하는 검증 동작을 완료할 수 있게 된다.
이하, 본 발명의 실시예를 도면에 기초하여 설명하기로 한다.
(플래시 메모리의 구성)
도 1(A)은 본 발명의 실시예에 따른 반도체 기억 장치를 적용한 NAND형 플래시 메모리의 메모리 부분의 구성예를 도시하는 도면이다.
도 1(A)에 있어서, 101은 금속에 의해 형성된 비트선으로서, 메모리 셀의 트랜지스터가 형성되는 반도체 기판에 컨택트(102)에 의해 접속되어 있다. 103은 비트선(101)을 접속하기 위한 반도체 기판에 형성된 확산층이다.
SG1, SG2는 제1 및 제2 셀렉트 게이트 트랜지스터를 각각 제어하는 제어 신호선이고, WLn(n은 첨자이며, n=0∼15의 정수)은 각각 메모리 셀을 선택하기 위한 워드선이다. 또한, ARVSS는 메모리 셀에 기준 전위(메모리 셀의 트랜지스터의 소스 전위)를 공급하는 배선(이하, "메모리 셀용 소스선"이라고 칭함)이다.
도 1(B)은 상기 도 1(A)에 도시하는 C-C'사이의 단면도이다.
도 1(B)에 있어서, G1, G2는 각각 제1 및 제2 셀렉트 게이트 트랜지스터의 게이트로서, 도 1(A)에 도시한 제어 신호선(SG1, SG2)에 의해 각각 제어 전압이 공급된다.
105, 107, 109는 메모리 셀의 트랜지스터의 드레인 및 소스가 되는 반도체 기판에 형성된 확산층이며, 106, 108, 110은 산화막이다. CG1, CG2는 메모리 셀의 트랜지스터의 컨트롤 게이트로서, 도 1(A)에 도시한 워드선(WLn)에 의해 각각 전압이 공급된다. 또한, FG1, FG2는 메모리 셀의 트랜지스터의 플로팅 게이트이다.
111은 메모리 셀용 소스선을 형성하기 위한 확산층이며, 112는 산화막이다.
도 1(B)에 있어서는, 게이트(G1), 드레인이 되는 확산층(103) 및 소스가 되는 확산층(105)에 의해 제1 셀렉트 게이트 트랜지스터가 구성된다. 또한, 컨트롤 게이트(CG1), 플로팅 게이트(FG1), 드레인이 되는 확산층(105) 및 소스가 되는 확산층(107)에 의해 하나의 메모리 셀의 트랜지스터가 구성되고, 마찬가지로, 컨트롤 게이트(CG2), 플로팅 게이트(FG2), 드레인이 되는 확산층(107) 및 소스가 되는 확산층(109)에 의해 다른 하나의 메모리 셀의 트랜지스터가 구성된다. 즉, NAND형 플래시 메모리에 있어서는, 제1 셀렉트 게이트 트랜지스터의 소스, 메모리 셀의 트랜지스터의 드레인과 소스 및 제2 셀렉트 게이트 트랜지스터의 드레인은 인접하는 트랜지스터와 확산층을 공통으로 하고 있다.
또, 메모리 셀용 소스선(ARVSS)을 확산층(111)만으로 형성하면, 메모리 셀용 소스선(ARVSS)의 저항치가 커진다. 이 때문에, 상기 도 1(A), (B)에서는 도시하고 있지 않지만, 금속으로 형성한 메모리 셀용 소스선(ARVSS)을 복수의 비트선(101)마다 비트선(101)에 대하여 평행하게 설치하고, 비트선(101)과 마찬가지로 컨택트에 의해 반도체 기판상의 확산층에 접속되어 있다.
도 2는 상기 도 1(A) 및 (B)에 구성을 도시한 NAND형 플래시 메모리의 메모리 부분의 등가 회로를 도시한 도면이다.
도 2에 도시된 바와 같이, NAND형 플래시 메모리의 메모리 부분의 등가 회로는 제1 셀렉트 게이트 트랜지스터의 드레인이 비트선(BL)에 접속되는 동시에 게이트가 제어 신호선(SG1)에 접속되고, 제2 셀렉트 게이트 트랜지스터의 게이트가 제어 신호선(SG2)에 접속되는 동시에 소스가 메모리 셀용 소스선(ARVSS)에 접속된다. 또한, 제1 및 제2 셀렉트 게이트 트랜지스터와의 사이에, 컨트롤 게이트가 워드선(WLn(n=0∼15))에 각각 접속된 복수의 메모리 셀의 트랜지스터가 직렬로 접속된다.
또, 이하의 설명에서는, 도 2에 도시된 바와 같이, 제1 셀렉트 게이트 트랜지스터와 복수의 메모리 셀의 트랜지스터와 제2 셀렉트 게이트 트랜지스터가 직렬로 접속된 것을 스트링이라 부른다. 또한, NAND형 플래시 메모리에서는, 하나의 비트선에 다수의 스트링이 접속된다.
도 3은 NAND형 플래시 메모리의 메모리 셀 어레이의 구성예를 도시하는 도면이다.
또, 도 3에 있어서는, 제1 셀렉트 게이트 트랜지스터와 4개의 메모리 셀의 트랜지스터와 제2 셀렉트 게이트 트랜지스터가 직렬로 접속된 스트링에 의해 구성되는 NAND형 플래시 메모리를 나타내고 있다.
도 3에 있어서, 301은 일단이 메모리 셀용 소스선(ARVSS)에 접속되는 동시에, 타단이 제1∼제4 비트선(BL1∼BL4)에 각각 접속된 4개의 스트링에 의해 구성되는 제1 블록이며, 마찬가지로, 302는 일단이 메모리 셀용 소스선(ARVSS)에 접속되는 동시에, 타단이 제1∼제4 비트선(BL1∼BL4)에 각각 접속된 제1 블록(301)을 구성하는 스트링과는 다른 4개의 스트링에 의해 구성되는 제2 블록이다.
303-1, 303-2, 303-3, 303-4는 제1∼제4 비트선(BL1∼BL4)에 각각 접속된 페이지 버퍼이다. 페이지 버퍼(303-1∼303-4)는 메모리 셀의 트랜지스터에 공급된 데이터를 기록하기 위해서 비트선(BL1∼BL4)의 전위를 제어하거나, 비트선(BL1∼BL4)의 전위에 기초하여 데이터를 외부로 출력하거나 한다.
도 4는 상기 도 3에 도시된 페이지 버퍼(303-1∼303-4)의 구성예를 도시하는 블록도이다.
도 4에 있어서, 페이지 버퍼는 센스 앰프부(401)와 래치 버퍼부(411)로 구성된다.
센스 앰프부(401)는 하나의 P 채널 MOS 트랜지스터(이하, "Pch-Tr"이라고 칭함)(402)와, 5개의 N 채널 MOS 트랜지스터(이하, "Nch-Tr"이라고 칭함)(403, 404, 405, 406, 407)로 구성된다.
Pch-Tr(402)의 소스에는 전원 전압(Vcc)이 공급되고, 게이트는 신호선(PBIAS)에 접속되며, 드레인은 Nch-Tr(403)의 드레인에 접속된다. Nch-Tr(403)의 게이트는 신호선(BLCTL)에 접속되고, 소스는 Nch-Tr(404)의 드레인에 접속되며, Nch-Tr(404)의 게이트는 신호선(BLPRT)에 접속되고, 소스는 비트선(BL)에 접속된다.
또한, Pch-Tr(405)의 드레인은 후술하는 노드(NB)에 접속되고, 게이트는Pch-Tr(402)의 드레인과 Nch-Tr(403)의 드레인과의 상호 접속점(SNS)에 접속되며, 소스는 Nch-Tr(406)의 드레인에 접속된다. Nch-Tr(406)의 게이트는 신호선(SET)에 접속되고, 소스는 접지 전위(GND)에 접속된다. Nch-Tr(407)의 드레인은 후술하는 노드(NA)에 접속되고, 게이트는 신호선(PGMON)에 접속되며, 소스는 Pch-Tr(402)의 드레인과 Nch-Tr(403)의 드레인과의 상호 접속점에 접속된다.
래치 버퍼부(411)는 2개의 인버터(412, 413)와 2개의 Pch-Tr(414, 415)과 4개의 Nch-Tr(416, 417, 418, 419)로 구성된다.
인버터(412)의 입력 단자에는 노드(NA)가 접속되고, 출력 단자에는 노드(NB)가 접속되며, 인버터(413)의 입력 단자에는 노드(NB)가 접속되고, 출력 단자에는 노드(NA)가 접속된다. 즉, 인버터(412 및 413)에 의해 래치 회로를 구성한다.
Pch-Tr(414)의 소스에는 전원 전압(Vcc)이 공급되고, 게이트는 노드(NA)에 접속되며, 드레인은 Pch-Tr(415)의 소스에 접속된다. Pch-Tr(415)의 게이트는 신호선(LD)에 접속되며, 드레인은 Nch-Tr(416)의 드레인에 접속된다. 또한, Nch-Tr(416)의 게이트는 신호선(RD)에 접속되고, 소스는 Nch-Tr(417)의 드레인에 접속되며, Nch-Tr(417)의 게이트는 노드(NA)에 접속되고, 소스는 접지 전위(GND)에 접속된다.
또한, Nch-Tr(418)의 소스는 신호선(PBOUT)에 접속되고, 게이트는 신호선(YD)이 접속되고, 드레인은 Pch-Tr(415)의 드레인과 Nch-Tr(416)의 드레인과의 상호 접속점에 접속된다. Nch-Tr(419)의 소스는 Pch-Tr(415)의 드레인과 Nch-Tr(416)의 드레인과의 상호 접속점에 접속되고, 게이트는 신호선(LD)에 접속되며,드레인은 노드(NA)에 접속된다.
그리고, 데이터 독출시에는 신호선(LD)에 의해 "L"(0 V), 신호선(RD)에 의해 "H"(전원 전압(Vcc, 예컨대 3.3 V))를 공급함으로써, Pch-Tr(415) 및 Nch-Tr(416)을 ON 상태로 하는 동시에 Nch-Tr(419)를 OFF 상태로 한다. 따라서, Pch-Tr(414) 및 Nch-Tr(417)에 의해 인버터(버퍼)를 구성하고, 노드(NA)의 신호를 반전하여 Nch-Tr(418)에 공급한다. 또한, Nch-Tr(418)은 신호선(YD)를 통해 공급되는 데이터를 독출하는 어드레스에 따른 신호에 기초하여 제어되고, 노드(NA)의 신호를 반전한 신호를 신호선(PBOUT)을 통해 출력한다. 이에 따라, 인버터(412 및 413)에 의해 구성되는 래치 회로의 데이터가 확정되기 전에, 외부(신호선(PBOUT))의 배선 용량 등에 의해 래치 회로의 데이터가 반전해 버리는 것을 방지할 수 있다. 또, 데이터 독출시의 비트선(BL)과 래치 버퍼부(411)내의 노드(NA) 사이에서 동작에 대해서는 후술한다.
한편, 데이터 기록시에는 신호선(LD)에 의해 "H"(전원 전압(Vcc), 예컨대 3.3 V), 신호선(RD)에 의해 "L"(0 V)을 공급함으로써, Pch-Tr(415) 및 Nch-Tr(416)을 OFF 상태로 하는 동시에 Nch-Tr(419)을 ON 상태로 한다. 그리고, 신호선(YD)을 통해 공급되는 데이터를 기록하는 어드레스에 따른 신호에 기초하여 제어된 Nch-Tr(418)에 의해 신호선(PBOUT)을 통해 데이터를 입력하고, 노드(NA)에 공급한다. 또, 데이터 기록시의 비트선(BL)과 래치 버퍼부(411)내의 노드(NA) 사이의 동작에 대해서는 후술한다.
다음에, 도 5(A), (B)에 기초하여 메모리 셀의 트랜지스터의 단면 및 데이터저장시의 상태에 대해서 설명한다.
도 5(A)는 데이터값으로서 "1"을 저장하고 있을 때의 메모리 셀의 트랜지스터의 상태를 도시하는 모식도이다.
도 5(A)에 있어서, 메모리 셀의 트랜지스터는 Nch-Tr에 의해 구성되고, 501은 컨트롤 게이트, 502는 플로팅 게이트, 503은 산화막(터널 산화막), 504는 확산층이다. 메모리 셀의 트랜지스터는 데이터값 "1"을 저장하고 있을 때에는 플로팅 게이트(502)로부터 전자가 방출되며, 전자를 축적하지 않는 상태가 된다. 이 때, 메모리 셀의 트랜지스터의 임계치 전압(Vth)은 마이너스이며, 메모리 셀의 트랜지스터는 디플리션 타입(노멀 온 타입) 트랜지스터로서 기능한다.
도 5(B)는 데이터값으로서 "0"를 저장하고 있을 때의 메모리 셀의 트랜지스터의 상태를 도시하는 모식도이다.
도 5(B)에 도시된 바와 같이, 메모리 셀의 트랜지스터는 데이터값 "0"을 저장하고 있을 때에는 플로팅 게이트(502)에 전자(505)가 주입되어 전자(505)를 축적하고 있는 상태가 된다. 이 때, 메모리 셀의 트랜지스터의 임계치 전압(Vth)은 플러스이며, 메모리 셀의 트랜지스터는 인핸스먼트 타입(노멀 오프 타입) 트랜지스터로서 기능한다.
다음에, NAND형 플래시 메모리에서 독출 동작, 프로그램(데이터 기록) 동작, 프로그램 검증 동작, 소거 검증 동작에 대해서 차례로 설명한다.
또, 이하의 설명에서는, 독출 동작, 프로그램 동작 및 프로그램 검증 동작에있어서는, 워드선(WL0)에 의해 선택되는 메모리 셀의 트랜지스터(이하, 단순히 "메모리 셀"이라 칭함)를 선택했다고 가정하여 설명한다. 또한, 설명의 편의상, "신호선을 통해 소정의 전압(소정의 전압 레벨)을 공급한다"를 "신호를 소정의 전압(소정의 전압 레벨)으로 한다"라고 표기한다.
(독출 동작)
도 6(A) 및 (B)는 NAND형 플래시 메모리의 독출 동작의 타이밍 차트이다.
워드선(WL0)에 의해 선택되는 메모리 셀의 데이터값을 독출할 때, 우선, 워드선(WL0)을 0 V로 하고, 워드선(WL0) 이외의 워드선을 4 V 정도로 한다. 또한, 데이터값을 독출하는 메모리 셀을 갖는 스트링의 제어 신호(SG1, SG2)를 4 V 정도로 하여, 데이터값을 독출하는 메모리 셀을 갖는 스트링을 선택한다. 또한, 메모리 셀용 소스선(ARVSS)은 0 V로 한다. 이에 따라, 데이터값을 독출하는 메모리 셀을 갖는 스트링에 있어서, 워드선(WL0)에 의해 선택되는 메모리 셀 이외의 메모리 셀과, 제1 및 제2 셀렉트 게이트 트랜지스터가 ON 상태가 된다. 또, 신호(SET) 및 PGMON은 0 V로 한다.
다음에, 신호(BLCTL 및 BLPRT)를 하이 레벨(이하, "H"라고 칭함)로 함으로써 센스 앰프부(401)내의 Nch-Tr(403 및 404)을 ON 상태로 하여, 래치 버퍼부(411)와 비트선(BL)을 전기적으로 접속 가능하게 한다. 또한, 신호(PBIAS)를 로우 레벨(이하, "L"이라고 칭함)로 함으로써, Pch-Tr(402)를 ON 상태로 하여 비트선(BL)에 전류를 공급한다. 이 전류는 메모리 셀의 데이터값이 "1"인지, "0"인지를 판단하는 기준이 된다.
전술한 동작이 완료될 때까지, 래치 버퍼부(411)내의 노드(NA)를 "L"로 설정하고, 노드(NB)를 "H"로 설정한다.
이 때, 메모리 셀의 데이터값이 "1"인 경우에는, 메모리 셀의 임계치 전압(Vth)은 마이너스이기 때문에, 워드선(WL0)이 0 V이어도 데이터값을 독출하는 메모리 셀은 ON 상태가 되어 전류가 흐른다. 이에 따라, 비트선(BL)과 전기적으로 접속되어 있는 Pch-Tr(402)의 드레인과 Nch-Tr(403)의 드레인과의 상호 접속점(SNS)의 전위가 낮아진다("L"이 됨).
그 후, 신호(SET)를 펄스형으로 "H"로 한다. 이 때, 상호 접속점(SNS)의 전위는 "L"이기 때문에, Nch-Tr(405)는 OFF 상태이고, 신호(SET)를 펄스형으로 "H"로 하였다고 해도, 래치 버퍼부(411)내의 노드(NB)는 "H"를 유지한다. 이에 따라, 신호(SET)가 "L"로 되돌아갔을 때, 래치 버퍼부(411)내의 노드(NA)는 "L", 노드(NB)는 "H"와, 데이터값이 "1"인 상태가 래치 회로에 유지된다.(도 6(A) 참조)
한편, 메모리 셀의 데이터값이 "O"인 경우에는, 메모리 셀의 임계치 전압(Vth)은 플러스이며, 또한 워드선(WL0)이 0 V이기 때문에, 데이터값을 독출하는 메모리 셀은 OFF 상태가 되어 전류는 흐르지 않는다. 이에 따라, 비트선(BL)과 전기적으로 접속되어 있는 상호 접속점(SNS)의 전위가 높아진다("H"로 충전됨).
그 후, 신호(SET)를 펄스형으로 "H"로 하면, Nch-Tr(406)이 ON 상태가 된다. 이 때, 상호 접속점(SNS)의 전위는 "H", 즉 Nch-Tr(405)은 ON 상태이기 때문에, 래치 버퍼부(411)내의 노드(NB)가 접지되고, 노드(NB)는 "L"로 변화된다. 이에 따라,신호(SET)가 "L"로 되돌아갔을 때, 래치 버퍼부(411)내의 노드(NA)는 "H", 노드(NB)는 "L"과, 데이터값이 "0"인 상태가 래치 회로에 유지된다.[도 6(B) 참조]
래치 버퍼부(411)에 유지된 상태는 상기 도 4에 기초하여 전술한 바와 같이 제어하여 Nch-Tr(418)가 ON되면, 노드(NA)의 레벨이 반전되어 신호(PBOUT)로서 출력된다.
그리고, 신호(BLCTL, BLPRT 및 PBIAS)를 0 V로 하여, 페이지 버퍼와 비트선(BL)과의 전기적인 접속을 차단하는 동시에, 모든 워드선(WLn) 및 제어 신호(SG1, SG2)를 0 V로 하여, 스트링을 선택하고 있지 않은 상태로 하고, 독출 동작을 종료한다.
(프로그램 동작)
도 7(A) 및 (B)는 NAND형 플래시 메모리의 프로그램 동작의 타이밍 차트이다.
프로그램 동작을 행하는 메모리 셀을 갖는 스트링의 제어 신호(SG1)를 전원 전압(Vcc), 제어 신호(SG2)를 0 V로 하여, 프로그램 동작을 행하는 메모리 셀을 갖는 스트링을 선택한다. 이 프로그램 동작에 있어서는, 메모리 셀용 소스선(ARVSS)을 전원 전압(Vcc)으로 한다. 또, 신호(SET)는 0 V로 한다.
또한, 메모리 셀에 대하여 데이터를 기록하는(데이터값 "0"을 기록함) 경우에는 상기 도 4에 기초하여 전술한 바와 같이 제어하여 래치 버퍼부(411)내의 노드(NA)를 "L"로 설정하고, 노드(NB)를 "H"로 설정한다. 한편, 메모리 셀에 대한 데이터의 기록을 금지하는(데이터값 "1"을 유지함) 경우에는 상기 도 4에 기초하여전술한 바와 같이 제어하여 래치 버퍼부(411)내의 노드(NA)를 "H"로 설정하고, 노드(NB)를 "L"로 설정한다.
이 상태에서, 신호(BLCTL, BLPRT 및 PGMON)를 "H"로 함으로써, 센스 앰프부(401)내의 Nch-Tr(403, 404 및 407)을 ON 상태로 하여, 래치 버퍼부(411)와 비트선(BL)을 전기적으로 접속 가능하게 한다. 또한, 워드선(WL0)을 15 V∼20 V(예컨대, 18 V)로 하고, 워드선(WL0) 이외의 워드선을 10 V 정도로 한다.
이에 따라, 메모리 셀에 대하여 데이터를 기록하는 경우에는, Nch-Tr(407)을 통해 공급되는 래치 버퍼부(411)내의 노드(NA)에 설정된 전압 레벨에 의해 상호 접속점(SNS)의 전위, 즉 비트선(BL)의 전위를 0 V로 한다("L"로 함). 따라서, 데이터를 기록하는 메모리 셀의 컨트롤 게이트는 15 V∼20 V, 확산층은 0 V가 되고, 콘트롤 게이트와 확산층과의 전위차 15 V∼20 V에 의해 메모리 셀의 채널부에서 플로팅 게이트로 전자가 주입되며, 메모리 셀에 데이터값 "O"이 기록된다.(도 7(A) 참조)
한편, 메모리 셀에 대한 데이터의 기록을 금지하는 경우에는, Nch-Tr(407)을 통해 공급되는 래치 버퍼부(411)내의 노드(NA)에 설정된 전압 레벨에 의해 상호 접속점(SNS)의 전위, 즉 비트선(BL)의 전위를 "H"로 한다. 따라서, 워드선(WL0)에 의해 선택된 메모리 셀의 컨트롤 게이트에는 15 V∼20 V가 인가되지만, 확산층은 "H"이기 때문에, 메모리 셀의 채널부에서 플로팅 게이트로의 전자의 주입은 없고, 메모리 셀에 대한 데이터의 기록은 행해지지 않는다.(도 7(B) 참조)
그리고, 신호(BLCTL, BLPRT 및 PGMON)를 0 V로 하여, 비트선(BL)과 페이지 버퍼와의 전기적인 접속을 차단하는 동시에, 모든 워드선(WLn) 및 제어 신호(SG1,SG2)를 0 V로 하여, 스트링을 선택하지 않는 상태로 한다. 또한, 메모리 셀용 소스선(ARVSS)을 0 V로 하여, 프로그램 동작을 종료한다.
또, 전술한 프로그램 동작에 있어서는, 메모리 셀용 소스선을 전원 전압(Vcc)으로 하였지만, 래치 버퍼부(411)의 노드(NA) 및 노드(NB)의 전압 레벨을 반전할 수 없는 전압이라면, 전원 전압(Vcc)보다 낮은 전압이어도 좋고, 전원 전압(Vcc)의 대략 1/2 이상 또한 전원 전압(Vcc) 이하의 전압이 바람직하다.
(프로그램 검증 동작)
도 8(A) 및 (B)는 NAND형 플래시 메모리의 프로그램 검증 동작의 타이밍 차트이다. 또, 프로그램 검증 동작의 기본 동작은 전술한 독출 동작과 동일하지만, 프로그램 검증 동작에서는, 선택하는 워드선(WL0)을 소정의 정전위로 한다. 예컨대, 워드선(WL0)을 0.8 V로 한 경우에는, 독출 동작에 있어서 데이터값이 "0"이라 독출하는 메모리 셀의 최소 임계치 전압(Vth)에 대하여 0.8 V의 독출 마진을 얻을 수 있다.
프로그램 검증 동작에 있어서는, 래치 버퍼부(411)내의 노드(NA) 및 노드(NB)의 전압 레벨은 프로그램 동작 종료시의 노드(NA) 및 노드(NB)의 전압 레벨로써 행한다. 즉, 래치 버퍼부(411)내의 노드(NA) 및 노드(NB)의 전압 레벨은 메모리 셀에 대하여 데이터를 기록했을 때에는 노드(NA)는 "L", 노드(NB)는 "H"이며, 메모리 셀에 대한 데이터의 기록을 금지했을 때에는 노드(NA)는 "H", 노드(NB)는 "L"이다.
또한, 프로그램 검증 동작에 의해 정상적으로 프로그램 동작이 행해졌다[메모리 셀의 임계치 전압(Vth)이 충분한 독출 마진을 갖는다]고 판단되는 조건은 래치 버퍼부(411)내의 노드(NA)가 "H", 노드(NB)가 "L"이 되는 것이다. 또한, NAND형 플래시 메모리에서는, 동일한 워드선을 공유하는 모든 메모리 셀에 대하여 프로그램 검증 동작은 동시에 행해지기 때문에, 모든 페이지 버퍼의 래치 버퍼부(411)내의 노드(NA)가 "H", 노드(NB)가 "L"이 됨으로써, NAND형 플래시 메모리는 정상적으로 프로그램 동작이 행해졌다고 판단한다.
우선, 워드선(WL0)을 0.8 V로 하고, 워드선(WL0) 이외의 워드선을 4 V 정도로 한다. 또한, 프로그램 검증을 행하는 메모리 셀을 갖는 스트링의 제어 신호(SG1, SG2)를 4 V 정도로 하여, 프로그램 검증을 행하는 메모리 셀을 갖는 스트링을 선택한다. 또한, 메모리 셀용 소스선(ARVSS)은 0 V로 한다. 이에 따라, 프로그램 검증을 행하는 메모리 셀을 갖는 스트링에 있어서, 워드선(WL0)에 의해 선택되는 메모리 셀 이외의 메모리 셀과, 제1 및 제2 셀렉트 게이트 트랜지스터가 ON 상태가 된다. 또, 신호(SET 및 PGMON)는 0 V로 한다.
다음에, 신호(BLCTL 및 BLPRT)를 "H"로 하는 동시에, 신호(PBIAS)를 "L"로 함으로써, 센스 앰프부(401)내의 Pch-Tr(402) 및 Nch-Tr(403, 404)을 ON 상태로 하여, 래치 버퍼부(411)와 비트선(BL)을 전기적으로 접속 가능하게 하여 비트선(BL)에 전류를 공급한다. 이 전류는 메모리 셀에 데이터(데이터값 "0")가 충분히 기록되고 있는지(충분한 독출 마진을 갖는지) 어떤지를 판단하는 기준이 된다.
이 때, 메모리 셀의 데이터(데이터값 "0")가 충분히 기록되어 있는 경우에는 메모리 셀의 임계치 전압(Vth)은 워드선(WL0)의 전압 0.8 V보다 높기 때문에, 메모리 셀은 OFF 상태가 되어 전류는 흐르지 않는다. 이에 따라, 비트선(BL)과 전기적으로 접속된 상호 접속점(SNS)의 전위가 높아지고("H"로 충전되고), Nch-Tr(405)은 ON 상태가 된다.
그 후, 신호(SET)를 펄스형으로 "H"로 하면, Nch-Tr(406)이 ON 상태가 되고, 래치 버퍼부(411)내의 노드(NB)가 접지되며, 노드(NB)는 "L"로 변화된다. 이에 따라, 신호(SET)가 "L"로 되돌아갔을 때, 래치 버퍼부(411)내의 노드(NA)는 "H", 노드(NB)는 "L"이 되고, 메모리 셀에 데이터가 충분히 기록되어 있다(정상적으로 프로그램 동작이 행해졌다)고 판단된다.(도 8(A) 참조)
한편, 메모리 셀에 데이터가 충분히 기록되어 있지 않은 경우에는, 메모리 셀의 임계치 전압(Vth)은 워드선(WL0)의 전압 0.8 V보다 낮기 때문에, 메모리 셀은 ON 상태가 되어 전류가 흐른다. 이에 따라, 비트선(BL)과 전기적으로 접속된 상호 접속점(SNS)의 전위가 낮아진다("L"이 됨).
그 후, 신호(SET)를 펄스형으로 "H"로 한다. 이 때, 상호 접속점(SNS)의 전위는 "L"이기 때문에, Nch-Tr(405)은 OFF 상태이고, 신호(SET)를 펄스형으로 "H"로 했다고 해도, 래치 버퍼부(411)내의 노드(NB)는 "H"를 유지한다. 이에 따라, 신호(SET)가 "L"로 되돌아갔을 때, 래치 버퍼부(411)내의 노드(NA)는 "L", 노드(NB)는 "H"의 상태로서, 메모리 셀에 데이터가 충분히 기록되어 있지 않다고,즉 프로그램 동작이 실패했다고 판단된다.[도 8(B) 참조]
신호(BLCTL, BLPRT 및 PBIAS)를 0 V로 하여, 비트선(BL)과 페이지 버퍼와의 전기적인 접속을 차단하는 동시에, 모든 워드선(WLn) 및 제어 신호(SG1, SG2)를 0 V로 하여, 스트링을 선택하지 않는 상태로 하고, 프로그램 검증 동작을 종료한다.
이와 같이 메모리 셀에 데이터가 충분히 기록되어 있지 않다고 판단한 경우에는 이 프로그램 검증 동작을 종료한 후, 메모리 셀에 데이터가 충분히 기록되어 있다고 판단될 때까지, 다시 메모리 셀에 대하여 프로그램 동작 및 프로그램 검증 동작을 반복하여 행한다.
또한, 도시하지 않았지만, 프로그램 동작에 있어서, 메모리 셀에 대한 데이터의 기록을 금지한 메모리 셀의 경우에는 메모리 셀의 임계치 전압(Vth)은 워드선(WL0)의 전압 0.8 V보다 낮기 때문에, 메모리 셀은 ON 상태가 되어 전류가 흐른다. 이에 따라, 상호 접속점(SNS)의 전위, 즉 비트선(BL)의 전위가 낮아지기 때문에, Nch-Tr(405)은 OFF 상태가 되고, 신호(SET)를 펄스형으로 "H"로 하여, "L"로 되돌렸다고 해도 래치 버퍼부(411)내의 노드(NA)는 "H", 노드(NB)는 "L"의 상태이다. 따라서, 프로그램 동작은 정상적으로 행해졌다고 판단되며, 프로그램 검증 동작을 종료한다.
여기서, 전술한 바와 같이 금속으로 형성한 메모리 셀용 소스선(ARVSS)을 비트선(BL)에 대하여 평행하게 설치함으로써 제조 공정 등에 있어서 발생하기 쉬운 비트선(BL)과 메모리 셀용 소스선(ARVSS)과의 단락에 의해 불량으로 된 비트선에접속된 메모리 셀의 상기 프로그램 동작 및 프로그램 검증 동작에 대해서 설명한다.
상기 불량으로 된 비트선에 접속된 메모리 셀은 통상시에는 사용되지 않기 때문에, 프로그램 동작에 있어서는 메모리 셀에 대한 데이터의 기록은 금지된다. 즉, 래치 버퍼부(411)내의 노드(NA)를 "H", 노드(NB)를 "L"로 설정하여 프로그램 동작이 행해진다.
이 때, 전술한 프로그램 동작과 마찬가지로 하여 프로그램 동작을 행하는 메모리 셀을 갖는 스트링을 선택하는 동시에, 메모리 셀용 소스선(ARVSS)을 전원 전압(Vcc)으로 한다. 또, 신호(SET)는 0 V로 한다.
이 상태로 신호(BLCTL, BLPRT 및 PGMON)를 "H"로 함으로써, 래치 버퍼부(411)와 비트선(BL)을 전기적으로 접속 가능하게 한다. 이 때, 래치 버퍼부(411)내의 노드(NA)가 "H", 노드(NB)가 "L"이고, 비트선(BL)과 단락한 메모리 셀용 소스선(ARVSS)도 "H"[전원 전압(Vcc)]이기 때문에, 상호 접속점(SNS)의 전위, 즉 비트선(BL)의 전위가 "H"가 된다.
이후, 전술한 도 7(B)에 도시된 바와 같은 메모리 셀에 대한 데이터의 기록을 금지하는 경우와 동일한 프로그램 동작을 행한다.
또한, 비트선(BL)과 메모리 셀용 소스선(ARVSS)이 단락하고 있을 때의 프로그램 검증 동작에 있어서는, 비트선(BL)과 메모리 셀용 소스선(ARVSS)이 단락하고 있기 때문에, 비트선(BL)의 전위, 즉 상호 접속점(SNS)의 전위는 메모리 셀의 데이터에 상관없이 "L"이 된다. 이에 따라, 상호 접속점(SNS)에 게이트가 접속된 Nch-Tr(405)은 OFF 상태가 되기 때문에, 신호(SET)를 펄스형으로 "H"로 하여, "L"로 되돌렸을 때, 래치 버퍼부(411)내의 노드(NA)는 "H", 노드(NB)는 "L"의 상태이기 때문에, 프로그램 동작은 정상적으로 행해졌다고 판단되며, 프로그램 검증 동작을 종료한다.
이것에 대하여, 종래의 NAND형 플래시 메모리에서 비트선(BL)과 메모리 셀용 소스선(ARVSS)와의 단락에 의해 불량으로 된 비트선에 접속된 메모리 셀의 프로그램 동작에서는, 도 9(A)에 도시된 바와 같이, 래치 버퍼부(411)내의 노드(NA) 및 노드(NB)의 전압 레벨이 변화된다. 이것은, 비트선(BL)과 단락한 메모리 셀용 소스선(ARVSS)이 "L"이기 때문에, 래치 버퍼부(411)와 비트선(BL)을 전기적으로 접속했을 때, 상호 접속점(SNS)의 전위가 "L"이 되고, Nch-Tr(407)을 통해 상호 접속점(SNS)에 접속된 래치 버퍼부(411)내의 노드(NA)가 "H"에서 "L"로 변화되기 때문이다.
또한, 래치 버퍼부(411)내의 노드(NA)가 "L", 노드(NB)가 "H"가 된 상태로 프로그램 검증 동작을 행하면, 비트선(BL)과 메모리 셀용 소스선(ARVSS)이 단락하고 있기 때문에, 도 9(B)에 도시된 바와 같이, 비트선(BL)의 전위, 즉 상호 접속점(SNS)의 전위는 메모리 셀의 데이터에 상관없이 "L"이 된다. 이에 따라, 신호(SET)를 펄스형으로 "H"로 하여, "L"로 되돌렸을 때, 래치 버퍼부(411)내의 노드(NA)는 "L", 노드(NB)는 "H"의 상태이기 때문에, 프로그램 동작이 정상적으로 행해지지 않았다고 판단하여, 이 프로그램 검증 동작을 종료한 후, 다시 프로그램 동작을 행한다.
그러나, 비트선(BL)과 메모리 셀용 소스선(ARVSS)이 단락하고 있을 때에는 프로그램 동작에 의해 래치 버퍼부(411)내의 노드(NA)가 "L", 노드(NB)가 "H"가 되고, 프로그램 검증 동작에서는 이 상태가 유지되기 때문에, 프로그램 검증 동작으로써 프로그램 동작이 정상적으로 행해졌다고 판단되는 일은 없고, 프로그램 동작과, 프로그램 검증 동작을 계속해서 반복한다.
한편, 본 발명의 실시예에 따른 프로그램 동작에 있어서는, 프로그램 동작의 기간중, 메모리 셀용 소스선(ARVSS)을 전원 전압(Vcc)으로 함으로써, 비트선(BL)과 메모리 셀용 소스선(ARVSS)이 단락하고 있을 때에는 비트선(BL)의 전위는 "H"로 유지되기 때문에, 프로그램 동작 후에 행해지는 프로그램 검증 동작에 있어서, 프로그램 동작은 정상적으로 행해졌다고 판단되며, 프로그램 검증 동작을 종료할 수 있다.
(소거 검증 동작)
도 10(A) 및 (B)는 NAND형 플래시 메모리의 소거 검증 동작의 타이밍 차트이다. 또, 소거 검증 동작의 기본 동작은 전술한 독출 동작과 동일하지만, 소거 검증 동작은 선택한 블록(소거 단위)으로 행하고, 블록내의 모든 워드선(WLn)을 0 V로 하며, 메모리 셀용 소스선(ARVSS)을 소정의 정전위로 한다. 이에 따라, 등가적으로 메모리 셀의 소스에 대한 컨트롤 게이트의 전위를 부전위로 하여, 메모리 셀의 임계치 전압(Vth)을 보증한다. 예컨대, 메모리 셀용 소스선(ARVSS)을 0.6 V로 한 경우에는, 독출 동작에 있어서 데이터값이 "1"이라 독출하는 메모리 셀의 최소의 임계치 전압(Vth)(절대치)에 대하여 0.6 V의 독출 마진을 얻을 수 있다.
또, 소거 검증 동작에 의해 정상적으로 메모리 셀의 데이터의 소거가 행해졌다고 판단되는 조건은 래치 버퍼부(411)내의 노드(NA)가 "L", 노드(NB)가 "H"가 되는 것이다.
소거 검증 동작에 있어서는, 우선 선택한 블록의 모든 워드선(WLn)을 0 V로 하고, 이 블록에 포함되는 스트링의 제어 신호(SG1, SG2)를 4 V 정도로 한다. 또한, 메모리 셀용 소스선(ARVSS)은 0.6 V로 한다. 또, 신호(SET) 및 PGMON은 0 V로 한다.
다음에, 신호(BLCTL 및 BLPRT)를 "H"로 하는 동시에, 신호(PBIAS)를 "L"로 함으로써, 센스 앰프부(401)내의 Pch-Tr(402) 및 Nch-Tr(403, 404)을 ON 상태로 하여, 래치 버퍼부(411)와 비트선(BL)을 전기적으로 접속 가능하게 하여 비트선(BL)에 전류를 공급한다. 이 전류는 메모리 셀의 데이터가 충분히 소거되고 있는지 어떤지를 판단하는 기준이 된다.
또, 전술한 독출 동작, 프로그램 동작 및 프로그램 검증 동작에 있어서는, 신호(BLCTL)는 1 V 정도로 하고 있지만, 소거 검증 동작에 있어서는, 신호(BLCTL)는 1.6 V 정도(메모리 셀용 소스선(ARVSS)이 0.6 V인 경우)로 한다. 이것은, 스트링내의 복수의 메모리 셀의 각각에 충분한 드레인-소스 전압을 공급하기 위함이다.
전술한 동작이 완료할 때까지, 래치 버퍼부(411)내의 노드(NA)를 "L"로 설정하고, 노드(NB)를 "H"로 설정한다.
이 때, 메모리 셀의 데이터가 충분히 소거되고 있는 경우에는, 메모리 셀의 임계치 전압(Vth)은 메모리 셀용 소스선(ARVSS)에 대한 워드선(WLn)의 전위차 -0.6 V보다 낮기 때문에, 메모리 셀은 ON 상태가 되어 전류가 흐른다. 이에 따라, 비트선(BL)과 전기적으로 접속된 상호 접속점(SNS)의 전위가 낮아진다("L"이 됨).
그 후, 신호(SET)를 펄스형으로 "H"로 하여, "L"로 되돌렸을 때, 래치 버퍼부(411)내의 노드(NA)는 "L", 노드(NB)는 "H"의 상태이기 때문에, 정상적으로 메모리 셀의 데이터의 소거가 행해졌다고 판단된다.[도 10(A) 참조]
그리고, 신호(BLCTL, BLPRT 및 PBIAS)를 0 V로 하여, 페이지 버퍼와 비트선(BL)과의 전기적인 접속을 차단하는 동시에, 제어 신호(SG1, SG2)를 0 V로 하여, 스트링을 선택하지 않는 상태로 한다. 또한, 메모리 셀용 소스선(ARVSS)을 0 V로 하여, 소거 검증 동작을 종료한다.
한편, 메모리 셀의 데이터가 충분히 소거되고 있지 않은 경우에는, 메모리 셀의 임계치 전압(Vth)은 메모리 셀용 소스선(ARVSS)에 대한 워드선(WLn)의 전위차 -0.6 V보다 높기 때문에, 메모리 셀은 OFF 상태가 되어 전류가 흐르지 않는다. 이에 따라, 비트선(BL)과 전기적으로 접속된 상호 접속점(SNS)의 전위가 높아지고("H"로 충전되고), Nch-Tr(405)은 ON 상태가 된다.
그 후, 신호(SET)를 펄스형으로 "H"로 하면, Nch-Tr(406)이 ON 상태가 되고, 래치 버퍼부(411)내의 노드(NB)가 접지되며, 노드(NB)는 "L"로 변화된다. 이에 따라, 신호(SET)가 "L"로 되돌아갔을 때, 래치 버퍼부(411)내의 노드(NA)는 "H", 노드(NB)는 "L"이 되고, 정상적으로 메모리 셀의 데이터의 소거가 행해지지 않는다고, 즉 소거 동작이 충분하지 않다고 판단된다.[도 10(B) 참조]
이와 같이 소거 동작이 충분히 행해지지 않는다고 판단한 경우에는, 전술한 바와 같이 하여 이 소거 검증 동작을 종료한 후, 다시 소거 동작, 소거 검증 동작을 행한다. 또, 소거 동작은 선택한 블록의 모든 워드선(WLn)을 0 V로 하는 동시에, 메모리 셀이 형성되는 웰(well)에 20 V 정도를 공급하여, 메모리 셀의 플로팅 게이트로부터 웰(well)에 전자를 방출함으로써 행한다.
이상 설명한 독출 동작, 프로그램 동작, 프로그램 검증 동작 및 소거 검증 동작에서 제어 신호선(SG1, SG2), 워드선(WL: 선택 워드선 및 비선택 워드선), 메모리 셀용 소스선(ARVSS)을 통해 각각 공급하는 전압 및 그 때의 비트선(BL)의 전압의 일례를 도 11에 도시한다.
이상, 상세히 설명한 바와 같이 본 발명의 실시예에 따르면, 메모리 셀에 대하여 데이터의 기록 동작을 행하는 프로그램 동작에 있어서, 적어도 래치 버퍼부(411)내의 노드(NA)와 비트선(BL)을 전기적으로 접속하기 위해서 신호(PGMON)를 "H"로 하는 기간은 메모리 셀용 소스선(ARVSS)에 정전압(전원 전압(Vcc)의 대략 1/2 이상 및 전원 전압(Vcc) 이하의 전압)을 공급한다.
이에 따라, 비트선(BL)과 메모리 셀용 소스선(ARVSS)이 단락하고 있었다고 해도 적어도 신호(PGMON)가 "H"인 기간은 비트선(BL) 및 그것에 접속된 노드(NA)의 전위를 소정의 전위[전원 전압(Vcc)의 대략 1/2 이상 및 전원 전압(Vcc) 이하의 전위], 노드(NA)를 "H"로 유지할 수 있다. 따라서, 프로그램 동작 후에 행해지는 프로그램 검증 동작에 있어서, 프로그램 동작이 정상적으로 행해졌다고 판단하여 프로그램 검증 동작을 완료할 수 있고, 비트선과 메모리 셀용 소스선과의 단락에 의해 발생한 불량을 리던던시 회로를 이용하여 구제할 수 있다.
또, 상기 실시예는 모두 본 발명을 실시하는 데 있어서 구체화된 일례를 도시한 것에 지나지 않고, 이들에 의해 본 발명의 기술적 범위가 한정적으로 해석되어서는 안된다. 즉, 본 발명은 그 기술 사상, 또는 그 주요한 특징에서 일탈하지 않고 여러 가지 형태로 실시할 수 있다.
본 발명의 여러 가지 형태를 부기로서 이하에 나타낸다.
(부기 1) 컨트롤 게이트 및 플로팅 게이트를 갖는 트랜지스터에 의해 구성되어 데이터를 기억하는 메모리 셀과,
상기 메모리 셀에 기준 전위를 공급하는 배선을 구비하고,
상기 메모리 셀에 대하여 데이터의 기록 동작을 행하는 기간은 상기 메모리 셀에 기준 전위를 공급하는 배선의 전위를 정전위로 하는 것을 특징으로 하는 반도체 기억 장치.
(부기 2) 상기 정전위는 이 반도체 기억 장치의 전원 전압치 이하 및 상기 전원 전압치의 1/2 이상의 전위인 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치.
(부기 3) 상기 데이터의 기록 동작으로 기록한 데이터를 확인하는 프로그램 검증 동작을 행하는 기간은 상기 메모리 셀에 기준 전위를 공급하는 배선의 전위를 0 V로 하는 것을 특징으로 하는 부기 2에 기재한 반도체 기억 장치.
(부기 4) 상기 정전위는 이 반도체 기억 장치의 전원 전압치인 것을 특징으로 하는 부기 3에 기재한 반도체 기억 장치.
(부기 5) 상기 정전위는 이 반도체 기억 장치의 전원 전압치의 대략 1/2인 것을 특징으로 하는 부기 3에 기재한 반도체 기억 장치.
(부기 6) 복수의 상기 메모리 셀이 직렬로 접속되고, 상기 직렬로 접속된 메모리 셀의 일단이 상기 메모리 셀에 대하여 데이터를 입출력하기 위한 비트선에 접속되는 동시에, 상기 직렬로 접속된 메모리 셀의 타단이 상기 메모리 셀에 기준 전위를 공급하는 배선에 접속되는 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치.
(부기 7) 상기 비트선의 전위를 상기 메모리 셀에 대하여 기록하는 데이터에 따른 전위로 하는 기간은 상기 메모리 셀에 기준 전위를 공급하는 배선의 전위를 정전위로 하는 것을 특징으로 하는 부기 6에 기재한 반도체 기억 장치.
(부기 8) 상기 정전위는 이 반도체 기억 장치의 전원 전압치 이하 및 상기 전원 전압치의 1/2 이상의 전위인 것을 특징으로 하는 부기 7에 기재한 반도체 기억 장치.
(부기 9) 상기 데이터의 기록 동작으로 기록한 데이터를 확인하는 프로그램 검증 동작을 행하는 기간은 상기 메모리 셀에 기준 전위를 공급하는 배선의 전위를 0 V로 하는 것을 특징으로 하는 부기 8에 기재한 반도체 기억 장치.
(부기 10) 컨트롤 게이트 및 플로팅 게이트를 갖는 트랜지스터에 의해 구성된 메모리 셀에 데이터를 기억하는 반도체 기억 장치의 구동 방법으로서,
상기 메모리 셀에 대하여 데이터의 기록 동작을 행하는 기간은 상기 메모리 셀에 기준 전위를 공급하는 배선에 정전위를 공급하는 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
(부기 11) 상기 정전위는 이 반도체 기억 장치의 전원 전압치 이하 및 상기 전원 전압치의 1/2 이상의 전위인 것을 특징으로 하는 부기 10에 기재한 반도체 기억 장치의 구동 방법.
(부기 12) 상기 데이터의 기록 동작으로 기록한 데이터를 확인하는 프로그램 검증 동작을 행하는 기간은 상기 메모리 셀에 기준 전위를 공급하는 배선에 0 V를 공급하는 것을 특징으로 하는 부기 11에 기재한 반도체 기억 장치의 구동 방법.
(부기 13) 컨트롤 게이트 및 플로팅 게이트를 갖는 트랜지스터에 의해 구성된 메모리 셀에 데이터를 기억하는 동시에, 복수의 상기 메모리 셀이 직렬로 접속되고, 상기 직렬로 접속된 메모리 셀의 일단이 상기 메모리 셀에 대하여 데이터를 입출력하기 위한 비트선에 접속되는 동시에, 상기 직렬로 접속된 메모리 셀의 타단이 상기 메모리 셀에 기준 전위를 공급하는 배선에 접속되는 반도체 기억 장치의 구동 방법으로서,
상기 비트선의 전위를 상기 메모리 셀에 대하여 기록하는 데이터에 따른 전위로 하는 기간은 상기 메모리 셀에 기준 전위를 공급하는 배선에 정전위를 공급하는 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
(부기 14) 상기 정전위는 이 반도체 기억 장치의 전원 전압치 이하 및 상기 전원 전압치의 1/2 이상의 전위인 것을 특징으로 하는 부기 13에 기재한 반도체 기억 장치의 구동 방법.
(부기 15) 상기 데이터의 기록 동작으로 기록한 데이터를 확인하는 프로그램 검증 동작을 행하는 기간은 상기 메모리 셀에 기준 전위를 공급하는 배선에 0 V를 공급하는 것을 특징으로 하는 부기 14에 기재한 반도체 기억 장치의 구동 방법.
이상 설명한 바와 같이, 본 발명에 따르면, 데이터를 기억하는 메모리 셀에 기준 전위를 공급하는 배선의 전위를, 상기 메모리 셀에 대하여 데이터의 기록 동작을 행하는 기간은 정전위로 한다.
이에 따라, 메모리 셀에 데이터를 입출력하기 위한 비트선과 메모리 셀에 기준 전위를 공급하는 배선이 단락하고 있었다고 해도, 상기 데이터의 기록 동작에서 상기 비트선의 전위의 변동을 억제하고, 데이터의 기록 후에 행하는 검증 동작을 완료할 수 있으며, 비트선과 메모리 셀에 대하여 기준 전위를 공급하는 배선과의 단락에 의해 발생한 불량을 구제할 수 있다. 따라서, 반도체 기억 장치의 제조 공정에서 수율(전체 제조 갯수에 대한 출하 가능한 갯수)을 향상시킬 수 있다.

Claims (10)

  1. 컨트롤 게이트 및 플로팅 게이트를 갖는 트랜지스터로 구성되며, 데이터를 기억하는 메모리 셀과,
    상기 메모리 셀에 기준 전위를 공급하는 배선을 구비하고,
    상기 메모리 셀에 대하여 데이터의 기록 동작을 행하는 기간은 상기 메모리 셀에 기준 전위를 공급하는 배선의 전위를 정전위로 하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 정전위는 이 반도체 기억 장치의 전원 전압치 이하 및 상기 전원 전압치의 1/2 이상의 전위인 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 데이터의 기록 동작으로 기록한 데이터를 확인하는 프로그램 검증 동작을 행하는 기간은 상기 메모리 셀에 기준 전위를 공급하는 배선의 전위를 0 V로 하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 복수의 상기 메모리 셀이 직렬로 접속되고, 상기 직렬로 접속된 메모리 셀의 일단이 상기 메모리 셀에 대하여 데이터를 입출력하기 위한 비트선에 접속되는 동시에, 상기 직렬로 접속된 메모리 셀의 타단이 상기 메모리 셀에 기준 전위를 공급하는 배선에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 비트선의 전위를 상기 메모리 셀에 대하여 기록하는 데이터에 따른 전위로 하는 기간은 상기 메모리 셀에 기준 전위를 공급하는 배선의 전위를 정전위로 하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 정전위는 상기 반도체 기억 장치의 전원 전압치 이하 및 상기 전원 전압치의 1/2 이상의 전위인 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 데이터의 기록 동작으로 기록한 데이터를 확인하는 프로그램 검증 동작을 행하는 기간은 상기 메모리 셀에 기준 전위를 공급하는 배선의 전위를 0 V로 하는 것을 특징으로 하는 반도체 기억 장치.
  8. 컨트롤 게이트 및 플로팅 게이트를 갖는 트랜지스터로 구성된 메모리 셀에 데이터를 기억하는 반도체 기억 장치의 구동 방법으로서,
    상기 메모리 셀에 대하여 데이터의 기록 동작을 행하는 기간은 상기 메모리 셀에 기준 전위를 공급하는 배선에 정전위를 공급하는 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
  9. 제8항에 있어서, 상기 정전위는 이 반도체 기억 장치의 전원 전압치 이하 및 상기 전원 전압치의 1/2 이상의 전위인 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
  10. 제9항에 있어서, 상기 데이터의 기록 동작으로 기록한 데이터를 확인하는 프로그램 검증 동작을 행하는 기간은 상기 메모리 셀에 기준 전위를 공급하는 배선에 0 V를 공급하는 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BRPI0400108B1 (pt) 2004-01-22 2017-03-28 Empresa Brasileira De Compressores S A - Embraco compressor linear e método de controle de um compressor linear
JP2007164231A (ja) 2005-12-09 2007-06-28 Nec Electronics Corp 半導体設計支援装置
JP5050364B2 (ja) * 2006-02-13 2012-10-17 サンケン電気株式会社 電界効果半導体装置及びその製造方法
US7701770B2 (en) * 2006-09-29 2010-04-20 Hynix Semiconductor Inc. Flash memory device and program method thereof
KR100851856B1 (ko) * 2006-12-11 2008-08-13 삼성전자주식회사 반도체 메모리 장치 및 그 리페어 방법
US9486109B2 (en) 2011-07-14 2016-11-08 Tsi Technologies Llc Induction heating system employing induction-heated switched-circuit vessels
CN104979009B (zh) * 2014-04-02 2019-01-22 中芯国际集成电路制造(上海)有限公司 存储器及其读取电路
KR102124209B1 (ko) * 2014-04-14 2020-06-18 삼성전자주식회사 반도체 메모리 장치
US9830219B2 (en) * 2014-09-15 2017-11-28 Western Digital Technologies, Inc. Encoding scheme for 3D vertical flash memory
KR102620813B1 (ko) * 2017-01-03 2024-01-04 에스케이하이닉스 주식회사 반도체 장치, 그 동작 방법 및 메모리 시스템
KR20200046820A (ko) * 2018-10-25 2020-05-07 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US10942799B1 (en) 2019-09-06 2021-03-09 Intel Corporation Defective bit line management in connection with a memory access
CN110853694B (zh) * 2019-10-31 2022-02-11 西安紫光国芯半导体有限公司 一种nand闪存缺陷的修复方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990029775A (ko) * 1997-09-11 1999-04-26 오카모토 세이시 불휘발성 반도체 기억 장치
JPH11186419A (ja) * 1997-12-25 1999-07-09 Toshiba Corp 不揮発性半導体記憶装置
US5978266A (en) * 1998-02-17 1999-11-02 Advanced Micro Devices, Inc. Array VSS biasing for NAND array programming reliability
JP3866460B2 (ja) * 1998-11-26 2007-01-10 株式会社東芝 不揮発性半導体記憶装置
JP3540640B2 (ja) * 1998-12-22 2004-07-07 株式会社東芝 不揮発性半導体記憶装置
JP3888808B2 (ja) * 1999-08-16 2007-03-07 富士通株式会社 Ｎａｎｄ型不揮発性メモリ

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