KR102124209B1 - 반도체 메모리 장치 - Google Patents

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Abstract

가변 저항 메모리 셀들을 포함하는 반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 서로 수직하는 제 1 및 제 2 방향들을 따라 배열된 복수 개의 제 1 가변 저항 메모리 셀들 및 상기 제 1 가변 저항 메모리 셀들에 전기적으로 공통 연결된 제 1 소스 라인을 포함하는 제 1 메모리 세그먼트, 및 상기 제 1 및 제 2 방향들을 따라 배열된 복수 개의 제 2 가변 저항 메모리 셀들 및 상기 제 2 가변 저항 메모리 셀들에 전기적으로 공통 연결된 제 2 소스 라인을 포함하는 제 2 메모리 세그먼트를 포함하되, 상기 제 1 및 제 2 소스 라인들은 서로 전기적으로 분리될 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 가변 저항 메모리 셀들을 포함하는 반도체 메모리 장치에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 시스템 온 칩 등을 포함할 수 있다.
전자 산업의 발전과 함께 반도체 소자가 더욱 고집적화 되고 있으나, 여러 문제점들이 발생되고 있다. 예를 들어, 제조 공정의 마진이 감소되고, 반도체 기억 소자의 기억 셀의 저항이 증가될 수 있다. 이에 따라, 이러한 문제점들을 해결하기 위하여 다양한 연구들이 진행되고 있다.
본원 발명이 해결하고자 하는 과제는 리페어 효율이 향상된 반도체 메모리 장치에 관한 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치는 서로 수직하는 제 1 및 제 2 방향들을 따라 배열된 복수 개의 제 1 가변 저항 메모리 셀들 및 상기 제 1 가변 저항 메모리 셀들에 전기적으로 공통 연결된 제 1 소스 라인을 포함하는 제 1 메모리 세그먼트, 및 상기 제 1 및 제 2 방향들을 따라 배열된 복수 개의 제 2 가변 저항 메모리 셀들 및 상기 제 2 가변 저항 메모리 셀들에 전기적으로 공통 연결된 제 2 소스 라인을 포함하는 제 2 메모리 세그먼트를 포함하되, 상기 제 1 및 제 2 소스 라인들은 서로 전기적으로 분리될 수 있다.
일 실시예에서, 상기 제 1 및 제 2 방향들을 따라 배열된 복수 개의 리던던시 메모리 셀들 및 상기 리던던시 메모리 셀들에 공통으로 연결된 리던던시 소스 라인을 포함하는 리던던시 메모리 세그먼트를 더 포함하되, 상기 리던던시 소스 라인은 상기 제 1 소스 라인 또는 상기 제 2 소스 라인과 전기적으로 공통 연결될 수 있다.
일 실시예에서, 상기 제 1 소스 라인과 연결되며, 상기 제 1 소스 라인에 소스라인 전압을 제공하는 제 1 소스라인 드라이버, 및 상기 제 2 소스 라인과 연결되며, 상기 제 2 소스 라인에 소스라인 전압을 제공하는 제 2 소스라인 드라이버를 더 포함하되, 상기 제 1 및 제 2 소스라인 드라이버들은 리페어 회로로부터 발생된 리페어 신호에 의해 제어될 수 있다.
일 실시예에서, 상기 리페어 신호가 비활성화(disable)될 때, 상기 제 1 및 제 2 소스라인 드라이버들은 상기 제 1 및 제 2 소스 라인들에 제 1 소스 라인 전압을 제공하고, 상기 리페어 신호가 활성화(enable)될 때, 상기 제 1 및 제 2 소스라인 드라이버들은 상기 제 1 및 제 2 소스 라인들에 상기 제 1 소스 라인 전압보다 낮은 레벨을 갖는 제 2 소스 라인 전압을 제공할 수 있다.
일 실시예에서, 상기 제 1 소스 라인은 인접하는 제 1 가변 저항 메모리 셀들 사이에 배치되고, 상기 제 1 가변 저항 메모리 셀들과 연결되는 제 1 워드 라인들과 평행하며, 상기 제 2 소스 라인은 인접하는 제 2 가변 저항 메모리 셀들 사이에 배치되고, 상기 제 2 가변 저항 메모리 셀들과 연결되는 제 2 워드 라인들과 평행할 수 있다.
일 실시예에서, 상기 제 1 및 제 2 가변 저항 메모리 셀들 각각은 직렬 연결된 가변 저항 메모리 소자 및 선택 소자를 포함하되, 상기 가변 저항 메모리 소자는 상기 비트 라인들과 상기 선택 소자 사이에 연결되고, 상기 선택 소자는 상기 가변 저항 메모리 소자와 상기 제 1 및 제 2 소스 라인들 사이에 연결될 수 있다.
다른 실시예에서, 상기 제 1 및 제 2 가변 저항 메모리 셀들 각각은 직렬 연결된 가변 저항 메모리 소자 및 선택 소자를 포함하되, 상기 가변 저항 메모리 소자는 상기 제 1 및 제 2 소스 라인들과 상기 선택 소자 사이에 연결되고, 상기 선택 소자는 상기 가변 저항 메모리 소자와 상기 비트 라인들 사이에 연결될 수 있다.
일 실시예에서, 상기 제 1 및 제 2 가변 저항 메모리 셀들 각각은 하부 자성 패턴, 상부 자성 패턴 및 이들 사이에 개재된 터널 배리어막을 포함할 수 있다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 제 1 및 제 2 메모리 영역들을 포함하는 반도체 기판, 상기 제 1 및 제 2 메모리 영역들에서 제 1 방향으로 연장되는 복수 개의 워드 라인들, 상기 제 1 및 제 2 메모리 영역들에서 상기 워드 라인들을 가로지르며, 상기 제 1 방향에 수직하는 제 2 방향으로 연장되는 복수 개의 비트 라인들, 상기 워드 라인들과 상기 비트 라인들이 교차하는 영역들에 각각 배치되는 가변 저항 메모리 셀들, 상기 제 1 메모리 영역에서, 상기 제 1 방향 및 상기 제 2 방향을 따라 배치된 상기 가변 저항 메모리 셀들에 전기적으로 공통 연결되는 제 1 소스 구조체, 및 상기 제 1 소스 구조체와 이격되어 배치되고, 상기 제 2 메모리 영역에서 상기 제 1 방향 및 상기 제 2 방향을 따라 배치된 상기 가변 저항 메모리 셀들에 전기적으로 공통 연결되는 제 2 소스 구조체를 포함한다.
일 실시예에서, 상기 반도체 기판에 활성부들을 정의하는 소자 분리막, 상기 워드 라인들 양측의 상기 활성부들 내에 형성된 제 1 및 제 2 불순물 영역들, 상기 비트 라인들과 상기 제 1 불순물 영역들 사이에 각각 연결되는 가변 저항 메모리 패턴들을 더 포함하되, 상기 제 1 소스 구조체는 상기 제 1 메모리 영역에 형성된 상기 제 2 불순물 영역들에 공통으로 접속되고, 상기 제 2 소스 구조체는 상기 제 2 메모리 영역에 형성된 상기 제 2 불순물 영역들에 공통으로 접속될 수 있다.
일 실시예에서, 상기 제 1 소스 구조체는, 상기 제 1 방향으로 연장되며, 상기 제 1 메모리 영역에서 서로 인접하는 상기 워드 라인들 사이에 배치되는 복수 개의 제 1 로컬 소스 라인들, 및 상기 복수 개의 제 1 로컬 소스 라인들과 공통으로 연결되는 제 1 소스 연결 라인들을 포함하고, 상기 제 2 소스 구조체는, 상기 제 1 방향으로 연장되며, 상기 제 2 메모리 영역에서 서로 인접하는 상기 워드 라인들 사이에 배치되는 복수 개의 제 2 로컬 소스 라인들, 및 상기 복수 개의 제 2 로컬 소스 라인들과 공통으로 연결되는 제 2 소스 연결 라인들을 포함한다.
일 실시예에서, 상기 제 1 및 제 2 소스 연결 라인들은 상기 비트 라인들과 상기 반도체 기판의 상부면으로부터 동일한 높이에 배치될 수 있다.
일 실시예에서, 상기 제 1 및 제 2 소스 연결 라인들은 상기 제 2 방향으로 연장되되, 상기 제 1 및 제 2 소스 연결 라인들의 길이는 상기 비트 라인들의 길이보다 짧을 수 있다.
일 실시예에서, 상기 복수 개의 비트 라인들이 서로 인접하는 상기 제 1 소스 연결 라인들 사이에서 서로 인접하는 상기 제 2 소스 연결 라인들 사이로 연장될 수 있다.
다른 실시예에서, 상기 반도체 기판에 활성부들을 정의하는 소자 분리막, 상기 워드 라인들 양측의 상기 활성부들 내에 형성된 제 1 및 제 2 불순물 영역들, 및 상기 제 1 및 제 2 소스 구조체들과 상기 제 1 불순물 영역들 사이에 각각 연결되는 가변 저항 메모리 패턴들을 더 포함하되, 상기 비트 라인들은 상기 제 2 방향으로 배열된 상기 제 2 불순물 영역들과 연결될 수 있다.
다른 실시예에서, 상기 제 1 및 제 2 소스 라인들 각각은, 상기 제 1 방향을 따라 배열된 상기 가변 저항 메모리 패턴들 및 상기 제 2 방향을 따라 배열된 상기 가변 저항 메모리 패턴들과 공통으로 연결될 수 있다.
일 실시예에서, 상기 가변 저항 메모리 셀들 각각은 하부 자성 패턴, 상부 자성 패턴, 및 이들 사이에 개재된 터널 배리어막을 포함한다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는 제 1 및 제 2 메모리 영역들을 포함하며, 활성부들이 정의된 반도체 기판, 상기 제 1 및 제 2 메모리 영역들 각각의 상기 반도체 기판 상에 배치되며, 제 1 방향으로 연장되는 복수 개의 워드 라인들, 상기 워드 라인들 양측의 상기 활성부들 내에 형성된 제 1 및 제 2 불순물 영역들, 상기 제 1 방향에 수직한 제 2 방향으로 연장되며, 상기 제 1 및 제 2 메모리 영역들에서 상기 제 2 방향을 따라 배열된 상기 제 1 불순물 영역들과 접속되는 복수 개의 비트 라인들, 상기 워드 라인들과 상기 비트 라인들이 교차하는 영역들에 각각 배치되는 가변 저항 메모리 패턴들, 상기 워드 라인들과 나란히 연장되며, 상기 제 1 메모리 영역에 형성된 상기 제 2 불순물 영역들과 공통으로 접속되는 복수 개의 제 1 로컬 소스 라인들, 상기 워드 라인들과 나란히 연장되며, 상기 제 2 메모리 영역에 형성된 상기 제 2 불순물 영역들과 공통으로 접속되는 복수 개의 제 2 로컬 소스 라인들, 상기 제 1 메모리 영역에 배치된 상기 복수 개의 제 1 로컬 소스 라인들과 공통으로 접속되는 제 1 소스 라인, 및 상기 제 2 메모리 영역에 배치된 상기 복수 개의 제 2 로컬 소스 라인들과 공통으로 접속되는 제 2 소스 라인을 포함한다.
일 실시예에서, 상기 제 1 메모리 영역에서 상기 제 2 방향으로 연장되며, 상기 제 1 방향으로 서로 이격되어 배치되며, 상기 제 1 로컬 소스 라인들에 공통으로 접속되는 복수 개의 제 1 소스 연결 라인들, 상기 제 2 메모리 영역에서 상기 제 2 방향으로 연장되며, 상기 제 1 방향으로 서로 이격되어 배치되며, 상기 제 2 로컬 소스 라인들에 공통으로 접속되는 복수 개의 제 2 소스 연결 라인들을 더 포함한다.
일 실시예에서, 상기 제 1 및 제 2 소스 연결 라인들과 상기 비트 라인들은 상기 반도체 기판의 상부면으로부터 동일한 높이에 위치할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치에 따르면, 제 1 메모리 영역 내의 제 1 메모리 셀들은 제 1 소스 라인에 공통으로 접속되고, 제 2 메모리 영역 내의 제 2 메모리 셀들은 제 2 소스 라인에 공통으로 접속되며, 제 1 및 제 2 소스 라인들은 서로 이격되어 형성될 수 있다. 이에 따라, 제 1 및 제 2 메모리 셀들이 모두 정상 셀일 경우, 제 1 및 제 2 소스 라인들은 전기적으로 공통 연결될 수 있으며, 제 1 또는 제 2 메모리 셀들 중 불량 셀이 발생할 경우, 제 1 소스 라인과 제 2 소스 라인은 전기적으로 서로 분리될 수 있다. 따라서, 불량 셀 발생시 각 메모리 영역들 별로 메모리 셀들이 리페어될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부분을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부분을 나타내는 간략 회로도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부분을 나타내는 회로도들이다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 쓰기 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작시 전압 조건을 나타내는 테이블이다.
도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작시 타이밍도이다.
도 8은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치를 나타내는 개략적인 평면도이다.
도 9는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 평면도로서, 도 8의 A부분을 확대한 도면이다.
도 10a 및 도 10b는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 단면도로서, 각각 도 9의 I-I'선 및 II-II' 선을 따라 자른 단면을 나타낸다.
도 11a 내도 도 11f는 본 발명의 실시예들에 따른 반도체 메모리 장치의 데이터 저장 패턴을 나타내는 도면들이다.
도 12는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치를 나타내는 개략적인 평면도이다.
도 13은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 평면도로서, 도 12의 A부분을 확대한 도면이다.
도 14 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 단면도로서, 도 13의 의 I-I'선 및 II-II' 선을 따라 자른 단면을 나타낸다.
도 15는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 16은 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 단면도로서, 도 15의 I-I' 선 및 II-II' 선을 따라 자른 단면을 나타낸다.
도 17은 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 18은 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 단면도로서, 도 17의 I-I' 선 및 II-II' 선을 따라 자른 단면을 나타낸다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 20은 본 발명의 실시예들에 따른 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)'및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법 및 이에 따라 형성된 반도체 장치에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(1), 워드라인 디코더(2), 워드라인 드라이버(3), 소스라인 디코더(4), 소스라인 드라이버(5), 비트라인 디코더(6), 읽기 및 쓰기 회로(7), 및 제어 로직(8)을 포함할 수 있다.
메모리 셀 어레이(1)는 복수개의 메모리 블록들(BLK0~BLKn)을 포함하며, 각각의 메모리 블록들(BLK0~BLKn) 복수의 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들, 비트 라인들 및 소스 라인들을 포함한다.
워드라인 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 워드라인들 중 어느 하나를 선택한다. 워드라인 디코더(2)에서 디코딩된 어드레스가 워드라인 드라이버(3)로 제공될 수 있다. 워드라인 드라이버(3)는 제어 로직(8)의 제어에 응답해서 전압 발생 회로(미도시)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다. 워드라인 디코더(2) 및 워드라인 드라이버(3)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn 중 하나)의 워드라인들에 구동 신호를 제공한다.
소스라인 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 소스라인들 중 어느 하나를 선택한다. 소스라인 디코더(4)에서 디코딩된 어드레스가 소스라인 드라이버(5)로 제공될 수 있다. 소스라인 드라이버(5)는 제어 로직(8)의 제어에 응답해서 전압 발생 회로(미도시)로부터 발생된 소스라인 전압을 선택된 소스 라인 및 비선택된 소스 라인들로 각각 제공할 수 있다. 소스라인 디코더(4) 및 소스라인 드라이버(5)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn 중 하나)의 소스 라인들에 구동 신호를 제공한다.
비트라인 디코더(6)는 외부에서 입력된 어드레스를 디코딩하여, 비트라인들 중 어느 하나를 선택한다. 비트라인 디코더(6)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn)의 비트 라인들에 데이터 정보를 제공한다.
읽기 및 쓰기 회로(7)는 비트 라인들을 통하여 메모리 셀 어레이(1)에 연결된다. 읽기 및 쓰기 회로(7)는 비트라인 디코더(6)로부터의 비트 라인 선택 신호(미도시)에 응답하여 비트 라인을 선택한다. 읽기 및 쓰기 회로(7)는 외부와 데이터를 교환하도록 구성된다. 읽기 및 쓰기 회로(7)는 제어 로직(8)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(7)는 제어 로직(8)으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인에 이를 제공한다.
제어 로직(8)은 반도체 메모리 장치의 전반적인 동작을 제어한다. 제어 로직(8)은 제어 신호(CTRL) 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 로직(8)은 외부 전압을 이용하여 내부 동작에 필요한 파워를 생성할 수 있다. 제어 로직(8)은 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어한다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부분을 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치는 제 1 및 제 2 메모리 블록들(BLK0, BLK1), 제 1 및 제 2 소스라인 드라이버 블록들(5a, 5b), 및 워드라인 드라이버(3)를 포함할 수 있다.
제 1 및 제 2 메모리 블록들(BLK0, BLK1) 각각은 복수 개의 메모리 세그먼트들(memory segments; SEG0~SEGn)과 리던던시 세그먼트(redundancy segment; RSEG))를 포함한다. 복수 개의 메모리 세그먼트들(SEG0~SEGn)과 리던던시 세그먼트(RSEG)는 복수 개의 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들, 비트 라인들 및 소스 라인들을 포함한다.
제 1 소스라인 드라이버 블록(5a)은 제 1 메모리 블록(BLK1)과 연결되며, 제 2 소스라인 드라이버 블록(5b)은 제 2 메모리 블록(BLK2)과 연결될 수 있다. 제 1 및 제 2 소스라인 드라이버 블록들(5a, 5b) 각각은 복수 개의 소스라인 드라이버들(SLD0~SLDn)과 리던던시 소스라인 드라이버(RSLD)를 포함한다. 소스라인 드라이버들(SLD0~SLDn)은 메모리 세그먼트들(SEG0~SEGn)과 각각 연결되고, 리던던시 소스라인 드라이버(RSLD)는 리던던시 세그먼트(RSEG)와 연결될 수 있다. 일 실시예에서, 제 1 및 제 2 소스라인 드라이버 블록들(5a, 5b) 각각은 리페어 회로로부터 발생된 리페어 신호(REP)에 따라 제어될 수 있다. 각각의 소스라인 드라이버들(SLD0~SLDn)과 리던던시 소스라인 드라이버(RSLD)는 리페어 신호(REP)에 응답하여 전압 발생 회로(미도시)로부터 발생된 소스라인 전압을 선택된 소스 라인 및 비선택된 소스 라인들로 각각 제공할 수 있다.
워드라인 드라이버(3)는 제 1 및 제 2 메모리 블록들(BLK0, BLK1)과 연결될 수 있다. 워드라인 드라이버(3)는 제어 로직(도 1의 8 참조)의 제어에 응답해서 전압 발생 회로(미도시)로부터 발생된 워드라인 전압을 메모리 세그먼트들(SEG0~SEGn)의 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다. 또한, 실시예들에 따르면, 워드라인 드라이버(3)는 리페어 회로로부터 발생된 리페어 신호(REP)에 응답하여, 전압 발생 회로(미도시)로부터 발생된 워드라인 전압을 리던던시 세그먼트(RSEG)의 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부분을 나타내는 간략 회로도이다.
도 3을 참조하면, 반도체 메모리 장치에서 메모리 블록들 각각은 제 1 내지 제 3 메모리 세그먼트들(SEG0, SEG1, SEG2)과 리던던시 세그먼트(RSEG)를 포함한다. 제 1 내지 제 3 메모리 세그먼트들(SEG0, SEG1, SEG2)과 리던던시 세그먼트(RSEG) 각각은 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)을 포함하며, 워드 라인들(WL)과 비트 라인들(BL)이 교차하는 지점들에 메모리 셀들이 배치된다. 메모리 블록 내 워드 라인들(WL)은 워드라인 드라이버(3)와 연결될 수 있으며, 비트 라인들(BL)은 읽기 및 쓰기 회로(7)와 연결될 수 있다. 일 실시예에서 3개의 메모리 세그먼트들을 도시하였으나, 앞에서 설명한 바와 같이, 메모리 세그먼트들의 수는 이에 제한되지 않는다.
일 실시예에 따르면, 리던던시 세그먼트(RSEG)는 워드 라인들(WL)과 비트 라인들(BL)이 교차하는 지점들에 배치된 리던던시 메모리 셀들(MR)을 포함하며, 리던던시 메모리 셀들(MR)은 리던던시 소스라인(RSL)에 공통으로 연결될 수 있다. 제 1 메모리 세그먼트(SEG0)는 워드 라인들(WL)과 비트 라인들(BL)이 교차하는 지점들에 배치된 제 1 메모리 셀들(M0)을 포함하며, 제 1 메모리 셀들(M0)은 제 1 소스라인(SL0)에 공통으로 연결될 수 있다. 제 2 메모리 세그먼트(SEG1)는 워드 라인들(WL)과 비트 라인들(BL)이 교차하는 지점들에 배치된 제 2 메모리 셀들(M1)을 포함하며, 제 2 메모리 셀들(M1)은 제 2 소스라인(SL1)에 공통으로 연결될 수 있다. 제 3 메모리 세그먼트(SEG2)는 워드 라인들(WL)과 비트 라인들(BL)이 교차하는 지점들에 배치된 제 3 메모리 셀들(M2)을 포함하며, 제 3 메모리 셀들(M2)은 제 3 소스라인(SL2)에 공통으로 연결될 수 있다.
실시예들에 따르면, 리던던시 메모리 셀들(MR)과 제 1 내지 제 3 메모리 셀들(M0~M2)은 동일한 특성 및 구조를 가질 수 있으며, 메모리 셀들의 구성은 도 4를 참조하여 상세히 설명된다.
일 실시예에 따르면, 리던던시 소스라인(RSL)은 리던던시 소스라인 드라이버(RSLD)에 연결될 수 있다. 제 1 소스라인(SL0)은 제 1 소스라인 드라이버(SLD0)에 연결될 수 있다. 제 2 소스라인(SL1)은 제 2 소스라인 드라이버(SLD1)에 연결될 수 있다. 제 3 소스라인(SL2)은 제 3 소스라인 드라이버(SLD2)에 연결될 수 있다. 제 1 내지 제 3 소스라인 드라이버들(SLD0, SLD1, SLD2)과 리던던시 소스라인 드라이버(RSLD)는 리페어 회로(9)에 의해 제어될 수 있다. 즉, 리페어 회로(9)로부터 발생된 리페어 신호(REP)에 따라 리던던시 소스라인(RSL) 및 각각의 소스라인들(SL0, SL1, SL2)에 인가되는 소스라인 전압이 제어될 수 있다.
일 실시예에 따르면, 제 1 내지 제 3 메모리 세그먼트들(SEG00, SEG1, SEG2) 중 불량 메모리 셀을 포함하는 불량 메모리 세그먼트는 리던던시 세그먼트(RSEG)로 리페어될 수 있다. 예를 들어, 활성화된(enabled) 리페어 신호(REP)가 리페어 회로(9)로부터 불량 메모리 세그먼트와 연결된 소스라인 드라이버로 제공될 수 있다. 그리고, 비활성화된(disabled) 리페어 신호(REP)가 리페어 회로(9)부터 정상 메모리 셀들을 포함하는 정상 메모리 세그먼트들과 연결된 소스라인 드라이버들로 제공될 수 있다. 그리고, 정상 메모리 세그먼트들의 소스라인들에 소스라인 전압이 공통으로 인가될 수 있다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부분을 나타내는 회로도들이다.
도 4a 및 도 4b를 참조하면, 제 1 및 제 2 메모리 세그먼트들(SEG1, SEG2) 각각은 복수 개의 워드 라인들(WL), 비트 라인들(BL), 로컬 소스 라인들(LSL0 또는 LSL1), 및 단위 메모리 셀들(MC)을 포함한다. 일 실시예에서, 2개의 메모리 세그먼트들을 도시하였으나, 앞에서 설명한 바와 같이, 메모리 세그먼트들의 수는 이에 제한되지 않는다.
제 1 메모리 세그먼트(SEG0)에서, 인접하는 한 쌍의 워드라인들(WL) 사이에 제 1 로컬 소스라인들(LSL0)이 배치될 수 있으며, 제 1 로컬 소스 라인들(LSL0)은 제 1 소스 라인(SL0)에 공통으로 연결될 수 있다. 그리고, 제 1 소스 라인(SL0)은 제 1 소스라인 드라이버(SLD0)에 연결될 수 있다. 즉, 제 1 메모리 세그먼트(SEG0) 내에서, 서로 수직하는 제 1 방향 및 제 2 방향을 따라 배치된 복수 개의 메모리 셀들(MC)이 제 1 소스 라인(SL0)에 공통으로 연결될 수 있다.
제 2 메모리 세그먼트(SEG1)에서, 인접하는 한 쌍의 워드 라인들(WL) 사이에 제 2 로컬 소스라인들(LSL1)이 배치될 수 있으며, 제 2 로컬 소스 라인들(LSL1)은 제 2 소스 라인(SL0)에 공통으로 연결될 수 있다. 그리고, 제 2 소스 라인(SL0)은 제 2 소스라인 드라이버(SLD1)에 연결될 수 있다. 즉, 제 2 메모리 세그먼트(SEG1) 내에서, 서로 수직하는 제 1 방향 및 제 2 방향을 따라 배치된 복수 개의 메모리 셀들(MC)은 제 2 소스 라인(SL1)에 공통으로 연결될 수 있다.
실시예들에서, 단위 메모리 셀들(MC)은 서로 교차하는 워드 라인들(WL)과 비트 라인들(BL) 사이에 배치될 수 있다. 각각의 단위 메모리 셀들(MC)은 메모리 소자(ME, memory element) 및 선택 소자(SE, select element)를 포함한다.
도 4a에 도시된 실시예에 따르면, 메모리 소자(ME)는 비트 라인(BL)과 선택 소자(SE) 사이에 배치되며, 선택 소자(SE)는 메모리 소자(ME)와 로컬 소스 라인(LSL0 또는 LSL1) 사이에 배치될 수 있으며, 워드 라인(WL)에 의해 제어될 수 있다. 그리고, 로컬 소스 라인(LSL0 또는 LSL1)은 인접하는 워드 라인들(WL) 사이에 배치되어, 인접하는 선택 소자들(SE)이 로컬 소스 라인(LSL0 또는 LSL1)을 공유할 수 있다. 도 4b에 도시된 실시예에 따르면, 메모리 소자(ME)는 로컬 소스 라인(LSL0 또는 LSL1))과 선택 소자(SE) 사이에 배치될 수 있으며, 인접하는 메모리 소자들(ME)이 로컬 소스 라인(LSL0 또는 LSL1)을 공유할 수 있다. 선택 소자(SE)는 메모리 소자(ME)와 비트 라인(BL) 사이에 배치될 수 있으며, 워드 라인(WL)에 의해 제어될 수 있다.
실시예들에 따르면, 메모리 소자(ME)는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 일 실시예에서, 메모리 소자(ME)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 일 실시예에서, 메모리 소자(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 다른 실시예에서, 메모리 소자(ME)는 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 혼합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 혼합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 혼합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이러한 상변화 물질은 온도에 따라 비교적 저항이 높은 비정질 상태(amorphous state)와, 비교적 저항이 낮은 결정 상태(crystal state)를 갖는다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 이 때, 주울 열은 상변화 물질의 비저항 및 전류의 공급 시간에 비례하여 발생한다. 그리고, 이와 같은 상변화를 이용하여 메모리 소자(ME)에 데이터를 기입 및 독출할 수 있다. 또 다른 실시예에 따르면, 메모리 소자(ME)는 페로브스카이트(perovskite) 화합물들 또는 전이 금속 산화물들(transition metal oxide)을 포함할 수 있다.
선택 소자(SE)는 워드 라인들(WL)의 전압에 따라 메모리 소자(ME)로의 전류 공급을 제어한다. 일 실시예에서, 선택 소자(SE)는 모스 전계효과트랜지스터일 수 있다.
일 실시예에 따르면, 제 1 및 제 2 소스라인 드라이버들(SLD0, SLD1) 각각은 인버터(inverter) 회로를 포함할 수 있으며, 리페어 신호들(REP0, REP1)에 응답하여 제 1 또는 제 2 소스라인 전압(VS1 또는 VS2)을 제 1 및 제 2 소스라인들(SL0, SL1)로 제공한다.
제 1 및 제 2 소스라인 드라이버들(SLD0, SLD1) 각각은 리페어 신호들(REP0, REP1)이 비활성화될 때 제 1 소스라인 전압(VS1)을 제 1 또는 제 2 소스라인들(SL0 또는 SL1)로 제공하며, 리페어 신호들(REP0, REP1)이 활성화될 때 제 2 소스라인 전압(VS2)을 제 1 또는 제 2 소스라인들(SL0 또는 SL1)로 제공한다.
일 실시예에 따르면, 제 1 및 제 2 소스라인 드라이버들(SLD0, SLD1)이 정상 메모리 세그먼트들과 연결된 경우, 리페어 신호들(REP0, REP1)이 비활성화되어 제 1 및 제 2 소스라인들(SL0, SL1)에 제 1 소스라인 전압(VS1)이 공통으로 제공될 수 있다. 한편, 제 1 메모리 세그먼트(SEG0)가 불량 메모리 셀을 포함하는 경우, 제 1 소스라인 드라이버(SLD0)로 제공되는 리페어 신호(REP0)가 활성화되어 제 1 소스라인(SL0)에 제 2 소스라인 전압(VS2)이 제공될 수 있다.
이하, 도 5a, 도 5b, 도 6, 및 도 7을 참조하여, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법에 대해 보다 상세히 설명한다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 쓰기 동작을 설명하기 위한 도면이다.
도 5a 및 도 5b를 참조하면, 반도체 메모리 장치의 단위 메모리 셀은 메모리 소자로서 자기 터널 접합(MTJ)과 선택 소자로서 모스 트랜지스터를 포함한다. 모스 트랜지스터의 게이트 전극은 워드라인(WL)에 연결되며, 모스 트랜지스터의 소오스 전극은 소오스 라인(SL)에 연결되고, 모스 트랜지스터의 드레인 전극은 자기터널접합(MTJ)을 통해 비트라인(BL)에 연결될 수 있다. 단위 메모리 셀을 동작시키기 위해, 워드 라인(WL)에 턴-온 전압이 인가될 수 있으며, 비트 라인(BL)과 소스 라인(SL) 사이에 제 1 쓰기 전류(I1) 또는 제 2 쓰기 전류(I2)가 흐를 수 있다.
자기터널접합은 기준 자성층(RL), 자유 자성층(FL) 및 이들 사이에 개재된 터널 배리어층(TBL)을 포함한다. 기준 자성층(RL)은 일 방향으로 고정된 자화방향을 갖고, 자유 자성층(FL)은 기준 자성층(RL)의 자화방향에 평행 또는 반평행하도록 변경 가능한 자화방향을 갖는다. 자기터널접합에서 기준 자성층(RL)과 자유 자성층(FL)의 자화 방향이 평행한 경우, 자기터널접합은 낮은 저항 상태를 가지며, 데이터 '0'이 기입될 수 있다. 이와 달리, 자기터널접합에서 기준 자성층(RL)과 자유 자성층(FL)의 자화 방향이 반평행한 경우, 자기터널접합은 높은 저항 상태를 가지며, 데이터 '1'이 기입될 수 있다.
도 5a는 반평행 상태(즉, 고저항 또는 데이터 '1' 상태)로부터 평행 상태(즉, 저저항 또는 데이터 '0' 상태)로 데이터를 기입하는 동작을 도시한다. 즉, 데이터 '0'을 기입하기 위해, 선택된 비트라인(BL)에서 소스 라인(SL)으로 흐르는 제 1 쓰기 전류(I1)가 자기터널접합(MTJ)에 제공될 수 있으며, 제 1 쓰기 전류(I1)에 의해 기준 자성층(RL)과 자유 자성층(FL)의 자화방향이 평행하도록 자유 자성층(FL)의 자화방향이 스위칭될 수 있다.
도 5b는 평행 상태(즉, 저저항 또는 데이터 '0' 상태)로부터 반평행 상태(즉, 고저항 또는 데이터 '1' 상태)로 데이터를 기입하는 동작을 도시한다. 즉, 데이터 '1'을 기입하기 위해, 소스 라인(SL))에서 선택된 비트라인(BL)으로 흐르는 제 2 쓰기 전류(I2)가 자기터널접합(MTJ)에 제공될 수 있으며, 제 2 쓰기 전류(I2)에 의해 기준 자성층(RL)과 자유 자성층(FL)의 자화방향이 반평행하도록 자유 자성층(FL)의 자화방향이 스위칭될 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작시 전압 조건을 나타내는 테이블이다. 도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작시 타이밍도이다.
도 6 및 도 7을 참조하면, 리페어 신호가 비활성화된 정상 메모리 세그먼트들(normal SEG) 중에서 선택된 메모리 셀에 데이터 '0' 또는 '1' 쓰기가 가능할 수 있다.
선택된 메모리 셀에 데이터 '0'을 기입하기 위해, 선택된 워드라인(SEL WL)에 턴-온 전압(Von)이 인가될 수 있으며, 비선택된 워드라인들(UNSEL WL)에 턴-오프 전압(Voff)에 인가될 수 있다. 선택된 비트 라인(SEL BL)에 제 1 비트라인 전압(VBL1)이 인가될 수 있으며, 비선택된 비트라인들(UNSEL BL)에 제 1 소스라인 전압(VS1)이 인가될 수 있다. 여기서, 제 1 비트라인 전압(VBL1)은 제 1 소스라인(VS1) 전압보다 클 수 있다. 그리고, 정상 메모리 세그먼트(Normal SEG)의 소스라인들(SL)에 공통으로 제 1 소스라인 전압(VS1)이 인가될 수 있다.
이와 같은 전압 조건에서, 선택된 비트라인(SEL BL)과 소스라인(SL) 사이의 전압차에 의해 도 5a를 참조하여 설명한 바와 같이, 선택된 비트라인(SEL BL)에서 소스라인(SL) 방향으로 흐르는 제 1 쓰기 전류(I1)가 자기터널접합에 제공될 수 있다. 그리고, 비선택된 비트라인(UNSEL BL)과 소스라인들(SL) 사이에 연결된 비선택 메모리 셀들에 전압차가 제공되지 않으므로 전류 흐름은 발생하지 않는다.
선택된 메모리 셀에 데이터 '1'을 기입하기 위해, 선택된 워드라인(SEL WL)에 턴-온 전압(Von)이 인가될 수 있으며, 비선택된 워드라인들(UNSEL WL)에 턴-오프 전압(Voff)에 인가될 수 있다. 그리고, 선택된 비트 라인(SEL BL)에 제 2 비트라인 전압(VBL2)이 인가될 수 있으며, 비선택된 비트라인들(UNSEL BL)에 제 1 소스라인 전압(VS1)이 인가될 수 있다. 여기서, 제 2 비트라인 전압(VBL2)은 제 1 소스라인 전압(VS1)보다 작을 수 있다. 그리고, 정상 메모리 세그먼트(Normal SEG)의 소스라인들(SL)에 공통으로 제 1 소스라인 전압(VS1)이 인가될 수 있다.
이와 같은 전압 조건에서, 선택된 비트라인(SEL BL)과 소스라인(SL) 사이의 전압차에 의해 도 5b를 참조하여 설명한 바와 같이, 소스라인(SL)에서 선택된 비트라인(SEL BL) 방향으로 흐르는 제 2 쓰기 전류(I2)가 자기터널접합에 제공될 수 있다. 그리고, 비선택된 비트라인(UNSEL BL)과 소스라인들(SL) 사이에 연결된 비선택 메모리 셀들에는 전압차가 제공되지 않으므로 전류 흐름은 발생하지 않는다.
한편, 본 발명의 실시예들에 따르면, 리페어 신호가 활성화된 불량 메모리 세그먼트(Fail SEG)의 워드라인들(WL)에 턴-오프 전압(Voff)이 인가될 수 있다. 그리고, 불량 메모리 세그먼트(Fail SEG)에 연결된 소스라인들(SL)에 제 2 소스라인 전압(VS2)이 인가될 수 있다. 여기서, 제 2 소스라인 전압(VS2)은 제 1 소스라인 전압, 제 1 및 2 비트라인 전압들(VBL1, VBL2)보다 작을 수 있다. 예를 들어, 제 2 소스라인 전압(VS2)은 턴-오프 전압(Voff)과 동일할 수 있다.
이와 같이, 반도체 메모리 장치가 동작할 때, 정상 메모리 세그먼트들(Normal SEG)의 소스라인들은 전기적으로 공통으로 연결될 수 있으며, 불량 메모리 세그먼트(Fail SEG)의 소스라인들은 정상 메모리 세그먼트(Normal SEG)의 소스라인들과 전기적으로 분리될 수 있다.
도 8은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치를 나타내는 개략적인 평면도이다.
도 8을 참조하면, 반도체 메모리 장치는 복수 개의 메모리 영역들을 포함할 수 있다. 일 실시예에 따르면, 반도체 메모리 장치는 제 1 메모리 영역(MR1) 및 제 2 메모리 영역(MR2)을 포함한다. 제 1 및 제 2 메모리 영역들(MR1, MR2) 각각에 제 1 방향(D1)을 따라 복수 개의 워드 라인들(WL)이 나란히 배치될 수 있다. 복수 개의 비트 라인들(BL)이 제 2 방향(D2)을 따라 나란히 연장되며, 제 1 및 제 2 메모리 영역들(MR1, MR2)의 워드 라인들(WL)을 가로질러 배치될 수 있다.
나아가, 제 1 메모리 영역(MR1)에서 인접하는 한 쌍의 워드라인들(WL) 사이에 제 1 로컬 소스 라인들(LSL0)이 배치될 수 있으며, 제 1 로컬 소스 라인들(LSL0)은 제 1 메모리 영역(MR1)의 가장자리에서 제 1 소스 연결 라인(SCL0) 공통으로 연결될 수 있다. 제 1 소스 연결 라인(SCL0)은 제 2 방향(D2)으로 연장될 수 있으며, 제 1 소스 라인(SL0)을 통해 제 1 소스라인 드라이버(SLD0)에 연결될 수 있다. 그리고, 제 2 메모리 영역(MR2)에서 인접하는 한 쌍의 워드 라인들(WL) 사이에 제 2 로컬 소스 라인들(LSL1)이 배치될 수 있으며, 제 2 로컬 소스 라인들(LSL1)은 제 2 메모리 영역(MR2)의 가장자리에서 제 2 소스 연결 라인(SCL1)에 공통으로 연결될 수 있다. 제 2 소스 연결 라인(SCL1)은 제 2 방향(D2)으로 연장될 수 있으며, 제 2 소스 라인(SL1)을 통해 제 2 소스 라인 드라이버(SLD1)에 연결될 수 있다. 일 실시예에서, 제 1 및 제 2 메모리 영역들(MR1, MR2) 각각은 서로 대향하는 제 1 측 및 제 2 측을 가지며, 제 1 소스 라인(SL0)은 제 1 메모리 영역(MR1)의 제 1 측에서 제 1 소스 연결 라인(SCL0)에 접속될 수 있고, 제 2 소스 라인(SL1)은 제 2 메모리 영역(MR2)의 제 2 측에서 제 2 소스 연결 라인(SCL1)에 접속될 수 있다. 일 실시예에서, 제 1 및 제 2 소스 연결 라인들(SCL0, SCL1)은 제 2 방향(D2)에서 서로 이격되어 배치되며, 제 1 및 제 2 소스 연결 라인들(SCL0, SCL1) 각각은 비트 라인들(BL)의 길이보다 짧을 수 있다.
도 9는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 평면도로서, 도 8의 A부분을 확대한 도면이다. 도 10a 및 도 10b는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 단면도로서, 각각 도 9의 I-I'선 및 II-II' 선을 따라 자른 단면을 나타낸다.
도 9, 도 10a, 및 도 10b를 참조하면, 반도체 기판(100)에 활성 라인 패턴들(ALP)을 정의하는 소자 분리 패턴들(102)이 형성될 수 있다. 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다. 활성 라인 패턴들(ALP) 각각은 서로 인접하는 소자 분리 패턴들(102) 사이에 정의될 수 있다. 일 실시예에서, 활성 라인 패턴들(ALP)은 제 1 방향(D1)으로 서로 이격되어 배치되며, 제 1 방향(D1)에 수직한 제 2 방향(D2)으로 연장되는 라인 형상을 가질 수 있다.
활성 라인 패턴들(ALP) 각각은 인접하는 소자 분리 패턴들(102) 사이에 정의될 수 있으며, 소자 분리 패턴들(102)과 나란하게 제 2 방향(D2)으로 연장될 수 있다. 활성 라인 패턴들(ALP)은 제 1 도전형의 불순물이 도핑될 수 있다.
반도체 기판(100) 내에 활성 라인 패턴들(ALP) 및 소자 분리 패턴들(102)을 가로지르는 격리 리세스 영역들(104i; isolation recess regions)이 형성될 수 있다. 평면적 관점에서, 격리 리세스 영역들(104i)은 제 1 방향(D1)으로 나란히 연장된 그루브 형태들일 수 있다. 격리 리세스 영역들(104i)은 라인 형태의 활성 라인 패턴들(ALP)을 셀 활성부들(CA)로 분할시킬 수 있다. 각 셀 활성부(CA)는 서로 인접한 한 쌍의 격리 리세스 영역들(104i) 사이에 위치한 활성 라인 패턴(ALP)의 일부분일 수 있다. 즉, 각 셀 활성부(CA)는 서로 인접한 한 쌍의 소자 분리 패턴들(102) 및 서로 인접한 한 쌍의 격리 리세스 영역들(104i)에 의해 정의될 수 있다. 평면적 관점에서 셀 활성부들(CA)은 행들 및 열들을 따라 배열될 수 있다. 각 활성 라인 패턴들(ALP)으로부터 분할된 셀 활성부들(CA)은 제 2 방향(D2)을 따라 배열되어 각 행을 구성 할 수 있으며, 인접한 한 쌍의 격리 리세스 영역들(104i) 사이에 배치된 셀 활성부들(CA)은 제 1 방향(D1)을 따라 배열되어 각 열을 구성할 수 있다.
게이트 리세스 영역들(104c; gate recess regions)이 셀 활성부들(CA) 및 소자 분리 패턴들(102)을 가로질러 반도체 기판(100) 내에 형성될 수 있다. 게이트 리세스 영역(104c)은 격리 리세스 영역들(104i)과 평행하게 연장된 그루브 형태를 가질 수 있다. 일 실시예에서, 한 쌍의 게이트 리세스 영역들(104c))이 각 열을 구성하는 셀 활성부들(CA)를 가로지를 수 있다. 즉, 서로 인접하는 격리 리세스 영역들(104i) 사이에 한 쌍의 게이트 리세스 영역들(104c)이 형성될 수 있다. 이러한 경우, 한 쌍의 셀 트랜지스터들이 각 셀 활성부(CA)에 형성될 수 있다.
게이트 리세스 영역(104c)의 깊이는 격리 리세스 영역(104i)의 깊이와 실질적으로 동일할 수 있다. 게이트 리세스 영역(104c)의 폭은 격리 리세스 영역(104i)의 폭과 같거나 다를 수 있다. 게이트 및 격리 리세스 영역들(104c, 104i)의 각각의 깊이는 셀 영역(10) 내 소자분리 패턴(102)의 하부면의 깊이 보다 작을 수 있다.
셀 게이트 전극(CG; cell gate electrode)이 각 게이트 리세스 영역(104c) 내에 배치될 수 있으며, 셀 게이트 유전막(106c)이 셀 게이트 전극(CG)과 게이트 리세스 영역(104c)의 내면 사이에 배치될 수 있다. 셀 게이트 전극(CG)은 활성 라인 패턴(ALP)을 가로지르는 제 1 방향(D1)으로 연장된 라인 형태를 가질 수 있다. 셀 게이트 전극(CG)을 포함하는 셀 트랜지스터는 게이트 리세스 영역(104c)에 의하여 리세스된 채널 영역을 포함할 수 있다.
격리 게이트 전극(IG; isolation gate electrode)이 각 격리 리세스 영역(104i) 내에 배치될 수 있으며, 격리 게이트 유전막(106i)이 각 격리 게이트 전극(IG)과 각 격리 리세스 영역(104i)의 내면 사이에 배치될 수 있다. 격리 게이트 전극(IG)도 제 1 방향(D1)으로 연장된 라인 형태를 가질 수 있다.
게이트 하드 마스크 패턴(108)이 셀 및 격리 게이트 전극들(CG, IG)의 각각의 상에 배치될 수 있다. 게이트 하드 마스크 패턴들(108)은 셀 및 리세스 영역들(104, 104i) 내에 각각 배치될 수 있다. 일 실시예에서, 게이트 하드 마스크 패턴들(108)의 상부면들은 반도체 기판(100)의 상부면과 실질적으로 공면을 이룰 수 있다.
반도체 메모리 소자의 동작 시에, 격리 전압이 각 격리 게이트 전극(IG)에 인가될 수 있다. 격리 전압은 각 격리 리세스 영역(104i)의 내면 아래에 채널이 형성되는 것을 방지할 수 있다. 즉, 격리 전압에 의하여 각 격리 게이트 전극(IG) 아래의 격리 채널 영역이 턴-오프(turn-off) 된다. 이로 인하여, 각 활성 라인 패턴(ALP)으로부터 분할된 셀 활성부들(CA)은 서로 전기적으로 격리될 수 있다. 예를 들어, 활성 라인 패턴(ALP)이 P형 도펀트로 도핑된 경우에, 격리 전압은 접지 전압 또는 음의 전압일 수 있다.
예를 들어, 셀 게이트 전극(CG)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 일 실시예에서, 격리 게이트 전극(IG)은 셀 게이트 전극(CG)과 동일한 물질로 형성될 수 있다. 셀 게이트 유전막(106c) 및 격리 게이트 유전막(104i)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 산화질화물(ex, 실리콘 산화질화물), 및/또는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다. 게이트 하드 마스크 패턴(108)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
제 1 불순물 영역(110a)이 각 셀 게이트 전극(CG)의 일 측의 각 셀 활성부(CA) 내에 배치될 수 있으며, 제 2 불순물 영역(110b)이 각 셀 게이트 전극(CG)의 타 측의 각 셀 활성부(CA) 내에 배치될 수 있다. 일 실시예에 따르면, 제 1 불순물 영역(110a)은 한 쌍의 셀 게이트 전극들(CG) 사이의 각 셀 활성부(CA) 내에 배치될 수 있으며, 한 쌍의 제 2 불순물 영역들(110b)이 한 쌍의 셀 게이트 전극들(CG)을 사이에 두고 각 셀 활성부(CA)의 양 가장자리 영역들 내에 각각 배치될 수 있다. 이로써, 각 셀 활성부(CA)에 형성된 한 쌍의 셀 트랜지스터들은 제 1 불순물 영역(110a)을 공유할 수 있다. 제 1 및 제 2 불순물 영역들(110a, 110b)은 셀 트랜지스터의 소오스/드레인 영역들에 해당한다. 제 1 및 제 2 불순물 영역들(110a, 110b)은 셀 활성부(CA)의 제 1 도전형과 다른 제 2 도전형의 도펀트들로 도핑될 수 있다. 제 1 도전형의 도펀트 및 제 2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다.
계속해서, 제 1 층간 절연막(120)이 반도체 기판(100) 전면 상에 배치될 수 있다. 로컬 소오스 라인들(LSL0)이 제 1 층간 절연막(120) 내에 형성될 수 있으며, 제 1 방향(D1)으로 나란히 연장될 수 있다. 각 로컬 소오스 라인(LSL0)은 평면적 관점에서, 서로 인접하는 셀 게이트 전극들(CG) 사이에 배치될 수 있다. 각 로컬 소오스 라인(LSL0)은 제 1 방향(D1)을 따라 배열된 제 1 불순물 영역들(110a)과 전기적으로 접속될 수 있다. 일 실시예에 따르면, 도 8에 도시된 바와 같이, 각 메모리 세그먼트들 내에 배치되는 로컬 소오스 라인들(LSL0)의 끝단들은 연결 소오스 라인(SCL0)에 공통으로 연결될 수 있으며, 연결 소오스 라인(SCL0)은 소오스 라인(SL0)에 접속될 수 있다. 즉, 각 메모리 세그먼트들 내에 배치되는 로컬 소오스 라인들(LSL0)은 전기적으로 공통 연결될 수 있다.
로컬 소오스 라인(LSL0)의 상부면은 제 1 층간 절연막(120)의 상부면과 실질적으로 공면을 이룰 수 있다. 로컬 소오스 라인(LSL0)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
캡핑 층간 절연막(130)이 제 1 층간 절연막(120)의 전면 상에 배치될 수 있다. 캡핑 층간 절연막(130)은 로컬 소오스 라인들(LSL0)의 상부면들을 덮을 수 있다. 로컬 소오스 라인들(LSL0)이 금속을 포함하는 경우에, 캡핑 층간 절연막(130)은 로컬 소오스 라인들(LSL0) 내 금속 원자들이 제 2 층간 절연막(130)으로 확산되는 것을 방지하는 절연 물질로 형성될 수 있다. 또한, 캡핑 층간 절연막(130)은 제 1 층간 절연막(120)에 대하여 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예를 들어, 제 1 층간 절연막(120)은 산화물(ex, 실리콘 산화물)로 형성될 수 있으며, 캡핑 층간 절연막(130)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
콘택 플러그들(135)이 캡핑 층간 절연막(130) 및 제 1 층간 절연막(120)을 연속적으로 관통할 수 있다. 각 콘택 플러그(135)는 제 2 불순물 영역(110b)에 전기적으로 접속될 수 있다. 일 실시예에서, 오믹 패턴들(미도시)이 각 콘택 플러그(135) 및 제 2 불순물 영역(110b) 사이와, 각 로컬 소오스 라인(LSL0) 및 제 1 불순물 영역(110a) 사이에 각각 배치될 수 있다. 오믹 패턴들은 금속-반도체 화합물(ex, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
캡핑 층간 절연막(130) 상에 데이터 저장 패턴들(DSP)이 배치될 수 있다. 데이터 저장 패턴들(DSP)은 콘택 플러그들(135)에 각각 접속될 수 있다. 이에 따라, 각 데이터 저장 패턴(DSP)는 제 2 불순물 영역(110b)에 전기적으로 접속될 수 있다. 데이터 저장 패턴들(DSP)은 평면적 관점에서 행들 및 열들을 따라 2차원적으로 배열될 수 있다. 실시예들에 따르면, 데이터 저장 패턴들(DSP)은 자화 방향을 이용하는 자기터널접합, 전기적 통로를 이용하는 전이 금속 산화물, 및 상변화 물질 중에서 어느 하나를 포함할 수 있다. 데이터 저장 패턴들(DSP)에 대한 구체적인 설명은 후술 하기로 한다.
제 2 층간 절연막(140)이 캡핑 층간 절연막(130) 상에 배치될 수 있다. 일 실시예에서, 제 2 층간 절연막(140)이 데이터 저장 패턴들(DSP) 사이의 공간을 채울 수 있으며, 데이터 저장 패턴들(DSP)의 상부면들과 실질적으로 공면을 이루는 상부면을 가질 수 있다. 다른 실시예에서, 제 2 층간 절연막(140)은 데이터 저장 패턴들(DSP)의 상부면들을 덮을 수도 있다. 제 2 층간 절연막(140)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
데이터 저장 패턴들(DSP) 및 제 2 층간 절연막(140) 상에 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 제 2 방향(D2)으로 나란히 연장될 수 있으며, 제 2 방향(D2)으로 배열된 데이터 저장 패턴들(DSP)과 전기적으로 연결될 수 있다. 일 실시예에서, 비트 라인들(BL)은 데이터 저장 패턴들(DSP)의 상부면들과 직접 접촉할 수 있다. 비트 라인들(BL)은 평면적 관점에서 활성 라인 패턴들(ALP)과 각각 중첩될 수 있다. 다른 실시예에 따르면, 비트 라인들(BL) 대신, 데이터 저장 패턴들(DSP) 각각에 접속되는 상부 전극들(미도시)이 형성될 수도 있다.
도 11a 내도 도 11f는 본 발명의 실시예들에 따른 반도체 메모리 장치의 데이터 저장 패턴을 나타내는 도면들이다.
도 11a 및 도 11b에 도시된 실시예에 따르면, 데이터 저장 패턴(DSP)은 기준 자성층(RL), 자유 자성층(FL), 및 기준 자성층(RL)과 자유 자성층(FL) 사이에 터널 배리어층(TBL)을 포함할 수 있다. 기준 자성층(RL)은 일 방향으로 고정된 자화방향을 갖고, 자유 자성층(FL)은 기준 자성층(RL)의 자화방향에 평행 또는 반 평행하도록 변경 가능한 자화방향을 갖는다. 기준 자성층(RL) 및 자유 자성층(FL)의 자화 방향들은 터널 배리어층(TBL)의 상부면과 평행할 수 있다. 이러한, 기준 자성층(RL), 자유 자성층(FL), 및 터널 배리어층(TBL)은 자기터널접합(magnetic tunnel junction)을 구성할 수 있다.
자기터널접합(MTJ)의 전기적 저항은 기준 자성층(RL) 및 자유 자성층(FL)의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 즉, 자기터널접합(MTJ)의 전기적 저항은 자유 자성층(FL)의 자화 방향을 변경함으로써 조절될 수 있다. 자유 자성층(FL)의 자화방향은 쓰기 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다. 이에 따라, 자기터널접합을 포함하는 데이터 저장 패턴(DSP)은 자화 방향에 따른 전기적 저항의 차이를 이용하여 데이터 저장 패턴(DSP)에 데이터를 저장할 수 있다.
기준 자성층(RL) 및 자유 자성층(FL)은 강자성 물질을 포함할 수 있다. 기준 자성층(RL)은 기준 자성층(RL) 내 강자성 물질의 자화방향을 고정시키는(pinning) 반강자성 물질을 더 포함할 수 있다. 터널 배리어층(TBL)은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
데이터 저장 패턴(DSP)은 하부 전극(BE) 및 상부 전극(TE)을 더 포함할 수 있으며, 기준 자성층(RL), 터널 배리어층(TBL) 및 자유 자성층(FL)은 하부 전극(BE)과 상부 전극(TE) 사이에 배치될 수 있다. 도 11a에 도시된 바와 같이, 하부 전극(BE)과 터널 배리어층(TBL) 사이에 기준 자성층(RL)이 배치되고, 상부 전극(TE)과 터널 배리어층(TBL) 사이에 자유 자성층(FL)이 배치될 수 있다. 이와 달리, 도 11b에 도시된 바와 같이, 하부 전극(BE)과 터널 배리어층(TBL) 사이에 자유 자성층(FL)이 배치되고, 상부 전극(TE)과 터널 배리어층(TBL) 사이에 기준 자성층(RL)이 배치될 수도 있다. 하부 전극(BE) 및 상부 전극(TE)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물 등)을 포함할 수 있다.
도 11c에 도시된 실시예에 따르면, 데이터 저장 패턴(DSP)은 기준 수직 자성층(RPL), 자유 수직 자성층(FPL), 및 기준수직 자성층(RPL)과 자유 수직 자성층(FPL) 사이의 터널 배리어층(TBL)을 포함한다. 기준 수직 자성층(RPL)은 일 방향으로 고정된 자화방향을 갖고, 자유 수직 자성층(FPL)은 기준 수직 자성층(RPL)의 자화방향에 평행 또는 반 평행하도록 변경 가능한 자화방향을 갖는다. 기준 수직 자성층(RPL) 및 자유 수직 자성층(FPL)의 자화 방향들은 터널 배리어층(TBL)의 상부면에 대해 실질적으로 수직할 수 있다.
기준 수직 자성층(RPL) 및 자유 수직 자성층(FPL)은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 또는 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt를 포함할 수 있다. 여기서, L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다.
기준 수직 자성층(RPL) 및 자유 수직 자성층(FPL)은 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예를 들어, 기준 수직 자성층(RPL) 및 자유 수직 자성층(FPL)은 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 기준 수직 자성층(RPL)은 자유 수직 자성층(FPL)에 비해 두꺼울 수 있으며, 및/또는 기준 수직 자성층(RPL)의 보자력이 자유 수직 자성층(FPL)의 보자력보다 클 수 있다.
터널 배리어층(TBL)은 산화마그네슘, 산화티타늄, 산화알루미늄, 산화마그네슘아연 또는 산화마그네슘붕소 등에서 적어도 하나를 포함할 수 있다.
데이터 저장 패턴(DSP)은 하부 전극(BE) 및 상부 전극(TE)을 포함할 수 있으며, 하부 및 상부 전극들(BE, TE)은 도전성 금속 질화물로 형성될 수 있다. 하부 전극(BE)과 상부 전극(TE) 사이에 기준 수직 자성층(RPL), 터널 배리어층(TBL), 및 자유 수직 자성층(FPL)이 차례로 배치될 수 있다. 이와 달리, 기준 수직 자성층(RPL)과 자유 수직 자성층(FPL)의 위치가 반대로 배치될 수도 있다. 즉, 하부 전극(BE)과 상부 전극(TE) 사이에 자유 수직 자성층(FPL), 터널 배리어층(TBL), 및 기준 수직 자성층(RPL)이 차례로 배치될 수도 있다.
도 11d에 도시된 실시예에 따르면, 데이터 저장 패턴(DSP)은 제 1 자기터널접합 패턴 및 제 2 자기터널접합 패턴을 포함한다.
상세하게, 데이터 저장 패턴(DSP)은 차례로 적층된 제 1 기준 자성층(RL1), 제 1 터널 배리어층(TBL1), 자유 자성층(FL), 제 2 터널 배리어층(TBL2) 및 제 2 기준 자성층(RL2)을 포함한다. 여기서, 제 1 터널 배리어층(TBL1)과 제 2 터널 배리어층(TBL2)의 두께는 서로 다를 수 있다. 이러한 데이터 저장 패턴(DSP)에서, 제 1 기준 자성층(RL1), 제 1 터널 배리어층(TBL1), 및 자유 자성층(FL)은 제 1 자기 터널 접합을 구성할 수 있다. 그리고, 자유 자성층(FL), 제 2 터널 배리어층(TBL2) 및 제 2 기준 자성층(RL2)은 제 2 자기 터널 접합을 구성할 수 있다.
제 1 및 제 2 기준 자성층들(RL1, RL2)는 일 방향으로 고정된 자화 방향을 갖되, 제 1 기준 자성층(RL1)의 자화방향은 제 2 기준 자성층(RL2)의 자화 방향과 반대일 수 있다. 자유 자성층(FL)은 제 1 및 제 2 기준 자성층들(RL1, RL2)의 고정된 자화방향에 평행 또는 반-평행하게 변경 가능한 자화 방향을 가질 수 있다. 제 1 및 제 2 기준 자성층들(RL1, RL2)과 자유 자성층(FL)의 자화 방향들은 제 1 및 제 2 터널 배리어층들(TB1, TB2)의 상부면들에 실질적으로 평행하거나 수직할 수 있다.
데이터 저장 패턴(DSP)은 하부 전극(BE) 및 상부 전극(TE)을 포함할 수 있으며, 하부 및 상부 전극들(BE, TE)은 도전성 금속 질화물로 형성될 수 있다. 하부 전극(BE)과 상부 전극(TE) 사이에 제 1 기준 자성층(RL) 제 1 터널 배리어층(TBL), 자유 자성층(FL), 제 2 터널 배리어층(TBL), 제 2 기준 자성층(RL)이 차례로 배치될 수 있다.
도 11e에 도시된 실시예에 따르면, 데이터 저장 패턴(DSP)은 차례로 적층된 상변화 물질 패턴(GST) 및 캐핑 전극(CE)을 포함할 수 있다. 상변화 물질 패턴(GST)은 공급되는 열의 온도 및/또는 열의 공급 시간 등에 의하여 결정 상태 또는 비정질 상태로 변화될 수 있다. 결정 상태의 상변화 물질 패턴(GST)은 비정질 상태의 상변화 물질 패턴(GST)에 비하여 낮은 비 저항을 가질 수 있다. 이러한 상태 변환에 따른 비 저항의 차이를 이용하여, 데이터 저장 패턴(DSP)에 데이터를 저장할 수 있다. 일 실시예에 따르면, 상변화 물질 패턴(GST)과 접촉된 셀 콘택 플러그(CP)는 히터 전극으로 사용될 수 있다. 이 경우에, 셀 콘택 플러그(CP)에 인접한 상변화 물질 패턴(GST)의 일부분 프로그램 영역에 해당할 수 있다. 프로그램 영역이 결정 상태 또는 비정질 상태로 변환될 수 있다.
상변화 물질 패턴(GST)은 칼코게나이드(chalcogenide) 원소인 텔루리움(Te) 및 셀레니움(Se) 중 선택된 적어도 하나를 포함할 수 있다. 예컨대, 상변화 물질 패턴(GST)은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb, In-Sb, Ga-Sb, 및 도핑된 Ge-Sb-Te 등에서 선택된 적어도 하나를 포함할 수 있다. 여기서, 도핑된 Ge-Sb-Te는 C, N, B, Bi, Si, P, Al, Dy 또는 Ti 등으로 도핑될 수 있다. 캐핑 전극(CE) 및 셀 콘택 플러그(CP)는 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
도 11f에 도시된 실시예에 따르면, 데이터 저장 패턴(DSP)은 하부 전극(BE), 상부 전극(TE), 및 하부 전극(BE)과 상부 전극(TE) 사이에 개재된 전이금속 산화물 패턴(TMO)을 포함할 수 있다. 적어도 하나의 전기적 통로(EP)가 프로그램 동작에 의하여 전이금속 산화물 패턴(TMO) 내에서 생성되거나 소멸될 수 있다. 전기적 통로(EP)의 양 단들은 하부 및 상부 전극들(BE, TE)에 각각 연결될 수 있다. 전기적 통로(EP)가 생성된 경우에 데이터 저장 패턴(DSP)은 낮은 저항 값을 가질 수 있으며, 전기적 통로(EP)가 소멸된 경우에 데이터 저장 패턴(DSP)은 높은 저항 값을 가질 수 있다. 이러한 전기적 통로(EP)에 의한 저항 값 차이를 이용하여 데이터 저장 패턴(DSP)에 데이터를 저장할 수 있다. 전기적 통로(EP)는 프로그램 동작에 의하여 생성되거나 소멸될 수 있다.
예를 들어, 전이금속 산화물 패턴(TMO)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다.
하부 및 상부 전극들(BE, TE)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물), 전이 금속(ex, 티타늄, 탄탈륨 등), 및 희토류 금속(ex, 루세늄, 백금 등) 중에서 적어도 하나를 포함할 수 있다.
도 12는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치를 나타내는 개략적인 평면도이다. 도 8을 참조하여 설명한 것처럼, 반도체 메모리 장치는 복수 개의 메모리 영역들을 포함하며, 도 12는 하나의 메모리 영역을 도시한다.
도 12를 참조하면, 각 메모리 영역은 복수 개의 워드 라인들, 복수 개의 비트 라인들(BL), 및 복수 개의 로컬 소스 라인들(LSL0)을 포함한다. 이에 더하여, 각 메모리 영역은 소스 연결 라인들(SCL0)을 더 포함할 수 있다. 소스 연결 라인들(SCL0)은 로컬 소스 라인들(LSL0)과 전기적으로 연결될 수 있다. 소스 연결 라인들(SCL0)은 로컬 소오스 라인들(LSL0)의 저항을 줄일 수 있으므로, 소스 라인(SL0)으로부터 로컬 소오스 라인들(LSL0)에 공통으로 제공되는 전기적 신호 전달을 향상시킬 수 있다.
상세하게, 로컬 소스 라인들(LSL0)은 제 1 방향(D1)으로 연장될 수 있으며, 소스 연결 라인들(SCL0)은 로컬 소스 라인들(LSL0)을 가로질러 제 2 방향(D2)으로 연장될 수 있다. 소스 연결 라인들(SCL0)은 비트 라인들(BL)과 나란히 연장될 수 있으며, 제 1 방향(D1)으로 소정 간격 이격되어 배치될 수 있다. 서로 인접하는 소스 연결 라인들(SCL0) 사이에 복수 개의 비트 라인들(BL)이 배치될 수 있다. 그리고, 소스 연결 라인들(SCL0)의 길이는 비트 라인들(BL)보다 짧을 수 있다. 나아가, 서로 다른 메모리 영역들에 배치되는 소스 연결 라인들(SCL0)은 서로 이격되어 배치될 수 있다.
도 13은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 평면도로서, 도 12의 B부분을 확대한 도면이다. 도 14 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 단면도로서, 도 13의 의 I-I'선 및 II-II' 선을 따라 자른 단면을 나타낸다.
도 13 및 도 14를 참조하면, 반도체 기판(100)에 활성 라인 패턴들(ALP)을 정의하는 소자 분리 패턴들(102)이 형성될 수 있다. 활성 라인 패턴들(ALP)은 제 1 방향(D1)으로 서로 이격되어 배치되며, 제 1 방향(D1)에 수직한 제 2 방향(D2)으로 연장되는 라인 형상을 가질 수 있다. 반도체 기판(100) 내에 활성 라인 패턴들(ALP) 및 소자 분리 패턴들(102)을 가로지르는 격리 리세스 영역들(104i)이 형성될 수 있다. 인접하는 격리 리세스 영역들(104i) 사이에 한쌍의 게이트 리세스 영역들(104c)이 형성될 수 있다.
셀 게이트 전극(CG)이 각 게이트 리세스 영역(104c) 내에 배치될 수 있으며, 셀 게이트 유전막(106c)이 셀 게이트 전극(CG)과 게이트 리세스 영역(104c)의 내면 사이에 배치될 수 있다. 격리 게이트 전극(IG)이 각 격리 리세스 영역(104i) 내에 배치될 수 있으며, 격리 게이트 유전막(106i)이 각 격리 게이트 전극(IG)과 각 격리 리세스 영역(104i)의 내면 사이에 배치될 수 있다. 셀 게이트 전극들(CG) 및 격리 게이트 전극들(IG)은 제 1 방향(D1)으로 연장될 수 있다. 게이트 하드 마스크 패턴(108)이 셀 및 격리 게이트 전극들(CG, IG)의 각각의 상에 배치될 수 있다. 일 실시예에서, 게이트 하드 마스크 패턴들(108)의 상부면들은 반도체 기판(100)의 상부면과 실질적으로 공면을 이룰 수 있다.
제 1 불순물 영역(110a)이 각 셀 게이트 전극(CG)의 일 측의 각 셀 활성부(CA) 내에 배치될 수 있으며, 제 2 불순물 영역(110b)이 각 셀 게이트 전극(CG)의 타측의 각 셀 활성부(CA) 내에 배치될 수 있다. 일 실시예에 따르면, 제 1 불순물 영역(110a)은 한 쌍의 셀 게이트 전극들(CG) 사이의 각 셀 활성부(CA) 내에 배치될 수 있으며, 한 쌍의 제 2 불순물 영역들(110b)이 한 쌍의 셀 게이트 전극들(CG)을 사이에 두고 각 셀 활성부(CA)의 양 가장자리 영역들 내에 각각 배치될 수 있다. 이로써, 각 셀 활성부(CA)에 형성된 한 쌍의 셀 트랜지스터들은 제 1 불순물 영역(110a)을 공유할 수 있다.
제 1 층간 절연막(120)이 반도체 기판(100) 전면 상에 배치될 수 있다. 로컬 소오스 라인들(LSL0)이 제 1 층간 절연막(120) 내에 형성될 수 있으며, 제 1 방향(D1)으로 나란히 연장될 수 있다. 각 로컬 소오스 라인(LSL0)은 평면적 관점에서, 서로 인접하는 셀 게이트 전극들(CG) 사이에 배치될 수 있다. 각 로컬 소오스 라인(LSL0)은 제 1 방향(D1)을 따라 배열된 제 1 불순물 영역들(110a)과 전기적으로 접속될 수 있다.
일 실시예에 따르면, 각 메모리 세그먼트들 내에 배치되는 로컬 소오스 라인들(LSL0)의 끝단들은 연결 소오스 라인(SCL0)에 공통으로 연결될 수 있으며, 연결 소오스 라인(SCL0)은 소오스 라인(SL0)에 접속될 수 있다. 즉, 각 메모리 세그먼트들 내에 배치되는 로컬 소오스 라인들(LSL0)은 전기적으로 공통 연결될 수 있다.
캡핑 층간 절연막(130)이 제 1 층간 절연막(120)의 전면 상에 배치될 수 있다. 캡핑 층간 절연막(130)은 로컬 소오스 라인들(LSL0)의 상부면들을 덮을 수 있다. 콘택 플러그들(135)이 캡핑 층간 절연막(130) 및 제 1 층간 절연막(120)을 연속적으로 관통할 수 있다. 각 콘택 플러그(135)는 제 2 불순물 영역(110b)에 전기적으로 접속될 수 있다.
캡핑 층간 절연막(130) 상에 데이터 저장 패턴들(DSP)이 배치될 수 있다. 데이터 저장 패턴들(DSP)은 콘택 플러그들(135)에 각각 접속될 수 있다. 이에 따라, 각 데이터 저장 패턴(DSP)는 제 2 불순물 영역(110b)에 전기적으로 접속될 수 있다. 제 2 층간 절연막(140)이 캡핑 층간 절연막(130) 상에 배치될 수 있다. 일 실시예에서, 제 2 층간 절연막(140)이 데이터 저장 패턴들(DSP) 사이의 공간을 채울 수 있으며, 데이터 저장 패턴들(DSP)의 상부면들과 실질적으로 공면을 이루는 상부면을 가질 수 있다. 다른 실시예에서, 제 2 층간 절연막(140)은 데이터 저장 패턴들(DSP)의 상부면들을 덮을 수도 있다.
일 실시예에 따르면, 제 2 층간 절연막(140) 상에 비트 라인들(BL) 및 소스 연결 라인(SCL0)이 배치될 수 있다. 즉, 소스 연결 라인(SCL0)은 비트 라인들(BL)과 함께 반도체 기판(100)의 상부면으로부터 실질적으로 동일한 레벨(level)에 위치할 수 있다. 비트 라인들(BL) 및 소스 연결 라인(SCL0)은 제 2 방향(D2)으로 나란히 연장될 수 있으며, 비트 라인들(BL)은 제 2 방향(D2)으로 배열된 데이터 저장 패턴들(DSP)과 전기적으로 연결될 수 있다. 소스 연결 라인(SCL0)은 캡핑 절연막(130) 및 제 2 층간 절연막(140)을 관통하는 상부 콘택 플러그들(145)을 통해 로컬 소스 라인들(LSL0)과 접속될 수 있다.
도 15는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 평면도이다. 도 16은 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 단면도로서, 도 15의 I-I' 선 및 II-II' 선을 따라 자른 단면을 나타낸다.
도 15 및 도 16을 참조하면, 반도체 기판(100)은 복수 개의 세그먼트 영역들을 포함할 수 있다. 예를 들어, 반도체 기판(100)은 제 1 내지 제 3 세그먼트 영역들(SEG0, SEG1, SEG2)을 포함할 수 있다. 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다.
반도체 기판(100)에 셀 활성부들(CA)을 정의하는 소자 분리 패턴들(102)이 형성될 수 있다. 일 실시예에서, 셀 활성부들(CA)은 복수의 행들 및 복수의 열들을 따라 2차원적으로 배열될 수 있으며, 셀 활성부들(CA) 각각은 서로 수직하는 제 1 및 제 2 방향들(D1, D2)에 대해 사선 방향으로 연장된 장방형(또는 바(bar) 형태)일 수 있다. 셀 활성부들(CA)은 제 1 방향(D1)을 따라 배열되어 각 행을 구성 할 수 있으며, 제 2 방향(D2)을 따라 배열되어 각 열을 구성할 수 있다. 셀 활성부들(CA)은 제 1 도전형의 도펀트로 도핑될 수 있다.
적어도 하나의 게이트 리세스 영역(104c)이 각 열을 구성하는 셀 활성부들(CA)을 가로지를 수 있다. 게이트 리세스 영역(104c)은 제 1 방향(D1)으로 연장된 그루브 형태를 가질 수 있다. 게이트 리세스 영역(104c)의 깊이는 소자분리 패턴(102)의 하부면의 깊이 보다 작을 수 있다. 일 실시예에서, 한 쌍의 게이트 리세스 영역들(104c)이 각 열을 구성하는 셀 활성부들(CA)을 가로지를 수 있다. 이 경우에, 한 쌍의 셀 트랜지스터들이 각 셀 활성부(CA)에 형성될 수 있다.
격리 리세스 영역들(104i)는 제 1 방향(D1)은 연장될 수 있으며, 인접하는 격리 리세스 영역들(104i) 사이에서 셀 활성부들(CA)이 제 1 방향(D1)으로 이격되어 배열될 수 있다. 그리고, 격리 리세스 영역들(104i) 사이에 한 쌍의 게이트 리세스 영역(104c)이 배치될 수 있다.
셀 게이트 전극(CG)이 각 게이트 리세스 영역(104c) 내에 배치될 수 있으며, 셀 게이트 유전막(106c)이 셀 게이트 전극(CG)과 게이트 리세스 영역(104c)의 내면 사이에 배치될 수 있다. 격리 게이트 전극(IG)이 각 격리 리세스 영역(104i) 내에 배치될 수 있으며, 격리 게이트 유전막(106i)이 각 격리 게이트 전극(IG)과 각 격리 리세스 영역(104i)의 내면 사이에 배치될 수 있다. 셀 게이트 전극들(CG) 및 격리 게이트 전극들(IG)은 제 1 방향(D1)으로 연장될 수 있다. 게이트 하드 마스크 패턴(108)이 셀 및 격리 게이트 전극들(CG, IG)의 각각의 상에 배치될 수 있다. 일 실시예에서, 게이트 하드 마스크 패턴들(108)의 상부면들은 반도체 기판(100)의 상부면과 실질적으로 공면을 이룰 수 있다.
제 1 불순물 영역(110a)이 각 셀 게이트 전극(CG)의 일 측의 각 셀 활성부(CA) 내에 배치될 수 있으며, 제 2 불순물 영역(110b)이 각 셀 게이트 전극(CG)의 타측의 각 셀 활성부(CA) 내에 배치될 수 있다. 일 실시예에 따르면, 제 1 불순물 영역(110a)은 한 쌍의 셀 게이트 전극들(CG) 사이의 각 셀 활성부(CA) 내에 배치될 수 있으며, 한 쌍의 제 2 불순물 영역들(110b)이 한 쌍의 셀 게이트 전극들(CG)을 사이에 두고 각 셀 활성부(CA)의 양 가장자리 영역들 내에 각각 배치될 수 있다. 이로써, 각 셀 활성부(CA)에 형성된 한 쌍의 셀 트랜지스터들은 제 1 불순물 영역(110a)을 공유할 수 있다.
제 1 층간 절연막(120)이 반도체 기판(100) 전면 상에 배치될 수 있다. 제 1 층간 절연막(120)은 산화물(ex, 실리콘 산화물)로 형성될 수 있다. 제 1 및 제 2 콘택 플러그들(121, 123)이 제 1 층간 절연막(120)을 관통할 수 있다. 각 제 1 콘택 플러그(121)는 제 1 불순물 영역들(110a)과 전기적으로 접속될 수 있다. 각 제 2 콘택 플러그(123)는 제 2 불순물 영역(110b)에 전기적으로 접속될 수 있다.
제 1 및 제 2 콘택 플러그들(121, 123)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 제 1 층간 절연막(120) 상에 제 2 방향(D2)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 셀 게이트 전극들(CG)을 가로질러 배치될 수 있다. 비트 라인들(BL) 상에는 하드 마스크 패턴이 배치될 수 있다. 비트 라인들(BL)은 제 2 방향(D2)으로 배열된 제 1 콘택 플러그들(121)과 전기적으로 접속될 수 있다.
제 1 층간 절연막(120) 상에 제 2 층간 절연막(130)이 배치되며, 제 2 층간 절연막(130)은 제 2 콘택 플러그들(123) 및 비트 라인들(BL)을 덮을 수 있다.
하부 전극들(131)이 제 2 층간 절연막(130)을 관통하여 배치되며, 각 하부 전극(131)은 제 2 콘택 플러그(123)와 전기적으로 접속될 수 있다. 일 실시예에서, 하부 전극들(131)은 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다. 하부 전극들(131)은 평면적 관점에서, 지그재그 형태로 배열될 수도 있다.
하부 전극들(131) 상에 데이터 저장 패턴들(DSP)이 배치될 수 있다. 일 실시예에서, 데이터 저장 패턴들(DSP)이 하부 전극들(131) 각각에 접속될 수 있으며, 데이터 저장 패턴들(DSP) 각각은 하부 자성 패턴(FP), 상부 자성 패턴(RP), 및 이들 사이의 터널 배리어 패턴(EBP)을 포함할 수 있다. 데이터 저장 패턴들(DSP)은 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다. 데이터 저장 패턴들(DSP) 사이에 매립 절연막(140)이 채워질 수 있다. 일 실시예에서, 매립 절연막(140)의 상부면은 데이터 저장 패턴들(DSP)의 상부면들과 공면을 이룰 수 있다.
일 실시예에 따르면, 매립 절연막(140) 및 데이터 저장 패턴들(DSP) 상에 제 1 내지 제 3 소스 라인들(SL0, SL1, SL2)이 배치될 수 있다. 상세하게, 제 1 내지 제 3 소스 라인들(SL0, SL1, SL2)은 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 제 1 내지 제 3 소스 라인들(SL0, SL1, SL2)은 제 1 내지 제 3 세그먼트 영역들(SEG0, SEG1, SEG2) 각각에 배치될 수 있으며, 제 1 내지 제 3 소스 라인들(SL0, SL1, SL2) 각각은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배치된 복수 개의 데이터 저장 패턴들(DSP)과 접속될 수 있다. 일 실시예에서, 제 1 내지 제 3 소스 라인들(SL0, SL1, SL2)은 플레이트 형태를 가질 수 있으며, 각 세그먼트 영역들(SEG0, SEG1, SEG2) 내에 배치된 데이터 저장 패턴들(DSP)의 상부면들과 공통으로 접촉될 수 있다. 상세하게, 제 1 소스 라인(SL0)은 제 1 세그먼트 영역(SEG0)에 배치된 복수 개의 데이터 저장 패턴들(DSP)과 공통으로 연결될 수 있다. 즉, 제 1 소스 라인(SL0)은 제 1 세그먼트 영역(SEG0)에서 제 1 방향(D1) 및 제 2 방향(D2)에 배열된 복수 개의 데이터 저장 패턴들의 상부면들을 덮을 수 있다. 일 실시예에서, 제 1 소스 라인(SL0)은 상부 자성 패턴들(RP)의 상부면들과 접촉될 수 있다. 제 2 소스 라인(SL1)은 제 2 세그먼트 영역(SEG1)에 배치된 복수 개의 데이터 저장 패턴들(DSP)과 공통으로 연결될 수 있다. 즉, 제 2 소스 라인(SL1)은 제 2 세그먼트 영역(SEG1)에서 제 2 방향(D2) 및 제 2 방향(D2)에 배열된 복수 개의 데이터 저장 패턴들의 상부면들을 덮을 수 있다. 일 실시예에서, 제 2 소스 라인(SL1)은 제 2 세그 먼트 영역(SEG1)에 배치된 상부 자성 패턴들(RP)의 상부면들과 접촉될 수 있다. 제 3 소스 라인(SL2)은 제 3 세그먼트 영역(SEG2)에 배치된 복수 개의 데이터 저장 패턴들(DSP)과 공통으로 연결될 수 있다. 즉, 제 3 소스 라인(SL2)은 제 3 세그먼트 영역(SEG2)에서 제 3 방향(D3) 및 제 3 방향(D3)에 배열된 복수 개의 데이터 저장 패턴들의 상부면들을 덮을 수 있다. 일 실시예에서, 제 3 소스 라인(SL2)은 제 3 세그먼트 영역(SEG2)에 배치된 상부 자성 패턴들(RP)의 상부면들과 접촉될 수 있다.
도 17은 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 평면도이다. 도 18은 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 단면도로서, 도 17의 I-I' 선 및 II-II' 선을 따라 자른 단면을 나타낸다.
도 17 및 도 18을 참조하면, 반도체 기판(100)은 복수 개의 세그먼트 영역들을 포함할 수 있다. 예를 들어, 반도체 기판(100)은 제 1 및 2 세그먼트 영역들(SEG0, SEG1)을 포함할 수 있다. 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다.
반도체 기판(100)에는 셀 활성부들(CA)을 정의하는 소자 분리막(102)이 형성될 수 있다. 이 실시예에 따르면, 반도체 메모리 소자의 집적도 향상을 위해 셀 활성부들(CA)이 평면적 관점에서, 지그재그 형태로 배열될 수 있다. 여기서, 셀 활성부들(CA)은 바(bar) 형태일 수 있으며, 셀 활성부들(CA)의 장축이 워드 라인들(WL) 및 비트 라인들(BL)에 대해 대각선 방향으로 배치될 수 있다.
워드 라인들(WL)은 셀 활성부들(CA)을 가로질러 배치될 수 있다. 일 실시예에서, 워드 라인들(WL)은 반도체 기판(100)의 표면으로부터 소정 깊이 리세스된 리세스 영역(104) 내에 게이트 절연막(106)을 개재하여 형성될 수 있다. 또한, 워드 라인들(WL)의 상면이 반도체 기판(100)의 상면보다 낮은 레벨에 위치할 수 있으며, 워드 라인(WL)이 형성된 리세스 영역(104) 게이트 하드 마스크 패턴(108)이 형성될 수 있다.
워드 라인들(WL) 양측의 셀 활성부들(CA)에는 제 1 및 제 2 불순물 영역들(110a, 110b)이 형성될 수 있다. 일 실시예에 따르면, 제 1 불순물 영역(110a)은 한 쌍의 워드 라인들(WL) 사이의 각 셀 활성부(CA) 내에 배치될 수 이와 같이, 워드 라인들(WL) 및 제 1 및 제 2 불순물 영역들(110a, 110b)을 형성함에 따라 반도체 기판(100)에는 복수개의 모스 트랜지스터들이 형성될 수 있다.
비트 라인들(BL)은 반도체 기판(100) 상에서 워드 라인들(WL)을 가로질러 배치될 수 있다. 비트 라인들(BL)은 절연막을 개재하여 반도체 기판(100) 상에 배치되며, 절연막을 관통하는 제 1 콘택 플러그(121)를 통해 제 1 불순물 영역(110a)들과 전기적으로 접속될 수 있다. 비트 라인들(BL)은 제 2 방향(D2)으로 배열된 제 1 콘택 플러그들(121)과 전기적으로 접속될 수 있다.
비트 라인들(BL)을 덮는 제 1 층간 절연막(120)에는 하부 자성 패턴들(FP)과 제 2 불순물 영역들(110b)을 전기적으로 연결하는 제 2 콘택 플러그들(123)이 형성될 수 있다. 일 실시예에 따르면, 제 2 콘택 플러그들(123)은 비트 라인(BL) 양측의 셀 활성부들(CA) 상에 배치돌 수 있다.
제 2 콘택 플러그들(123)은 제 1 층간 절연막(120)에 제 2 불순물 영역들(110b)을 노출시키는 콘택 홀들을 형성하고, 상에 콘택 홀을 채우는 도전막을 증착하고, 도전막을 평탄화함으로써 형성될 수 있다. 제 2 콘택 플러그들(123)은 비트 라인들(BL)에 대해 자기 정렬될 수 있다. 제 2 콘택 플러그(123)는 불순물이 도핑된 폴리실리콘막, 금속막, 금속 질화막 및 금속 실리사이드막 중 적어도 어느 하나 또는 이들의 조합으로 형성될 수 있다.
일 실시예에서, 각각의 제 2 콘택 플러그들(125) 상에 콘택 패드들(CP)이 형성될 수 있다. 콘택 패드들(CP)은 제 2 층간 절연막(130) 상에 2차원적으로 배열되되, 콘택 패드들(CP)은 그 위에 형성되는 데이터 저장 패턴(DSP)과 제 2 콘택 플러그들(125) 간의 접촉 면적을 증가시킬 수 있다. 상세하게, 콘택 패드들(CP)은 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다. 비트 라인(BL)을 사이에 두고 이웃하는 두 콘택 패드들(CP)이 제 2 콘택 플러그들(125) 상에서 서로 반대 방향으로 확장된 형상을 가질 수 있다. 콘택 패드들(CP) 사이에 제 2 층간 절연막(130)이 채워질 수 있으며, 제 2 층간 절연막(130)의 상부면은 콘택 패드들(CP)의 상부면들과 공면을 이룰 수 있다.
콘택 패드들(CP) 상에 데이터 저장 패턴들(DSP)이 배치될 수 있다. 실시예들에 따르면, 데이터 저장 패턴들(DSP)이 콘택 패드들(CP)에 각각 접속될 수 있다. 데이터 저장 패턴들(DSP)은 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다.
일 실시예에 따르면, 데이터 저장 패턴들(DSP) 상에 제 1 및 제 2 소스 라인들(SL0, SL1)이 배치될 수 있으며, 제 1 및 제 2 소스 라인들(SL0, SL1)은 제 1 방향(D1)으로 연장되되, 제 2 방향(D2)에서 서로 이격될 수 있다. 제 1 소스 라인(SL0)은 제 1 세그먼트 영역(SEG0)에 배치된 복수 개의 데이터 저장 패턴들(DSP)과 공통으로 연결될 수 있다. 즉, 제 1 소스 라인(SL0)은 제 1 세그먼트 영역(SEG0)에서 제 1 방향(D1) 및 제 2 방향(D2)에 배열된 복수 개의 데이터 저장 패턴들(DSP)의 상부면들을 덮을 수 있다. 제 2 소스 라인(SL1)은 제 2 세그먼트 영역(SEG1)에 배치된 복수 개의 데이터 저장 패턴들(DSP)과 공통으로 연결될 수 있다. 다시 말해, 제 2 소스 라인(SL0)은 제 2 세그먼트 영역(SEG1)에서 제 1 방향(D1) 및 제 2 방향(D2)에 배열된 데이터 저장 패턴들(DSP)의 상부면들을 덮을 수 있다. 한편, 다른 실시예에 따르면, 제 1 및 제 2 소스 라인들(SL0, SL1) 각각은 제 1 방향(D1)으로 배열된 데이터 저장 패턴들(DSP)이 이루는 행들 각각에 대응하여 형성될 수 있다.
나아가, 이 실시예에 따르면, 데이터 저장 패턴들(DSP)의 하부 자성 패턴들(FP)은 콘택 패드들(CP)에 각각 접속될 수 있다. 하부 자성 패턴들(FP) 사이에 매립 절연막(140)이 채워질 수 있으며, 하부 자성 패턴들(FP)의 상부면들 및 매립 절연막(140)의 상부면 상부 자성막들(RL)이 형성될 수 있다.
상부 자성막들(RL)은 제 1 및 제 2 세그먼트 영역들(SEG0, SEG1) 각각에 배치될 수 있다. 상부 자성막들(RL)은 제 1 방향(D1)으로 연장되며, 제 2 방향(D2)에서 서로 이격되어 배치될 수 있다. 제 1 세그먼트 영역(SEG0)의 상부 자성막(RL)은 제 1 세그먼트 영역(SEG0)에 배치된 복수 개의 하부 자성 패턴들(FP)을 덮을 수 있으며, 제 2 세그먼트 영역(SEG1)의 상부 자성막(RL)은 제 2 세그먼트 영역(SEG1)에 배치된 복수 개의 하부 자성 패턴들(FP)을 덮을 수 있다. 상부 자성막(RL)은 플레이트 형태를 가질 수 있으며, 상부 자성막(RL)의 하부면은 매립 절연막(140) 과 접촉할 수 있다. 그리고, 하부 자성 패턴들(FP)과 상부 자성막(RL) 사이에 터널 배리어 패턴(TBP)이 개재될 수 있다. 그리고, 상부 자성막들(RL)의 상부면들은 제 1 및 제 2 소스 라인들(SL0, SL1)과 각각 접촉될 수 있다.
상술된 실시예들에서 개시된 반도체 메모리 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 메모리 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
도 19는 본 발명의 개념에 의한 실시 예들에 따른 반도체 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 19를 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예를 들어, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 20은 본 발명의 개념에 의한 실시예들에 따른 반도체 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 20을 참조하면, 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 기억 장치(1210)는 전술한 실시예들에 개시된원 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 기억 장치(1210)는 다른 형태의 반도체 메모리 소자(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 메모리 카드(1200)는 호스트(Host)와 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 기억장치(1210) 및/또는 컨터롤러(1220)는 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 중앙 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 중앙 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 21은 본 발명의 개념에 의한 실시예들에 따른 반도체 메모리 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 21을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 소자들 중 적어도 하나는 메모리 시스템(1310) 내에 장착될 수 있고, 메모리 시스템(1310)은 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템(1300)에 장착된다. 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 도 48의 메모리 카드(1200)와 실질적으로 동일하게 구성될 것이다. 즉, 메모리 시스템(1310)은 플래시 메모리 소자(1311) 및 플래시 메모리 소자(1311)의 전반적인 동작을 제어하는 메모리 컨트롤러(1312)를 포함할 수 있다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 서로 수직하는 제 1 및 제 2 방향들을 따라 배열된 복수 개의 제 1 가변 저항 메모리 셀들을 포함하는 제 1 메모리 세그먼트;
    상기 제 1 가변 저항 메모리 셀들에 전기적으로 공통 연결된 제 1 소스 구조체,
    상기 제 1 및 제 2 방향들을 따라 배열된 복수 개의 제 2 가변 저항 메모리 셀들을 포함하는 제 2 메모리 세그먼트; 및
    상기 제 2 가변 저항 메모리 셀들에 전기적으로 공통 연결된 제 2 소스 구조체를 포함하되,
    상기 제 1 소스 구조체는,
    상기 제 1 방향을 따라 연장되는 복수 개의 제 1 로컬 소스 라인들; 및
    상기 제 2 방향을 따라 연장되고, 상기 복수 개의 제 1 로컬 소스 라인들과 공통으로 연결되는 복수 개의 제 1 소스 연결 라인들을 포함하고,
    상기 제 2 소스 구조체는,
    상기 제 1 방향을 따라 연장되는 복수 개의 제 2 로컬 소스 라인들; 및
    상기 제 2 방향을 따라 연장되고, 상기 복수 개의 제 2 로컬 소스 라인들과 공통으로 연결되는 복수 개의 제 2 소스 연결 라인들을 포함하고,
    상기 제 1 및 제 2 소스 구조체들은 서로 전기적으로 분리되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 방향들을 따라 배열된 복수 개의 리던던시 메모리 셀들 및 상기 리던던시 메모리 셀들에 공통으로 연결된 리던던시 소스 라인을 포함하는 리던던시 메모리 세그먼트를 더 포함하되,
    상기 리던던시 소스 라인은 상기 제 1 소스 구조체 또는 상기 제 2 소스 구조체와 전기적으로 공통 연결되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 소스 구조체와 연결되며, 상기 제 1 소스 구조체에 소스라인 전압을 제공하는 제 1 소스라인 드라이버; 및
    상기 제 2 소스 구조체와 연결되며, 상기 제 2 소스 구조체에 소스라인 전압을 제공하는 제 2 소스라인 드라이버를 더 포함하되,
    상기 제 1 및 제 2 소스라인 드라이버들은 리페어 회로로부터 발생된 리페어 신호에 의해 제어되는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 리페어 신호가 비활성화(disable)될 때, 상기 제 1 및 제 2 소스라인 드라이버들은 상기 제 1 및 제 2 소스 구조체들에 제 1 소스 라인 전압을 제공하고,
    상기 리페어 신호가 활성화(enable)될 때, 상기 제 1 및 제 2 소스라인 드라이버들은 상기 제 1 및 제 2 소스 구조체들에 상기 제 1 소스 라인 전압보다 낮은 레벨을 갖는 제 2 소스 라인 전압을 제공하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 로컬 소스 라인은 인접하는 제 1 가변 저항 메모리 셀들 사이에 배치되고, 상기 제 1 가변 저항 메모리 셀들과 연결되는 제 1 워드 라인들과 평행하며,
    상기 제 2 로컬 소스 라인은 인접하는 제 2 가변 저항 메모리 셀들 사이에 배치되고, 상기 제 2 가변 저항 메모리 셀들과 연결되는 제 2 워드 라인들과 평행한 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 2 방향으로 연장되는 복수 개의 비트 라인들을 더 포함하되,
    상기 제 1 및 제 2 가변 저항 메모리 셀들 각각은 직렬 연결된 가변 저항 메모리 소자 및 선택 소자를 포함하고,
    상기 가변 저항 메모리 소자는 상기 비트 라인들과 상기 선택 소자 사이에 연결되고, 상기 선택 소자는 상기 가변 저항 메모리 소자와 상기 제 1 및 제 2 소스 구조체들 사이에 연결되는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 2 방향으로 연장되는 복수 개의 비트 라인들을 더 포함하되,
    상기 제 1 및 제 2 가변 저항 메모리 셀들 각각은 직렬 연결된 가변 저항 메모리 소자 및 선택 소자를 포함하고,
    상기 가변 저항 메모리 소자는 상기 제 1 및 제 2 소스 구조체들과 상기 선택 소자 사이에 연결되고, 상기 선택 소자는 상기 가변 저항 메모리 소자와 상기 비트 라인들 사이에 연결되는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 가변 저항 메모리 셀들 각각은 하부 자성 패턴, 상부 자성 패턴 및 이들 사이에 개재된 터널 배리어막을 포함하는 반도체 메모리 장치.
  9. 제 1 및 제 2 메모리 영역들을 포함하는 반도체 기판;
    상기 제 1 및 제 2 메모리 영역들에서 제 1 방향으로 연장되는 복수 개의 워드 라인들;
    상기 제 1 및 제 2 메모리 영역들에서 상기 워드 라인들을 가로지르며, 상기 제 1 방향에 수직하는 제 2 방향으로 연장되는 복수 개의 비트 라인들;
    상기 워드 라인들과 상기 비트 라인들이 교차하는 영역들에 각각 배치되는 가변 저항 메모리 셀들;
    상기 제 1 메모리 영역에서, 상기 제 1 방향 및 상기 제 2 방향을 따라 배치된 상기 가변 저항 메모리 셀들에 전기적으로 공통 연결되는 제 1 소스 구조체; 및
    상기 제 1 소스 구조체와 이격되어 배치되고, 상기 제 2 메모리 영역에서 상기 제 1 방향 및 상기 제 2 방향을 따라 배치된 상기 가변 저항 메모리 셀들에 전기적으로 공통 연결되는 제 2 소스 구조체를 포함하되,
    상기 제 1 소스 구조체는,
    상기 제 1 방향으로 연장되며, 상기 제 1 메모리 영역에서 서로 인접하는 상기 워드 라인들 사이에 배치되는 복수 개의 제 1 로컬 소스 라인들; 및
    상기 복수 개의 제 1 로컬 소스 라인들과 공통으로 연결되는 제 1 소스 연결 라인들을 포함하고,
    상기 제 2 소스 구조체는,
    상기 제 1 방향으로 연장되며, 상기 제 2 메모리 영역에서 서로 인접하는 상기 워드 라인들 사이에 배치되는 복수 개의 제 2 로컬 소스 라인들; 및
    상기 복수 개의 제 2 로컬 소스 라인들과 공통으로 연결되는 제 2 소스 연결 라인들을 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 반도체 기판에 활성부들을 정의하는 소자 분리막;
    상기 워드 라인들 양측의 상기 활성부들 내에 형성된 제 1 및 제 2 불순물 영역들;
    상기 비트 라인들과 상기 제 1 불순물 영역들 사이에 각각 연결되는 가변 저항 메모리 패턴들을 더 포함하되,
    상기 제 1 소스 구조체는 상기 제 1 메모리 영역에 형성된 상기 제 2 불순물 영역들에 공통으로 접속되고,
    상기 제 2 소스 구조체는 상기 제 2 메모리 영역에 형성된 상기 제 2 불순물 영역들에 공통으로 접속되는 반도체 메모리 장치.
  11. 삭제
  12. 제 9 항에 있어서,
    상기 제 1 및 제 2 소스 연결 라인들은 상기 비트 라인들과 상기 반도체 기판의 상부면으로부터 동일한 높이에 배치되는 반도체 메모리 장치.
  13. 제 9 항에 있어서,
    상기 제 1 및 제 2 소스 연결 라인들은 상기 제 2 방향으로 연장되되, 상기 제 1 및 제 2 소스 연결 라인들의 길이는 상기 비트 라인들의 길이보다 짧은 반도체 메모리 장치.
  14. 제 9 항에 있어서,
    상기 복수 개의 비트 라인들이 서로 인접하는 상기 제 1 소스 연결 라인들 사이에서 서로 인접하는 상기 제 2 소스 연결 라인들 사이로 연장되는 반도체 메모리 장치.
  15. 제 9 항에 있어서,
    상기 반도체 기판에 활성부들을 정의하는 소자 분리막;
    상기 워드 라인들 양측의 상기 활성부들 내에 형성된 제 1 및 제 2 불순물 영역들; 및
    상기 제 1 및 제 2 소스 구조체들과 상기 제 1 불순물 영역들 사이에 각각 연결되는 가변 저항 메모리 패턴들을 더 포함하되,
    상기 비트 라인들은 상기 제 2 방향으로 배열된 상기 제 2 불순물 영역들과 연결되는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제 1 및 제 2 소스 구조체들 각각은,
    상기 제 1 방향을 따라 배열된 상기 가변 저항 메모리 패턴들 및 상기 제 2 방향을 따라 배열된 상기 가변 저항 메모리 패턴들과 공통으로 연결되는 반도체 메모리 장치.
  17. 제 9 항에 있어서,
    상기 가변 저항 메모리 셀들 각각은 하부 자성 패턴, 상부 자성 패턴, 및 이들 사이에 개재된 터널 배리어막을 포함하는 반도체 메모리 장치.
  18. 제 1 및 제 2 메모리 영역들을 포함하며, 활성부들이 정의된 반도체 기판;
    상기 제 1 및 제 2 메모리 영역들 각각의 상기 반도체 기판 상에 배치되며, 제 1 방향으로 연장되는 복수 개의 워드 라인들;
    상기 워드 라인들 양측의 상기 활성부들 내에 형성된 제 1 및 제 2 불순물 영역들;
    상기 제 1 방향에 수직한 제 2 방향으로 연장되며, 상기 제 1 및 제 2 메모리 영역들에서 상기 제 2 방향을 따라 배열된 상기 제 1 불순물 영역들과 접속되는 복수 개의 비트 라인들;
    상기 워드 라인들과 상기 비트 라인들이 교차하는 영역들에 각각 배치되는 가변 저항 메모리 패턴들;
    상기 워드 라인들과 나란히 연장되며, 상기 제 1 메모리 영역에 형성된 상기 제 2 불순물 영역들과 공통으로 접속되는 복수 개의 제 1 로컬 소스 라인들;
    상기 워드 라인들과 나란히 연장되며, 상기 제 2 메모리 영역에 형성된 상기 제 2 불순물 영역들과 공통으로 접속되는 복수 개의 제 2 로컬 소스 라인들;
    상기 제 1 메모리 영역에 배치된 상기 복수 개의 제 1 로컬 소스 라인들과 공통으로 접속되는 제 1 소스 라인; 및
    상기 제 2 메모리 영역에 배치된 상기 복수 개의 제 2 로컬 소스 라인들과 공통으로 접속되는 제 2 소스 라인을 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제 1 메모리 영역에서 상기 제 2 방향으로 연장되며, 상기 제 1 방향으로 서로 이격되어 배치되며, 상기 제 1 로컬 소스 라인들에 공통으로 접속되는 복수 개의 제 1 소스 연결 라인들;
    상기 제 2 메모리 영역에서 상기 제 2 방향으로 연장되며, 상기 제 1 방향으로 서로 이격되어 배치되며, 상기 제 2 로컬 소스 라인들에 공통으로 접속되는 복수 개의 제 2 소스 연결 라인들을 더 포함하는 반도체 메모리 장치.
  20. 제 18 항에 있어서,
    상기 제 1 및 제 2 소스 연결 라인들과 상기 비트 라인들은 상기 반도체 기판의 상부면으로부터 동일한 높이에 위치하는 반도체 메모리 장치.
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