TWI815446B - 電阻變化型非揮發性記憶體 - Google Patents

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Abstract

本發明提供一種可使流通於電阻變化型記憶元件之電流適當化之電阻變化型非揮發性記憶體。 本發明之實施形態之電阻變化型非揮發性記憶體具備記憶胞，該記憶胞具備：半導體基板；第1電極線，其於與半導體基板正交之第1方向延伸；第2電極線，其於與第1方向正交之第2方向上隔著絕緣膜相鄰，並於第1方向延伸；電阻變化膜，其於第1方向延伸，並與上述第1電極線相接；半導體膜，其於第1方向延伸，與電阻變化膜相接且與絕緣膜及第2電極線相接；電阻層，其配置於半導體膜與電阻變化膜之間，電阻值低於電阻變化膜；第1絕緣體膜，其於第1方向延伸，與半導體膜相接；及第1電位施加電極，其於第2方向延伸，與第1絕緣體膜相接。

Description

電阻變化型非揮發性記憶體
本發明之實施形態係關於一種電阻變化型非揮發性記憶體。
提案有於半導體基板上將ReRAM(Resistive Random Access Memory：電阻型隨機存取記憶體)元件、合金型PCM(Phase Change Memory：相變記憶體)元件、iPCM(Interfacial Phase Change Memory：介面相變記憶體)元件等電阻變化型記憶元件積體化之電阻變化型非揮發性記憶體。於電阻變化型非揮發性記憶體中，藉由於電阻變化型記憶元件流通電流，而將電阻變化型記憶元件設為高電阻狀態或低電阻狀態。
實施形態所欲解決之問題在於提供一種可使流通於電阻變化型記憶元件之電流適當化之電阻變化型非揮發性記憶體。
實施形態之電阻變化型非揮發性記憶體具備記憶胞，該記憶胞具備：半導體基板；第1電極線，其於與半導體基板正交之第1方向延伸；第2電極線，其於與第1方向正交之第2方向上隔著絕緣膜相鄰，並於第1方向延伸；電阻變化膜，其於第1方向延伸，並與第1電極線相接；半導體膜，其於第1方向延伸，與電阻變化膜相接且與絕緣膜及第2電極線相接；電阻層，其配置於半導體膜與電阻變化膜之間，電阻值低於電阻變化膜；第1絕緣體膜，其於第1方向延伸，與半導體膜相接；及第1電位施加電極，其於第2方向延伸，與第1絕緣體膜相接。
以下，參照圖式對實施形態進行說明。另，於以下之說明中，對具有同一功能及構成之構成要件附加共通之參照符號。於以下之說明中，亦有將複數個胞區塊CB0～CB(n-1)簡單顯示為胞區塊CB之情形。又，亦有將電阻變化元件RE顯示為電阻變化膜RE之情形。
(第1實施形態) (記憶體系統) 對應用第1實施形態之電阻變化型非揮發性記憶體100之記憶體系統1之區塊構成進行說明。如圖1所示記憶體系統1具備電阻變化型非揮發性記憶體100與控制器200。電阻變化型非揮發性記憶體100與控制器200亦可藉由例如組合構成一個半導體裝置，作為其之例列舉記憶卡、或SSD(Solid State Drives：固態驅動器)等。
電阻變化型非揮發性記憶體100具備複數個記憶胞，非揮發地記憶資料。控制器200藉由記憶體匯流排連接於電阻變化型非揮發性記憶體100，藉由主機匯流排連接於主機300。控制器200控制電阻變化型非揮發性記憶體100，又應答自主機300接收到之主機指令，並將其存取至電阻變化型非揮發性記憶體100。主機300係例如數位相機或個人電腦等，主機匯流排係例如依照記憶體介面之匯流排。記憶體匯流排進行依照記憶體介面之信號之收發。
(控制器200之構成) 如圖1所示控制器200具備主機介面電路(主機I/F(Interface))210、內置記憶體(RAM：Random Access Memory(隨機存取記憶體))220、處理器(CPU：Central Processing Unit(中央處理單元))230、緩衝記憶體240、記憶體介面電路(記憶體I/F)250、及ECC(Error Checking and Correcting：錯誤檢查與糾正)電路260。
主機介面電路210經由主機匯流排與主機300連接，將自主機300接收到之主機指令及資料分別傳送至處理器230及緩衝記憶體240。又主機介面電路210應答處理器230之命令，將緩衝記憶體240內之資料向主機300傳送。
處理器230控制控制器200整體之動作。例如處理器230於自主機300接收關於讀出之主機指令時，對其應答，使記憶體介面電路250發行對電阻變化型非揮發性記憶體100之讀出指令(記憶體指令)。處理器230於自主機300接收關於寫入之主機指令時，亦進行同樣之動作。又處理器230執行用於管理電阻變化型非揮發性記憶體100之各種處理。
記憶體介面電路250經由記憶體匯流排與電阻變化型非揮發性記憶體100連接，管理與電阻變化型非揮發性記憶體100之通信。且記憶體介面電路250基於自處理器230接收到之命令，將各種信號向電阻變化型非揮發性記憶體100發送，又自電阻變化型非揮發性記憶體100接收各種信號。
緩衝記憶體240暫時保持對電阻變化型非揮發性記憶體100之寫入資料或來自電阻變化型非揮發性記憶體100之讀出資料。
內置記憶體220係例如DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)或SRAM(Static Random Access Memory：靜態隨機存取記憶體)等半導體記憶體，作為處理器230之作業區域使用。且內置記憶體220保持用於管理電阻變化型非揮發性記憶體100之韌體、或移動表、歷程表、標誌表等各種管理表等。
錯誤糾正碼(ECC：Error Correcting Code)電路260進行記憶於電阻變化型非揮發性記憶體100之資料相關之錯誤檢測及錯誤糾正處理。即ECC電路260於寫入資料時產生錯誤糾正碼，將其賦予至寫入資料中，於讀出資料時將其解碼。
(電阻變化型非揮發性記憶體100之構成) 如圖1所示電阻變化型非揮發性記憶體100具備胞陣列110、列解碼器120、驅動器電路130、感測放大器140、位址暫存器150、指令暫存器160、及定序器170。周邊電路108具備驅動器電路130、位址暫存器150、指令暫存器160、及定序器170。
胞陣列110具備與列(字元線)及行(位元線)建立對應之包含複數個非揮發性記憶胞之複數個區塊。胞陣列110記憶自控制器200給與之資料。
列解碼器120基於位址暫存器150內之區塊位址BA選擇胞陣列110內之區塊中之任一者，選擇進一步選擇之區塊之字元線方向。
驅動器電路130基於位址暫存器150內之頁面位址PA，經由列解碼器120對選擇之區塊供給電壓。
感測放大器140具備設置於每個位元線BL之感測放大器模組，於讀出資料時，感測自胞陣列110讀出之資料，進行必要之運算。且，將該資料DAT輸出至控制器200。於寫入資料時，將自控制器200接收到之寫入資料DAT傳送至胞陣列110。位址暫存器150保持自控制器200接收到之位址ADD。於該位址ADD，包含區塊位址BA與頁面位址PA。
指令暫存器160保持自控制器200接收到之指令CMD。
定序器170基於保持於指令暫存器160之指令CMD，控制電阻變化型非揮發性記憶體100整體之動作。
(胞陣列110之電路構成) 圖2係第1實施形態之電阻變化型非揮發性記憶體100之胞陣列110之等效電路圖。
如圖2所示，胞陣列110具備梯子連接型記憶體構成。於梯子連接型記憶體構成中，將複數個胞區塊CB0～CB(n-1)(此處n為1以上之整數)2維排列構成胞陣列110。胞區塊CB以將複數個記憶胞MC於局部位元線LBL及局部源極線LSL間梯子狀並聯連接而構成。各記憶胞MC以電阻變化元件RE與胞電晶體MT之串聯連接構成。
記憶胞MC包含電阻變化元件RE及胞電晶體MT。作為電阻變化元件RE之一例，列舉合金型相轉變元件(Ge 2Sb 2Te 5)。電阻變化元件RE藉由結晶狀態變化，而成為低電阻或高電阻之狀態。以下，將電阻變化元件RE之結晶狀態變化稱為「相變」，將電阻變化元件RE處於低電阻狀態(LRS)之情形記載為「設置狀態」，將處於高電阻狀態(HRS)之情形記載為「重設狀態」。例如，若結晶狀態變化成為非晶形，則成為高電阻狀態。若結晶狀態變化並進行結晶化則成為低電阻狀態。選擇之記憶胞MC於高電阻狀態(重設)時，位元線BL之電位慢慢下降，於低電阻狀態(設置)時位元線BL之電位急速下降。又，胞電晶體MT包含半導體膜、閘極絕緣膜、及閘極電極。於記憶胞MC中，串聯連接電阻變化元件RE、及胞電晶體MT。
局部位元線LBL經由選擇電晶體SGD0～SGD3連接於位元線BL0～BL3。局部源極線LSL連接於源極線SL。又，胞區塊CB之各者所包含之記憶胞MC之個數亦可為8個、32個、48個、64個、96個、或128個等，其數量並不限定。
於對電阻變化元件(電阻變化膜)RE之存取動作時，保持接通選擇胞區塊CB之選擇電晶體SGD，斷開非選擇胞區塊CB之選擇電晶體SGD。於選擇胞區塊CB中，保持接通選擇記憶胞MC之胞電晶體MT，斷開非選擇記憶胞MC之胞電晶體MT。若對位元線BL與源極線SL施加電壓，則胞電流以位元線BL→局部位元線LBL→選擇記憶胞MC之電阻變化元件RE→選擇記憶胞MC之胞電晶體MT→局部源極線LSL→源極線SL之路徑流通。
即，於梯子連接型記憶體中，與並聯連接胞區塊CB之複數個胞電晶體MT之通道區域對應，於對電阻變化元件(電阻變化膜)RE之存取動作時可縮短流通於半導體膜(CH)之電流路徑。因此，即使電流受半導體膜內之晶界等影響降低，亦可將胞電流量確保為可進行電阻變化元件RE之寫入動作(設置(Set)･重設(Reset)動作)及讀取動作(設置･重設狀態之檢測)之程度。
(胞陣列110之鳥瞰構成) 圖3係第1實施形態之電阻變化型非揮發性記憶體100之胞陣列110之鳥瞰圖。於圖3中，將位元線BL之延伸方向設為Y方向，將記憶胞MC之積層方向設為Z方向，將與Y方向及Z方向垂直之方向設為X方向。如圖3所示，胞陣列110於半導體基板21之+Z側，將柱狀之胞區塊CB2維排列於XY方向，且將積層體22於柱狀胞區塊CB中於Z方向貫通作為3維之記憶胞MC之排列構成。
於半導體基板21之+Z側，配置有包含積層體22之複數個積層體。複數個積層體隔著分離部ST彼此配置於在Y方向錯開之位置。分離部ST之至少與積層體22相接之面由絕緣物質形成，自其他積層體電性分離積層體22。分離部ST具有沿XZ方向延伸之大致鰭形狀。
於積層體22中，字元線WL與絕緣層222交替重複積層於Z方向。字元線WL由在XY方向延伸之板狀導電膜構成。以下，亦有將字元線WL稱為導電膜WL之情形。於積層體22中，複數個導電膜WL0～WL63彼此隔開配置於Z方向。各導電膜WL由以導電物(例如鎢等金屬)為主成分之材料形成。各絕緣層222由以絕緣物(例如氧化矽)為主成分之材料形成。
於積層體22之最上面之絕緣層222，胞區塊選擇線SG積層於Z方向。胞區塊選擇線SG由在XY方向延伸之板狀導電膜構成。以下，亦有將胞區塊選擇線SG稱為導電膜SG之情形。導電膜SG由以導電物(例如鎢等金屬)為主成分之材料形成。導電膜SG藉由分斷膜SHE於Y方向上進行分斷。分斷膜SHE設置於導電膜WL之上方(+Z側)，於XZ方向延伸，到達積層體22之最上面之絕緣層222。分斷膜SHE由絕緣物(例如氧化矽)形成。藉此，各胞區塊選擇線SG彼此電性絕緣。
各胞區塊CB於Z方向延伸，於Z方向貫通積層體22。胞區塊CB由在Z方向貫通複數個導電膜WL0～WL63之柱狀構造體構成。複數個胞區塊CB0～CB(n-1)2維排列於XY方向。各胞區塊CB包含作為於Z方向延伸之半導體通道發揮功能之半導體膜CH。半導體膜CH於Z方向貫通積層體22，作為半導體通道發揮功能。於半導體膜CH與導電膜WL交叉之位置構成記憶胞MC，於半導體膜CH與導電膜SG交叉之位置構成胞區塊選擇電晶體SGD。
於導電膜SG之上(+Z側)，配置有層間絕緣膜23。層間絕緣膜23由以絕緣物(例如氧化矽)為主成分之材料形成。
於層間絕緣膜23之+Z側，配置有複數個位元線BL及複數個源極線SL。複數個位元線BL排列於X方向。複數個源極線SL分別以每隔1個位於複數個位元線BL之間之方式，排列於X方向。位元線BL及源極線SL分別由在Y方向延伸之線狀導電膜構成。位元線BL及源極線SL分別由以導電物(例如鎢、銅、鋁等金屬)為主成分之材料形成。
於位元線BL與半導體膜CH之間，亦可配置有接觸插塞CP1。於該情形時，接觸插塞CP1於上端接觸位元線BL，於下端接觸半導體膜CH，可電性連接位元線BL及半導體膜CH。接觸插塞CP1由以導電物(例如鎢等金屬)為主成分之材料形成。
於源極線SL與局部源極線LSL之間，亦可配置有接觸插塞CP2。於該情形時，接觸插塞CP2於上端接觸源極線SL，於下端接觸局部源極線LSL，可電性連接源極線SL及局部源極線LSL。接觸插塞CP2由以導電物(例如鎢等金屬)為主成分之材料形成。
X方向上相鄰之2個胞區塊CB之組每隔1個成對。例如，胞區塊CB0與胞區塊CB3成對，胞區塊CB3與胞區塊CB6不成對，胞區塊CB6與胞區塊CB9成對。
(胞區塊CB之構成) X方向上相鄰之2個胞區塊CB之組例如如圖4～圖6所示構成。圖4係胞區塊CB0、CB3之鳥瞰圖。圖4顯示2個胞區塊CB0、CB3之組之構成。圖5係胞區塊CB0、CB3之沿X-Z面之剖視圖。顯示通過胞區塊CB之中心軸之X-Z剖面。於圖5中，為簡化，而省略字元線WL-字元線WL間之絕緣層之圖示。圖6(a)係沿圖5之A-A′線之剖視圖。圖6(b)係沿圖5之B-B′線之剖視圖。又，圖6(c)係沿圖5之C-C′線之剖視圖。另，於圖4～圖6中，省略隔熱膜、發熱膜之圖示。於圖12中詳細敘述具備隔熱膜、發熱膜之構成。
組中之胞區塊CB0與胞區塊CB3分別如圖4～圖6所示，由柱狀構造體構成。柱狀構造體具有將X方向設為長邊方向之XY平面形狀且具有以其XY剖面形狀柱狀於Z方向延伸之3維形狀。胞區塊CB0之柱狀構造體與胞區塊CB3之柱狀構造體於X方向結合，胞區塊CB0與胞區塊CB3之組具有大致橢圓柱形狀。
各胞區塊之柱狀構造體具有閘極絕緣體膜GD、半導體膜CH、局部位元線LBL、局部源極線LSL、及電阻變化膜RE。
局部源極線LSL由胞區塊CB0與胞區塊CB3之組共用。柱狀構造體之其他構成分別設置於胞區塊CB0與胞區塊CB3。
閘極絕緣體膜GD於Z方向延伸並貫通複數個導電膜WL0～WL63。閘極絕緣體膜GD具有大致橢圓筒形狀。
半導體膜CH於閘極絕緣體膜GD之內側於Z方向延伸並貫通複數個導電膜WL0～WL63。半導體膜CH具有大致橢圓筒形狀，其外側面與閘極絕緣體膜GD之內側面相接。
局部位元線LBL於半導體膜CH之內側於Z方向延伸並貫通複數個導電膜WL0～WL63。局部位元線LBL具有大致半圓柱形狀。
局部源極線LSL於半導體膜CH之內側於Z方向延伸並貫通複數個導電膜WL0～WL63。局部源極線LSL具有大致棱柱形狀。
電阻變化膜RE於半導體膜CH之內側且局部位元線LBL之外側貫通複數個導電膜WL0～WL63。電阻變化膜RE包含與半導體膜CH接觸之部分及與局部位元線LBL接觸之部分。即，電阻變化膜RE具有大致半圓筒形狀，其外側面與半導體膜CH之內側面相接，其內側面與局部位元線LBL之外側面相接。
(胞區塊之等效電路) 圖7係胞區塊CB0、CB3之電路圖。如圖7所示，記憶胞MC由連接於字元線WLi(i=0～63)之胞電晶體MT與2端子型電阻變化元件RE之串聯連接構成。分別連接於字元線WL0～WL63之複數個記憶胞MC0～MC63並聯連接，且將一者連接於共通之局部位元線(局部位元線LBL0、LBL1)，將另一者連接於共通之局部源極線LSL。局部位元線LBL0、LBL1經由胞區塊選擇電晶體SGD0、SGD1連接於位元線BL0、BL1。 藉由該構成，藉由使胞區塊選擇電晶體SGD0、SGD1接通(ON)選擇胞區塊CB0、CB3，接通選擇胞區塊CB0、CB3內之選擇字元線WL所連接之胞電晶體MT，而可對選擇記憶胞MC之電阻變化元件RE選擇性施加電壓，施加電流，可進行隨機讀取、隨機寫入。再者，可將位元線BL0、BL1、源極線SL間之電流路徑之串聯電晶體數抑制為僅2個，即使電晶體之接通電阻較高亦可充分供給電阻變化元件RE可進行設置/重設動作之電流。
於該例中，顯示將局部源極線LSL設為共通之左右2個胞區塊CB0、CB3之等效電路。亦可使用共通之字元線WL1、胞區塊控制線SG0，同時讀取/寫入2個胞區塊CB0、CB3之記憶胞MC1。
圖8係顯示胞區塊CB之動作之電路圖，以一點劃線顯示選擇字元線為WL1之情形之電流通路。此時，因電流量根據電阻變化膜RE之電阻狀態(設置、重設狀態)改變，故可進行讀取動作。雖配置於積層之字元線WL之開口部之胞電晶體MT通常為多晶矽通道且移動度與塊狀電晶體相比非常低，但因存取時之胞區塊CB0之串聯電晶體(於圖8之情形時，為胞區塊選擇電晶體SGD0與1個胞電晶體MT)之數量少至2個，故可導通足夠大之胞電流。因此，電阻變化元件RE容易進行設置/重設驅動動作。若由低電阻之鎢等形成局部位元線LBL0、LBL1或局部源極線LSL，則即使增加字元線WL之積層數，電阻變化元件RE之讀取、寫入動作時之胞電流亦幾乎不減少，故可實現低成本之記憶體。
如以上，複數個字元線由彼此隔開積層之複數個導電膜構成，胞區塊由積層方向上貫通複數個導電膜之柱狀構造體構成。該構造可藉由於絕緣層與犧牲層SF交替積層之積層體設置記憶體孔MH，於其中嵌入1個或複數個胞區塊CB而形成，可大幅度削減製造成本。再者，因於複數個記憶胞之並聯連接中連接區塊選擇電晶體，構成胞區塊，故可將於胞區塊內動作時胞電流經由之串聯電晶體數抑制為2個左右。藉此，可容易增大胞電流，電阻變化元件RE容易進行設置/重設驅動動作。因此，可實現積體度較高且低成本之記憶體。
又，於由低電阻之鎢等形成局部位元線LBL或局部源極線LSL之情形時，即使增加字元線WL之積層數，讀取、寫入動作時之胞電流亦幾乎不減少。自該點而言，亦可實現積體度較高且低成本之記憶體。
(製造方法) 圖9(a)～圖9(d)分別係顯示胞陣列110之製造方法之XY剖視圖，顯示於與圖5之C-C’線對應之犧牲層SF之Z位置切斷之X-Y剖面。另，於圖9(a)～圖9(d)中，省略隔熱膜HB之圖示。於形成電阻變化膜RE後可適當實施隔熱膜HB之形成。
於半導體基板21(參照圖3)之+Z側交替複數次積層絕緣層222與犧牲層SF，形成積層體。絕緣層222由例如將氧化矽設為主成分之材料形成，犧牲層SF由例如將氮化矽設為主成分之材料形成。因形成胞區塊CB，故分別形成將積層體於Z方向貫通之複數個記憶體孔MH。各記憶體孔MH可以XY剖視下將X方向設為長邊方向之大致橢圓形狀形成。
如圖9(a)所示，於各記憶體孔MH之側壁外周，堆積閘極絕緣體膜GD，於其內側堆積半導體膜CH，之後由絕緣膜DF填埋內部之後，一面留下絕緣膜DF之圖中中央部一面去除圖中左右之部分。藉由使用微影以抗蝕劑圖案選擇性掩蔽絕緣膜DF之圖中中央部，而進行一面留下絕緣膜DF之圖中中央部一面去除圖中左右之部分之蝕刻加工。
如圖9(b)所示，形成圖中左右2個子孔SH。
如圖9(c)所示，於圖中左右之子孔SH中，以與半導體膜CH相接之方式於半導體膜CH之內側堆積電阻變化膜RE，但於胞區塊選擇線SG之Z位置、胞區塊選擇線SG及導電膜WL之間之Z位置，去除電阻變化膜RE(參照圖6(a)、圖6(b))。相對於半導體膜CH亦去除X方向中央附近且導電膜WL正上方之Z位置為止之部分。更進一步於內側填埋局部位元線LBL，但於胞區塊選擇線SG之Z位置，去除局部位元線LBL，嵌入絕緣膜DF(參照圖6(a))。
如圖9(d)所示，一面留下絕緣膜DF之圖中左右之部分一面去除圖中中央部。藉由使用微影由露出之抗蝕劑圖案選擇性掩蔽絕緣膜DF之圖中中央部，而進行一面留下絕緣膜DF之圖中左右之部分一面去除圖中中央部之蝕刻加工。藉此，形成圖中中央之子孔SH。於圖中中央之子孔SH，於內部填埋局部源極線LSL。設為於胞區塊選擇線SG之Z位置、胞區塊選擇線SG及導電膜WL之間之Z位置，不與半導體膜CH相接(參照圖6(a)、圖6(b))，但於與導電膜WL對應之Z位置，與半導體膜CH相接之構造(參照圖6(c))。之後，藉由去除犧牲層SF，於藉此形成之空隙嵌入導電膜WL，而製造包含圖4～圖6所示之胞區塊CB之胞陣列110。
如以上，於2個胞區塊CB形成於記憶體孔MH內之製造方法中，同時進行2個胞區塊CB之電阻變化膜RE之堆積。同時進行2個胞區塊CB之局部位元線LBL之嵌入。藉此，因可削減製造步驟數，可減少製造成本，故可實現低成本之記憶體。
(變化例之製造方法) 若有2次微影之對準偏差，則有局部源極線LSL與局部位元線LBL之距離改變(半導體通道長改變)且胞區塊CB之動作特性不均一之可能性。考慮該情況，胞陣列110亦可取代圖9(b)～圖9(d)所示之步驟，進行圖10(a)～圖10(c)所示之步驟。另，於圖10(a)～圖10(c)中，省略隔熱膜HB之圖示。於形成電阻變化膜RE後可適當實施隔熱膜HB之形成。
藉由使用掩蔽圖9(a)所示之絕緣膜DF之圖中中央部及左右之間之部分之抗蝕劑圖案進行蝕刻加工，而如圖10(a)所示，形成圖中中央及左右3個子孔SH。
如圖10(b)中虛線所示，以覆蓋之抗蝕劑圖案選擇性掩蔽圖中中央之子孔SH，於圖中左右之子孔SH內，堆積電阻變化膜RE，於胞區塊選擇線SG之Z位置、胞區塊選擇線SG及導電膜WL之間之Z位置，去除電阻變化膜RE(參照圖6(a)、圖6(b))。
之後，如圖10(c)所示，去除掩蔽，於圖中左右之子孔SH，進一步於內側填埋局部位元線LBL，於圖中中央之子孔SH，填埋局部源極線LSL。於胞區塊選擇線SG之Z位置，去除局部位元線LBL，嵌入絕緣膜DF(參照圖6(a))。於圖中左右之子孔SH中，於胞區塊選擇線SG之Z位置去除局部位元線LBL。
如此，可同時形成圖中中央及左右之3個子孔SH，且可容易形成為局部源極線LSL與局部位元線LBL之距離成為所期望之距離。藉此，可抑制胞區塊CB之動作特性之不均一。
(動作波形之時序圖) 圖11係第1實施形態之電阻變化型非揮發性記憶體之動作波形之時序圖。圖11顯示字符串區塊之動作例。於記憶胞MC為非選擇之情形時，將胞電晶體MT設為斷開狀態(非導通狀態)。於胞電晶體MT為斷開狀態之情形時，於胞電晶體MT之半導體膜無法形成反轉層。因此，電流幾乎不流通於半導體膜，且電流不流通於電阻變化元件RE。於選擇記憶胞MC之情形時，將胞電晶體MT設為接通狀態(導通狀態)。因於胞電晶體MT之半導體膜形成反轉層，故電流流通於反轉層。該電流亦流通於與胞電晶體MT串聯連接之電阻變化元件RE。
圖11中，於時序t1之前，進行待機時之動作。列解碼器120將源極線SL維持為低位準V L1(例如V L1=0 V)，將胞區塊選擇線SG維持為低位準V L2(例如V L2=0 V或負電位)，將非選擇字元線WL及選擇字元線WL均維持為低位準V L3(例如V L3=0 V)。為改善胞電晶體MT之斷開特性，字元線WL之低位準V L3亦可為負電位(例如-2 V)。因將胞區塊選擇電晶體SGD維持為斷開狀態，故位元線BL亦可為0 V或任意電位。
於時序t1，開始讀取･寫入動作。列解碼器120使胞區塊選擇線SG之信號自低位準V L2向高位準V H2過渡，選擇胞區塊CB0。
於選擇與字元線WL1對應之記憶胞MC1之情形時(參照圖8)，使字元線WL1之信號自低位準V L3向高位準V H3過渡，將其他字元線WL0、WL2～WL63之信號維持為低位準V L3。字元線WL1之信號之低位準V L3為非選擇電位，高位準V H3為選擇電位。
藉此，可存取胞區塊CB0之胞區塊選擇線SG0及字元線WL1所對應之記憶胞MC1。即，位元線BL0與源極線SL經由選擇記憶胞MC1之電阻變化元件RE導通。設為選擇1個記憶胞MC之狀態，保持將源極線SL固定為低位準V L1不變，若複數個位元線BL0、BL1中將選擇位元線BL0自低位準V L4提升至高位準V H4並將剩下之位元線BL1固定為低位準V L4，則於選擇位元線BL0與源極線SL之間流通電流。位元線BL0之電位之高位準V H4為選擇電位，低位準V L4為非選擇電位。
讀取時，於時序t1，列解碼器120於將選擇位元線BL0自低位準V L4提升至高位準V H4之後浮動。根據此，若選擇記憶胞MC為高電阻狀態(重設狀態)則位元線BL0之電位不易下降，被維持為高位準V H4附近。藉此，感測放大器140檢測位元線BL0之電位為高位準V H4，自記憶胞MC讀出“1”。若記憶胞MC為低電阻狀態(設置狀態)則位元線BL0之電位下降至低位準V L4。藉此，感測放大器140檢測位元線BL0之電位為低位準V L4，自記憶胞MC讀出“0”。此時，胞區塊CB0之胞電流經由之電晶體數為2個。
寫入時，於時序t1，感測放大器140將欲寫入之位元線BL0之電位自低位準V L4提升至高位準V H4，於選擇記憶胞MC流通電流。此時，胞區塊CB0之胞電流經由之電晶體數亦為2個。
於時序t1之後之時序t2，感測放大器140若使位元線BL0之電位自高位準V H4急遽下降至低位準V L4，則選擇記憶胞MC之電阻變化元件(相變元件)RE被驟冷並設為非晶形化(高電阻化)。藉此，記憶胞MC成為高電阻狀態(重設狀態)，對記憶胞MC寫入“1”。感測放大器140若使位元線BL0之電位自高位準V H4慢慢下降至低位準V L4，則選擇記憶胞MC之電阻變化元件(相變元件)RE被慢慢冷卻並結晶化(低電阻化)。藉此，記憶胞MC成為低電阻狀態(設置狀態)，對記憶胞MC寫入“0”。
之後，根據讀取･寫入完成，各信號可能返回至過渡前之位準。例如，胞區塊選擇線SG之信號自高位準V H2返回至低位準V L2。非選擇字元線WL之信號仍被維持為低位準V L3。選擇字元線WL之信號自高位準V H3返回至低位準V L3。
另，於將位元線BL0設為保持(HOLD)狀態時，被保持為保持位準V L5。又，如稍後所述，於第1實施形態之電阻變化型非揮發性記憶體中，使用字元線WL作為虛設字元線DWL之情形時，於時序期間t0～t1施加低位準V L6，於時序期間t1～t3施加低位準V L7(V L7＜V L6)，於時序期間t3～施加低位準V L6。
如以上，於電阻變化型非揮發性記憶體100中，於對選擇記憶胞MC之讀取･寫入動作時胞區塊CB0之胞電流經由之電晶體數為2個。即，於讀取･寫入動作時，因抑制胞電流經由之半導體膜之路徑長，故可容易增大胞電流，且電阻變化元件RE容易進行設置/重設驅動動作。
圖12係第1實施形態之電阻變化型非揮發性記憶體之胞區塊沿XY平面之剖視圖中，電流導通路徑之說明圖。於圖12之構造例中，於局部位元線LBL之周圍具備隔熱膜HB1，於局部源極線LSL之周圍具備隔熱膜HB2。隔熱膜HB1形成於局部位元線LBL與電阻變化膜RE之間。又，隔熱膜HB2形成於局部源極線LSL與半導體膜CH之間。於寫入重設時導通於局部位元線LBL與局部源極線LSL之間之電流通過LBL→BM1→RE→CH→BM2→LSL之電流路徑R。此處，隔熱膜HB1、及隔熱膜HB2均具有相同程度之厚度，由例如TiN、TaN、TiO x、C、CN、C-W、C-WN等形成。另，可取代隔熱膜HB1、隔熱膜HB2應用發熱膜HT。又，於構造上容許之情形時，可採用隔熱膜HB1、隔熱膜HB2與發熱膜HT之兩者。例如，亦可將發熱膜HT於電阻變化膜RE之外周，設置於與半導體膜CH之間。另，於第2實施形態中對發熱膜HT進行說明(參照圖22B)。
圖13係第1實施形態之電阻變化型非揮發性記憶體之胞區塊於局部源極線LSL及局部位元線LBL附近之放大剖視圖中，寫入重設時之電流導通路徑之說明圖。如圖13所示，於選擇記憶胞MC1時對字元線WL1施加通常之電壓位準V H3之情形時，因施加至電阻變化元件RE之分壓根據位置而不同，故於電阻變化膜RE，產生電流導通時之電阻分佈，且於半導體膜CH內引起電壓下降。於選擇記憶胞MC1時對字元線WL1施加通常之電壓位準V H3之情形時，產生寫入重設而不高電阻化之部分。寫入重設而不高電阻化之部分係不進行高溫化且不進行非晶形GST化之部分。產生寫入重設而不高電阻化之部分(不進行非晶形GST化之部分)之理由是因為施加至電阻變化膜RE之分壓較小，藉此不進行高溫化。例如，於箭頭P附近，電阻變化膜RE因由於非晶形化而高電阻化，故電流分佈相對較小。另一方面，於箭頭Q附近，電阻變化膜RE因不進行非晶形化，容易維持低電阻化，故電流分佈相對較大。根據位置而電阻變化膜RE之分壓不同，通過箭頭Q附近之剖面之電流通路中於半導體膜CH內引起電壓下降。於箭頭Q附近，因電阻變化膜RE本來應高電阻化但卻表現為低電阻，故於讀取動作時，導致錯誤讀出。其結果，招致記憶體動作之可靠性下降。
另一方面，為避免此種可靠性之下降，而於選擇記憶胞MC1時對字元線WL1施加較通常之電壓位準V H3更高電壓之情形時，可抑制導通電阻變化元件RE之電流導通時之電阻分佈。
圖14係第1實施形態之電阻變化型非揮發性記憶體之胞區塊之沿XZ面之剖視圖(圖5)中，洩漏至記憶胞MC1之上下相鄰之記憶胞MC0、MC2之電流導通路徑之說明圖。另，於圖14中，省略隔熱膜HB1、隔熱膜HB2之圖示。於選擇記憶胞MC1時對字元線WL1施加較通常之電壓位準V H3更高電壓之情形時，產生洩漏至記憶胞MC1之上下相鄰之記憶胞MC0、MC2之電流導通路徑Z 10⇒Z 0S及Z 12⇒Z 2S。其原因在於，由於來自選擇字元線WL1之邊緣電場，而於WL線間之空間部分形成寄生電晶體，故產生來自該寄生電晶體之洩漏電流。由於該洩漏電流，產生上下相鄰之胞之熱干擾，選擇胞之發熱效率下降。
(配置虛設字元線DWL之例) 圖15係第1實施形態之電阻變化型非揮發性記憶體之胞區塊沿XZ平面之剖視圖(圖5)中，配置虛設字元線DWL之例之說明圖。於圖15中，亦省略隔熱膜HB1、隔熱膜HB2之圖示。於圖15中，字元線WL與虛設字元線DWL上下彼此錯開配置。此處，虛設字元線DWL係用於抑制於Z方向上下相鄰配置之記憶胞間之洩漏電流之電極線，亦可稱為繞行電壓抑制電極線，簡單稱為抑制電極線。由導電膜形成之字元線WL與虛設字元線DWL例如字元線WL0、虛設字元線DWL1、字元線WL2、虛設字元線DWL2、…、虛設字元線DWL62、字元線WL63般積層化。與該等對應形成記憶胞MC0、虛設胞DMC1、記憶胞MC2、虛設胞DMC2、…、虛設胞DMC62、記憶胞MC63。其他構成與圖5同樣。
如圖11所示，對虛設字元線DWL，於時序期間t0～t1施加低位準V L6，於時序期間t1～t3施加低位準V L7(V L7＜V L6)，於時序期間t3～施加低位準V L6。即，對虛設字元線DWL，施加與非選擇之字元線WL相同位準V L6(V L6=V L3)之電壓或低於非選擇之字元線WL之位準V L7(V L7＜V L6)之電壓，於上下之虛設胞中確實地切斷洩漏電流。
圖16係第1實施形態之電阻變化型非揮發性記憶體之胞區塊之沿XZ面之剖視圖，即虛設字元線DWL附近之放大圖。於圖16中，亦省略隔熱膜HB1、隔熱膜HB2之圖示。於圖16中，如…字元線WL(n-1)、虛設字元線DWL(n-1)、字元線WL(n)、虛設字元線DWL(n)、字元線WL(n+1)…般積層化。又，與該等對應，形成…記憶胞MC(n-1)、虛設胞DMC(n-1)、記憶胞MC(n)、虛設胞DMC(n)、記憶胞MC(n+1)…。
圖17A係動作波形例。於圖17中，藉由相對於選擇字元線WL(n)之電壓+V WLn，將虛設字元線DWL(…n-1、n、n+1、…)之電壓與非選擇字元線WL(…、n-2、n-1)、WL(n+1、n+2…)之電壓設為相同值之電壓-V WL，而於上下之虛設胞中確實地切斷洩漏電流。
又，圖17B係另一動作波形例。於圖17B中，藉由相對於選擇字元線WL(n)之電壓+V WLn，將非選擇字元線WL(…、n-2、n-1)、WL(n+1、n+2…)之電壓設為-V WLn，將虛設字元線DWL(…n-1、n、n+1、…)之電壓設為-V DWL，而於上下之虛設胞中更確實地切斷洩漏電流。
此處，例如施加於非選擇字元線之電壓可為0 V。然而亦可為-3 V，只要為可確實地切斷連接於非選擇字元線之電晶體之電壓即可。施加於虛設字元線DWL之電壓只要可確實地切斷連接於虛設字元線DWL之電晶體即可。若設為與施加於非選擇字元線之電壓相同之電壓，則控制性變簡單且方便。或，若設為較施加於非選擇字元線之電壓更低之電壓，則可更確實地切斷。
第1實施形態之電阻變化型非揮發性記憶體具備第1記憶胞MC1、與第2記憶胞MC2，該第1記憶胞MC1具備：局部位元線LBL，其於與半導體基板21正交之Z方向延伸；局部源極線LSL，其於與Z方向正交之X方向上隔著絕緣膜DF相鄰，並於Z方向延伸；電阻變化膜RE，其於Z方向延伸，與局部位元線LBL相接；半導體膜CH，其於Z方向延伸，與電阻變化膜RE相接且與絕緣膜DF及局部源極線LSL相接；閘極絕緣體膜GD，其於Z方向延伸，與半導體膜CH相接；及第1電位施加電極(WL)，其於X方向延伸，與閘極絕緣體膜GD相接；且該第2記憶胞DMC具備：第2電位施加電極(DWL)，其設置於Z方向上與第1電位施加電極WL不同之位置，於X方向延伸，與閘極絕緣體膜GD相接。
於對第1記憶胞MC1進行讀出動作時，對第1電位施加電極(選擇字元線WL)施加第1電壓(例如7 V)，且對第2電位施加電極(DWL)施加低於第1電壓(例如7 V)之第2電壓(例如0 V)，不進行對上述第2記憶胞DMC1之讀出動作。
另一方面，於第1實施形態之電阻變化型非揮發性記憶體中，因具備虛設字元線DWL，故虛設胞DMC之部分無法使用於記憶，減少本來之電阻變化型非揮發性記憶體之容量。另，虛設字元線DWL之個數不限定於1個。可複數個連續配置。又，虛設字元線DWL之配置位置可為選擇閘極線SG與字元線WL0之間。又，亦可為字元線WL63與半導體基板21之間。
(變化例) 圖18A係第1實施形態之變化例1之電阻變化型非揮發性記憶體之胞區塊沿XZ平面之放大剖視圖。如圖18A所示，為於第1實施形態之變化例1之電阻變化型非揮發性記憶體中，分離於Z方向上下配置之記憶胞MC0、MC1之半導體膜CH，分別作為半導體膜CH0、CH1形成之例。針對其他記憶胞MC2、…、MC63亦同樣。於第1實施形態之變化例1之電阻變化型非揮發性記憶體中，藉由分離於Z方向上下配置之記憶胞MC0、MC1、MC2、…、MC63之半導體膜CH0、CH1、CH2、…、CH63，可阻斷上下方向之記憶胞間之洩漏電流。
圖18B係第1實施形態之變化例2之電阻變化型非揮發性記憶體之胞區塊沿XZ平面之放大剖視圖。如圖18B所示，為於第1實施形態之變化例2之電阻變化型非揮發性記憶體中，分離於Z方向上下配置之記憶胞MC0、MC1之半導體膜CH及電阻變化膜RE，分別作為半導體膜CH0、CH1、及電阻變化膜RE0、RE1形成之例。針對其他記憶胞MC2、…、MC63亦同樣。於第1實施形態之變化例2之電阻變化型非揮發性記憶體中，藉由分離於Z方向上下配置之記憶胞MC0、MC1、MC2、…、MC63之半導體膜CH0、CH1、CH2、…、CH63、及電阻變化膜RE0、RE1、RE2、…、RE63，可阻斷上下方向之記憶胞間之洩漏電流。於第1實施形態之變化例1之電阻變化型非揮發性記憶體中，因雖分離半導體膜CH但電阻變化膜RE共通，故經由電阻變化膜RE之上下方向之記憶胞間之洩漏電流雖微小但卻存在。另一方面，於第1實施形態之變化例2之電阻變化型非揮發性記憶體中，因除半導體膜CH以外亦分離電阻變化膜RE，故亦可阻斷經由電阻變化膜RE之上下方向之記憶胞間之洩漏電流。另一方面，於圖18A、圖18B所示之構造中，與胞電晶體MT之通道寬度相當之電流導通寬度變窄，導通時之胞電流減少。
(第2實施形態) 圖19係第2實施形態之電阻變化型非揮發性記憶體之胞區塊CB0、CB3之鳥瞰圖。於圖19中，省略隔熱膜、發熱膜之圖示。於圖20～圖22A、圖22B中稍後敘述具備隔熱膜、發熱膜之構成。
於各胞區塊CB中，半導體膜CH與複數個字元線WL0～WL63對應被分割為複數個半導體膜CH0～CH63。複數個半導體膜CH0～CH63彼此於Z方向隔開且積層。各半導體膜CH0～CH63於XY俯視下，具有將X方向設為長邊方向之橫0字形狀。
又，於各胞區塊CB中，電阻變化膜RE與複數個字元線WL0～WL63對應被分割為複數個電阻變化膜RE0～RE63。複數個電阻變化膜RE0～RE63彼此於Z方向隔開且積層。各電阻變化膜RE0～RE63於XY俯視下，具有面向局部源極線LSL之側開放之橫U字形狀。
圖20係第2實施形態之電阻變化型非揮發性記憶體之胞區塊CB0、CB3之沿XZ面之剖視圖。圖21係第2實施形態之電阻變化型非揮發性記憶體之胞區塊CB0、CB3沿圖20之H-H′線之剖視圖。於圖21中，省略發熱膜HT之圖示。
圖22A係第2實施形態之電阻變化型非揮發性記憶體之胞區塊於局部源極線LSL及局部位元線LBL附近之放大剖視圖。圖22B係圖22A之A區域部分之放大圖。
如圖20及圖21所示，於第2實施形態中，於各胞區塊之電阻變化膜RE與局部位元線LBL之間具備第1隔熱膜HB1，於半導體膜CH與局部源極線LSL間具備第2隔熱膜HB2。例如，於使選擇記憶胞MC之電阻變化元件RE進行設置/重設動作時利用由胞電流於電阻變化膜RE產生之焦耳熱。於電阻變化膜RE與局部位元線LBL相接之構成中，因電阻變化膜RE所產生之熱洩漏至局部位元線LBL及半導體膜CH，故為使選擇記憶胞MC之電阻變化膜RE升溫至可進行設置/重設動作之溫度而流通較大之胞電流。考慮該情況，於第2實施形態中，如圖20～圖21所示，胞區塊CB具備第1隔熱膜HB1，可抑制電阻變化膜RE所產生之熱洩漏至局部位元線LBL。隔熱膜HB1可一面於電阻變化膜RE與局部位元線LBL之間流通電流一面抑制來自電阻變化膜RE之熱之洩漏。發熱膜HT可一面於電阻變化膜RE與半導體膜CH之間流通電流一面抑制來自電阻變化膜RE之熱之洩漏。隔熱膜HB2可一面於局部源極線LSL與半導體膜CH之間流通電流一面抑制來自電阻變化膜RE之熱之洩漏。
又，於第2實施形態之電阻變化型非揮發性記憶體中，於半導體膜CH與電阻變化膜RE之間具備包含低電阻材料之低電阻層LRM。於各胞區塊CB中，於電阻變化膜RE與半導體膜CH之間配置有低電阻層LRM。低電阻層LRM與複數個字元線WL0～WL63對應被分割為複數個低電阻層LRM0～LRM63。複數個低電阻層LRM0～LRM63彼此於Z方向隔開且積層。各低電阻層LRM0～LRM63於XY俯視下，具有面向局部源極線LSL之側開放之橫U字形狀。藉由於半導體膜CH與電阻變化膜RE之間隔著低電阻層LRM而可將電阻變化膜RE之分壓設為固定。又，可減少電阻變化膜RE外周之半導體膜CH內之電壓下降。又，可使電阻變化膜RE整體升溫。作為包含低電阻材料之低電阻層LRM，可應用例如W、Ti、TiN、TaN、WSi等。
第2實施形態之電阻變化型非揮發性記憶體具備記憶胞MC，該記憶胞MC具備：第1局部位元線LBL，其於與半導體基板21正交之Z方向延伸；局部源極線LSL，其於與Z方向正交之X方向上隔著絕緣膜DF相鄰，並於與半導體基板21正交之Z方向延伸；電阻變化膜RE，其於Z方向延伸，與第1局部位元線LBL相接；半導體膜CH，其於Z方向延伸，與電阻變化膜RE相接且與絕緣膜DF及局部源極線LSL相接；低電阻層LRM，其配置於半導體膜CH與電阻變化膜RE之間，電阻值低於電阻變化膜RE；閘極絕緣體膜GD，其於Z方向延伸，與半導體膜CH相接；及第1電位施加電極(WL)，其於X方向延伸，與閘極絕緣體膜GD相接。
再者，如圖20及圖22B所示期望第2實施形態之電阻變化型非揮發性記憶體於低電阻層LRM與電阻變化膜RE之間具備第3隔熱膜HT。又，第3隔熱膜HT與電阻變化膜RE相接配置。於低電阻層LRM與電阻變化膜RE之間配置第3隔熱膜HT之理由是因為欲使電阻變化膜RE保持熱。即，因使W等電阻率較低之低電阻層LRM與電阻變化膜RE直接接觸時會散熱，故期望於低電阻層LRM與電阻變化膜RE之間配置第3隔熱膜HT。作為第3隔熱膜HT，可使用作為發熱膜發揮功能者。例如，作為發熱膜HT之材料，可使用包含銦作為雜質之鍺。藉由調整作為雜質之銦之濃度及導電型(p型或n型)，可容易使包含銦之鍺高電阻化。例如，藉由將p型銦之雜質濃度調整為1×10 15～1×10 16cm -3左右，而期望將發熱膜HT之比電阻設為0.5～4 Ωcm左右。又，作為發熱膜HT之材料，可為包含銦作為雜質之碲，亦可為III-V族化合物。
另一方面，第2實施形態之電阻變化型非揮發性記憶體期望於低電阻層LRM與半導體膜CH之間，不配置隔熱膜。於低電阻層LRM與半導體膜CH之間，不配置隔熱膜之理由是因為避免隔熱膜所致之半導體膜CH之電阻上升。即，原因在於可藉由使W等電阻率較低之低電阻層LRM與半導體膜CH直接接觸而使電流通路均一化。
如以上，於第2實施形態中，各胞區塊CB中，於電阻變化膜RE與局部位元線LBL之間介存隔熱膜HB1，於電阻變化膜RE與半導體膜CH之間介存發熱膜HT及低電阻層LRM。藉此，可將電阻變化膜RE與半導體膜CH之間之電位差設為固定，且於電阻變化膜RE發熱時發熱膜HT可協助發熱。其結果，可提高選擇記憶胞MC之發熱效率。
另，取代電阻變化膜RE與半導體膜CH之間，發熱膜HT亦可配置於電阻變化膜RE與局部位元線LBL之間。例如，於圖21所示之各胞區塊CB之構成中，藉由由發熱膜HT置換隔熱膜HB1，而成為發熱膜HT配置於電阻變化膜RE與局部位元線LBL之間之構成。藉由該構成，因發熱膜HT亦於電阻變化膜RE附近作為加熱器發揮功能，故可協助電阻變化膜RE之發熱，且可提高選擇記憶胞MC之發熱效率。
於電阻變化膜RE與半導體膜CH之間介存發熱膜HT。發熱膜HT具有大致半圓筒形狀，其外側面與半導體膜CH之內側面相接，其內側面與電阻變化膜RE之外側面相接。此時，電阻變化膜RE包含經由發熱膜HT及低電阻層LRM與半導體膜CH接觸之部分及與局部位元線LBL接觸之部分。
另，再者，亦可於局部源極線LSL與半導體膜CH之間介存隔熱膜HB2。隔熱膜HB2於局部源極線LSL與半導體膜CH之間於Z方向延伸並貫通複數個導電膜WL0～WL63。隔熱膜HB2具有大致方筒形狀，其+Y側、-Y側之外側面與半導體膜CH之內側面相接，其內側面與局部源極線LSL之外側面相接。
另，隔熱膜HB1、HB2之材料雖亦可使用例如TiN、TaN、TiO x、C、CN等導電物質，但藉由使用C-W、C-WN等導電物質可進一步提高熱電阻，自抑制對局部位元線LBL側之熱洩漏之點而言亦可提高發熱效率。
例如，於電阻變化膜RE由相變材料、磁性材料、金屬氧化物材料中之任一者形成之情形時，因其於升溫下進行動作、或於高溫下容易轉換進行動作，故藉由由熱電阻較高之隔熱膜HB1、發熱膜HT隔著，亦可抑制發熱所致之熱逃逸，且以更低之電流進行升溫。若於中央之局部源極線LSL之周圍亦插入隔熱膜HB2，則亦可防止電阻變化膜RE之熱能量經由半導體膜CH逃逸至局部源極線LSL。與此同時，可藉由隔熱膜HB1、發熱膜HT，降低電阻變化膜RE與其他膜之電性接觸電阻。
又，根據隔熱膜HB1、發熱膜HT，可防止對電阻變化膜RE、或來自電阻變化膜RE之各種原子之擴散，且可抑制資料之保持可靠性之劣化。
如以上，於第2實施形態，各胞區塊CB中，於電阻變化膜RE與局部位元線LBL之間介存隔熱膜HB1，於電阻變化膜RE與半導體膜CH之間介存發熱膜HT及低電阻層LRM。藉此，可減少用於使選擇記憶胞MC之電阻變化元件RE升溫至可進行設置/重設動作之溫度之胞電流之大小，且可減少電阻變化型非揮發性記憶體之消耗電力。
又，圖23係第2實施形態之電阻變化型非揮發性記憶體之胞區塊CB0、CB3之沿XZ面之放大剖視圖，顯示於N-N’線切斷圖19之XZ剖面。另，於圖23中，省略隔熱膜HB1、發熱膜HT之圖示。
於圖23所示之構成中，各字元線WL之端面距局部位元線LBL之XY方向距離L WL’較絕緣層222之端面距局部位元線LBL之XY方向距離L 222’更遠。藉此，於Z方向上確實地分割複數個半導體膜CH0～CH63。例如，將重設電阻變化膜RE之區域設為Z方向上較半導體膜CH更寬之區域。藉此，因可電性分離Z方向上相鄰之記憶胞間之電流通路，故可抑制經由半導體膜CH之迂回洩漏。又，因於Z方向上相鄰之記憶胞MC間分離熱導率比較高之半導體膜，故可減輕Z方向上相鄰之記憶胞MC間之熱干擾。又，藉由低電阻層LRM0～LRM63，可使電阻變化膜RE0～RE63均一地升溫，且可抑制導通於記憶胞之胞電流之不均一。
又，於Z方向上分割複數個電阻變化膜RE0～RE63。藉此，因可電性分離Z方向上相鄰之記憶胞間之電流通路，故可抑制經由電阻變化膜之迂回洩漏。又，因可於Z方向上相鄰之記憶胞MC間分離電阻變化膜，故可進一步減輕Z方向相鄰之記憶胞MC間之熱干擾。
另，藉由低電阻層LRM0～LRM63，亦可取得各記憶胞MC之胞電晶體MT之接通電流。再者，為取得各記憶胞MC之胞電晶體MT之接通電流，亦可由具有較二氧化矽更高之相對介電常數κ之材料即氧化鉿等高(High)-κ絕緣體形成閘極絕緣體膜GD。
如以上，於第2實施形態，各胞區塊CB中，複數個半導體膜CH0～CH63與複數個字元線WL0～WL63對應於Z方向上被分割。藉此，因各記憶胞MC之半導體膜CH0～CH63可於Z方向上被電性分離，故可抑制干擾電流流通於Z方向上相鄰之記憶胞MC間，且可改善對記憶胞MC之電阻變化元件RE之寫入預算、讀出預算。
又，於第2實施形態，各胞區塊CB中，複數個低電阻層LRM0～LRM63與複數個字元線WL0～WL63對應於Z方向上被分割。藉此，可使電阻變化膜RE0～RE63均一地升溫，且可抑制導通於記憶胞之胞電流之不均一。又，藉由低電阻層LRM0～LRM63，亦可取得各記憶胞MC之胞電晶體MT之接通電流。
(第3實施形態) 圖24係第3實施形態之電阻變化型非揮發性記憶體之胞區塊之與第2實施形態之電阻變化型非揮發性記憶體之圖21對應之剖視圖。圖25係第3實施形態之電阻變化型非揮發性記憶體之胞區塊之沿XZ面之放大剖視圖。另，於圖25中，省略隔熱膜之圖示。具備隔熱膜之構成與圖20同樣。
於各胞區塊CB中，半導體膜與複數個字元線WL0～WL63對應被分割為複數個半導體膜CH0～CH63。複數個半導體膜CH0～CH63彼此於Z方向隔開且積層。各半導體膜CH0～CH63於XY俯視下，具有將X方向設為長邊方向之橫0字形狀。
又，於各胞區塊CB中，電阻變化膜與複數個字元線WL0～WL63對應被分割為複數個電阻變化膜RE0～RE63。複數個電阻變化膜RE0～RE63彼此於Z方向隔開且積層。各電阻變化膜RE0～RE63於XY俯視下，具有面向局部源極線LSL之側開放之橫U字形狀。
又，於各胞區塊CB中，於與電阻變化膜RE相接之半導體膜CH配置有高濃度摻雜層。高濃度摻雜層與複數個字元線WL0～WL63對應被分割為複數個半導體膜CH0(HDS0)～CH63(HDS63)。複數個半導體膜CH0(HDS0)～CH63(HDS63)彼此於Z方向隔開且積層。各半導體膜CH0(HDS0)～CH63(HDS63)於XY俯視下，具有面向局部源極線LSL之側開放之橫U字形狀。
又，於各胞區塊CB中，於與被覆局部源極線LSL之隔熱膜HB2相接之半導體膜CH亦配置有高濃度摻雜層。高濃度摻雜層與複數個字元線WL0～WL63對應被分割為複數個半導體膜CH0(HDS0)～CH63(HDS63)。複數個半導體膜CH0(HDS0)～CH63(HDS63)彼此於Z方向隔開且積層。
第3實施形態之電阻變化型非揮發性記憶體具備記憶胞MC，該記憶胞MC具備：局部位元線LBL，其於與半導體基板21正交之Z方向延伸；局部源極線LSL，其於與Z方向正交之X方向上隔著絕緣膜DF相鄰，並於Z方向延伸；電阻變化膜RE，其於Z方向延伸，與局部位元線LBL相接；半導體膜CH，其於Z方向延伸，與電阻變化膜RE相接且與絕緣膜DF及局部源極線LSL相接；閘極絕緣體膜GD，其於Z方向延伸，與半導體膜CH相接；及第1電位施加電極(WL)，其於X方向延伸，與閘極絕緣體膜GD相接；且半導體膜CH具有較高之雜質濃度。
又，相較於與絕緣膜DF相接之第1部分，半導體膜CH之雜質濃度於與電阻變化膜RE相接之半導體膜CH(HDS1)之第2部分更高。
又，相較於與絕緣膜DF相接之第1部分，半導體膜CH之雜質濃度於與局部源極線LSL相接之半導體膜CH(HDS1)之第3部分更高。
於第3實施形態之電阻變化型非揮發性記憶體中，減少半導體膜CH內之電壓下降，且半導體膜CH與電阻變化膜RE之間之電位差成為大致固定。
於第3實施形態之電阻變化型非揮發性記憶體中，藉由配置使局部位元線LBL之周圍之半導體膜CH之雜質濃度高濃度化之高濃度摻雜之半導體膜CH(HDS1)，可獲得與第2實施形態之低電阻層LRM之配置同樣之效果。即，可減少電阻變化膜RE之外周之半導體膜CH內之電壓下降。
作為摻雜雜質，可相對於由多晶矽形成之半導體膜CH應用As、或P。通常使用之多晶矽之雜質濃度為1×10 18～1×10 19cm -3左右。與此相對，高濃度摻雜之半導體膜CH(HDS1)之雜質濃度為1×10 21cm -3左右。
使局部源極線LSL之外周部分之半導體膜CH高濃度化之理由是因為與局部源極線LSL之外周部分相同，減少半導體膜CH內之多餘之分壓。雖僅局部源極線LSL之外周部分或局部位元線LBL之外周部分中之任一個亦具有效果，但藉由使局部位元線LBL之外周部分之半導體膜CH高濃度化而可期待較高之效果。
此處，局部位元線LBL與局部源極線LSL之間之絕緣膜DF之外周部分之半導體膜CH無法高濃度化。實質上是因為該部分係控制記憶胞MC之選擇/非選擇之部分(胞電晶體MT)，假設此處為高濃度則無法將胞設為非選擇狀態，而時常設為接通。
另，於第1～第3實施形態之電阻變化型非揮發性記憶體中，記憶胞MC之電阻變化膜RE由相變材料、超晶格膜材料、磁性材料、或電阻變化材料形成，相變材料包含硫族化物系材料，超晶格膜材料包含GeTe及SbTe之積層構造，磁性材料由自由層與扎釘層隔著隧道膜而構成，電阻變化材料包含選自由NiO X、WO X、TaO X、TiO X、HfO X、ZnO X、TiON、Ag-GeSe、Cu-GeSe、FeO X、GeO X、STO所組成之群之至少1個。
除(I)上述合金型相轉變元件(Ge 2Sb 2Te 5)以外，亦可為包含(II)作為界面型相轉變元件之GeTe與Sb 2Te 3之交替積層、(III)作為界面型相轉變元件之GeTe與BiSbTe之交替積層、(IV)Ge、Sb及Te之交替積層、或硫族化物材料、(V)作為電阻變化膜之TiO X、WO X、HfO X、TaO X等、(V)作為MTJ(Magnetic Tunnel Junction：磁性隧道結)元件之CoFe合金、NiFe合金等中之任一者之構成。
以上，雖已說明本發明之若干實施形態，但該等實施形態係作為例而提示者，並非意圖限定發明之範圍。該等新穎之實施形態可由其他各種形態實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化例包含於發明範圍或主旨，且包含於申請專利範圍所記載之發明與其均等之範圍內。
[相關申請案] 本申請案享受以日本專利申請案2022-031640號(申請日：2022年3月2日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:記憶體系統 21:半導體基板 22:積層體 23:層間絕緣膜 100:電阻變化型非揮發性記憶體 108:周邊電路 110:胞陣列 120:列解碼器 130:驅動器電路 140:感測放大器 150:位址暫存器 160:指令暫存器 170:定序器 200:控制器 210:主機介面電路 220:內置記憶體(RAM) 222:絕緣層 230:處理器 240:緩衝記憶體 250:記憶體介面電路 260:ECC電路 300:主機 A:區域 ADD:位址 BA:區塊位址 BL, BL0, BL1, BL2, BL3:位元線 CB, CB0~CB(n-1):胞區塊 CH, CH0~CH63, CH(HDS0), CH(HDS1):半導體膜 CMD:指令 CP1, CP2:接觸插塞 DAT:資料 DF:絕緣膜 DMC1~DMCn:虛設胞 DWL1~DWLn:虛設字元線 GD:閘極絕緣體膜 HB1, HB2:隔熱膜 HT:發熱膜 L 222’:XY方向距離 LBL, LBL0, LBL1:局部位元線 LRM, LRM0~LRM63:低電阻層 LSL:局部源極線 L WL’:XY方向距離 MC, MC0~MC(n+1):記憶胞 MH:記憶體孔 MT:胞電晶體 P:箭頭 PA:頁面位址 Q:箭頭 R:電流路徑 RE, RE’, RE0~RE63:電阻變化膜(電阻變化元件) SF:犧牲層 SG:胞區塊選擇線(導電膜) SG0, SG1, SG2:選擇閘極線 SGD0, SGD1, SGD2, SGD3:選擇電晶體 SH:子孔 SHE:分斷膜 SL:源極線 ST:分離部 t0~t3:時序 V DWL:電壓 V H2~V H4:高位準 V L1~V L7:低位準 V WL:電壓 V WLn:電壓 WL, WL0~WL(n+1):字元線(導電膜) Z 10:電流導通路徑 Z 12:電流導通路徑 Z 0S:電流導通路徑 Z 2S:電流導通路徑
圖1係應用第1實施形態之電阻變化型非揮發性記憶體之記憶體系統之方塊圖。 圖2係第1實施形態之電阻變化型非揮發性記憶體之胞陣列之等效電路圖。 圖3係第1實施形態之電阻變化型非揮發性記憶體之胞陣列之鳥瞰圖。 圖4係第1實施形態之電阻變化型非揮發性記憶體之胞區塊之鳥瞰圖。 圖5係第1實施形態之電阻變化型非揮發性記憶體之胞區塊之沿X-Z面之剖視圖。 圖6係顯示第1實施形態之電阻變化型非揮發性記憶體之胞區塊之X-Y平面方向之剖視圖，(a)係沿圖5之A-A′線之剖視圖，(b)係沿圖5之B-B′線之剖視圖，(c)係沿圖5之C-C′線之剖視圖。 圖7係第1實施形態之電阻變化型非揮發性記憶體之胞區塊之電路圖。 圖8係第1實施形態之電阻變化型非揮發性記憶體之胞區塊之動作電路圖。 圖9係顯示第1實施形態之電阻變化型非揮發性記憶體之製造方法之X-Y平面方向之剖視圖，(a)係於記憶體孔MH之側壁外周，依次堆積閘極絕緣體膜GD及半導體膜CH，進而由絕緣膜DF填埋內部之步驟圖，(b)係選擇性掩蔽絕緣膜DF中央部進行蝕刻加工，形成2個子孔SH之步驟圖，(c)係於子孔SH內，於半導體膜CH之內側堆積電阻變化膜RE，進而於內側形成局部位元線LBL之步驟圖，(d)係進行一面留下絕緣膜DF左右之部分一面去除中央部之蝕刻加工，形成中央之子孔SH，於內部形成局部源極線LSL之步驟圖。 圖10係顯示第1實施形態之變化例之電阻變化型非揮發性記憶體之製造方法之X-Y平面方向之剖視圖，(a)係於記憶體孔MH之側壁外周，依次堆積閘極絕緣體膜GD及半導體膜CH，進而由絕緣膜DF填埋內部，選擇性掩蔽絕緣膜DF中央部進行蝕刻加工，形成3個子孔SH之步驟圖，(b)係選擇性掩蔽中央之子孔SH，於左右之子孔SH內，堆積電阻變化膜RE之步驟圖，(c)係去除掩蔽，於左右之子孔SH中，於內側形成局部位元線LBL，於中央之子孔SH中，形成局部源極線LSL之步驟圖。 圖11係第1實施形態之電阻變化型非揮發性記憶體之動作波形之時序圖。 圖12係第1實施形態之電阻變化型非揮發性記憶體之胞區塊沿XY平面之剖視圖中，電流導通路徑之說明圖。 圖13係第1實施形態之電阻變化型非揮發性記憶體之胞區塊於局部源極線LSL及局部位元線LBL附近之放大剖視圖中，電流導通路徑之說明圖。 圖14係於第1實施形態之電阻變化型非揮發性記憶體之胞區塊之沿XZ面之剖視圖中，洩漏至記憶胞MC1之上下相鄰之記憶胞MC0、MC2之電流導通路徑之說明圖。 圖15係於第1實施形態之電阻變化型非揮發性記憶體之胞區塊沿X-Z平面之剖視圖中，配置虛設字元線DWL之例之說明圖。 圖16係第1實施形態之電阻變化型非揮發性記憶體之胞區塊之沿XZ面之剖視圖，即虛設字元線DWL附近之放大圖。 圖17A係第1實施形態之電阻變化型非揮發性記憶體之動作波形例。 圖17B係第1實施形態之電阻變化型非揮發性記憶體之其他動作波形例。 圖18A係第1實施形態之變化例1之電阻變化型非揮發性記憶體之胞區塊沿XZ平面之放大剖視圖。 圖18B係第1實施形態之變化例2之電阻變化型非揮發性記憶體之胞區塊沿XZ平面之放大剖視圖。 圖19係第2實施形態之電阻變化型非揮發性記憶體之胞區塊之鳥瞰圖。 圖20係第2實施形態之電阻變化型非揮發性記憶體之胞區塊之沿XZ面之剖視圖。 圖21係第2實施形態之電阻變化型非揮發性記憶體之胞區塊沿圖20之H-H′線之剖視圖。 圖22A係第2實施形態之電阻變化型非揮發性記憶體之胞區塊於局部源極線LSL及局部位元線LBL附近之放大剖視圖。 圖22B係圖22A之A區域部分之放大圖。 圖23係第2實施形態之電阻變化型非揮發性記憶體之胞區塊之沿XZ面之放大剖視圖。 圖24係第3實施形態之電阻變化型非揮發性記憶體之胞區塊之與第2實施形態之電阻變化型非揮發性記憶體之圖21對應之剖視圖。 圖25係第3實施形態之電阻變化型非揮發性記憶體之胞區塊之沿XZ面之放大剖視圖。
CB0:胞區塊
CB3:胞區塊
CH1:半導體膜
DF:絕緣膜
GD:閘極絕緣體膜
HB1:隔熱膜
HB2:隔熱膜
LBL:局部位元線
LRM1:低電阻層
LSL:局部源極線
MC1:記憶胞
MH:記憶體孔
RE:電阻變化膜
SH:子孔
WL1:字元線

Claims (15)

  1. 一種電阻變化型非揮發性記憶體，其具備記憶胞，該記憶胞具備：半導體基板；第1電極線，其於與上述半導體基板正交之第1方向延伸；第2電極線，其於與上述第1方向正交之第2方向上隔著絕緣膜相鄰，並於上述第1方向延伸；電阻變化膜，其於上述第1方向延伸，並與上述第1電極線相接；半導體膜，其於上述第1方向延伸，與上述電阻變化膜相接且與上述絕緣膜及上述第2電極線相接；電阻層，其配置於上述半導體膜與上述電阻變化膜之間，電阻值低於上述電阻變化膜；第1絕緣體膜，其於上述第1方向延伸，與上述半導體膜相接；及第1電位施加電極，其於上述第2方向延伸，與上述第1絕緣體膜相接。
  2. 如請求項1之電阻變化型非揮發性記憶體，其中上述記憶胞於上述第1方向積層複數個，上述半導體膜、上述電阻層、及上述電阻變化膜與上述記憶胞之上述第1電位施加電極對應被分割為複數個，積層於上述第1方向。
  3. 如請求項1之電阻變化型非揮發性記憶體，其進而具備：第1隔熱膜，其配置於上述電阻變化膜與上述第1電極線之間；及 第2隔熱膜，其配置於上述半導體膜與上述第2電極線之間。
  4. 如請求項1之電阻變化型非揮發性記憶體，其中上述電阻層包含選自由W、Ti、TiN、TaN、WSi所組成之群之至少1個。
  5. 如請求項3之電阻變化型非揮發性記憶體，其中上述第1隔熱膜及上述第2隔熱膜包含選自由TiN、TaN、TiOX、C、CN、C-W、C-WN所組成之群之至少1個。
  6. 如請求項1之電阻變化型非揮發性記憶體，其中於上述電阻層與上述電阻變化膜之間進而具備第3隔熱膜。
  7. 如請求項6之電阻變化型非揮發性記憶體，其中上述第3隔熱膜與上述電阻變化膜相接配置。
  8. 如請求項7之電阻變化型非揮發性記憶體，其中上述第3隔熱膜具備發熱膜。
  9. 如請求項8之電阻變化型非揮發性記憶體，其中上述發熱膜具備包含銦作為雜質之鍺、碲、或III-V族化合物。
  10. 一種電阻變化型非揮發性記憶體，其具備記憶胞，該記憶胞具備：半導體基板； 第1電極線，其於與上述半導體基板正交之第1方向延伸；第2電極線，其於與上述第1方向正交之第2方向上隔著絕緣膜相鄰，並於上述第1方向延伸；電阻變化膜，其於上述第1方向延伸，並與上述第1電極線相接；半導體膜，其於上述第1方向延伸，與上述電阻變化膜相接且與上述絕緣膜及上述第2電極線相接；第1絕緣體膜，其於上述第1方向延伸，與上述半導體膜相接；及第1電位施加電極，其於上述第2方向延伸，與上述第1絕緣體膜相接；且上述半導體膜具有較高之雜質濃度。
  11. 如請求項10之電阻變化型非揮發性記憶體，其中上述記憶胞於上述第1方向積層複數個，上述半導體膜、及上述電阻變化膜與上述記憶胞之上述第1電位施加電極對應被分割為複數個，積層於上述第1方向。
  12. 如請求項10之電阻變化型非揮發性記憶體，其中相較於與上述絕緣膜相接之第1部分，上述半導體膜之雜質濃度於與上述電阻變化膜相接之第2部分更高。
  13. 如請求項10之電阻變化型非揮發性記憶體，其中相較於與上述絕緣膜相接之第1部分，上述半導體膜之雜質濃度於與上述第2電極線相接之第3部分更高。
  14. 如請求項1至12中任一項之電阻變化型非揮發性記憶體，其中上述電阻變化膜由相變材料、超晶格膜材料、磁性材料、或電阻變化材料形成，上述相變材料包含硫族化物系材料，上述超晶格膜材料包含GeTe及SbTe之積層構造，上述磁性材料由自由層與扎釘層隔著隧道膜而構成，上述電阻變化材料包含選自由NiOX、WOX、TaOX、TiOX、HfOX、ZnOX、TiON、Ag-GeSe、Cu-GeSe、FeOX、GeOX、STO所組成之群之至少1個。
  15. 一種電阻變化型非揮發性記憶體，其具備第1記憶胞、與第2記憶胞，該第1記憶胞具備：半導體基板；第1電極線，其於與上述半導體基板正交之第1方向延伸；第2電極線，其於與上述第1方向正交之第2方向上隔著絕緣層相鄰，並於上述第1方向延伸；電阻變化膜，其於上述第1方向延伸，並與上述第1電極線相接；半導體膜，其於上述第1方向延伸，與上述電阻變化膜相接且與上述絕緣層及上述第2電極線相接；第1絕緣體膜，其於上述第1方向延伸，與上述半導體膜相接；及第1電位施加電極，其於上述第2方向延伸，與上述第1絕緣體膜相接；且該第2記憶胞具備： 第2電位施加電極，其設置於上述第1方向上與上述第1電位施加電極不同之位置，於上述第2方向延伸，且與上述第1絕緣體膜相接；且於對上述第1記憶胞進行讀出動作時，對上述第1電位施加電極施加第1電壓，且對上述第2電位施加電極施加低於上述第1電壓之第2電壓，不進行對上述第2記憶胞之讀出動作。
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