JP5722180B2 - 不揮発性記憶装置 - Google Patents
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Description
本発明は、不揮発性記憶装置に関する。
不揮発性記憶装置は携帯性、耐衝撃性などに優れるため、近年、携帯型パーソナルコンピュータまたはデジタルスチルカメラなどの小型携帯情報機器の記憶装置として急速に需要が拡大している。これらの小型機器の市場の拡大には記憶装置の高密度化及び低コスト化が重要な要素となる。このため、これらを実現するための様々なメモリセル方式が提案されている。
現在、主流のメモリセル方式はフラッシュメモリである。しかし、その微細化技術は限界に近付いており、これに代わる不揮発性記憶装置として、上記メモリセル方式の一つである抵抗変化型メモリが研究されている。
特許文献１（特開２００８−１６０００４号公報）には、基板の主面に対して垂直な方向に複数のメモリセルを直列接続した抵抗変化型の記憶装置が開示されている。メモリセルは、選択素子であるトランジスタと記憶素子である相変化膜とが並列に接続された構造を有しており、ゲートと絶縁膜とが交互に積層された構造体を貫く孔内に、ゲート絶縁膜、チャネルシリコン膜、反応防止膜及び相変化膜が埋め込まれている。
特許文献１に記述されている選択トランジスタと相変化材料とが並列に接続されたメモリセルを備える不揮発性記憶装置において、情報の記憶は、記憶素子である相変化材料の抵抗を制御することによりなされる。そして、記憶された情報の読み出しは、選択トランジスタをオフとし、相変化材料に流れる電流から抵抗を判別することでなされる。より詳細には、検出される抵抗は、非選択セルの選択トランジスタのオン抵抗、及び、選択セルの相変化材料と選択セルのチャネルシリコン間の抵抗、及び、選択セルの相変化材料の抵抗で構成される。しかしながら、選択セルの相変化材料と選択セルのチャネルシリコン間の抵抗は高く、情報の読み出しマージンが狭くなる問題がある。
そこで、本発明は、選択セルの相変化材料と選択セルのチャネルシリコン間の抵抗を下げ、不揮発性記録装置の信頼性を向上することを目的とする。
本発明の前記の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本発明は、抵抗値の変化により情報を記憶する不揮発性記憶装置において、チャネル層と抵抗変化材料層との間に、以下の特性を有する接着層を設けることを特徴とする。ここでの接着層は、チャネル層と抵抗変化材料層の間の接触抵抗が低い一方で、チャネル層の延在方向には抵抗が高い特性を有している。この特性は、接着層を構成する材料の組成及び／又は配置構造を通じて実現される。
本発明によれば、不揮発性記憶装置の信頼性を向上させることができる。なお、これ以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
また、以下の実施の形態で用いる図面においては、断面図であっても図面を見易くするために部分的にハッチングを省略する場合がある。
また、以下の実施の形態で用いる図面においては、平面図、俯瞰図であっても図面を見易くするために部分的にハッチングを付す場合がある。
図１に、本実施の形態に係る不揮発性記憶装置の全体像である半導体チップの平面図を示す。図１に示すように、本実施の形態の不揮発性記憶装置は、Ｉ／Ｏインタフェース５１、メモリセルアレイ５２、電源５３〜５６、電圧セレクタ５７、配線セレクタ５８、制御部５９、読み取り部６０を有している。
Ｉ／Ｏインタフェース５１は、外部とのデータのやり取りを行うための入出力バッファなどを備える装置である。メモリセルアレイ５２は、後述する相変化メモリを有する記憶素子である。電圧セレクタ５７は、異なる複数の電圧をメモリセルアレイ５２に供給するために設けられた複数の電源５３〜５６のうちのいずれかの電圧を選択する装置である。配線セレクタ５８は、電圧セレクタ５７から出力される電圧の接続先をメモリセルアレイ５２内のビット線またはワード線などの配線のうちから選択する装置である。配線セレクタ５８にはセンスアンプなどを有する読み取り部６０が接続されている。制御部５９は装置全体の制御を行う役割を有している。
図１に示すように、Ｉ／Ｏインタフェース５１は制御部５９に接続され、制御部５９はＩ／Ｏインタフェース５１、電圧セレクタ５７、配線セレクタ５８、読み取り部６０、メモリセルアレイ５２及び電源５３〜５６のそれぞれに接続されている。電源５３〜５６のそれぞれは制御部５９と電圧セレクタ５７に接続され、電圧セレクタ５７は制御部５９、電源５３〜５６及び配線セレクタ５８に接続されている。配線セレクタ５８は電圧セレクタ５７、制御部５９、読み取り部６０及びメモリセルアレイ５２に接続され、読み取り部６０は配線セレクタ５８及び制御部５９に接続され、メモリセルアレイ５２は配線セレクタ５８及び制御部５９に接続されている。
不揮発性記憶装置の外部の装置（図示しない）からＩ／Ｏインタフェース５１へデータの入力がある場合、図１の制御部５９は、電圧セレクタ５７によりデータの書き込み用の電圧を選び、電源５３〜５６のいずれかを用いて電圧パルスを生成し、配線セレクタ５８を用いてメモリセルアレイ５２の所定の配線に電圧パルスを供給する動作を行う。これにより、メモリセルアレイ５２内の相変化メモリセルにデータを書き込む。
外部装置から、データの読み出しの信号がＩ／Ｏインタフェース５１へ入力されると、制御部５９は、電圧セレクタ５７によりデータの読み出し用の電圧を選び、電源５３〜５６のいずれかを用いて電圧を生成し、配線セレクタ５８を用いてメモリセルアレイ５２の所定の配線に電圧を供給する動作を行う。電圧を供給した結果、読み出された電流は読み取り部６０で読み取られ、この電流がメモリセルアレイ５２に記憶された情報として制御部５９及びＩ／Ｏインタフェース５１を介して外部装置へ供給される。
図２は本実施の形態の相変化メモリの俯瞰図であり、メモリセルアレイＭＡ、配線、コンタクトプラグの一部が示されている。図２に示す相変化メモリは、図１に示すメモリセルアレイ５２内に設けられた記憶装置の一部を示すものである。図２に示す破線で囲まれた範囲の直下の領域には、相変化メモリの複数のメモリセル（図示しない）を含むメモリセルアレイＭＡが形成されている。メモリセルアレイＭＡの直下には、半導体基板（図示しない）と、金属配線からなり半導体基板の主面に平行な方向である第１方向に延在する複数のワード線２とが形成され、第１方向に直交し、半導体基板の主面に平行かつ第１方向と直交する方向である第２方向に並んで配置された複数のワード線２のそれぞれの下部には、各ワード線２と配線セレクタ５８（図１参照）とを接続するコンタクトプラグＷＬＣが形成されている。
ワード線２とメモリセルアレイＭＡとの間には、ワード線２の上面側から順に、ｐ型不純物（例えばＢ（ホウ素））がドープ（導入）されたポリシリコン層４ｐと不純物が殆ど含まれないポリシリコン層５ｐとｎ型不純物（例えばＰ（リン））がドープされたポリシリコン層６ｐとが積層された柱状の積層体からなるポリシリコンダイオードＰＤが、所定の間隔を空けて第１方向に並んで複数配置されている。メモリセルアレイＭＡは、半導体基板側から順に積層された層間絶縁膜１１、ゲートポリシリコン層２１ｐ、層間絶縁膜１２、ゲートポリシリコン層２２ｐ、層間絶縁膜１３、ゲートポリシリコン層２３ｐ、層間絶縁膜１４、ゲートポリシリコン層２４ｐ及び層間絶縁膜１５を有しており、メモリセルアレイＭＡ上にはゲート配線ＧＬ１、ＧＬ２、ＧＬ３及びＧＬ４が形成されている。ゲートポリシリコン層２１ｐとゲート配線ＧＬ１とはコンタクトプラグＧＣ１により接続され、ゲートポリシリコン層２２ｐとゲート配線ＧＬ２とはコンタクトプラグＧＣ２により接続され、ゲートポリシリコン層２３ｐとゲート配線ＧＬ３とはコンタクトプラグＧＣ３により接続され、ゲートポリシリコン層２４ｐとゲート配線ＧＬ４とはコンタクトプラグＧＣ４により接続されている。
ゲート配線ＧＬ１〜ＧＬ４には、ゲート配線ＧＬ１〜ＧＬ４と図１に示す配線セレクタ５８とを接続するコンタクトプラグＧＬＣ１、ＧＬＣ２、ＧＬＣ３及びＧＬＣ４が接続されている。メモリセルアレイＭＡの上部には、第２方向に延在する金属配線からなるビット線３が第１方向に並んで複数配置されており、各ビット線３の下部には、各ビット線３と図１に示す配線セレクタ５８とを接続する複数のコンタクトプラグＢＬＣが形成されている。
図３は、図２に示す構造のうちのメモリセルアレイＭＡの部分を抜き出して示した、相変化メモリの俯瞰図である。図３に示すように、半導体基板（図示しない）の主面側から順に積層された層間絶縁膜１１、ゲートポリシリコン層２１ｐ、層間絶縁膜１２、ゲートポリシリコン層２２ｐ、層間絶縁膜１３、ゲートポリシリコン層２３ｐ、層間絶縁膜１４、ゲートポリシリコン層２４ｐ及び層間絶縁膜１５からなる積層膜には、層間絶縁膜１５の上面から層間絶縁膜１１の下面まで貫通する孔（接続孔）が複数形成されている。つまり、メモリアレイＭＡ内には、Ｎ＋１層（Ｎ≧１）の層間絶縁膜及びＮ層の半導体層からなる積層体が設けられている。
接続孔は平面視において複数のワード線２及び複数のビット線３が重なる位置に形成されており、第１方向及び第２方向に並んでマトリクス状に配置されている。つまり、接続孔はワード線２とビット線３とが平面視において交差する領域（交点）において、ワード線２とビット線３との間に形成されている。
各接続孔の直下であってワード線２の直上にはポリシリコンダイオードＰＤが形成されており、接続孔の底部ではポリシリコンダイオードＰＤの上面が露出している。各接続孔内には各接続孔の内壁側から順にゲート絶縁膜９、チャネルシリコン膜（チャネル層）８ａ、チャネルシリコン膜（チャネル層）８ｂ、接着層８ｂ７、相変化材料層７が形成されている。なお、チャネルシリコン膜８ａ、８ｂは不純物が導入されていないノンドープのポリシリコン膜により形成されている。接続孔の底部においてポリシリコンダイオードＰＤの上面にはゲート絶縁膜９及びチャネルシリコン膜８ｂが接している。チャネルシリコン膜８ａ、８ｂとビット線３との間にはポリシリコン層３８ｐが形成されており、チャネルシリコン膜８ａ、８ｂとビット線３とを電気的に接続している。ポリシリコン層３８ｐは不純物が高濃度で導入されている導電層である。また、相変化材料層７の上面はビット線３と直接接している。また、図示はされていないが、隣り合うポリシリコンダイオードＰＤ同士の間には層間絶縁膜３２（図４、図５参照）が埋め込まれている。
図４及び図５は、図３に示すメモリセルアレイＭＡの要部断面図を示している。図４に示す断面は、図３のメモリセルアレイＭＡの下部に形成されたワード線２の延在方向（第１方向）に沿う面であって、半導体基板（図示しない）の主面に対して垂直な面における断面であり、図４に示す断面図にはワード線２が含まれている。図５に示す断面は、図３のメモリセルアレイＭＡの上部に形成されたビット線３の延在方向（第２方向）に沿う面であって、半導体基板（図示しない）の主面に対して垂直な面における断面であり、図５に示す断面図にはビット線３が含まれている。
相変化メモリは、電流により抵抗値を変化させることが可能な材料（例えばカルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ））を用いた記憶素子であり、本実施の形態では、ワード線及びビット線の二つの金属電極の間に記憶素子である相変化材料（カルコゲナイド）と選択素子（ポリシリコンダイオードＰＤ）を配置した相変化メモリを用いている。相変化材料層７は選択配線であるワード線２及びビット線３の交点に形成された接続孔内に配置され、接続孔の下部にはポリシリコンダイオードＰＤが設けられている。ワード線２及びビット線３は、ポリシリコンダイオードＰＤと、接続孔内のチャネルシリコン膜８ａ、８ｂとを介して電気的に接続されている。
Ｇｅ２Ｓｂ２Ｔｅ５などのカルコゲナイドの抵抗値は、印加電流により生じるジュール熱により、カルコゲナイドをアモルファス（非結晶）状態と結晶状態とに状態変化させることで変化させることができる。カルコゲナイドはアモルファス状態では抵抗値が高く、結晶状態では抵抗値が低い。これらの抵抗値が、相変化メモリの記憶情報に対応している。
チャネルシリコン膜８ｂと相変化材料層７との間の接触抵抗低減のため、チャネルシリコン膜８ｂと相変化材料層７との間には、薄い金属から成る接着層８ｂ７が形成され、相変化材料層７は、チャネルシリコン層８ｂの側面に沿って、接着層８ｂ７を介して設けられる。ここで、接着層８ｂ７の電気的性質は、第１方向及び第２方向には抵抗が低く、第１方向及び第２方向と直交する第３方向（半導体基板（図示しない）の主面に垂直な方向）には抵抗が高い。ここで、接着層８ｂ７は、例えば、Ｇｅ，Ｓｂ，Ｔｅ，Ｂｅ，Ｓｅ，Ｚｒ，Ｓｉの少なくとも一つ以上を含む化合物である。また、接着層８ｂ７の第３方向の抵抗は、相変化材料層７の第３方向の抵抗より高い。
図６は、図４及び図５に示す相変化メモリに対応する等価回路図である。図６に示すように、ワード線ＷＬ１とビット線ＢＬ１との間には、ワード線ＷＬ１側からポリシリコンダイオードＰＤ、メモリセルＭＣ１、ＭＣ２、ＭＣ３及びＭＣ４が順に直列に接続されている。ここでは、このように複数のメモリセルが一方向に複数連なって接続されている構造をチェイン構造と呼ぶものとする。図４及び図５に示すように、選択トランジスタのゲート電極であるゲートポリシリコン層２１ｐ〜２４ｐ及び、チャネルシリコン膜８ａ、８ｂ、及び接着層８ｂ７及び相変化材料層７は、相変化メモリのメモリセルＭＣ１〜ＭＣ４を構成している。
例えばメモリセルＭＣ１は、ゲートポリシリコン層２１ｐと、絶縁膜１１及びゲートポリシリコン層２１ｐ及び絶縁膜１２を貫通する接続孔内に形成されたチャネルシリコン膜８ａ、８ｂ及び接着層８ｂ７及び相変化材料層７により構成されている。同様に、メモリセルＭＣ２はゲートポリシリコン層２２ｐと、絶縁膜１２及びゲートポリシリコン層２２ｐ及び絶縁膜１３を貫通する接続孔内に形成されたチャネルシリコン膜８ａ、８ｂ及び接着層８ｂ７及び相変化材料層７により構成されている。メモリセルＭＣ３は、ゲートポリシリコン層２３ｐと、絶縁膜１３及びゲートポリシリコン層２３ｐ及び絶縁膜１４を貫通する接続孔内に形成されたチャネルシリコン膜８ａ、８ｂ及び接着層８ｂ７及び相変化材料層７により構成されている。メモリセルＭＣ４は、ゲートポリシリコン層２４ｐと、絶縁膜１４及びゲートポリシリコン層２４ｐ及び絶縁膜１５を貫通する接続孔内に形成されたチャネルシリコン膜８ａ、８ｂ及び接着層８ｂ７及び相変化材料層７により構成されている。図４及び図５の破線で囲まれた領域は、それぞれメモリセルＭＣ１〜ＭＣ４を示し、メモリセルＭＣ１〜ＭＣ４は、各接続孔内においてポリシリコンダイオードＰＤ上に縦に並んで形成されている。
メモリセルの読み出しは次のように行う。例えば図６に示すメモリセルＭＣ１から情報を読み出す場合、選択トランジスタＳＴＲ１がオフ状態となる電圧をゲートＧＬ１に印加し、その他の選択トランジスタＳＴＲ２、ＳＴＲ３、ＳＴＲ４がオン状態となる電圧をゲートＧＬ２、ＧＬ３、ＧＬ４に印加し、ビット線ＢＬ１を接地し、ワード線ＷＬ１に読み出し電圧を印加すればよい。
ここで、ワード線、ダイオード、ビット線、非選択セルのチャネルシリコン抵抗及び周辺回路を含む寄生抵抗をＲｐとし、チャネルシリコンと相変化材料層との間の接触抵抗をＲｃとし、結晶状態の相変化材料層の抵抗をＲＧＳＴ０とし、非晶質状態の相変化材料層の抵抗をＲＧＳＴ１とすると、選択セルの相変化材料層が結晶状態である場合の読み出し抵抗Ｒ０はＲ０＝Ｒｐ＋Ｒｃ＋ＲＧＳＴ０＋Ｒｃであり、選択セルの相変化材料層が非晶質状態である場合の読み出し抵抗Ｒ１はＲ１＝Ｒｐ＋Ｒｃ＋ＲＧＳＴ１＋Ｒｃとなる。今、ＲＧＳＴ１はＲＧＳＴ０より抵抗値が大きく、ＲｐはＲｃあるいはＲＧＳＴ０より十分小さいとする。この場合、読み出し抵抗Ｒ０はＲ０＝２Ｒｃ＋ＲＧＳＴ０となり、読み出し抵抗Ｒ１はＲ０＝２Ｒｃ＋ＲＧＳＴ１と見なすことができる。
チャネルシリコン膜と相変化材料層とが単純に接触するような構造のメモリセルの場合、接触抵抗Ｒｃは大きな値となることがある。その結果、接触抵抗ＲｃがＲＧＳＴ１より大きく、読み出し抵抗Ｒ０と読み出し抵抗Ｒ１の抵抗比が小さくなると、信頼性が低下する。そのため、本実施の形態では、接着層８ｂ７をチャネルシリコン膜８ｂと相変化材料層７の間に配置することで接触抵抗Ｒｃの低減を実現し、より信頼性を向上する。
図７は、接着層８ｂ７の膜厚に対する接触抵抗Ｒｃの関係を示すグラフである。接着層８ｂ７が薄いと接触抵抗の低減効果は小さく、接着層８ｂ７が厚いと接触抵抗の低減効果は大きい。しかし、接着層８ｂ７の膜厚は単純に厚くすることはできない。接着層８ｂ７の膜厚を厚くした場合の等価回路図を図８に示す。図８に示す回路図のように、接着層８ｂ７の膜厚が厚すぎると、接着層８ｂ７の第３方向の抵抗Ｒｌがリークパスとなり、読み出し抵抗Ｒ０と読み出し抵抗Ｒ１の抵抗比が小さくなる。その結果、信頼性を確保することが困難となる。
従って、接着層８ｂ７の膜厚は、抵抗比を確保できる範囲であることが望ましい。図９は接着層８ｂ７の膜厚に対する読み出し抵抗Ｒ０と読み出し抵抗Ｒ１の関係を示すグラフである。図９の実線は相変化材料層が結晶状態の場合であり、破線は相変化材料層が非晶質状態の場合を示している。接着層８ｂ７の膜厚が薄すぎる場合、接触抵抗Ｒｃが高いため、読み出し抵抗Ｒ０及び読み出し抵抗Ｒ１は殆ど接触抵抗Ｒｃとなり、読み出しマージンが少ない。また、接着層８ｂ７の膜厚が厚すぎる場合、接触抵抗Ｒｃは低いが接着層８ｂ７でのリークにより読み出し抵抗Ｒ０及び読み出し抵抗Ｒ１は殆ど接着層８ｂ７の第３方向の抵抗Ｒｌとなり、読み出しマージンが少ない。従って、接着層の膜厚は読み出しマージンが確保できる膜厚であることが望ましい。
メモリセルの書き換えは次のように行う。例えば、図６に示すメモリセルＭＣ１に情報を書き込む場合、選択トランジスタＳＴＲ１がオフ状態となる電圧をゲートＧＬ１に印加し、その他の選択トランジスタＳＴＲ２、ＳＴＲ３、ＳＴＲ４がオン状態となる電圧をゲートＧＬ２、ＧＬ３、ＧＬ４に印加し、ビット線ＢＬ１を接地し、ワード線ＷＬ１に書き換え電圧を印加すればよい。書き換え電圧は記憶情報に応じて制御される。このとき、記憶情報に応じた電流が相変化材料層を流れ、メモリセルの情報の書き換えが行われる。リセット（消去）動作、すなわち情報「１」の書き込み動作では、相変化材料に大電流を短時間流して相変化材料を溶解させた後、電流を急減させる。このような制御により、相変化材料が急冷されると、相変化材料は高抵抗のアモルファス状態へ変化する。一方、セット（書込）動作、すなわち情報「０」の書き込み動作では、相変化材料の結晶化温度に保持するのに十分な電流を長時間流すことにより、相変化材料は低抵抗の結晶状態へ変化する。相変化メモリの読み出し動作では、素子の両端に一定の電位差を与え、素子に流れる電流を測定することにより、素子の抵抗状態を判別する。
抵抗体に電流を流すことで発生するジュール熱を利用する相変化メモリにおいて、接触抵抗が高い場合、発熱中心は、相変化材料層から、チャネルシリコン膜と相変化材料層との間に移る。この結果、書き換えに必要な電流が増加する問題と、書き換え時の隣接セルへの誤書き込みが顕在化する問題とを引き起こす。従って、記憶情報の読み出しだけでなく、記憶情報の書き換えにおいても接触抵抗は低い方が望ましい。
次に、マトリクス状に配置された複数の接続孔内の相変化メモリの動作について、図１０を用いて説明する。図１０は本実施の形態の相変化メモリの動作を説明する等価回路図である。本実施の形態のメモリセルアレイＭＡ（図３参照）は、複数のビット線、複数のワード線、複数のポリシリコンダイオード及び複数のチェイン構造により構成されている。つまり、第１方向に延在するワード線が第２方向に複数並んで配置され、第２方向に延在するビット線が第１方向に複数並んで配置され、平面視においてビット線とワード線とが重なる位置のそれぞれにチェイン構造が設けられており、各チェイン構造を介してチェイン構造の下部のワード線とチェイン構造の上部のビット線とが電気的に接続されている。各チェイン構造は、図６に示す回路図と同様にワード線との間に直列に接続されたポリシリコンダイオードＰＤを有している。
情報（データ）のリセット動作、セット動作、読み出し動作は、例えば図１０に示すように、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３及びＧＬ４の電位を制御することで行う。図６で説明した動作方法と同様に、ワード線ＷＬ１のリセット動作時、セット動作時、読み出し動作時の電位はそれぞれ５／４／２Ｖとする。図１０の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読み出し動作時の電位を表している。すなわち、図１０に示す符号の近傍に示す「／」で区切られた三つの数字は、それぞれ左から順にデータのリセット動作時、セット動作時、読み出し動作時において、その符号を付した配線に印加する電位を表わしている。つまり、図１０に示す動作では、リセット動作時、セット動作時、読出し動作時において、ゲート配線ＧＬ１、ビット線ＢＬ１、ワード線ＷＬ１及びＷＬ２に０／０／０Ｖをそれぞれ印加する。また、リセット動作時、セット動作時、読み出し動作時において、ゲート配線ＧＬ２〜ＧＬ４には５／５／５Ｖを印加し、ビット線ＢＬ２〜ＢＬ４及びワード線ＷＬ１には５／４／２Ｖを印加する。図１０では、このときに流れる電流の経路を矢印で示している。
ビット線ＢＬ２、ＢＬ３、またはＢＬ４と接続され、ワード線ＷＬ１と接続されたチェイン構造では、ビット線とワード線の電位がリセット動作時には共に５Ｖ、セット動作時には共に４Ｖ、読み出し動作時には共に２Ｖであり、電位差がないので電流が流れない。また、ビット線ＢＬ１と接続され、ワード線ＷＬ２またはＷＬ３と接続されたチェイン構造では、ビット線とワード線の電位がリセット動作時、セット動作時、読み出し動作時に共に０Ｖであり、電位差がないので電流が流れない。また、ビット線ＢＬ２、ＢＬ３、またはＢＬ４と接続され、ワード線ＷＬ２またはＷＬ３と接続されたチェイン構造では、リセット動作時にはワード線とビット線にそれぞれ０Ｖと５Ｖ、セット動作時にはワード線とビット線にそれぞれ０Ｖと４Ｖ、読出し動作時にはワード線とビット線にそれぞれ０Ｖと２Ｖが印加されるが、ポリシリコンダイオードは逆バイアスとなるため電流が流れない。このため、ビット線ＢＬ１に接続され、ワード線ＷＬ１に接続されたチェイン構造にのみ、ポリシリコンダイオードが順バイアスとなるため電流が流れる。選択されたチェインのうち特定のメモリセルが選択される原理は、図６を用いて説明した動作と同様である。このようにして、マトリクス状に配置されたチェイン構造のうち特定のチェイン構造を選択し、さらにそのチェイン構造内の特定のメモリセルを選択してリセット動作、セット動作または読み出し動作を行うことができる。
以上に述べたように、本実施の形態によれば、周辺回路を含む基板上に、ゲートとなる半導体層及び絶縁層を交互に積層した積層体と、積層体を貫く接続孔の内壁に形成されたゲート絶縁膜層、チャネル層、接着層、抵抗変化材料層とを有し、チャネル層と抵抗変化材料層の間に配置された接着層によりチャネル層と抵抗変化材料層の間の接触抵抗を低減することが可能となり、信頼性の高い不揮発性記憶装置を実現することができる。
また、別の実施の形態として、図１１および図１２に記載のように、接着層８ｂ７ａが、例えば第３方向に不連続な膜であってもよい。すなわち、接着層８ｂ７ａが第３方向に電気的に絶縁した膜であってもよい。図１１および図１２においては、接着層８ｂ７ａが第３方向に不連続であることを強調するために、接着層８ｂ７ａを○印で表しているが、あくまでも本明細書における説明のための表記である。また、接着層８ｂ７ａの○印は、表記の都合上第３方向に等間隔で並んでいるように見えるが、これは必ずしも等間隔に限る趣旨ではなく、少なくとも第３方向に電気的に絶縁した膜であれば良い。接着層８ｂ７ａは、例えば導体であり、金属、窒化金属、酸化金属、酸窒化金属、またはシリサイドである。例えば接着層８ｂ７ａが金属の場合、接着層８ｂ７ａの材料は、Ｔｉ，Ｗ，Ｍｏ，Ａｌ，またはＣｕなどの金属、もしくはそれらの化合物である。例えば接着層８ｂ７ａが窒化金属の場合、接着層８ｂ７ａの材料は、Ｔｉ，Ｗ，Ｍｏ，Ａｌ，またはＣｕなどの窒化物、もしくはそれらの化合物である。例えば接着層８ｂ７ａが酸化金属の場合、接着層８ｂ７ａの材料は、Ｔｉ，Ｗ，Ｍｏ，Ａｌ，またはＣｕなどの酸化物、もしくはそれらの化合物である。例えば接着層８ｂ７ａが酸窒化金属の場合、接着層８ｂ７ａの材料は、Ｔｉ，Ｗ，Ｍｏ，Ａｌ，またはＣｕなどの酸窒化物、もしくはそれらの化合物である。例えば接着層８ｂ７ａがシリサイドの場合、接着層８ｂ７ａの材料は、Ｔｉ−Ｓｉ，Ｃｏ−Ｓｉ，またはＮｉ−Ｓｉなどである。本実施の形態のように、接着層８ｂ７ａを第３方向に不連続な島状の金属として配置することにより接触面積を増加することができ、接触抵抗を低減することができる。また、不連続な膜とすることにより、接着層８ｂ７ａでのオフリークがなくなるため信頼性を向上できる。
また、別の実施の形態として、図１１および図１２に記載の接着層８ｂ７ａは、例えばＳｉ，ＧａＡｓ，ＳｉＣなどの半導体、もしくはそれらの化合物であってもよい。接着層８ｂ７ａを第３方向に不連続な島状の半導体として配置することにより接触面積を増加することができ、接触抵抗を低減することができる。また、接着層８ｂ７ａが金属層である実施の形態と比較して、選択素子のチャネル膜への金属種の拡散がない分、チャネル膜でのオフリークが低減され、信頼性を向上することができる。また、より好ましくは、接着層８ｂ７ａは不純物のドープされたＳｉであり、不純物は、例えばリンである。不純物をドープすることにより、キャリア濃度が高い接触部を形成し、接触抵抗をより低減することができる。また、不純物をドープしたＳｉを用いる場合、接着層８ｂ７ａが金属層である実施の形態と比較して、選択素子のチャネル膜への金属種の拡散がない分、オフリークが低減され、信頼性を向上することができる。
また、別の実施の形態として、図１３および１４に記載のメモリセルアレイの要部断面図が考えられる。本実施の形態では、接着層８ｂ７２は、例えばゲートポリシリコン層２１ｐとゲートポリシリコン層２２ｐ間の第３方向に連続な膜であり、ゲートポリシリコン層２１ｐとゲートポリシリコン層２２ｐ間の接着層８ｂ７２と、ゲートポリシリコン層２２ｐとゲートポリシリコン層２３ｐ間の接着層８ｂ７２とは不連続である。すなわち、層間絶縁膜１１、１２、１３、１４と同じ高さのチャネル層８ｂと相変化材料層７の間にのみ、接着層８ｂ７２を配置する。このように、接着層８ｂ７２を部分的に配置することにより、不連続な接着層を用いる実施の形態と比較して、より低い接触抵抗を実現することができる。ここで、接着層８ｂ７２は、例えば導体であり、金属、窒化金属、酸化金属、酸窒化金属、またはシリサイドである。例えば接着層８ｂ７２が金属の場合、接着層８ｂ７２の材料は、Ｔｉ，Ｗ，Ｍｏ，Ａｌ，またはＣｕなどの金属、もしくはそれらの化合物である。例えば接着層８ｂ７２が窒化金属の場合、接着層８ｂ７２の材料は、Ｔｉ，Ｗ，Ｍｏ，Ａｌ，またはＣｕなどの窒化物、もしくはそれらの化合物である。例えば接着層８ｂ７２が酸化金属の場合、接着層８ｂ７２の材料は、Ｔｉ，Ｗ，Ｍｏ，Ａｌ，またはＣｕなどの酸化物、もしくはそれらの化合物である。例えば接着層８ｂ７２が酸窒化金属の場合、接着層８ｂ７２の材料は、Ｔｉ，Ｗ，Ｍｏ，Ａｌ，またはＣｕなどの酸窒化物、もしくはそれらの化合物である。例えば接着層８ｂ７２がシリサイドの場合、接着層８ｂ７２の材料は、Ｔｉ−Ｓｉ，Ｃｏ−Ｓｉ，またはＮｉ−Ｓｉなどである。
また、別の実施の形態として、図１５および１６に記載のメモリセルアレイの要部断面図が考えられる。本実施の形態では、接着層８ｂ７３は、例えばゲートポリシリコン層２１ｐとゲートポリシリコン層２２ｐ間の第３方向に連続な膜であり、ゲートポリシリコン層２１ｐとゲートポリシリコン層２２ｐ間の接着層８ｂ７３と、ゲートポリシリコン層２２ｐとゲートポリシリコン層２３ｐ間の接着層８ｂ７３とは分断されている。すなわち、本実施の形態においては、接着層８ｂ７３を、接続孔の内壁に形成された凹部分（層間絶縁膜１１、１２、１３、１４、１５の側面位置がゲートポリシリコン２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐの側面位置よりも、第１及び第２方向からなる平面において水平方向に凹むことで形成され一段低くなった段差部分）に配置する。なお、接着層８ｂ７３は、ゲートポリシリコン２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐの各高さ位置において、チャネル層８と相変化材料層７の間に配置される。このように、接着層８ｂ７３を、第３方向について不連続に、かつ、部分的に配置することにより、接触抵抗を低減することができる。ここで、接着層８ｂ７３は、例えば導体であり、金属、窒化金属、酸化金属、酸窒化金属、またはシリサイドである。例えば接着層８ｂ７３が金属の場合、接着層８ｂ７３の材料は、Ｔｉ，Ｗ，Ｍｏ，Ａｌ，またはＣｕなどの金属、もしくはそれらの化合物である。例えば接着層８ｂ７３が窒化金属の場合、接着層８ｂ７３の材料は、Ｔｉ，Ｗ，Ｍｏ，Ａｌ，またはＣｕなどの窒化物、もしくはそれらの化合物である。例えば接着層８ｂ７３が酸化金属の場合、接着層８ｂ７３の材料は、Ｔｉ，Ｗ，Ｍｏ，Ａｌ，またはＣｕなどの酸化物、もしくはそれらの化合物である。例えば接着層８ｂ７３が酸窒化金属の場合、接着層８ｂ７３の材料は、Ｔｉ，Ｗ，Ｍｏ，Ａｌ，またはＣｕなどの酸窒化物、もしくはそれらの化合物である。例えば接着層８ｂ７３がシリサイドの場合、接着層８ｂ７３の材料は、Ｔｉ−Ｓｉ，Ｃｏ−Ｓｉ，またはＮｉ−Ｓｉなどである。なお、本実施の形態の場合、層間絶縁膜１１、１２、１３、１４、１５と層間絶縁膜３２ａ、１５ａは材料が異なっている。例えば層間絶縁膜１１、１２、１３、１４、１５には、そのエッチレートが層間絶縁膜３２ａ、１５ａのエッチレートよりも早いものを使用する。例えば層間絶縁膜１１、１２、１３、１４、１５は酸化シリコンを主体とし、層間絶縁膜３２ａ、１５ａは窒化シリコンを主体とする。各層間絶縁膜のエッチレートをこのように選択することにより、図１５および図１６に示すように、層間絶縁膜１１、１２、１３、１４、１５の側面が、ゲートポリシリコン２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐの側面よりも凹んだ構造を形成しつつ、かつ層間絶縁膜３２ａ、１５ａの形状を維持することができる。また、本実施の形態の場合には、接着層８ｂ７３をＣＶＤ技術及びドライエッチング技術により形成することができる。このため、本実施の形態は、図１３および１４で説明した実施の形態と比較して、製造バラつきによる特性バラつきが小さく、信頼性の高い不揮発性記憶装置を実現することができる。
また、別の実施の形態として、図１７および１８に記載のメモリセルアレイの要部断面図が考えられる。本実施の形態では、図１５および１６を用いて説明した実施の形態に加えて、チャネル層８の内側（チャネル層８と相変化材料層７の間）に部分的に絶縁膜９ａを配置する。具体的には、各層間絶縁膜の高さに形成される凹部分に配置された接着層８ｂ７３と接着層８ｂ７３の間のチャネル層８に沿うように絶縁膜９ａを配置する。従って、この実施の形態では、図１５および図１６を用いて説明した実施の形態とは異なり、チャネル層８と相変化材料層７は直接接しない。ここで、絶縁膜９ａの材料は、例えば酸化シリコン若しくは窒化シリコン若しくは酸窒化シリコンである。前述したように、ゲートポリシリコン層２１ｐの内側に形成された絶縁膜９ａは、ゲートポリシリコン層２２ｐの内側に形成された絶縁膜９ａと第３方向に分断されている。本実施の形態では、図１５および１６を用いて説明した実施の形態と比較して、チャネル層８と相変化材料層７が直接接しないため、選択素子の信頼性を向上することが可能となる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前述の実施の形態では、記憶素子にカルコゲナイド材料を用いた相変化メモリを前提に説明したが、記憶素子の材料は限定されず、相変化メモリに限らず、抵抗変化型メモリ（ＲｅＲＡＭ）または他の抵抗性メモリなど、電流を素子に流すことにより電気的特性が変化する様々な半導体メモリに適用することも可能である。
また、前述の実施の形態では、ゲート動作を行なうゲートポリシリコン層及びソース・ドレイン経路になるチャネルシリコン膜等にポリシリコンを用いることを前提に説明したが、ゲートポリシリコン層及びチャネルシリコン膜の材料は限定されず、ゲート動作を行なうことのできる半導体材料などの導体を適用することによって本発明を実現することができる。
さらに、前述の実施の形態では説明を分かり易くするため、ワード線及びビット線という表現を用いたが、両者は一つの縦型チェインメモリを選択するために用いられる選択線であるため、ワード線及びビット線の位置関係等は上下反対となってもよい。
本発明の不揮発性記憶装置は、選択トランジスタのチャネルに隣接して形成された抵抗変化素子を有する不揮発性記憶装置に幅広く利用されるものである。
２ ワード線
３ ビット線
４ｐ〜６ｐ ポリシリコン層
７ 相変化材料層
８ チャネルシリコン膜
８ａ チャネルシリコン膜
８ｂ チャネルシリコン膜
８ｂ７、８ｂ７ａ、８ｂ７２、８ｂ７３ 接着層
９ ゲート絶縁膜
９ａ 絶縁膜
１１〜１５、３２ 層間絶縁膜
１５ａ、３２ａ 層間絶縁膜
２１ｐ〜２４ｐ ゲートポリシリコン層
３８ｐ ポリシリコン層
５１ Ｉ／Ｏインタフェース
５２ メモリセルアレイ
５３〜５６ 電源
５７ 電圧セレクタ
５８ 配線セレクタ
５９ 制御部
６０ 読み取り部
ＢＬ１〜ＢＬ４ ビット線
ＢＬＣ コンタクトプラグ
Ｆ 最小加工寸法
ＧＣ１〜ＧＣ４ コンタクトプラグ
ＧＬ１〜ＧＬ４ ゲート配線
ＧＬＣ１ コンタクトプラグ
ＭＡ メモリセルアレイ
ＭＣ１〜ＭＣ４ メモリセル
ＰＣＤ１ 相変化材料層
ＰＤ ポリシリコンダイオード
ＳＴＲ１ 選択トランジスタ
ＷＬ１〜ＷＬ３ ワード線
ＷＬＣ コンタクトプラグ
３ ビット線
４ｐ〜６ｐ ポリシリコン層
７ 相変化材料層
８ チャネルシリコン膜
８ａ チャネルシリコン膜
８ｂ チャネルシリコン膜
８ｂ７、８ｂ７ａ、８ｂ７２、８ｂ７３ 接着層
９ ゲート絶縁膜
９ａ 絶縁膜
１１〜１５、３２ 層間絶縁膜
１５ａ、３２ａ 層間絶縁膜
２１ｐ〜２４ｐ ゲートポリシリコン層
３８ｐ ポリシリコン層
５１ Ｉ／Ｏインタフェース
５２ メモリセルアレイ
５３〜５６ 電源
５７ 電圧セレクタ
５８ 配線セレクタ
５９ 制御部
６０ 読み取り部
ＢＬ１〜ＢＬ４ ビット線
ＢＬＣ コンタクトプラグ
Ｆ 最小加工寸法
ＧＣ１〜ＧＣ４ コンタクトプラグ
ＧＬ１〜ＧＬ４ ゲート配線
ＧＬＣ１ コンタクトプラグ
ＭＡ メモリセルアレイ
ＭＣ１〜ＭＣ４ メモリセル
ＰＣＤ１ 相変化材料層
ＰＤ ポリシリコンダイオード
ＳＴＲ１ 選択トランジスタ
ＷＬ１〜ＷＬ３ ワード線
ＷＬＣ コンタクトプラグ
Claims (13)
- 基板と、
前記基板の主面に平行な第１方向に延在する第１配線と、
前記第１配線の上方に交互に積層されたＮ＋１層（Ｎ≧１）の第１絶縁膜およびＮ層の第１半導体層からなる積層体と、
前記積層体の上方に形成され、前記基板の主面に平行かつ前記第１方向と直交する第２方向に延在する第２配線と、
前記第１配線と前記第２配線との交点に設けられる選択素子と、
前記積層体の側面に沿って設けられる第２絶縁膜と、
前記第２絶縁膜に沿って設けられるチャネル層と、
前記チャネル層に沿って設けられる接着層と、
前記チャネル層に沿って前記接着層を介して設けられる抵抗変化材料層と
を有し、
前記第１配線および前記第２配線は、前記選択素子および前記チャネル層を介して電気的に接続されており、
前記チャネル層と前記抵抗変化材料層との間の前記接着層を介した接触抵抗は前記接着層が無い場合の接触抵抗よりも低く、前記チャネル層の延在方向について前記接着層の抵抗は前記抵抗変化材料層の抵抗比が確保できる程度に高い
ことを特徴とする不揮発性記憶装置。 - 請求項１に記載の不揮発性記憶装置において、
前記チャネル層と前記抵抗変化材料層の間に形成された前記接着層は、前記チャネル層の延在方向について、不連続な膜である
ことを特徴とする不揮発性記憶装置。 - 請求項１に記載の不揮発性記憶装置において、
前記接着層は、Ｔｉ，Ｃｒ，Ｃｏ，Ｎｉ，Ｗの金属、もしくはそれらの化合物である
ことを特徴とする不揮発性記憶装置。 - 請求項１に記載の不揮発性記憶装置において、
前記チャネル層と前記抵抗変化材料層の間に形成された前記接着層は、シリコンドットである
ことを特徴とする不揮発性記憶装置。 - 請求項４に記載の不揮発性記憶装置において、
前記チャネル層と前記抵抗変化材料層の間に形成された前記接着層は、不純物がドープされたシリコンドットである
ことを特徴とする不揮発性記憶装置。 - 請求項１に記載の不揮発性記憶装置において、
前記チャネル層と前記抵抗変化材料層の間に形成された前記接着層は、前記チャネル層の延在方向について、前記第１絶縁膜の高さ範囲にのみ設けられる
ことを特徴とする不揮発性記憶装置。 - 基板と、
前記基板の主面に平行な第１方向に延在する第１配線と、
前記第１配線の上方に交互に積層されたＮ＋１層（Ｎ≧１）の第１絶縁膜およびＮ層の第１半導体層からなる積層体であって、その側面の一部を形成する前記第１絶縁膜の側面が前記第１半導体層の側面よりも一段低く形成された積層体と、
前記積層体の上方に形成され、前記基板の主面に平行かつ前記第１方向と直交する第２方向に延在する第２配線と、
前記第１配線と前記第２配線との交点に設けられる選択素子と、
前記積層体の側面に沿って設けられる第２絶縁膜と、
前記第２絶縁膜に沿って設けられるチャネル層と、
前記チャネル層の延在方向について、前記第１絶縁膜の側面と同じ高さ範囲にのみ前記チャネル層と接触させて設けられる接着層と、
前記チャネル層及び前記接着層の側面に沿って前記接着層と接触させて設けられる抵抗変化材料層と
を有し、
前記第１配線および前記第２配線は、前記選択素子および前記チャネル層を介して電気的に接続されており、
前記チャネル層と前記抵抗変化材料層との間の前記接着層を介した接触抵抗は前記接着層が無い場合の接触抵抗よりも低い
ことを特徴とする不揮発性記憶装置。 - 請求項７に記載の不揮発性記憶装置において、
前記積層体の上面側と下面側の両方に設けられる第３絶縁膜のエッチレートが、前記第１絶縁膜のエッチレートより低い
ことを特徴とする不揮発性記憶装置。 - 請求項８に記載の不揮発性記憶装置において、
前記第１絶縁膜は酸化シリコンであり、前記第３絶縁膜は窒化シリコン又は酸窒化シリコンである
ことを特徴とする不揮発性記憶装置。 - 請求項７に記載の不揮発性記憶装置において、
前記チャネル層と前記抵抗変化材料層の間に形成された前記接着層の設けられた範囲を除き、前記チャネル層と前記抵抗変化材料層の間に第４絶縁膜を設ける
ことを特徴とする不揮発性記憶装置。 - 請求項７に記載の不揮発性記憶装置において、
前記チャネル層と前記抵抗変化材料層の間に形成された前記接着層は、Ｔｉ，Ｃｒ，Ｃｏ，Ｎｉ，Ｗの金属、もしくはそれらの化合物である
ことを特徴とする不揮発性記憶装置。 - 請求項７に記載の不揮発性記憶装置において、
前記チャネル層と前記抵抗変化材料層の間に形成された前記接着層は、シリコンドットである
ことを特徴とする不揮発性記憶装置。 - 請求項１２に記載の不揮発性記憶装置において、
前記チャネル層と前記抵抗変化材料層の間に形成された前記接着層は、不純物がドープされたシリコンドットである
ことを特徴とする不揮発性記憶装置。
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