CN114497055A - 半导体存储器装置 - Google Patents

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金一权
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Abstract

提供了一种半导体存储器装置。所述半导体存储器装置包括：第一导线，在垂直于基底的顶表面的第一方向上堆叠；第二导线，在第一方向上延伸，并且与第一导线相交；以及存储器单元，分别设置在第一导线与第二导线之间的多个相交点处。存储器单元中的每个存储器单元包括平行于基底的顶表面的半导体图案、围绕半导体图案的沟道区的第一栅电极和第二栅电极以及位于半导体图案与第一栅电极和第二栅电极中的每个之间的电荷存储图案，半导体图案包括具有第一导电类型的源区、具有第二导电类型的漏区以及在源区与漏区之间的沟道区。

Description

半导体存储器装置
本专利申请要求于2020年10月26日在韩国知识产权局提交的第10-2020-0138902号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用被完全包含于此。
技术领域
发明构思的实施例涉及一种半导体存储器装置，并且更具体地，涉及一种能够在易失性存储器模式和非易失性存储器模式下操作的半导体存储器装置。
背景技术
半导体存储器装置可以包括非易失性存储器装置(例如，闪存装置)和易失性存储器装置(例如，动态随机存取存储器(DRAM)装置)。
非易失性存储器装置即使当其电源被中断时也可以保持存储在存储器单元中的数据，但是执行将数据写入存储器单元中或从存储器单元擦除数据的操作的时间会长。在非易失性存储器装置中写入或者擦除数据的次数会被限制。
易失性存储器装置在其电源被中断时会丢失存储在存储器单元中的数据。然而，执行在易失性存储器装置中重写数据的操作的时间可以短，并且与非易失性存储器装置相比，在易失性存储器装置中重写数据的次数可以更多。
因此，已经研究了具有非易失性存储器特性和易失性存储器特性两者的半导体存储器装置。
发明内容
发明构思的实施例可以提供一种能够在易失性存储器模式和非易失性存储器模式下操作并且能够改善集成密度的半导体存储器装置。
根据本发明构思的实施例，一种半导体存储器装置包括：多条第一导线，在垂直于基底的顶表面的第一方向上堆叠，并且在平行于基底的顶表面的第二方向上纵向延伸；多条第二导线，在第一方向上纵向延伸，并且在平行于基底的顶表面且不同于第二方向的第三方向上与多条第一导线间隔开；以及多个存储器单元，均设置在多条第一导线与多条第二导线之间的多个相交点中的对应的相交点处。每个存储器单元包括平行于基底的顶表面延伸的半导体图案、围绕半导体图案的沟道区的第一栅电极和第二栅电极以及在半导体图案与第一栅电极和第二栅电极中的每个之间的电荷存储图案，半导体图案包括具有第一导电类型的源区、具有不同于第一导电类型的第二导电类型的漏区以及在源区与漏区之间的沟道区。
根据本发明构思的实施例，一种半导体存储器装置包括：多个半导体图案，在垂直于基底的顶表面的第一方向上堆叠，每个半导体图案包括具有第一导电类型的源区、具有不同于第一导电类型的第二导电类型的漏区以及在源区与漏区之间的沟道区；一对第一字线和第二字线，围绕多个半导体图案中的每个半导体图案的沟道区，并且在第一方向上纵向延伸；多个电荷存储图案，均围绕多个半导体图案中的对应的半导体图案的沟道区，并且设置在对应的半导体图案与一对第一字线和第二字线中的每条之间；多条第一导线，在第一方向上堆叠，均连接到多个半导体图案中的对应的半导体图案的漏区；以及第二导线，在第一方向上纵向延伸，并且公共地连接到多个半导体图案的多个源区。
根据本发明构思的实施例，一种半导体存储器装置包括：多条第一位线，在平行于基底的顶表面的第一方向上纵向延伸，并且在垂直于基底的顶表面的第二方向上堆叠；多条第二位线，在第一方向上纵向延伸，并且在第二方向上堆叠，多条第二位线在第三方向上与多条第一位线间隔开，第三方向平行于基底的顶表面且与第一方向和第二方向相交；多条源极线，在多条第一位线与多条第二位线之间在第二方向上纵向延伸，并且在第一方向上彼此间隔开；多个第一存储器单元，均设置在多条第一位线多条源极线的多个相交点中的对应的相交点处，每个第一存储器单元包括第一半导体图案，第一半导体图案包括具有第一导电类型的第一源区、具有不同于第一导电类型的第二导电类型的第一漏区以及在第一源区与第一漏区之间的第一沟道区；多个第二存储器单元，均设置在多条第二位线和多条源极线的多个相交点中的对应的相交点处，每个第二存储器单元包括第二半导体图案，第二半导体图案包括具有第一导电类型的第二源区、具有第二导电类型的第二漏区以及在第二源区与第二漏区之间的第二沟道区；一对第一字线和第二字线，围绕多个第一存储器单元的多个第一半导体图案的多个第一沟道区中的每个第一沟道区，并且在第一方向和第二方向上延伸；多个第一电荷存储图案，均围绕多个第一半导体图案中的对应的第一半导体图案的第一沟道区，并且设置在对应的第一半导体图案与一对第一字线和第二字线中的每条之间；一对第三字线和第四字线，围绕多个第二存储器单元的多个第二半导体图案的多个第二沟道区中的每个第二沟道区，并且在第一方向和第二方向上延伸；以及多个第二电荷存储图案，均围绕多个第二半导体图案中的对应的第二半导体图案的第二沟道区，并且设置在对应的第二半导体图案与一对第三字线和第四字线中的每条之间。
附图说明
参照附图和随附的详细描述，发明构思将变得更清楚。
图1是示出根据发明构思的一些实施例的半导体存储器装置的框图。
图2是示意性地示出根据发明构思的一些实施例的半导体存储器装置的透视图。
图3是示出根据发明构思的一些实施例的半导体存储器装置的存储器单元阵列的透视图。
图4是用于示出根据发明构思的一些实施例的半导体存储器装置的单位存储器单元的图3的部分‘P’的放大剖视图。
图5是示出根据发明构思的一些实施例的半导体存储器装置的平面图。
图6是沿着图5的线A-A′截取的用于示出根据发明构思的一些实施例的半导体存储器装置的剖视图。
图7是沿着图5的线B-B′截取的用于示出根据发明构思的一些实施例的半导体存储器装置的剖视图。
图8是沿着图5的线C-C′截取的用于示出根据发明构思的一些实施例的半导体存储器装置的剖视图。
图9是示出根据发明构思的一些实施例的半导体存储器装置的平面图。
图10是沿着图9的线A-A′截取的用于示出根据发明构思的一些实施例的半导体存储器装置的剖视图。
图11是示出根据发明构思的一些实施例的半导体存储器装置的平面图。
图12是沿着图11的线A-A′截取的用于示出根据发明构思的一些实施例的半导体存储器装置的剖视图。
图13、图14和图15是用于解释根据发明构思的一些实施例的半导体存储器装置的操作的视图。
图16是示出根据发明构思的一些实施例的半导体存储器装置的写入操作和读取操作的电压的时序图。
图17是示出根据发明构思的一些实施例的半导体存储器装置的根据漏极电压和栅极电压条件的操作特性的曲线图。
图18是示出根据发明构思的一些实施例的半导体存储器装置的根据漏极电压的漏极电流的曲线图。
具体实施方式
在下文中，将参照附图详细地描述根据发明构思的一些实施例的半导体存储器装置。
图1是示出根据发明构思的一些实施例的半导体存储器装置的框图。
参照图1，半导体存储器装置可以包括存储器单元阵列1、行解码器2、感测放大器3、列解码器4和控制逻辑5。
存储器单元阵列1可以包括三维地布置的多个存储器单元MC。存储器单元阵列1可以包括第一导线BL、与第一导线BL相交的第二导线SL以及分别设置在第一导线BL和第二导线SL的相交点处的多个存储器单元MC。
在一些实施例中，根据电压条件，存储器单元MC中的每个可以在易失性存储器模式或非易失性存储器模式下操作。存储器单元MC中的每个可以包括第一栅电极和第二栅电极、源电极以及漏电极。存储器单元MC中的每个的漏电极可以连接到第一导线(例如，位线BL)，并且存储器单元MC中的每个的源电极可以连接到第二导线(例如，源极线SL)。存储器单元MC中的每个的第一栅电极可以连接到第一字线WL1，存储器单元MC中的每个的第二栅电极可以连接到第二字线WL2。在下文中，可以将第一字线WL1和第二字线WL2分别描述为第一栅电极和第二栅电极。
行解码器2可以将从外部输入的地址信号解码，以选择存储器单元阵列1的源极线SL之中的一条。在行解码器2中解码的地址信号可以被提供到行驱动器(未示出)，并且行驱动器可以响应于控制电路的控制信号而将多个预定电压分别提供到多条源极线SL。
感测放大器3可以感测并放大通过从列解码器4解码的地址信号选择的参考位线与位线BL之间的电压差，并且可以将放大的电压差输出到外部装置(例如，存储器控制器)。
列解码器4可以提供感测放大器3与外部装置(例如，存储器控制器)之间的数据传输路径。列解码器4可以将从外部输入的地址信号解码，以选择位线BL之中的一条。
控制逻辑5可以生成用于控制将数据写入到存储器单元阵列1中/从存储器单元阵列1读取数据的操作的控制信号。
图2是示意性地示出根据发明构思的一些实施例的半导体存储器装置的透视图。
参照图2，半导体存储器装置可以包括单元阵列结构CS以及在单元阵列结构CS上的外围电路结构PS。
外围电路结构PS可以包括形成在半导体基底上的核心电路和外围电路。核心电路和外围电路可以包括参照图1描述的行解码器2和列解码器4(见图1)、感测放大器3(见图1)以及控制逻辑5(见图1)。
单元阵列结构CS可以设置在外围电路结构PS上，并且可以包括存储器单元阵列，存储器单元阵列包括三维地布置在外围电路结构PS上的存储器单元。存储器单元阵列可以包括顺序地堆叠在基底上的水平图案、与水平图案垂直相交的垂直图案以及设置在水平图案与垂直图案之间的存储器元件。
在一些实施例中，外围电路结构PS可以形成在第一半导体基底上，单元阵列结构CS可以形成在第二半导体基底上。第一半导体基底的金属垫可以通过键合方法连接到第二半导体基底的金属垫，因此外围电路结构PS可以电连接到单元阵列结构CS。
图3是示出根据发明构思的一些实施例的半导体存储器装置的存储器单元阵列的透视图。图4是用于示出根据发明构思的一些实施例的半导体存储器装置的单位存储器单元的图3的部分‘P’的放大剖视图。
参照图3，彼此相交的第一导线和第二导线可以设置在基底100上。在下面的实施例中，第一导线将被描述为位线BL，第二导线将被描述为源极线SL。在一些实施例中，第一导线可以是源极线，而第二导线可以是位线。
基底100可以是包括半导体材料的半导体基底。例如，半导体基底可以是硅基底、锗基底或硅锗基底。
位线BL1和BL2可以在平行于基底100的顶表面的第一方向D1上纵向延伸，并且可以在垂直于基底100的顶表面的第三方向D3上堆叠。在一些实施例中，位线BL1和BL2可以包括设置在源极线SL的一侧处的第一位线BL1和设置在源极线SL的另一侧处的第二位线BL2。例如，第二位线BL2可以在第二方向D2上与第一位线BL1间隔开，且源极线SL置于第二位线BL2与第一位线BL1之间。平行于基底100的顶表面的第二方向D2可以不同于第一方向D1。
源极线SL可以设置在第一位线BL1与第二位线BL2之间，并且可以在垂直于基底100的顶表面的第三方向D3上纵向延伸。源极线SL可以在基底100上在第一方向D1上彼此间隔开。
例如，第一位线BL1和第二位线BL2以及源极线SL可以包括掺杂半导体材料(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，氮化钛或氮化钽)、金属(例如，钨、钛或钽)和金属半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的至少一种。
存储器单元MC1和MC2可以分别设置在源极线SL与第一位线BL1和第二位线BL2的相交点处。例如，存储器单元MC1和MC2可以三维地布置在基底100上。在一些实施例中，存储器单元MC1和MC2可以包括分别设置在第一位线BL1和源极线SL的相交点处的第一存储器单元MC1以及分别设置在第二位线BL2和源极线SL的相交点处的第二存储器单元MC2。在第二方向D2上彼此相邻的第一存储器单元MC1和第二存储器单元MC2可以共享源极线SL。可以通过在第一位线BL1和第二位线BL2之中选择的一条以及在源极线SL之中选择的一条来选择第一存储器单元MC1和第二存储器单元MC2中的一个。
第一存储器单元MC1和第二存储器单元MC2中的每个可以包括半导体图案SP1或SP2。半导体图案SP1或SP2可以呈在第二方向D2上具有长轴的条形状。第一存储器单元MC1中的每个可以包括第一半导体图案SP1，第二存储器单元MC2中的每个可以包括第二半导体图案SP2。
第一存储器单元MC1的第一半导体图案SP1和第二存储器单元MC2的第二半导体图案SP2可以在第一方向D1、第二方向D2和第三方向D3上彼此间隔开。例如，第一半导体图案SP1和第二半导体图案SP2可以三维地布置在基底100上。第一半导体图案SP1和第二半导体图案SP2可以包括硅和锗中的至少一种。可选地，第一半导体图案SP1和第二半导体图案SP2可以包括氧化物半导体材料。
参照图4，第一半导体图案SP1和第二半导体图案SP2中的每个可以包括具有第一导电类型(例如，N型)的源区SR、具有第二导电类型(例如，P型)的漏区DR以及在源区SR与漏区DR之间的处于本征状态的沟道区CR。源区SR可以被掺杂有N型掺杂剂，漏区DR可以被掺杂有P型掺杂剂。源区SR的在第二方向D2上的长度可以不同于漏区DR的在第二方向D2上的长度。
第一半导体图案SP1的漏区DR可以电连接到第一位线BL1，第二半导体图案SP2的漏区DR可以电连接到第二位线BL2。在第二方向D2上彼此相邻的第一半导体图案SP1的源区SR和第二半导体图案SP2的源区SR可以电连接到源极线SL中的一条。第一半导体图案SP1和第二半导体图案SP2可以相对于源极线SL镜像对称。例如，第一半导体图案SP1的源区SR、沟道区CR和漏区DR的布置可以相对于源极线SL与第二半导体图案SP2的源区SR、沟道区CR和漏区DR的布置镜像对称。
再次参照图3，第一位线BL1中的每条可以连接到在第一方向D1上布置的第一半导体图案SP1的漏区DR中的对应的漏区DR。第二位线BL2中的每条可以连接到在第一方向D1上布置的第二半导体图案SP2的漏区DR中的对应的漏区DR。源极线SL中的每条可以连接到在第三方向D3上布置的第一半导体图案SP1和第二半导体图案SP2的源区SR中的对应的源区SR。
第一字线WL1a和第二字线WL2a可以在第一位线BL1与源极线SL之间在第一方向D1和第三方向D3上延伸。第一字线WL1a和第二字线WL2a可以在第二方向D2上彼此间隔开。第一字线WL1a和第二字线WL2a可以围绕第一半导体图案SP1中的每个。第一字线WL1a和第二字线WL2a可以与第一半导体图案SP1的沟道区CR相邻。
第三字线WL1b和第四字线WL2b可以在第二位线BL2与源极线SL之间在第一方向D1和第三方向D3上延伸。第三字线WL1b和第四字线WL2b可以在第二方向D2上彼此间隔开。第三字线WL1b和第四字线WL2b可以围绕第二半导体图案SP2中的每个。第三字线WL1b和第四字线WL2b可以与第二半导体图案SP2的沟道区CR相邻。
例如，第一字线WL1a、第二字线WL2a、第三字线WL1b和第四字线WL2b可以包括掺杂半导体材料(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，氮化钛或氮化钽)、金属(例如，钨、钛或钽)和金属半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的至少一种。
电荷存储图案CSP可以设置在第一半导体图案SP1与第一字线WL1a和第二字线WL2a之间以及第二半导体图案SP2与第三字线WL1b和第四字线WL2b之间。例如，每个电荷存储图案CSP可以设置在第一半导体图案SP1中的对应的第一半导体图案与第一字线WL1a和第二字线WL2a之间以及第二半导体图案SP2中的对应的第二半导体图案与第三字线WL1b和第四字线WL2b之间。电荷存储图案CSP可以分别围绕第一半导体图案SP1的侧壁和第二半导体图案SP2的侧壁。电荷存储图案CSP中的每个可以呈具有相对的开口端的管形状或通心粉(macaroni)形状。电荷存储图案CSP中的每个可以由单个薄层或多个薄层形成。
在一些实施例中，电荷存储图案CSP中的每个可以包括顺序地堆叠在第一半导体图案SP1和第二半导体图案SP2中的每个的表面上的隧道绝缘层TIL、电荷捕获层CTL和阻挡绝缘层BIL。
电荷捕获层CTL可以包括氮化硅层、氮氧化硅层、富硅氮化物层和纳米晶体硅层中的至少一个。隧道绝缘层TIL可以包括能带隙比电荷捕获层CTL的能带隙大的材料中的至少一种。例如，隧道绝缘层TIL可以是氧化硅层。阻挡绝缘层BIL可以包括能带隙比隧道绝缘层TIL的能带隙小且比电荷捕获层CTL的能带隙大的材料中的至少一种。例如，阻挡绝缘层BIL可以包括高k介电层(诸如氧化铝层和氧化铪层)中的至少一种。
如图3和图4中所示，第一电极EP1可以设置在源极线SL与第一半导体图案SP1和第二半导体图案SP2中的每个之间，第二电极EP2可以设置在第一半导体图案SP1与第一位线BL1之间以及第二半导体图案SP2与第二位线BL2之间。例如，第一电极EP1和第二电极EP2可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的至少一种，或者可以由W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的至少一种形成。
图5是示出根据发明构思的一些实施例的半导体存储器装置的平面图。图6是沿着图5的线A-A′截取的用于示出根据发明构思的一些实施例的半导体存储器装置的剖视图。图7是沿着图5的线B-B′截取的用于示出根据发明构思的一些实施例的半导体存储器装置剖视图。图8是沿着图5的线C-C′截取的用于示出根据发明构思的一些实施例的半导体存储器装置的剖视图。
参照图5、图6、图7和图8，堆叠结构ST可以设置在基底100上。堆叠结构ST可以在基底100上在第一方向D1和第二方向D2上彼此间隔开。例如，堆叠结构ST可以通过第二分离绝缘图案120在第二方向D2上彼此分离，并且可以通过第一分离绝缘图案110在第一方向D1上彼此分离。
例如，基底100可以是单晶硅基底或绝缘体上硅(SOI)基底。在一些实施例中，基底100还可以包括形成在半导体基底上的薄层。然而，发明构思的实施例不限于此。
堆叠结构ST中的每个可以包括在垂直于基底100的顶表面的第三方向D3上交替堆叠的层间绝缘层ILD和第一半导体图案SP1或第二半导体图案SP2。堆叠结构ST中的每个可以包括在第三方向D3上交替堆叠的层间绝缘层ILD和第一导线。在一些实施例中，第一导线可以包括第一位线BL1和第二位线BL2。
堆叠结构ST可以包括分别设置在第一位线BL1和源极线SL的相交点处的第一半导体图案SP1以及分别设置在第二位线BL2和源极线SL的相交点处的第二半导体图案SP2。例如，在堆叠结构ST中，每个第一半导体图案SP1可以设置在第一位线BL1和源极线SL的相交点中的对应的相交点处，每个第二半导体图案SP2可以设置在第二位线BL2和源极线SL的相交点中的对应的相交点处。
第一位线BL1与源极线SL之间的第一半导体图案SP1可以在第一方向D1和第三方向D3上彼此间隔开。为了附图的简化，图5示出了设置在第一位线BL1与源极线SL之间的五个堆叠结构，图6和图7示出了位于基底100与上绝缘层130之间的十三个层。图6示出了位于第二分离绝缘图案120与源极线SL之间的单个堆叠结构。每个堆叠结构的第一半导体图案SP1可以共同连接到源极线SL中的对应的源极线SL，并且每一层处的第一半导体图案SP1可以共同连接到第一位线BL1中的对应的第一位线BL1。位于同一层处的第一半导体图案SP1可以通过设置在其间的第一分离绝缘图案110在第一方向D1上彼此分离。在第三方向D3上彼此间隔开的第一半导体图案SP1可以分别连接到第一位线BL1，并且可以共同连接到源极线SL中的对应的源极线SL。在第三方向D3上彼此间隔开的第一半导体图案SP1可以通过设置在其间的层间绝缘层ILD彼此分离。
第二位线BL2与源极线SL之间的第二半导体图案SP2可以在第一方向D1和第三方向D3上彼此间隔开。每个堆叠结构的第二半导体图案SP2可以共同连接到源极线SL中的对应的源极线SL，并且每一层处的第二半导体图案SP2可以共同连接到第二位线BL2中的对应的第二位线BL2。位于同一层处的第二半导体图案SP2可以通过设置在其间的第一分离绝缘图案110彼此分离。在第三方向D3上彼此间隔开的第二半导体图案SP2可以分别连接到第二位线BL2，并且可以共同连接到源极线SL中的对应的源极线SL。在第三方向D3上彼此间隔开的第二半导体图案SP2可以通过设置在其间的层间绝缘层ILD彼此分离。第二半导体图案SP2可以在第二方向D2上与第一半导体图案SP1间隔开。
第一半导体图案SP1和第二半导体图案SP2中的每个可以包括多晶硅层或单晶硅层，或者可以由多晶硅层或单晶硅层形成。层间绝缘层ILD中的每个可以包括氧化硅层、氮氧化硅层和氮化硅层中的至少一个，或者可以由氧化硅层、氮氧化硅层和氮化硅层中的至少一个形成。在堆叠结构ST中的每个中，如上所述，第一半导体图案SP1和第二半导体图案SP2中的每个可以具有在第二方向D2上具有长轴的条形状。第一半导体图案SP1和第二半导体图案SP2中的每个可以包括源区SR、漏区DR以及在源区SR与漏区DR之间的沟道区CR。源区SR和漏区DR可以具有彼此相反(即，不同)的导电类型。第一半导体图案SP1和第二半导体图案SP2中的每个可以局部地设置于在第一方向D1上彼此相邻的一对第一分离绝缘图案110之间以及在第三方向D3上彼此相邻的一对层间绝缘层ILD之间。
第一半导体图案SP1和第二半导体图案SP2可以相对于设置在它们之间的源极线SL对称。例如，在第二方向D2上彼此相邻的第一半导体图案SP1的源区SR和第二半导体图案SP2的源区SR可以共同连接到对应的源极线SL。在第二方向D2上彼此相邻的第一半导体图案SP1的漏区DR和第二半导体图案SP2的漏区DR可以分别连接到第一位线BL1和第二位线BL2。
第一电极EP1可以设置在源极线SL中的每条与第一半导体图案SP1的源区SR和第二半导体图案SP2的源区SR中的每个之间，第二电极EP2可以设置在第一位线BL1和第二位线BL2中的每条与第一半导体图案SP1的漏区DR和第二半导体图案SP2的漏区DR中的每个之间。
第一位线BL1和第二位线BL2可以在第一方向D1上延伸。第一位线BL1和第二位线BL2可以在层间绝缘层ILD中的每个上在第二方向D2上彼此间隔开，并且可以设置于在第三方向D3上彼此相邻的层间绝缘层ILD之间。层间绝缘层ILD中的最下面的层间绝缘层ILD可以设置在基底100与第一位线BL1和第二位线BL2中的最下面的第一位线BL1和第二位线BL2之间。然而，发明构思的实施例不限于此。
第一位线BL1(或第二位线BL2)可以通过堆叠结构ST中的每个的层间绝缘层ILD在第三方向D3上彼此间隔开。
堆叠结构ST中的每个可以包括设置在第一位线BL1与第二位线BL2之间的第二导线(即，源极线SL)。源极线SL可以在第三方向D3上从基底100的顶表面延伸。第一位线BL1与第二位线BL2之间的源极线SL可以在第一方向D1上彼此间隔开。源极线SL可以在与第一位线BL1和第二位线BL2延伸的第一方向D1不同的第三方向D3上纵向延伸。源极线SL在第三方向D3上的长度可以基本彼此相等。源极线SL中的每条可以穿透层间绝缘层ILD。源极线SL可以设置在第一半导体图案SP1与第二半导体图案SP2之间。
第一位线BL1和第二位线BL2以及源极线SL可以包括诸如金属(例如，铜、钨或铝)和/或金属氮化物(例如，氮化钽、氮化钛或氮化钨)的导电材料，或者可以由诸如金属(例如，铜、钨或铝)和/或金属氮化物(例如，氮化钽、氮化钛或氮化钨)的导电材料形成。层间绝缘层ILD可以包括例如氮化硅，或者可以由例如氮化硅形成。
第一分离绝缘图案110中的每个可以设置于在第一方向D1上彼此相邻的堆叠结构ST之间。第一分离绝缘图案110可以在第三方向D3上从基底100的顶表面延伸，并且可以在第一方向D1上彼此间隔开。第一分离绝缘图案110中的每个可以在第二方向D2上延伸，以与第一半导体图案SP1的侧壁和第二半导体图案SP2的侧壁接触。第一分离绝缘图案110中的每个可以与在第一方向D1上彼此相邻的源极线SL的侧壁接触。源极线SL中的每条可以设置于在第一方向D1上彼此相邻的第一分离绝缘图案110之间。第一分离绝缘图案110可以包括例如氧化物、氮化物和/或氮氧化物，或者可以由例如氧化物、氮化物和/或氮氧化物形成。
第二分离绝缘图案120可以在基底100上设置在堆叠结构ST的相对侧处。第二分离绝缘图案120可以覆盖堆叠结构ST的相对侧壁。当在如图5中所示的平面图中(在下文中，被称为“在平面图中”)观察堆叠结构ST时，第二分离绝缘图案120可以在第一方向D1上延伸。第二分离绝缘图案120可以在平行于基底100的顶表面且与第一方向D1相交的第二方向D2上彼此间隔开。第二分离绝缘图案120可以在第二方向D2上彼此间隔开，且堆叠结构ST置于它们之间。第二分离绝缘图案120可以包括例如氧化物、氮化物和/或氮氧化物，或者可以由例如氧化物、氮化物和/或氮氧化物形成。
第一字线WL1a和第二字线WL2a以及第三字线WL1b和第四字线WL2b可以在第一方向D1上延伸，以与在第一方向D1上布置的堆叠结构ST相交。第一字线WL1a和第二字线WL2a可以设置在第一位线BL1与源极线SL之间。第三字线WL1b和第四字线WL2b可以设置在第二位线BL2与源极线SL之间。
第一字线WL1a和第二字线WL2a以及第三字线WL1b和第四字线WL2b可以在第三方向D3上具有基本相同的厚度。
第一字线WL1a和第二字线WL2a可以在第一方向D1和第三方向D3上延伸，从而完全围绕第一半导体图案SP1中的每个的沟道区CR。第一字线WL1a和第二字线WL2a与第一半导体图案SP1可以形成全包围栅极(gate-all-around，GAA)结构(即，GAA晶体管)。
第一字线WL1a可以在平面图中设置在第一半导体图案SP1的源区SR与漏区DR之间，第二字线WL2a可以在平面图中设置在第一字线WL1a与第一半导体图案SP1的漏区DR之间。
第三字线WL1b和第四字线WL2b可以在第一方向D1和第三方向D3上延伸，从而完全围绕第二半导体图案SP2的沟道区CR。第三字线WL1b和第四字线WL2b与第二半导体图案SP2可以形成全包围栅极(GAA)结构(即，GAA晶体管)。
第三字线WL1b可以在平面图中设置在第二半导体图案SP2的源区SR与漏区DR之间，第四字线WL2b可以在平面图中设置在第三字线WL1b与第二半导体图案SP2的漏区DR之间。
如上所述，电荷存储图案CSP可以分别设置在第一半导体图案SP1的沟道区CR与第一字线WL1a和第二字线WL2a之间以及第二半导体图案SP2的沟道区CR与第三字线WL1b和第四字线WL2b之间。电荷存储图案CSP可以完全围绕第一半导体图案SP1的沟道区CR和第二半导体图案SP2的沟道区CR。像第一半导体图案SP1和第二半导体图案SP2一样，电荷存储图案CSP可以在第一方向D1、第二方向D2和第三方向D3上彼此间隔开。电荷存储图案CSP中的每个可以包括隧道绝缘层TIL、电荷捕获层CTL和阻挡绝缘层BIL。
上绝缘层130可以设置在第一字线WL1a和第二字线WL2a以及第三字线WL1b和第四字线WL2b上。
图9是示出根据发明构思的一些实施例的半导体存储器装置的平面图。图10是沿着图9的线A-A′截取的用于示出根据发明构思的一些实施例的半导体存储器装置的剖视图。在下文中，为了易于和便于解释的目的，将省略对与图5至图8的上述实施例中相同的技术特征的描述。
参照图9和图10，第一半导体图案SP1可以分别设置在第一源极线SL1和位线BL的相交点处，第二半导体图案SP2可以分别设置在第二源极线SL2和位线BL的相交点处。在第二方向D2上彼此相邻的第一半导体图案SP1和第二半导体图案SP2可以共享位线BL。
第一源极线SL1和第二源极线SL2可以在第二方向D2上彼此相邻，并且第二分离绝缘图案120可以设置在第一源极线SL1与第二源极线SL2之间。第一源极线SL1可以在第三方向D3上延伸，并且可以通过第一分离绝缘图案110在第一方向D1上彼此间隔开。同样地，第二源极线SL2可以在第三方向D3上延伸，并且可以通过第一分离绝缘图案110在第一方向D1上彼此间隔开。
图11是示出根据发明构思的一些实施例的半导体存储器装置的平面图。图12是沿着图11的线A-A′截取的用于示出根据发明构思的一些实施例的半导体存储器装置的剖视图。在下文中，为了易于和便于解释的目的，将省略对与图5至图8的上述实施例中相同的技术特征的描述。
参照图11和图12，第一半导体图案SP1可以分别设置在第一位线BL1和第一源极线SL1的相交点处，第二半导体图案SP2可以分别设置在第二位线BL2和第二源极线SL2的相交点处。
第一位线BL1和第二位线BL2可以在第二方向D2上彼此相邻，并且在第一方向D1上延伸的第二分离绝缘图案120可以设置在第一位线BL1与第二位线BL2之间。
第一源极线SL1和第二源极线SL2可以在第二方向D2上彼此相邻，并且第三分离绝缘图案125可以设置在第一源极线SL1与第二源极线SL2之间。第一源极线SL1可以在第三方向D3上延伸，并且可以通过第一分离绝缘图案110在第一方向D1上彼此间隔开。同样地，第二源极线SL2可以在第三方向D3上延伸，并且可以通过第一分离绝缘图案110在第一方向D1上彼此间隔开。
第一半导体图案SP1和第二半导体图案SP2可以相对于第三分离绝缘图案125镜像对称。例如，第一堆叠结构ST1可以在一对第二分离绝缘图案120和第三分离绝缘图案125之间在第一方向D1上彼此间隔开，第二堆叠结构ST2可以在一对第二分离绝缘图案120和第三分离绝缘图案125之间在第一方向D1上彼此间隔开。第一堆叠结构ST1中的每个可以包括在第三方向D3上交替堆叠的层间绝缘层ILD和第一半导体图案SP1。第二堆叠结构ST2中的每个可以包括在第三方向D3上交替堆叠的层间绝缘层ILD和第二半导体图案SP2。
图13、图14和图15是用于解释根据发明构思的一些实施例的半导体存储器装置的操作的视图。图16是示出根据发明构思的一些实施例的半导体存储器装置的写入操作和读取操作的电压条件的时序图。
图13示出了半导体存储器装置在热平衡状态下的能级。
参照图13，在偏压未施加到源区SR、漏区DR以及第一栅电极WL1和第二栅电极WL2的热平衡状态下，由于漏区DR的P型费米能级(Fermi level)不同于源区SR的N型费米能级，因此漏区DR的价带的能级和导带的能级可以比源区SR的价带的能级和导带的能级高。例如，漏区DR的能级可以比沟道区CR的能级高，源区SR的能级可以比沟道区CR的能级低。例如，P型费米能级Ef(P)可以比作为本征半导体的沟道区CR的本征费米能级Ef(I)高，N型费米能级Ef(N)可以比沟道区CR的本征费米能级Ef(I)低，并且当漏区DR、源区SR和沟道区CR处于热平衡(例如，未施加漏极电压)时，它们的能级可以偏移，使得P型费米能级Ef(P)、N型费米能级Ef(N)和本征费米能级Ef(I)具有相同的能级。
图14示出了易失性存储器模式下的写入操作状态。
参照图14和图16，彼此相反或互补的第一栅极由压VG1和第二栅极由压VG2可以分别施加到第一栅电极WL1和第二栅电极WL2。例如，在易失性存储器模式下，第一栅极电压VG1和第二栅极电压VG2可以分别为约3V和约-3V。
在易失性存储器模式下，可以施加彼此相反或互补的第一栅极电压VG1和第二栅极电压VG2，以改变与第一栅电极WL1相邻的第一沟道区CR1的能级和与第二栅电极WL2相邻的第二沟道区CR2的能级。
当第一栅极电压VG1比第二栅极电压VG2大时，第一沟道区CR1的能级可以通过第一栅极电压VG1改变，如同第一沟道区CR1掺杂有具有第一导电类型(例如，N型)的掺杂剂，并且第二沟道区CR2的能级可以通过第二栅极电压VG2改变，如同第二沟道区CR2掺杂有具有第二导电类型(例如，P型)的掺杂剂。因此，在本征状态下，可以在沟道区中形成能量势垒。例如，第二半导体图案SP2的p-i-n结构可以改变为p-n-p-n结构，并且电子可以存储在第一沟道区CR1中，而空穴可以存储在第二沟道区CR2中。当漏极电压VD(例如，约1V)在沟道区具有p-n-p-n结构的能级的状态下施加到位线BL时，漏区DR与第一沟道区CR1之间的能量势垒可以增大，因此通过第二半导体图案SP2的漏极电流不流动，这对应于写入数据零(0)状态。
为了读取数据0(D0)状态，彼此相反或互补的第一栅极电压VG1和第二栅极电压VG2可以施加到第一栅电极WL1和第二栅电极WL2，并且可以比用于数据0状态的写入操作的漏极电压VD低的用于读取操作的漏极电压VD可以施加到位线BL。漏极电流由于第一沟道区CR1与第二沟道区CR2之间的能量势垒而不流动，因此没有漏极电流可以被确定为数据0状态。
当第一栅极电压VG1(例如，-3V)比第二栅极电压VG2(例如，+3V)小时，漏极电压VD(例如，约1V)在第一栅极电压VG1和第二栅极电压VG2被施加的状态下施加到位线BL，因此漏区DR与第一沟道区CR1之间的能量势垒可以减小，并且源区SR与第二沟道区CR2之间的能量势垒可以减小。结果，漏极电流可以流过第二半导体图案SP2，漏极电流的流动可以对应于写入数据一(1)状态。例如，电荷可以注入到第一沟道区CR1和第二沟道区CR2中，因此源区SR与漏区DR之间的能量势垒可以消失，并且在同一时刻，第二半导体图案SP2可以在内部正向偏置状态下像二极管一样操作。如图18中所示(数据1状态)，这种现象可以在易失性存储器模式下产生存储器窗口特性MW1。
为了读取数据1(D1)状态，彼此相反或互补的第一栅极电压VG1(例如，+3V)和第二栅极电压VG2(例如，-3V)可以施加到第一栅电极WL1和第二栅电极WL2，并且读取电压可以施加到位线BL。第一沟道区CR1与第二沟道区CR2之间的能量势垒可以减小，因此漏极电流可以流动。结果，数据1状态可以被确定。
图15示出了非易失性存储器模式下的写入操作状态。
参照图15和图16，非易失性存储器模式(NVM模式)下的第一栅极电压VG1和第二栅极电压VG2可以比易失性存储器模式(VM模式)下的第一栅极电压VG1和第二栅极电压VG2大。例如，在非易失性存储器模式下，第一栅极电压VG1和第二栅极电压VG2可以为约11V和约-11V。在非易失性存储器模式下，可以施加彼此相反或互补的第一栅极电压VG1和第二栅极电压VG2，以改变与第一栅电极WL1相邻的第一沟道区CR1的能级和与第二栅电极WL2相邻的第二沟道区CR2的能级。
当第一栅极电压VG1比第二栅极电压VG2大时，第一沟道区CR1的能级可以通过第一栅极电压VG1改变，如同第一沟道区CR1掺杂有具有第一导电类型(例如，N型)的掺杂剂，并且第二沟道区CR2的能级可以通过第二栅极电压VG2改变，如同第二沟道区CR2掺杂有具有第二导电类型(例如，P型)的掺杂剂。因此，在本征状态下，可以在沟道区中形成能量势垒。例如，第二半导体图案SP2的p-i-n结构可以改变为p-n-p-n结构。
当漏极电压VD(例如，约2V)在第二半导体图案SP2具有p-n-p-n结构的能级的状态下施加到位线BL时，漏区DR与第一沟道区CR1之间的能量势垒可以增大，因此通过第二半导体图案SP2的漏极电流不流动，这对应于写入0状态。
由于非易失性存储器模式下的第一栅极电压VG1的绝对值和第二栅极电压VG2的绝对值比易失性存储器模式下的绝对值大，因此电荷可以在第二半导体图案SP2的第一沟道区CR1和第二沟道区CR2中累积，并且电荷可以通过热载流子注入现象被捕获在电荷捕获层CTL中，或者存储在电荷捕获层CTL中的电荷可以被释放到第一沟道区CR1和第二沟道区CR2中。
例如，接地电压(例如，源极电压Vs)可以施加到源区SR，彼此相反或互补的第一栅极电压VG1和第二栅极电压VG2可以施加到第一栅电极WL1和第二栅电极WL2，并且预定的漏极电压VD可以施加到位线BL。例如，第一栅极电压VG1和第二栅极电压VG2可以为11V和-11V，漏极电压VD可以为约2V。电子可以被捕获在与第一沟道区CR1相邻的电荷捕获层CTL中，空穴可以被捕获在与第二沟道区CR2相邻的电荷捕获层CTL中。如图18中所示，这种现象可以在非易失性存储器模式下产生存储器窗口特性MW2。
图17是示出根据发明构思的一些实施例的半导体存储器装置的根据漏极电压和栅极电压条件的操作特性的曲线图。图18是示出根据发明构思的一些实施例的半导体存储器装置的漏极电流根据漏极电压的曲线图。
参照图17和图18，根据漏极电压条件，根据漏极电压的漏极电流可以显示滞后并且可以具有易失性存储器特性或非易失性存储器特性。
易失性存储器模式下的存储器单元具有与根据漏极电压的漏极电流的滞后的宽度对应的第一存储器窗口特性MW1，并且非易失性存储器模式下的存储器单元具有与根据漏极电压的漏极电流的滞后的宽度对应的第二存储器窗口特性MW2。
根据发明构思的实施例，没有单独的数据存储元件的存储器单元可以在基底上三维地实现。存储器单元中的每个可以根据电压条件而选择性地在易失性存储器模式或非易失性存储器模式下操作。
虽然已经参考示例实施例描述了发明构思，但是对于本领域技术人员将明显的是，在不脱离发明构思的精神和范围的情况下，可以进行各种改变和修改。因此，应理解的是，上述实施例不是限制性的，而是说明性的。因此，发明构思的范围将由权利要求及其等同物的最宽广的可允许解释来确定，并且不应受前述描述的约束或限制。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括：
多条第一导线，在垂直于基底的顶表面的第一方向上堆叠，并且在平行于基底的顶表面的第二方向上纵向延伸；
多条第二导线，在第一方向上纵向延伸，并且在平行于基底的顶表面且不同于第二方向的第三方向上与所述多条第一导线间隔开；以及
多个存储器单元，均设置在所述多条第一导线与所述多条第二导线之间的多个相交点中的对应的相交点处，
其中，所述多个存储器单元中的每个存储器单元包括：
平行于基底的顶表面延伸的半导体图案，半导体图案包括具有第一导电类型的源区、具有不同于第一导电类型的第二导电类型的漏区以及在源区与漏区之间的沟道区；
第一栅电极和第二栅电极，围绕半导体图案的沟道区；以及
电荷存储图案，在半导体图案与第一栅电极和第二栅电极中的每个之间。
2.根据权利要求1所述的半导体存储器装置，
其中，第一栅电极和第二栅电极中的每个在第一方向上纵向延伸，并且
其中，第一栅电极和第二栅电极在第三方向上彼此间隔开。
3.根据权利要求1所述的半导体存储器装置，
其中，电荷存储图案包括：
电荷捕获层，位于半导体图案与第一栅电极和第二栅电极中的每个之间；
阻挡绝缘层，位于电荷捕获层与第一栅电极和第二栅电极中的每个之间；以及
隧道绝缘层，位于电荷捕获层与半导体图案之间。
4.根据权利要求1所述的半导体存储器装置，
其中，半导体图案在第三方向上纵向延伸，
其中，第一栅电极和第二栅电极围绕所述多个存储器单元的多个半导体图案中的每个半导体图案，并且
其中，所述多个存储器单元在第一方向和第二方向上彼此相邻。
5.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
多个第一电极，均设置在所述多个存储器单元的多个半导体图案中的对应的半导体图案与所述多条第一导线中的对应的第一导线之间；以及
多个第二电极，均设置在所述多个半导体图案中的对应的半导体图案与所述多条第二导线中的对应的第二导线之间。
6.根据权利要求1所述的半导体存储器装置，
其中，半导体图案在第三方向上纵向延伸，并且
其中，源区在第三方向上的长度不同于漏区在第三方向上的长度。
7.根据权利要求1所述的半导体存储器装置，
其中，半导体图案的沟道区是本征半导体。
8.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
多个层间绝缘层，均设置在所述多条第一导线之中的在第一方向上彼此相邻的对应成对的两条第一导线之间以及存储器单元的多个半导体图案之中的在第一方向上彼此相邻的对应成对的两个半导体图案之间。
9.一种半导体存储器装置，所述半导体存储器装置包括：
多个半导体图案，在垂直于基底的顶表面的第一方向上堆叠，其中，所述多个半导体图案中的每个半导体图案包括具有第一导电类型的源区、具有不同于第一导电类型的第二导电类型的漏区以及在源区与漏区之间的沟道区；
一对第一字线和第二字线，围绕所述多个半导体图案中的每个半导体图案的沟道区，并且在第一方向上纵向延伸；
多个电荷存储图案，均围绕所述多个半导体图案中的对应的半导体图案的沟道区，并且设置在所述对应的半导体图案与所述一对第一字线和第二字线中的每条之间；
多条第一导线，在第一方向上堆叠，均连接到所述多个半导体图案中的对应的半导体图案的漏区；以及
第二导线，在第一方向上纵向延伸，并且公共地连接到所述多个半导体图案的多个源区。
10.根据权利要求9所述的半导体存储器装置，
其中，所述多条第一导线在平行于基底的顶表面的第二方向上纵向延伸，并且
其中，所述多个半导体图案中的每个半导体图案具有在第三方向上的长轴，第三方向平行于基底的顶表面且与第二方向相交。
11.根据权利要求9所述的半导体存储器装置，
其中，所述多个电荷存储图案中的每个电荷存储图案包括：
电荷捕获层，位于所述多个半导体图案中的对应的半导体图案与所述一对第一字线和第二字线中的每条之间；
阻挡绝缘层，位于电荷捕获层与所述一对第一字线和第二字线中的每条之间；以及
隧道绝缘层，位于电荷捕获层与所述对应的半导体图案之间。
12.根据权利要求9所述的半导体存储器装置，
其中，所述多个半导体图案中的每个半导体图案的沟道区是本征半导体。
13.根据权利要求9所述的半导体存储器装置，所述半导体存储器装置还包括：
多个第一电极，均设置在所述多条第一导线中的对应的第一导线与所述多个半导体图案中的对应的半导体图案的漏区之间；以及
多个第二电极，均设置在第二导线与所述多个半导体图案中的对应的半导体图案的源区之间。
14.根据权利要求9所述的半导体存储器装置，所述半导体存储器装置还包括：
多个层间绝缘层，均设置在所述多个半导体图案之中的在第一方向上彼此相邻的对应成对的两个半导体图案之间以及所述多条第一导线之中的在第一方向上彼此相邻的对应成对的两条第一导线之间。
15.一种半导体存储器装置，所述半导体存储器装置包括：
多条第一位线，在平行于基底的顶表面的第一方向上纵向延伸，并且在垂直于基底的顶表面的第二方向上堆叠；
多条第二位线，在第一方向上纵向延伸，并且在第二方向上堆叠，所述多条第二位线在第三方向上与所述多条第一位线间隔开，第三方向平行于基底的顶表面且与第一方向和第二方向相交；
多条源极线，在所述多条第一位线与所述多条第二位线之间在第二方向上纵向延伸，并且在第一方向上彼此间隔开；
多个第一存储器单元，均设置在所述多条第一位线和所述多条源极线的多个相交点中的对应的相交点处，其中，所述多个第一存储器单元中的每个第一存储器单元包括第一半导体图案，第一半导体图案包括具有第一导电类型的第一源区、具有不同于第一导电类型的第二导电类型的第一漏区以及在第一源区与第一漏区之间的第一沟道区；
多个第二存储器单元，均设置在所述多条第二位线与所述多条源极线的多个相交点中的对应的相交点处，其中，所述多个第二存储器单元中的每个第二存储器单元包括第二半导体图案，第二半导体图案包括具有第一导电类型的第二源区、具有第二导电类型的第二漏区以及在第二源区与第二漏区之间的第二沟道区；
一对第一字线和第二字线，围绕所述多个第一存储器单元的多个第一半导体图案的多个第一沟道区中的每个第一沟道区，并且在第一方向和第二方向上延伸；
多个第一电荷存储图案，均围绕所述多个第一半导体图案中的对应的第一半导体图案的第一沟道区，并且设置在所述对应的第一半导体图案与所述一对第一字线和第二字线中的每条之间；
一对第三字线和第四字线，围绕所述多个第二存储器单元的多个第二半导体图案的多个第二沟道区中的每个第二沟道区，并且在第一方向和第二方向上延伸；以及
多个第二电荷存储图案，均围绕所述多个第二半导体图案中的对应的第二半导体图案的第二沟道区，并且设置在所述对应的第二半导体图案与所述一对第三字线和第四字线中的每条之间。
16.根据权利要求15所述的半导体存储器装置，所述半导体存储器装置还包括：
多个第一分离绝缘图案，均设置在所述多个第一存储器单元之中的在第一方向上彼此相邻的对应成对的两个第一存储器单元之间以及所述多个第二存储器单元之中的在第一方向上彼此相邻的对应成对的两个第二存储器单元之间，
其中，所述多个第一分离绝缘图案中的每个第一分离绝缘图案在第二方向和第三方向上延伸。
17.根据权利要求15所述的半导体存储器装置，
其中，所述多个第一电荷存储图案中的每个第一电荷存储图案包括：
第一电荷捕获层，位于所述多个第一半导体图案中的对应的第一半导体图案与所述一对第一字线和第二字线中的每条之间；
第一阻挡绝缘层，位于第一电荷捕获层与所述一对第一字线和第二字线中的每条之间；以及
第一隧道绝缘层，位于第一电荷捕获层与所述对应的第一半导体图案之间，
其中，所述多个第二电荷存储图案中的每个第二电荷存储图案包括：
第二电荷捕获层，位于所述多个第二半导体图案中的对应的第二半导体图案与所述一对第三字线和第四字线中的每条之间；
第二阻挡绝缘层，位于第二电荷捕获层与所述一对第三字线和第四字线中的每条之间；以及
第二隧道绝缘层，位于第二电荷捕获层与所述对应的第二半导体图案之间。
18.根据权利要求15所述的半导体存储器装置，所述半导体存储器装置还包括：
多个层间绝缘层，均设置在所述多个第一半导体图案之中的在第二方向上彼此相邻的对应成对的两个第一半导体图案之间以及所述多个第二半导体图案之中的在第二方向上彼此相邻的对应成对的两个第二半导体图案之间，
其中，所述多条第一位线中的每条第一位线设置在所述多个层间绝缘层之中的在第二方向上彼此相邻的对应成对的两个层间绝缘层之间，并且
其中，所述多条第二位线中的每条第二位线设置在所述多个层间绝缘层之中的在第二方向上彼此相邻的对应成对的两个层间绝缘层之间。
19.根据权利要求15所述的半导体存储器装置，所述半导体存储器装置还包括：
一对第二分离绝缘图案，在基底上在第一方向和第二方向上延伸，
其中，所述多条第一位线和所述多条第二位线设置在所述一对第二分离绝缘图案之间。
20.根据权利要求15所述的半导体存储器装置，
其中，所述多个第一半导体图案和所述多个第二半导体图案中的每个平行于基底的顶表面，并且具有在第三方向上的长轴。
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