TWI531049B - 反及快閃記憶體及其熱載子生成和寫入方法 - Google Patents

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TWI531049B
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Description

反及快閃記憶體及其熱載子生成和寫入方法
本發明是關於快閃記憶體技術，特別是關於適合用於在反及(NAND)配置形態中以低電壓寫入和抹除的快閃記憶體。
快閃記憶體是非揮發性積體電路記憶體技術的一種類別。傳統的快閃記憶體採用浮動閘記憶胞。隨著記憶體元件中的密度提高，浮動閘記憶胞彼此越來越接近，儲存在相鄰浮動閘中的電荷其之間的干擾變成了一個問題。這限制了提高基於浮動閘記憶胞的快閃記憶體的密度的能力。另一種用於快閃記憶體的記憶胞可被稱為電荷捕捉記憶胞，其使用一介電電荷捕捉層代替浮動閘。電荷捕捉記憶胞使用不會造成像是浮動閘技術所遭遇到之記憶胞與記憶胞之間的干擾的介電電荷捕捉材料，並且被期待能應用於較高密度的快閃記憶體。
典型的快閃記憶胞由一場效電晶體FET結構構成，此一結構具有由一通道分開的一源極和一汲極，以及從通道由一電荷儲存結構分開的一閘極，此一電荷儲存結構包括一穿隧介電 層(tunnel dielectric layer)、所述電荷儲存層(浮動閘或介電質)和一阻擋介電層(blocking dielectric layer)。根據被稱為SONOS元件的早期傳統的電荷捕捉記憶體設計，源極、汲極和通道係形成在可為一長條的一矽體中(S)，穿隧介電層係由矽氧化物(O)形成，電荷儲存層係由矽氮化物(N)形成，阻擋介電層係由矽氧化物(O)形成，且閘極包括多晶矽(S)。
雖然其他結構如及(AND)結構也為人所知，快閃記憶體元件一般是使用NAND或反或(NOR)結構來實施。NAND結構係因其高密度和用於資料儲存應用時的高速而受到歡迎。NOR結構係較適合其他應用，例如編碼的儲存，在這些其他應用中隨機位元存取是重要的。在NAND結構，寫入程序典型地是仰賴福勒-諾德漢(Fowler-Nordheim,FN)穿隧，且要求高電壓，例如20伏特的數量級，並需要高電壓電晶體來處理它們。在積體電路上加入高電壓電晶體，伴隨著用於邏輯和其他資料流的電晶體，帶來製程上的複雜性。此一提高的複雜性結果帶來增加的元件成本。
NAND記憶體三維陣列的特色在於，在相對小的體積中有更大的記憶體容量。在寫入NAND陣列中一選取的記憶胞時，附近的記憶胞係遭受到寫入干擾(program disturb)。受到寫入干擾的記憶胞包括：在相同NAND串列上的記憶胞；由相同的字元線所存取，並且位於相同的半導體長條堆疊但位在堆疊中的不同層的記憶胞；由相同的字元線所存取，並且位在相同層但位在 一相鄰的半導體長條堆疊中的記憶胞；以及由相同的字元線所存取，但位在一相鄰的半導體長條堆疊中且位在不同層中的記憶胞。
熱載子注入是適合用於低電壓寫入操作的記憶體技術，且能夠適用在一NAND結構中。在NAND結構中的熱載子注入，已在之前被敘述於在2010/6/10申請、美國申請號為12/797,994、在2011/12/15公開為美國申請公開案第2011/0305088號的案子；和在2010/10/6申請、美國申請號為12/898,979、在2012/4/5公開為美國申請公開案第2012/0081962號的案子中，其皆作為參考文獻而整體併入於此。
以數種方式中的任何一種來改善熱載子注入係為人所希望的，例如，減少寫入干擾。
一種記憶體元件被敘述成包括一複數個記憶胞的三維的陣列，此一陣列具有複數層記憶胞的階層(level)，階層中的記憶胞由多條字元線和多條位元線所存取。控制電路係耦接到這些字元線和這些位元線。控制電路係用於藉由熱載子生成輔助FN穿隧，寫入位在陣列之一選取的階層中並位於一選取的字元線上的一選取的記憶胞，同時藉由自我升壓(self-boosting)，抑止位在未選取的階層中和位在此一選取的階層中並位在未選取的字元線上之未選取的記憶胞的干擾。
在此一技術的一些實施例中，記憶胞包括雙浮動閘 記憶胞(floating body,dual gate memory cell)。
在此一技術的一些實施例中，陣列包括多個複數條半導體長條的堆疊，經由開關耦接到複數個接觸墊(contact pad)、複數條位在堆疊之間的垂直字元線、和耦接到接觸墊的此多條位元線，垂直字元線在垂直字元線與半導體長條的交點上具有記憶胞。
在此一技術的一些實施例中，陣列包括複數條半導體長條，其上有配置成複數串聯的複數個記憶胞，並且，陣列包括在一寫入區間寫入選取的記憶胞，在寫入區間寫入選取的記憶胞是藉由：在寫入區間，偏壓此多個記憶胞的串聯的一第一端和一第二端的其中一者到一汲極側電壓，並偏壓此第一端和此第二端的另一者到一源極側電壓，在寫入區間，施加複數個汲極側通過電壓到位於選取的字元線及所述第一端和第二端的其中一者之間的此多條字元線的一第一小組，在寫入區間，施加複數個源極側通過電壓到位於選取的字元線及所述第一端和第二端的另一者之間的此多條字元線的一第二小組，在寫入區間，施加一寫入電壓到選取的字元線；以及施加一開關電壓到此多條字元線中的一開關字元線 和此多個記憶胞中一對應的記憶胞，以在至少一部分的寫入區間控制熱載子寫入，開關字元線鄰接選取的字元線，且此對應的記憶胞鄰接選取的記憶胞。
在此一技術的一方面，一開關電壓係施加到一開關字元線，以控制熱載子寫入，且在寫入區間中，開關電壓具有極性相反的不同值。在此一技術的另一方面，施加到選取的字元線的寫入電壓係等於汲極側通過電壓和源極側通過電壓。在此一技術的又一方面，寫入區間包括多個階段，這些階段至少包括一熱載子生成階段和一FN載子注入階段。
在此一技術的又一方面，一寫入干擾解除電壓係施加到此多條字元線中的一寫入干擾解除字元線和此多個記憶胞中另一對應的記憶胞，以在至少一部分的該寫入區間減少寫入干擾。此一寫入干擾解除字元線係鄰接開關字元線，且所述另一對應的記憶胞鄰接該對應的記憶胞。寫入干擾解除電壓係小於汲極側通過電壓和源極側通過電壓。
在此一技術的各種實施例中，選取的記憶胞經歷選取的記憶胞之熱載子寫入的源極側升壓或汲極側升壓。
此一技術的各種實施例具有源極側和汲極側升壓之選取的和未選取(deselect)的頁的自我升壓。
本發明的其他方面和優點，可參照圖式和後面的申請專利範圍中的詳細敘述而得見。
10、11‧‧‧共用源極線
12、13‧‧‧接地選擇線
14~19‧‧‧字元線
20~23‧‧‧串列選擇電晶體
24、25‧‧‧位元線
26~29‧‧‧記憶胞
30、31‧‧‧共用源極線
32、33‧‧‧接地選擇線
34~39‧‧‧字元線
40~43‧‧‧串列選擇電晶體
44、45‧‧‧位元線
46~49‧‧‧記憶胞
50‧‧‧共用源極線
51‧‧‧接地選擇線
52‧‧‧串列選擇線
53‧‧‧未選取的接地選擇線
54~57‧‧‧字元線
58、59‧‧‧位元線
60‧‧‧記憶胞
61~63‧‧‧通道區
65‧‧‧走線
66‧‧‧走線
67‧‧‧WL(n)
68‧‧‧字元線
69‧‧‧WL(n+2)
70‧‧‧WL(n+1)
71‧‧‧走線
72‧‧‧走線
73‧‧‧走線
74‧‧‧走線
75‧‧‧WL(n)
76‧‧‧字元線
77‧‧‧WL(n+2)
78‧‧‧WL(n+1)
79‧‧‧走線
80‧‧‧走線
90‧‧‧共用源極線
91‧‧‧接地選擇線
92‧‧‧串列選擇線
93‧‧‧未選取的接地選擇線
94~97‧‧‧字元線
98、99‧‧‧位元線
100‧‧‧記憶胞
101‧‧‧升壓的通道區
110‧‧‧走線
111‧‧‧走線
112‧‧‧WL(n)
113‧‧‧字元線
114‧‧‧WL(n-2)
115‧‧‧WL(n-1)
116‧‧‧BL
117‧‧‧走線
120‧‧‧共用源極線
121‧‧‧接地選擇線
122‧‧‧串列選擇線
123‧‧‧未選取的接地選擇線
124~127‧‧‧字元線
128‧‧‧位元線
131‧‧‧升壓的通道區
210‧‧‧積體電路
212‧‧‧記憶體陣列
214‧‧‧字元線和串列選擇解碼器
216‧‧‧字元線
218‧‧‧位元線解碼器
220‧‧‧位元線
222‧‧‧匯流排
224‧‧‧方塊
226‧‧‧資料匯流排
228‧‧‧資料輸入線
230‧‧‧其他電路
232‧‧‧資料輸出線
234‧‧‧控制器
236‧‧‧偏壓配置供應電壓和電流源
300‧‧‧ISPP的斜率
301‧‧‧GSB寫入
310‧‧‧熱載子生成和寫入
311‧‧‧寫入抑制
320‧‧‧熱載子寫入
321‧‧‧GSB寫入
330‧‧‧Vpass為8V
331‧‧‧Vpass為9V
332‧‧‧Vpass為10V
333‧‧‧Vpass為11V
334‧‧‧10V的GSB寫入
340‧‧‧Vpgm為16V
341‧‧‧Vpgm為17V
342‧‧‧Vpgm為18V
343‧‧‧Vpgm為19V
344‧‧‧Vpgm為20V
350‧‧‧Vpass為4V
351‧‧‧Vpass為6V
352‧‧‧Vpass為8V
353‧‧‧Vpass為10V
360‧‧‧初始Vt的Vt分布
361‧‧‧WL(n+2)=4V的Vt分布
362‧‧‧WL(n+2)=10V的Vt分布
370‧‧‧熱載子寫入的Vt分布
371‧‧‧GSB寫入的Vt分布
380‧‧‧Vpass4=0V
381‧‧‧Vpass4=4V
382‧‧‧Vpass4=8V
383‧‧‧GSB寫入
390‧‧‧初始的Vt分布
391‧‧‧經過1次射擊
392‧‧‧經過10次射擊
393‧‧‧經過30次射擊
394‧‧‧經過50次射擊
400‧‧‧初始的頁
401‧‧‧未選取的頁
402‧‧‧被寫入的頁
403‧‧‧未選取的頁
404‧‧‧未選取的頁
410‧‧‧初始的頁
411‧‧‧Vpass=8V
412‧‧‧Vpass=10V
413‧‧‧以Vpass=10V進行的GSB
420‧‧‧初始Vt分布
421‧‧‧WL(n-2)=10V
422‧‧‧WL(n-2)=8V
423‧‧‧WL(n-2)=4V
510‧‧‧絕緣層
511~514‧‧‧半導體長條
515‧‧‧記憶體材料的層
516、517‧‧‧字元線
518、519‧‧‧矽化物的層
520‧‧‧溝槽
521-524‧‧‧絕緣材料
597‧‧‧穿隧介電層
598‧‧‧電荷儲存層
599‧‧‧阻擋介電層
602、603、604、605‧‧‧半導體長條
602B、603B、604B、605B‧‧‧階狀結構
609‧‧‧SSL閘極結構
612、613、614、615‧‧‧半導體長條
612A、613A、614A、615A‧‧‧階狀結構
619‧‧‧SSL閘極結構
625-1~625-N‧‧‧字元線
626、627‧‧‧接地選擇線
628‧‧‧源極線
700‧‧‧半導體長條
701、703‧‧‧接地選擇線
705、707‧‧‧SSL閘極結構
709‧‧‧ML1 SSL
711‧‧‧ML2 SSL
713、715‧‧‧源極線
717‧‧‧頂部
719‧‧‧底部
BL(頂部)、BL(底部)‧‧‧位元線
CSL、CSL(頂部)、CSL(底部)‧‧‧共用源極線
GND‧‧‧接地
GSL、GSL(偶數)、GSL(奇數)‧‧‧接地選擇線
ML1、ML2、ML3‧‧‧金屬層
SL‧‧‧源極線
SSL‧‧‧串列選擇線
SSL0、SSL1、SSL2、SSL3‧‧‧串列選擇電晶體
UGSL‧‧‧未選取的接地選擇線
WL、WL(0)、WL(n-1)、WL(n)、WL(n+1)、WL(n+2)、WL(i-2)、WL(i-1)‧‧‧字元線
第1圖是憑藉源極側升壓的熱載子輔助寫入的電路圖。
第2圖是憑藉汲極側升壓的熱載子輔助寫入的電路圖。
第3圖是憑藉源極側升壓的熱載子輔助寫入的電路圖，示出本體中升壓的部分。
第4-7圖是一組在示於第3圖之憑藉源極側升壓的熱載子輔助寫入的過程中，各節點的電壓相對時間的圖解。
第8-11圖是一組替代性的在示於第3圖之憑藉源極側升壓的熱載子輔助寫入的過程中，各節點的電壓相對時間的圖解。
第12圖是憑藉汲極側升壓的熱載子輔助寫入的電路圖，示出本體中升壓的部分。
第13-16圖是一組在示於第12圖之憑藉汲極側升壓的熱載子輔助寫入的過程中，各節點的電壓相對時間的圖解。
第17圖是採用記憶胞和根據本發明之實施例的偏壓電路的積體電路記憶體的方塊圖。
第18-25圖是表示根據本發明之實施例的記憶胞其各個方面的特徵的圖表。
第26圖是寫入干擾減少之憑藉汲極側升壓的熱載子輔助寫入的電路圖，示出本體中升壓的部分。
第27-31圖是表示根據本發明之實施例的記憶胞其各個方面的特徵的圖表。
第32圖是多閘極記憶胞之一三維陣列中一個2×2的部分的透視圖。
第33圖是被偏壓以執行熱載子生成和寫入的記憶胞其一三 維陣列的透視圖。
第34圖是三維快閃記憶體陣列結構的佈局圖。
對於本發明之實施例的詳細敘述係參照圖式而提供。
第1圖是憑藉源極側升壓的熱載子輔助寫入的電路圖。
這裡示出的記憶胞可為配置成串聯以形成NAND串列的介電電荷捕捉快閃記憶胞。一種使用能隙工程SONOS(BE-SONOS)電荷捕捉技術，並用於實施NAND快閃記憶體的技術，係敘述於Lue的美國專利第7,315,474號，其作為參考文獻而整體併入於此。NAND串列能夠以各種配置形態來實施，包括鰭式場效電晶體(finFET)技術、淺溝槽隔離技術、垂直NAND技術和其他技術。可參照，以垂直NAND結構為例，Kim等人的歐洲專利申請案EP 2048709號“Nonvolatile memory device,method of operating same and method of fabricating the same”。
多個快閃記憶胞係配置在多個串列中，此多個串列在位元線的方向上延伸，並正交於字元線。此多個串列係由個別的串列選擇電晶體SSL0 20、SSL1 21、SSL2 22和SSL3 23所控制。字元線0到i-1延伸跨過數個平行的NAND串列，包括WL(0)14、WL(n-1)15、WL(n)16、WL(n+1)17、WL(i-2)18和WL(i-1)19。NAND串列的一端係經由一GSL電晶體耦接到一串列選擇電 晶體。NAND串列的另一端係經由另一GSL電晶體耦接到一CSL。GSL電晶體係由鄰接位於外側的字元線的GSL(偶數)12和GSL(奇數)13所控制。共用源極線CSL(頂部)10和CSL(底部)11係分別鄰接GSL(偶數)12和GSL(奇數)13。相鄰的平行NAND串列具有相反的CSL到位元線和位元線到CSL方向。具有位元線到CSL方向的NAND串列包括由SSL電晶體SSL1 21和SSL3 23所控制的NAND串列，SSL電晶體SSL1 21和SSL3 23係耦接到位元線BL(頂部)24。具有CSL到位元線方向的NAND串列包括由SSL電晶體SSL0 20和SSL2 22所控制的NAND串列，SSL電晶體SSL0 20和SSL2 22係耦接到位元線BL(底部)25。對於任何一個NAND串列，源極線及位元線係位在串列的相反端。在NAND串列中的一電晶體，其源極側係相較於耦接到NAND串列的位元線更接近耦接到NAND串列的源極線。在NAND串列中的一電晶體，其汲極側係相較於耦接到NAND串列的源極線更接近耦接到NAND串列的位元線。
在這個示意圖中，為了簡化，在NAND串列中有一共6個記憶胞。在典型的實施方式中，一個NAND串列可包括16、32或更多個配置成串聯的記憶胞。對應字元線的記憶胞在字元線和半導體長條中的通道區之間具有電荷捕捉結構。記憶胞中的電荷捕捉結構可為介電電荷捕捉結構、浮動閘電荷捕捉結構、或其他適用於使用這裡敘述的技術來寫入的快閃記憶體結構。並且，已發展出無接面的NAND快閃結構的實施例。
示於第1圖的偏壓配置，係藉由在由SSL0 20所控制的記憶體串列的源極側升壓，執行熱載子輔助寫入。
CSL(頂部)10和CSL(底部)11的電壓是Vcc。所選取的BL(底部)25係給予0V，但未選取的BL(頂部)24係給予Vcc以達到寫入抑制(program inhibit)。WL(n+1)17作為輔助閘極，並鄰接選取進行寫入的WL(n)16的SSL/BL側。WL(n+1)17接受輔助電壓Va並維持一段時間，直到接受開啟(turn-on)電壓Vpass，Va<0V。Va使得在WL(n)16到GSL(偶數)12之間局部升壓，並帶來額外的熱載子注入至選取的記憶胞26中，直到WL(n+1)17係以Vpass開啟為止。在WL(n+1)17被開啟後，傳統的正的FN(+FN)寫入係執行於選取的記憶胞26。
傳統的+FN寫入採用ISPP，伴隨著大的寫入電壓Vpgm。在未選取的頁(亦即由SSL1 21、SSL2 22和SSL3 23控制的串列)上的選取的WL(n)16係藉由自我升壓來抑止，以避免FN干擾。雖然WL(n+1)17切斷(cut off)NAND串列，在未選取的頁上，通道的二側皆被升壓，從而阻止熱載子進入也由WL(n)16所控制的未選取的記憶胞27、未選取的記憶胞28和未選取的記憶胞29。
第2圖是憑藉汲極側升壓的熱載子輔助寫入的電路圖。
由個別的SSL電晶體、GSL電晶體、CSL線和位元線所控制的NAND串列，其配置係大致上類似於第1圖。不過， 示於第2圖的偏壓配置係藉由汲極側升壓執行熱載子輔助寫入。WL(n-1)35作為輔助閘極，並鄰接選取進行寫入的WL(n)36的CSL側，WL(n-1)35接受輔助電壓Va並維持一段時間，直到接受開啟電壓Vpass，Va<0V。Va使得在WL(n)36到SSL0之間局部升壓，並帶來額外的熱載子注入。
選取的字元線36係在低的通道閘電壓(pass-gate voltage)和寫入電壓下以較多次的寫入射擊(shot)寫入。選取的頁(這個範例裡的SSL0 40)的串列選擇電晶體係給予Vcc，未選取的頁的串列選擇電晶體SSL1 41、SSL2 42和SSL3 43、及GSL(偶數)32和GSL(奇數)33係給予一高於Vpass的電壓，例如7V。
CSL(頂部)30和CSL(底部)31的電壓是0V。所選取的BL(底部)45係給予Vcc，但未選取的BL(頂部)44係給予0V。因為當選取的WL(n)36只施加Vpass時，Vpass到0V或Vpass到Vcc之間的不同相對地低，在未選取的頁的寫入抑制係較不令人關心。如此，係阻止寫入干擾。
第3圖是憑藉源極側升壓的熱載子輔助寫入的電路圖，示出通道升壓的部分。
一個選取的NAND串列係介於位元線BL(頂部)58和共用源極線CSL 50之間。一個未選取的NAND串列係介於位元線BL(底部)59和共用源極線CSL 50之間。控制線係從位元線到共用源極線依序排列，包括：串列選擇線SSL 52；未選取的接地選擇線UGSL 53；字元線WL(n+2)54、WL(n+1)55、WL(n)56、 WL(n-1)57；及接地選擇線GSL 51。選取的NAND串列在GSL 51和WL(n)56之間具有一升壓的通道區61。未選取的NAND串列具有二個由WL(n+1)55分開的升壓的通道區，包括在SSL 52和WL(n+2)54之間的一第一升壓通道區62和在GSL 51和WL(n)56之間的一第二升壓通道區63。對於升壓的通道區係進一步地討論如下。
第4-7圖是一組在示於第3圖之憑藉源極側升壓的熱載子輔助寫入的過程中，各節點的電壓相對時間的圖解。
在這個範例中，經過整個多個相位(phase)，熱載子和FN寫入二者皆被執行。
相位1的特色在於熱載子生成。
相位2的特色在於FN寫入和熱載子寫入。
選取的SSL和未選取的GSL係由走線(trace)65所示，其可從接地改變到Vcc，並再回到接地。可以使用交流電壓。
未選取的SSL和選取的GSL係由走線66所示，其可從接地改變到-2V，並再回到接地。未選取的BL和CSL係由走線71所示，其可從接地改變到Vcc，並再回到接地。可以使用交流電壓。
選取的BL係由走線72 GND所示。可以使用交流電壓。
WL(n+1)70接受輔助電壓。WL(n+2)69接受低於Vpass的一電壓，以阻止熱載子干擾。對於二個相位係如下進行 更詳細的敘述。
(a)相位1，熱載子生成。
WL(n+1)70係以一負的輔助電壓Va關閉(turn off)，WL(n+2)69係以通過電壓Vpass2開啟，其他字元線68和WL(n)67係以通過電壓Vpass開啟，其中Vpass2<Vpass。WL(n+1)70將長條(strip)中的本體(body)切斷成本體區域GSL到WL(n)和SSL到WL(n+2)。不同的本體區域依特定的NAND串列而變化，如下所述。
選取的頁或BL：GSL和WL(n)之間的通道係局部性地升壓到Vch2，但另一側SSL到WL(n+2)係維持在0V。橫向電場是Vch2。熱載子係生成並注入到WL(n)中，以進行熱載子寫入。
未選取的頁或BLs：BL通道係完全地關閉，並升壓到Vch1或Vch2，以在Vpass開啟的情況下進行寫入抑制。
(b)相位2：FN寫入和熱載子寫入。
WL(n+1)70係由Vpass開啟，其中Vpass2<Vpass，WL(n)67接受寫入偏壓，且字元線的偏壓維持不變。再一次地，不同的本體區域依特定的NAND串列而變化，如下所述。
選取的頁或BL：選取的頁係由Vcc開啟，且選取的BL接受接地GND。WL(n+1)70係由Vpass開啟，使得熱載子寫入發生，同時WL(n)67上的Vpgm使得FN寫入發生。
未選取的頁或BLs：未選取的頁係由-2V關閉，且未選取的BL接受Vcc以進行自我升壓。因此通道具有Vch通道 電位。寫入抑制係由Vch通道電位造成。
第8-11圖是一組替代性的在示於第3圖之憑藉源極側升壓的熱載子輔助寫入的過程中，各節點的電壓相對時間的圖解。
除了WL(n+1)78係只由Va偏壓，而未由Vpass偏壓外，第8-11圖類似於第4-7圖。據此，相位1在整個一個熱載子生成及熱載子生成和寫入發生的較長的脈衝寬度發生，但FN寫入的相位2並未發生。
第12圖是憑藉汲極側升壓的熱載子生成和寫入的電路圖，示出通道升壓的部分。
一選取的NAND串列係介在位元線BL(頂部)98和共用源極線CSL 90之間。一未選取的NAND串列係介在位元線BL(底部)99共用源極線CSL 90之間。控制線係從位元線到共用源極線依序排列，包括：串列選擇線SSL 92；未選取的接地選擇線UGSL 93；字元線WL(n+1)94、WL(n)95、WL(n-1)96、WL(n-2)97；及接地選擇線GSL 91。選取的NAND串列在SSL 92和WL(n)95之間具有一升壓的通道區101。未選取的NAND串列具有未升壓的通道區。通道區係在以下進行進一步的討論。
第13-16圖是一組在示於第12圖之憑藉汲極側升壓的熱載子生成和寫入的過程中，各節點的電壓相對時間的圖解。
在這個範例裡，FN寫入並未發生。
WL(n-1)115接受輔助電壓。WL(n-2)114接受一低 於Vpass的電壓，以從熱載子生成和寫入阻止寫入干擾。
不像源極側升壓，未選取的頁和GSL的串列選擇電晶體，由走線110所示，接受高於Vcc的電壓。如此，BL電壓可穿越通過本體，而本體不經歷自我升壓。選取的頁的串列選擇電晶體，由走線111所示，接受Vcc。可以使用交流電壓。
選取的BL 116接受Vcc，其他未選取的BLs和CSL，由走線117所示，接受0V。可以使用交流電壓。
WL(n-1)115係以輔助電壓Va關閉，持續一段時間，直到接受Vpass開啟電壓。WL(n-1)115將長條中的本體切斷成二個本體區域，GSL到WL(n-2)和SSL到WL(n)。不同的區域依特定的NAND串列而變化，如下所述。
選取的頁或BL：SSL到WL(n)之間的通道係局部性地升壓到Vch，但另一側GSL到WL(n-2)係維持在0V。橫向電場是Vch2。熱載子係生成並注入到WL(n)112中，以進行熱載子寫入。
未選取的頁或BLs：整個本體區域是0V，而無自我升壓。受到寫入干擾的記憶胞經歷Vpgm到0V的FN干擾。據此，在一些例子裡，寫入演算法(algorithm)的特徵在於以低的寫入電壓進行較多次的寫入射擊，取代以增量階躍脈衝寫入電壓(Incremental Step Pulse Program voltage,ISPP)進行少次的寫入射擊。
第17圖是採用如這裡敘述的升壓虛擬汲極熱載子 注入寫入的NAND快閃記憶胞的積體電路記憶體的簡化方塊圖。積體電路210包括一記憶體陣列212，記憶體陣列212使用例如位在一半導體長條上的電荷捕捉記憶胞或浮動閘記憶胞來實施。一字元線(或列)和串列選擇解碼器214(包括適合的驅動器)係耦接到沿著記憶體陣列212的列配置的多條字元線216、串列選擇線和接地選擇線，並與它們保持電子通訊(electrical communication)。一位元線(行)解碼器和驅動器218係耦接到沿著記憶體陣列212的行配置的多條位元線220，並與它們保持電子通訊，以從記憶體陣列212中的記憶胞讀取資料和寫入資料到記憶體陣列212中的記憶胞中。位址係在匯流排222提供到字元線解碼器和串列選擇解碼器214和提供到位元線解碼器218。方塊224中的感測放大器和資料輸入結構，包括用於讀取、寫入和抹除模式的電流源，係經由資料匯流排226耦接到位元線解碼器218。資料係經由資料輸入線228，從積體電路210上的輸入/輸出埠或從其他積體電路210內部或外部的資料源，提供到方塊224中的資料輸入結構。在所描述的實施例中，其他電路230係包括在積體電路210上，例如一通用處理器(general purpose processor)或特殊用途應用電路(special purpose application circuitry)、或一提供由記憶胞陣列支持之系統晶片功能的模組的組合。資料係經由資料輸出線232，從方塊224中的感測放大器，提供到積體電路210上的輸入/輸出埠或提供到其他積體電路210內部或外部的資料目標端(data destination)。
實施在這個範例裡的一控制器234，使用偏壓配置狀態機，控制偏壓配置供應電壓和電流源236的應用，例如用於字元線和位元線的讀取、寫入、抹除、抹除驗證、寫入驗證電壓或電流，並使用一存取控制程序控制字元線/源極線操作。控制器實施如這裡所敘述的熱載子寫入，並且，舉例來說，實施相反極性的電壓的切換、寫入干擾的減少、多階段的寫入區間、和等於通過電壓的寫入電壓。控制器234可使用本發明所屬技術領域所知之特殊用途應用電路來實施。在替代性的實施例中，控制器234包括可實施在相同積體電路上的一通用處理器，其執行一計算機程式，以控制元件的操作。在另一實施例中，一個特殊用途應用電路和通用處理器的組合可用於控制器234的實施。
第18-25圖是表示根據本發明之實施例的記憶胞其各個方面的特徵的圖表。
第18和19圖示出ISPP的斜率300(例如是以如第4-7圖所示的熱載子生成和寫入來進行)係遠佳於典型的整體自我升壓(Global Self Boosting,GSB)寫入301。熱載子生成和寫入310可帶來較快的寫入速度，並觀察到如同GSB方法的優越寫入抑制311。
第20和21圖示出一個較高的Vpass會造成較高的升壓通道電位，並且，相較於GSB寫入321，Vpass更加強熱載子寫入320(熱載子寫入320例如是以如第4-7圖所示的熱載子生成和寫入來進行)。較大的橫向電場係提高熱載子生成和寫入速 度。在第20圖係進行直接一次射擊或者是一次19V的寫入方式(Dumb 19V)，不同於ISPP，此方式寫入時，並不會進行讀取驗證。對於一個給定的寫入驗證，隨著Vpass增加，熱載子生成和寫入要求較少次的寫入射擊或最大化的寫入偏壓。Vpass係顯示為8V 330、9V 331、10V 332、11V 333，GSB寫入係在10V 334。
第22和23圖示出較多次的寫入射擊係有利於寫入。在第22和23圖所示的例子中，係寫入第30條WL的上層元件(G30-上層元件)。第22圖示出以如第4-7圖所示的熱載子生成和寫入，Vpgm的減少造成需要更多次的寫入射擊來獲得一個在臨界電壓Vt的特定變化。示出的是Vpgm為16V 340、17V 341、18V 342、19V 343和20V 344。第23圖示出以如第8-11圖所示的熱載子生成和寫入(只有一個相位1，其施加一個較長的脈衝寬度執行熱載生成和寫入，但無FN寫入)，係觀察到較快的寫入速度，證明出色的三維元件的升壓電位。示出的是Vpass為4V 350、6V 351、8V 352和10V 353。
第24圖示出WL(n+2)上較低的電壓大幅度地減少未預期的熱載子寫入干擾，其中初始Vt的Vt分布為360,WL(n+2)=4V的Vt分布為361，WL(n+2)=10V的Vt分布為362。
第25圖示出源極側升壓寫入方法的寫入干擾係較典型的GSB來得差，其中熱載子寫入的Vt分布為370，GSB寫入的Vt分布為371。熱載子寫入370係相較於GSB寫入371往右偏移。在第25圖所示的例子中，寫入的記憶體其排列為干擾 最嚴重的棋盤式(checkerboard,CKB)佈局。
第26圖是寫入干擾減少之憑藉汲極側升壓的熱載子生成和寫入的電路圖，示出本體中升壓的部分。一條額外的字元線接受Vpass4，其介在寫入WL和輔助WL之間。
一選取的NAND串列位元線BL(頂部)128和共用源極線CSL 120之間。控制線係從位元線到共用源極線依序排列，包括：串列選擇線SSL 122；未選取的接地選擇線UGSL 123；字元線WL(n+2)124、WL(n+1)125、WL(n)126、WL(n-1)127；及接地選擇線GSL 121。選取的NAND串列在GSL 121和WL(n+1)125之間具有一升壓的通道區131。在接受一輔助電壓的WL(n+2)123和接受一寫入電壓的WL(n)126之間，WL(n+1)123接受一Vpass4電壓。
第27圖示出如第4-7圖所示的熱載子生成和寫入，以一較高的Vpass4改善干擾和達到較佳的無干擾窗口(disturb-free window)。示出的是Vpass4=0V 380、Vpass4=4V 381、Vpass4=8V 382，以及GSB寫入383。
第28-30圖示出汲極側升壓寫入方法的結果。選取的字元線上的寫入電壓係等於其他未選取的字元線上的通道閘電壓。相較於ISPP寫入方案，較多次的寫入射擊達到較高的寫入Vt。第28圖示出Vpass=10V、經過不同射擊次數後的Vt分布，包括初始的Vt分布390、經過1次射擊391、經過10次射擊392、經過30次射擊393和經過50次射擊394。第29圖示出 初始的頁400的Vt分布，和在以Vpass=50V進行50次射擊後的不同的頁的Vt分布。未選取的頁401、403和404受到Vpgm到0的寫入應力。第1頁402係被寫入，且未選取的頁401、403和404係幾乎是無干擾。第30圖示出初始的頁410的Vt分布，和在經過100次射擊後的不同的頁的Vt分布。一個較高的Vpass達成較佳的熱載子寫入，由Vpass=8V 411和Vpass=10V 412所示。以Vpass=10V進行的GSB 413係無法用於寫入。
第31圖示出WL(n-2)上較低的電壓大幅度地減少寫入干擾。示出的Vt分布包括初始Vt分布420、WL(n-2)=10V 421、WL(n-2)=8V 422和WL(n-2)=4V 423。
第32圖是一電荷捕捉記憶體三維陣列中一個2×2的部分的透視圖，填充材料係從圖中移除，以清楚顯示構成三維陣列的半導體長條堆疊和正交的字元線。如這裡所示，係偏壓多閘極記憶胞，以進行熱載子寫入。在此一圖式中，只示出2個層。不過，層的數目可擴展到相當大的數目。記憶體陣列係形成在一積體電路基板上，此一基板具有一絕緣層510於位在下方的半導體或其他結構(未示)之上。記憶體陣列包括多個由絕緣材料521、522、523、524分開的半導體長條511、512、513、514的堆疊(圖中示出2個)。堆疊係如圖中所示為在Y軸上延伸的脊形形狀，因此半導體長條511-514可被配置形成為記憶胞串列。半導體長條511和513可作為一第一記憶體平面上的記憶胞串列。半導體長條512和514可作為一第二記憶體平面上的記憶胞串列。
在第一堆疊中的半導體長條511和512之間的絕緣材料521和在第二堆疊中的半導體長條513和514之間的絕緣材料523，具有約40奈米或更大的一有效氧化物厚度(Effective Oxide Thickness,EOT)，其中有效氧化物厚度EOT是絕緣材料根據二氧化矽的介電常數和所選絕緣材料的介電常數的比例標準化的一厚度。這裡使用的「約40奈米」一詞，係包括此種類型的結構在製造上典型造成的大約10%左右的數量級的變化。絕緣材料的厚度可扮演減少結構中相鄰層的記憶胞之間的干擾的重要角色。在一些實施例中，絕緣材料的EOT可為小至30奈米，同時達成層間足夠的絕緣。
在這個範例裡，一個記憶體材料的層515係塗佈(coat)多個半導體長條堆疊，記憶體材料例如是一介電電荷捕捉結構。多條字元線516、517係正交地配置在多個半導體長條的堆疊上方。字元線516、517具有與多個半導體長條的堆疊共形(conformal)的表面，填充進由多個堆疊所定義出的溝槽(例如520)之中，並在堆疊上的半導體長條511-514的側表面和字元線516、517之間的交點的介面區域定義出一個多層的陣列。一個矽化物(例如矽化鎢、矽化鈷、矽化鈦)的層518、519可形成於字元線516、517上表面的上方。
因此，可形成配置形成於一NAND快閃陣列中的一個SONOS型記憶胞的三維陣列。源極、汲極和通道係形成於矽(S)半導體長條511-514中，記憶體材料的層515包括可由矽氧化 物(O)形成的一穿隧介電層597、可由矽氮化物(N)形成的一電荷儲存層598、可由矽氧化物(O)形成的一阻擋介電層599，閘極包括字元線516、517的多晶矽(S)。
多閘極記憶胞具有在半導體長條511-514相反側上的閘極。在這個例子裡，一個特定記憶胞上的多個閘極是由相同的字元線所控制，例如字元線516或517。
第33圖是被偏壓以執行熱載子生成和寫入的記憶胞其一三維陣列的透視圖。絕緣材料係從圖中移除，以露出額外的結構。舉例來說，在脊形形狀堆疊中，絕緣層係從半導體長條之間移除，並且，絕緣層係從半導體長條的脊形形狀堆疊之間移除。
此一多層陣列係形成在一絕緣層上，並包括多條與此多個脊形形狀堆疊共形的字元線625-1、…、625-N-1、625-N，其作為字元線WLn、WLn-1、…WL1。此多個脊形形狀的堆疊包括半導體長條612、613、614、615。相同平面上的半導體長條係由階狀結構電性耦接在一起。
所示的字元線編號，從整體結構的後面到前面從1增加到N，係適用於偶數的記憶體頁。對於奇數的記憶體頁，字元線編號從整體結構的後面到前面從N減少到1。係偏壓字元線，以進行如這裡所討論的熱載子生成。
階狀結構612A、613A、614A、615A終止半導體長條，例如半導體長條612、613、614、615。如圖中所示，這些階 狀結構612A、613A、614A、615A係電性連接到不同的位元線，以連接至解碼電路，以選取陣列內的平面。這些階狀結構612A、613A、614A、615A可在定義多個脊形形狀堆疊的同時被圖案化。
階狀結構602B、603B、604B、605B終止半導體長條，例如半導體長條602、603、604、605。如圖中所示，這些階狀結構602B、603B、604B、605B係電性連接到不同的位元線，以連接至解碼電路，以選取陣列內的平面。這些階狀結構602B、603B、604B、605B可在定義多個脊形形狀堆疊的同時被圖案化。
任何給定的半導體長條堆疊係耦接到階狀結構612A、613A、614A、615A或階狀結構602B、603B、604B、605B的其中一者，但不同時耦接至二者。一個半導體條堆疊具有位元線端到源極線(Source Line,SL)端的方向和源極線端到位元線端的方向此二個相反方向的其中一者。舉例來說，半導體長條612、613、614、615的堆疊具有位元線端到源極線端的方向；且半導體長條602、603、604、605的堆疊具有源極線端到位元線端的方向。
半導體長條612、613、614、615的堆疊係在一端終止於階狀結構612A、613A、614A、615A，穿越通過SSL閘極結構619、閘極選擇線GSL 626、字元線625-1 WL到625-N WL、閘極選擇線GSL 627，並在另一端終止於源極線628。半導體長條612、613、614、615的堆疊不到達階狀結構602B、603B、604B、605B。
半導體長條602、603、604、605的堆疊係在一端終止於階狀結構602B、603B、604B、605B，穿越通過SSL閘極結構609、閘極選擇線GSL 627、字元線625-N WL到625-1 WL、閘極選擇線GSL 626，並在另一端終止於一源極線(被圖中其他部分遮住)。半導體長條602、603、604、605的堆疊不到達階狀結構612A、613A、614A、615A。
一個記憶體材料的層將字元線625-1到625-N從半導體長條612-615和602-605分開，如在前面的圖式中所詳細敘述者。類似於字元線，接地選擇線GSL 626和GSL 627係與此多個脊形形狀堆疊共形。
每一個半導體長條的堆疊係在一端由階狀結構終止，並在另一端由源極線終止。舉例來說，半導體長條612、613、614、615的堆疊係在一端由階狀結構612A、613A、614A、615A終止，並在另一端由源極線628終止。在圖中較接近的這端，每隔一個的半導體長條堆疊係由階狀結構602B、603B、604B、605所終止；且每隔一個的半導體長條堆疊係由一獨立的源極線所終止。在圖中較遠的那端，每隔一個的半導體長條堆疊係由階狀結構612A、613A、614A、615A所終止；且每隔一個的半導體長條堆疊係由一獨立的源極線所終止。
位元線和串列選擇線係形成在金屬層ML1、ML2和ML3；並在更進一步的圖式中以較佳的可視性來進行討論。
電晶體係形成在階狀結構612A、613A、614A和字 元線625-1之間。在這些電晶體中，半導體長條(例如613)作為元件的通道區。SSL閘極結構(例如619、609)係在定義字元線625-1到625-N的相同步驟圖案化。一個矽化物的層626可沿著字元線、接地選擇線的上表面形成，並位於閘極結構的上方。記憶體材料的層可作為電晶體的閘極介電質。這些電晶體作為耦接到解碼電路以選取陣列中特定脊形形狀堆疊的串列選擇閘極。
第34圖是三維快閃記憶體陣列結構的佈局圖。半導體長條(例如700)的堆疊係顯示成具有虛線邊界的垂直長條。相鄰的半導體長條堆疊係交替地為相反方向，此相反方向係位元線端到源極線端方向和源極線位元線端方向。每隔一個的半導體長條堆疊係由頂部的位元線結構通往底部的源極線。每隔一個的半導體長條堆疊係由頂部的源極線通往底部的位元線結構。
在半導體長條堆疊上方的是水平的字元線及水平的接地選擇線GSL(偶數)701和GSL(奇數)703。同樣也在半導體長條堆疊上方的是SSL閘極結構(例如705、707。SSL閘極結構在半導體長條的頂端位於每隔一個的半導體長條堆疊上，並在半導體長條的底端位於每隔一個的半導體長條堆疊上。在任一例中，SSL閘極結構控制任何半導體長條堆疊和堆疊的對應位元線接觸結構之間的電性連接。
所示的字元線編號，從圖的頂部到底部從1增加到n，係適用於偶數的記憶體頁。對於奇數的記憶體頁，字元線編號從圖的底部到頂部從n減少到1。
在字元線、接地選擇線和SSL閘極結構上方的是垂直通過的ML1 SSL串列選擇線(例如709)。在ML1 SSL串列選擇線上方的是水平通過的ML2 SSL(例如711)串列選擇線。雖然為了易於看清楚結構，ML2 SSL串列選擇線係顯示成終止在對應的ML1 SSL串列選擇線，ML2 SSL串列選擇線可水平地通過更長的部分。ML2 SSL串列選擇線攜帶來自解碼器的信號，且ML1 SSL串列選擇線將這些解碼器信號耦接到特定的SSL閘極結構，以選取特定的半導體長條堆疊。
同樣也在ML1 SSL串列選擇線上方的是源極線，偶數713和奇數715。
更進一步地，在ML2 SSL串列選擇線上方的是ML3位元線(未示)，其在頂部717和在底部719連接到階狀接觸結構。透過階狀接觸結構，位元線選取半導體長條的特定平面。
係提供一種新的NAND快閃記憶體的寫入方法，其因較低的操作電壓而阻止寫入干擾。一種新的寫入，基於升壓的節點電位的使用達成熱載子注入，使得降低的操作電壓能夠使用。由於減少的操作電壓，可使用單一個MOSFET製程實施積體電路上的驅動電路，而不需要額外的高電壓MOSFET製程。
相較於傳統的通道熱電子注入操作，BL電壓不需要超過熱載子注入能障高度。因此，BL電壓可為低於傳統通道熱電子(Channel Hot Electron,CHE)寫入電壓之要求的VCC或其他電壓。再者，在熱載子注入過程中，BL將不會消耗DC電流。所以， 新的寫入操作應能達成低的功率消耗。
並且，此一寫入方法的WL電壓係低於傳統的NAND快閃FN寫入操作所要求者。因此不需要非常高電壓的驅動元件。並且，在NAND快閃陣列中跨過隧道氧化物的垂直電場係小於FN注入所要求者。由於較低的電場要求，元件的可靠度係較佳。
再者，較傳統的FN操作所要求者低的寫入和Vpass電壓，使得字元線間介電電壓減少，且因此，隨著字元線之間間隔縮短而引起的多閘極字元線間介電崩潰係減少。
雖然本發明已參照較佳實施例和範例詳細揭露如上，可以理解這些範例係示意性的用途而非用以限定本發明。能夠預期，在本發明的精神和以下申請專利範圍的保護範圍內，本發明所屬技術領域中具有通常知識者可以沒有困難地進行調整和組合。
10、11‧‧‧共用源極線
12、13‧‧‧接地選擇線
14~19‧‧‧字元線
20~23‧‧‧串列選擇電晶體
24、25‧‧‧位元線
26~29‧‧‧記憶胞
BL(頂部)、BL(底部)‧‧‧位元線
CSL(頂部)、CSL(底部)‧‧‧共用源極線
GSL(偶數)、GSL(奇數)‧‧‧接地選擇線
SSL0、SSL1、SSL2、SSL3‧‧‧串列選擇電晶體
WL(0)、WL(n-1)、WL(n)、WL(n+1)、WL(i-2)、WL(i-1)‧‧‧字元線

Claims (24)

  1. 一種記憶體，包括：一複數個記憶胞的三維的陣列，具有複數層記憶胞的階層；複數條字元線，和複數條位元線；以及控制電路，耦接到該些字元線和該些位元線，該控制電路用於藉由熱載子生成輔助FN穿隧，寫入位在該陣列之一選取的階層中並位於一選取的字元線上的一選取的記憶胞，同時藉由自我升壓，抑止位在未選取的階層中和位在該選取的階層中並位在未選取的字元線上之未選取的記憶胞的干擾；其中該陣列包括複數個複數條半導體長條的堆疊，經由開關耦接到複數個接觸墊、複數條位在該些堆疊之間的垂直字元線、和耦接到該些接觸墊的該些位元線，該些垂直字元線在該些垂直字元線與該些半導體長條的交點上具有記憶胞。
  2. 如請求項第1項的記憶體，其中該些記憶胞包括雙浮動閘記憶胞。
  3. 如請求項第1項的記憶體，其中該些半導體長條上有配置成複數串聯的複數個記憶胞，且該記憶體包括在一寫入區間寫入該選取的記憶胞，在該寫入區間寫入該選取的記憶胞是藉由：在該寫入區間，偏壓串聯的該些記憶胞的該些串聯的一第一端和一第二端的其中一者到一汲極側電壓，並偏壓該第一端和該第二端的另一者到一源極側電壓，在該寫入區間，施加複數個汲極側通過電壓到位於該選 取的字元線及所述該第一端和該第二端的該其中一者之間的該些字元線的一第一小組，在該寫入區間，施加複數個源極側通過電壓到位於該選取的字元線及所述該第一端和該第二端的該另一者之間的該些字元線的一第二小組，在該寫入區間，施加一寫入電壓到該選取的字元線；以及施加一開關電壓到該些字元線中的一開關字元線和串聯的該些記憶胞中一對應的記憶胞，以在至少一部分的該寫入區間控制熱載子寫入，該開關字元線鄰接該選取的字元線，且該對應的記憶胞鄰接該選取的記憶胞。
  4. 如請求項第3項的記憶體，其中該寫入區間包括一第一寫入階段和一第二寫入階段。
  5. 如請求項第4項的記憶體，其中在該第一寫入階段，該選取的記憶胞至少經歷熱載子生成，且在該第二寫入階段，該選取的記憶胞至少經歷福勒-諾德漢(Fowler-Nordheim)載子注入。
  6. 如請求項第4項的記憶體，其中該開關電壓在該第一寫入階段是一第一開關電壓，在該第二寫入階段是一第二開關電壓，且該第一開關電壓和該第二開關電壓具有相反的極性。
  7. 如請求項第3項的記憶體，其中在該寫入區間，該控制電路更執行：施加一寫入干擾解除電壓到該些字元線中的一寫入干擾解除字元線和串聯的該些記憶胞中另一對應的記憶胞，以在至少一 部分的該寫入區間減少寫入干擾，該寫入干擾解除字元線鄰接該開關字元線，所述另一對應的記憶胞鄰接該對應的記憶胞，該寫入干擾解除電壓係小於該些汲極側通過電壓和該些源極側通過電壓。
  8. 如請求項第3項的記憶體，其中該寫入電壓係等於該些汲極側通過電壓和該些源極側通過電壓。
  9. 如請求項第3項的記憶體，其中在該寫入區間，該選取的記憶胞經歷該選取的記憶胞之熱載子寫入的源極側升壓。
  10. 如請求項第3項的記憶體，其中在該寫入區間，該選取的記憶胞經歷該選取的記憶胞之熱載子寫入的汲極側升壓。
  11. 如請求項第3項的記憶體，更包括：一第一選擇線，控制一第一存取電晶體，該第一存取電晶體耦接到該些串聯的該第一端，該第一端耦接到一源極線；以及一第二選擇線，控制一第二存取電晶體，該第二存取電晶體耦接到該些串聯的該第二端，該第二端耦接到一位元線；且其中，在該寫入區間，該控制電路使得該些半導體長條中一半導體長條在(i)該半導體長條由該選取的字元線控制的部分和(ii)該半導體長條由該第一選擇線控制的部分之間發生通道升壓，且該控制電路不造成該半導體長條在(i)該半導體長條由該開關字元線控制的部分和(ii)該半導體長條由該第二選擇線控制的部分之間發生通道升壓。
  12. 如請求項第3項的記憶體，更包括： 在該些半導體長條中一半導體長條上配置成一第二串聯的複數個記憶胞，其中該些字元線中複數條字元線係耦接到在記憶胞之該第二串聯中的對應的複數個記憶胞；一第一選擇線，控制一第一存取電晶體，該第一存取電晶體耦接到該第二串聯的該第一端；以及一第二選擇線，控制一第二存取電晶體，該第二存取電晶體耦接到該第二串聯的該第二端；且其中，在該寫入區間，該控制電路未從寫入選取該第二串聯，且該控制電路使得該第二串聯的該半導體長條在(i)該第二串聯的該半導體長條由該第一選擇線控制的部分和(ii)該第二串聯的該半導體長條由該第二選擇線控制的部分之間，除了該第二串聯的該半導體長條由該開關字元線控制的部分外，發生通道升壓。
  13. 如請求項第3項的記憶體，更包括：一第一選擇線，控制一第一存取電晶體，該第一存取電晶體耦接到該些串聯的該第一端，該第一端耦接到一源極線；以及一第二選擇線，控制一第二存取電晶體，該第二存取電晶體耦接到該些串聯的該第二端，該第二端耦接到一位元線；且其中，在該寫入區間，該控制電路使得該些半導體長條中一半導體長條在(i)該半導體長條由該選取的字元線控制的部分和(ii)該半導體長條由該第二選擇線控制的部分之間發生通道升壓，且 該控制電路不造成該半導體長條在(i)該半導體長條由該開關字元線控制的部分和(ii)該半導體長條由該第一選擇線控制的部分之間發生通道升壓。
  14. 如請求項第3項的記憶體，更包括：在該些半導體長條中一半導體長條上配置成一第二串聯的複數個記憶胞，其中該些字元線中複數條字元線係耦接到在記憶胞之該第二串聯中的對應的複數個記憶胞；一第一選擇線，控制一第一存取電晶體，該第一存取電晶體耦接到該第二串聯的該第一端；以及一第二選擇線，控制一第二存取電晶體，該第二存取電晶體耦接到該第二串聯的該第二端；且其中，在該寫入區間，該控制電路未從寫入選取該第二串聯，且該控制電路不造成該第二串聯的該半導體長條在該第二串聯的該半導體長條由該第一選擇線控制的部分和該第二串聯的該半導體長條由該第二選擇線控制的部分之間發生通道升壓。
  15. 一種方法，包括：藉由熱載子生成輔助FN穿隧，寫入位在一三維的陣列中一選取的階層並位於一選取的字元線上的一選取的記憶胞，同時藉由自我升壓，抑止位在未選取的階層中和位在該選取的階層中並位在未選取的字元線上之未選取的記憶胞的干擾；其中該陣列包括複數個複數條半導體長條的堆疊，經由開關 耦接到複數個接觸墊、複數條位在該些堆疊之間的垂直字元線、和耦接到該些接觸墊的複數條位元線，該些垂直字元線在該些垂直字元線與該些半導體長條的交點上具有記憶胞。
  16. 如請求項第15項的方法，其中該些半導體長條上有配置成複數串聯的複數個記憶胞，且該方法包括在一寫入區間寫入該選取的記憶胞，在該寫入區間寫入該選取的記憶胞是藉由：在該寫入區間，偏壓記憶胞的該些串聯的一第一端和一第二端的其中一者到一汲極側電壓，並偏壓該第一端和該第二端的另一者到一源極側電壓，在該寫入區間，施加複數個汲極側通過電壓到位於該選取的字元線及所述該第一端和該第二端的該其中一者之間的複數條字元線的一第一小組，在該寫入區間，施加複數個源極側通過電壓到位於該選取的字元線及所述該第一端和該第二端的該另一者之間的該些字元線的一第二小組，在該寫入區間，施加一寫入電壓到該選取的字元線；以及施加一開關電壓到該些字元線中的一開關字元線和記憶胞的該些串連中一對應的記憶胞，以在該寫入區間控制熱載子寫入，該開關字元線鄰接該選取的字元線，且該對應的記憶胞鄰接該選取的記憶胞。
  17. 如請求項第16項的方法，其中該寫入區間包括一第一寫入階段和一第二寫入階段。
  18. 如請求項第17項的方法，其中在該第一寫入階段，該選取的記憶胞至少經歷熱載子生成，且在該第二寫入階段，該選取的記憶胞至少經歷福勒-諾德漢(Fowler-Nordheim)載子注入。
  19. 如請求項第17項的方法，其中該開關電壓在該第一寫入階段是一第一開關電壓，在該第二寫入階段是一第二開關電壓，且該第一開關電壓和該第二開關電壓具有相反的極性。
  20. 如請求項第16項的方法，其中所述寫入該選取的記憶胞更包括：施加一寫入干擾解除電壓到該些字元線中的一寫入干擾解除字元線和記憶胞的該些串聯中另一對應的記憶胞，以在至少一部分的該寫入區間減少寫入干擾，該寫入干擾解除字元線鄰接該開關字元線，所述另一對應的記憶胞鄰接該對應的記憶胞，該寫入干擾解除電壓係小於該些汲極側通過電壓和該些源極側通過電壓。
  21. 如請求項第16項的方法，其中該寫入電壓係等於該些汲極側通過電壓和該些源極側通過電壓。
  22. 如請求項第16項的方法，其中在該寫入區間，該選取的記憶胞經歷該選取的記憶胞之熱載子寫入的源極側升壓。
  23. 如請求項第16項的方法，其中在該寫入區間，該選取的記憶胞經歷該選取的記憶胞之熱載子寫入的汲極側升壓。
  24. 一種記憶體，包括：一複數個記憶胞的三維的陣列，具有複數層記憶胞的階層；複數條字元線，和複數條位元線；以及控制電路，耦接到該些字元線和該些位元線，該控制電路用 於藉由熱載子生成輔助FN穿隧，寫入位在該陣列之一選取的階層中並位於一選取的字元線上的一選取的記憶胞，同時施加一寫入干擾解除電壓到一寫入干擾解除字元線，該寫入干擾解除字元線鄰接(i)該選取的字元線和(ii)一開關字元線；其中該陣列包括複數個複數條半導體長條的堆疊，經由開關耦接到複數個接觸墊、複數條位在該些堆疊之間的垂直字元線、和耦接到該些接觸墊的該些位元線，該些垂直字元線在該些垂直字元線與該些半導體長條的交點上具有記憶胞。
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