CN103971743A - 反及闪存及其热载子生成和写入方法 - Google Patents

反及闪存及其热载子生成和写入方法 Download PDF

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CN103971743A CN201310498509.9A CN201310498509A CN103971743A CN 103971743 A CN103971743 A CN 103971743A CN 201310498509 A CN201310498509 A CN 201310498509A CN 103971743 A CN103971743 A CN 103971743A
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    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written

Abstract

本发明公开了一种反及闪存及其热载子生成和写入方法，存储器元件被叙述成包括一具有多个存储单元的三维阵列，此一阵列具有多层存储单元的阶层，阶层中的存储单元由多条字线和多条位线所存取。控制电路被耦接到这些字线和这些位线。控制电路是用于通过热载子生成辅助FN隧穿，写入位于阵列的一选取的阶层中并位于一选取的字线上的一选取的存储单元，同时通过自我升压(self-boosting)，抑止位于未选取的阶层中和位于此一选取的阶层中并位于未选取的字线上的未选取的存储单元的干扰。

Description

反及闪存及其热载子生成和写入方法
技术领域
本发明是关于闪存技术，特别是关于适合用于在反及(NAND)配置形态中以低电压写入和擦除的闪存。
背景技术
闪存是非易失性集成电路存储器技术的一种类别。传统的闪存采用浮动栅存储单元。随着存储器元件中的密度提高，浮动栅存储单元彼此越来越接近，储存在相邻浮动栅中的电荷之间的干扰变成了一个问题。这限制了提高基于浮动栅存储单元的闪存的密度的能力。另一种用于闪存的存储单元可被称为电荷捕捉存储单元，其使用一介电电荷捕捉层代替浮动栅。电荷捕捉存储单元使用不会造成像是浮动栅技术所遭遇到的存储单元与存储单元的间的干扰的介电电荷捕捉材料，并且被期待能应用于较高密度的闪存。
典型的快闪存储单元由一场效晶体管FET结构构成，此一结构具有由一通道分开的一源极和一漏极，以及从通道由一电荷储存结构分开的一栅极，此一电荷储存结构包括一隧穿介电层(tunnel dielectric layer)、所述电荷储存层(浮动栅或介电质)和一阻挡介电层(blocking dielectric layer)。根据被称为SONOS元件的早期传统的电荷捕捉存储器设计，源极、漏极和通道被形成在可为一长条的一硅体中(S)，隧穿介电层是由硅氧化物(O)形成，电荷储存层是由硅氮化物(N)形成，阻挡介电层是由硅氧化物(O)形成，且栅极包括多晶硅(S)。
虽然其他结构如及(AND)结构也为人所知，闪存元件一般是使用NAND或反或(NOR)结构来实施。NAND结构是因其高密度和用于数据储存应用时的高速而受到欢迎。NOR结构是较适合其他应用，例如编码的储存，在这些其他应用中随机位存取是重要的。在NAND结构，写入程序典型地是仰赖福勒-诺德汉(Fowler-Nordheim，FN)隧穿，且要求高电压，例如20伏特的数量级，并需要高电压晶体管来处理它们。在集成电路上加入高电压晶体管，伴随着用于逻辑和其他数据流的晶体管，带来工艺上的复杂性。此一提高的复杂性结果带来增加的元件成本。
NAND存储器三维阵列的特色在于，在相对小的体积中有更大的存储器容量。在写入NAND阵列中一选取的存储单元时，附近的存储单元被遭受到写入干扰(program disturb)。受到写入干扰的存储单元包括：在相同NAND串行上的存储单元；由相同的字线所存取，并且位于相同的半导体长条叠层但位于叠层中的不同层的存储单元；由相同的字线所存取，并且位于相同层但位于一相邻的半导体长条叠层中的存储单元；以及由相同的字线所存取，但位于一相邻的半导体长条叠层中且位于不同层中的存储单元。
热载子注入是适合用于低电压写入操作的存储器技术，且能够适用于一NAND结构中。在NAND结构中的热载子注入，已在之前被叙述于在2010/6/10申请、美国申请号为12/797,994、在2011/12/15公开为美国申请公开案第2011/0305088号的案子；和在2010/10/6申请、美国申请号为12/898,979、在2012/4/5公开为美国申请公开案第2012/0081962号的案子中，其皆作为参考文献而整体并入于此。
以数种方式中的任何一种来改善热载子注入系为人所希望的，例如，减少写入干扰。
发明内容
一种存储器元件被叙述成包括一具有多个存储单元的三维的阵列，此一阵列具有多层存储单元的阶层(level)，阶层中的存储单元由多条字线和多条位线所存取。控制电路被耦接到这些字线和这些位线。控制电路是用于通过热载子生成辅助FN隧穿，写入位于阵列的一选取的阶层中并位于一选取的字线上的一选取的存储单元，同时通过自我升压(self-boosting)，抑止位于未选取的阶层中和位于此一选取的阶层中并位于未选取的字线上的未选取的存储单元的干扰。
在此一技术的一些实施例中，存储单元包括双浮动栅存储单元(floating body，dual gate memory cell)。
在此一技术的一些实施例中，阵列包括多个多条半导体长条的叠层，经由开关耦接到多个接触垫(contact pad)、多条位于叠层之间的垂直字线、和耦接到接触垫的此多条位线，垂直字线在垂直字线与半导体长条的交点上具有存储单元。
在此一技术的一些实施例中，阵列包括多条半导体长条，其上有配置成多个串联的多个存储单元，并且，阵列包括在一写入区间写入选取的存储单元，在写入区间写入选取的存储单元是通过：
在写入区间，偏压此多个存储单元的串联的一第一端和一第二端的其中之一到一漏极侧电压，并偏压此第一端和此第二端的另一个到一源极侧电压，
在写入区间，施加多个漏极侧通过电压到位于选取的字线及所述第一端和第二端的其中之一之间的此多条字线的一第一小组，
在写入区间，施加多个源极侧通过电压到位于选取的字线及所述第一端和第二端的另一个之间的此多条字线的一第二小组，
在写入区间，施加一写入电压到选取的字线；以及
施加一开关电压到此多条字线中的一开关字线和此多个存储单元中一对应的存储单元，以在至少一部分的写入区间控制热载子写入，开关字线邻接选取的字线，且此对应的存储单元邻接选取的存储单元。
在此一技术的一方面，一开关电压被施加到一开关字线，以控制热载子写入，且在写入区间中，开关电压具有极性相反的不同值。在此一技术的另一方面，施加到选取的字线的写入电压等于漏极侧通过电压和源极侧通过电压。在此一技术的又一方面，写入区间包括多个阶段，这些阶段至少包括一热载子生成阶段和一FN载子注入阶段。
在此一技术的又一方面，一写入干扰解除电压被施加到此多条字线中的一写入干扰解除字线和此多个存储单元中另一对应的存储单元，以在至少一部分的该写入区间减少写入干扰。此一写入干扰解除字线系邻接开关字线，且所述另一对应的存储单元邻接该对应的存储单元。写入干扰解除电压小于漏极侧通过电压和源极侧通过电压。
在此一技术的各种实施例中，选取的存储单元经历选取的存储单元的热载子写入的源极侧升压或漏极侧升压。
此一技术的各种实施例具有源极侧和漏极侧升压的选取的和未选取(deselect)的页的自我升压。
本发明的其他方面和优点，可参照图式和后面的权利要求范围中的详细叙述而得见。
附图说明
图1是凭借源极侧升压的热载子辅助写入的电路图。
图2是凭借漏极侧升压的热载子辅助写入的电路图。
图3是凭借源极侧升压的热载子辅助写入的电路图，示出本体中升压的部分。
图4-图7是一组在示于图3的凭借源极侧升压的热载子辅助写入的过程中，各节点的电压相对时间的图解。
图8-图11是一组替代性的在示于图3的凭借源极侧升压的热载子辅助写入的过程中，各节点的电压相对时间的图解。
图12是凭借漏极侧升压的热载子辅助写入的电路图，示出本体中升压的部分。
图13-图16是一组在示于图12的凭借漏极侧升压的热载子辅助写入的过程中，各节点的电压相对时间的图解。
图17是采用存储单元和根据本发明的实施例的偏压电路的集成电路存储器的方块图。
图18-图25是表示根据本发明的实施例的存储单元其各个方面的特征的图表。
图26是写入干扰减少的凭借漏极侧升压的热载子辅助写入的电路图，示出本体中升压的部分。
图27-图31是表示根据本发明的实施例的存储单元其各个方面的特征的图表。
图32是多栅极存储单元的一三维阵列中一个2×2的部分的透视图。
图33是被偏压以执行热载子生成和写入的存储单元其一三维阵列的透视图。
图34是三维闪存阵列结构的布局图。
【符号说明】
10、11：共享源极线
12、13：接地选择线
14～19：字线
20～23：串行选择晶体管
24、25：位线
26～29：存储单元
30、31：共享源极线
32、33：接地选择线
34～39：字线
40～43：串行选择晶体管
44、45：位线
46～49：存储单元
50：共享源极线
51：接地选择线
52：串行选择线
53：未选取的接地选择线
54～57：字线
58、59：位线
60：存储单元
61～63：通道区
65：走线
66：走线
67：WL(n)
68：字线
69：WL(n+2)
70：WL(n+1)
71：走线
72：走线
73：走线
74：走线
75：WL(n)
76：字线
77：WL(n+2)
78：WL(n+1)
79：走线
80：走线
90：共享源极线
91：接地选择线
92：串行选择线
93：未选取的接地选择线
94～97：字线
98、99：位线
100：存储单元
101：升压的通道区
110：走线
111：走线
112：WL(n)
113：字线
114：WL(n-2)
115：WL(n-1)
116：BL
117：走线
120：共享源极线
121：接地选择线
122：串行选择线
123：未选取的接地选择线
124～127：字线
128：位线
131：升压的通道区
210：集成电路
212：存储器阵列
214：字线和串行选择译码器
216：字线
218：位线译码器
220：位线
222：总线
224：方块
226：数据总线
228：数据输入线
230：其他电路
232：数据输出线
234：控制器
236：偏压配置供应电压和电流源
300：ISPP的斜率
301：GSB写入
310：热载子生成和写入
311：写入抑制
320：热载子写入
321：GSB写入
330：Vpass为8V
331：Vpass为9V
332：Vpass为10V
333：Vpass为11V
334：10V的GSB写入
340：Vpgm为16V
341：Vpgm为17V
342：Vpgm为18V
343：Vpgm为19V
344：Vpgm为20V
350：Vpass为4V
351：Vpass为6V
352：Vpass为8V
353：Vpass为10V
360：初始Vt的Vt分布
361：WL(n+2)=4V的Vt分布
362：WL(n+2)=10V的Vt分布
370：热载子写入的Vt分布
371：GSB写入的Vt分布
380：Vpass4=0V
381：Vpass4=4V
382：Vpass4=8V
383：GSB写入
390：初始的Vt分布
391：经过1次射击
392：经过10次射击
393：经过30次射击
394：经过50次射击
400：初始的页
401：未选取的页
402：被写入的页
403：未选取的页
404：未选取的页
410：初始的页
411：Vpass=8V
412：Vpass=10V
413：以Vpass=10V进行的GSB
420：初始Vt分布
421：WL(n-2)=10V
422：WL(n-2)=8V
423：WL(n-2)=4V
510：绝缘层
511～514：半导体长条
515：存储器材料的层
516、517：字线
518、519：硅化物的层
520：沟道
521-524：绝缘材料
597：隧穿介电层
598：电荷储存层
599：阻挡介电层
602、603、604、605：半导体长条
602B、603B、604B、605B：阶状结构
609：SSL栅极结构
612、613、614、615：半导体长条
612A、613A、614A、615A：阶状结构
619：SSL栅极结构
625-1～625-N：字线
626、627：接地选择线
628：源极线
700：半导体长条
701、703：接地选择线
705、707：SSL栅极结构
709：ML1SSL
711：ML2SSL
713、715：源极线
717：顶部
719：底部
BL(顶部)、BL(底部)：位线
CSL、CSL(顶部)、CSL(底部)：共享源极线
GND：接地
GSL、GSL(偶数)、GSL(奇数)：接地选择线
ML1、ML2、ML3：金属层
SL：源极线
SSL：串行选择线
SSL0、SSL1、SSL2、SSL3：串行选择晶体管
UGSL：未选取的接地选择线
WL、WL(0)、WL(n-1)、WL(n)、WL(n+1)、WL(n+2)、WL(i-2)、WL(i-1)：字线
具体实施方式
对于本发明的实施例的详细叙述是参照图式而提供。
图1是凭借源极侧升压的热载子辅助写入的电路图。
这里示出的存储单元可为配置成串联以形成NAND串行的介电电荷捕捉快闪存储单元。一种使用能隙工程SONOS(BE-SONOS)电荷捕捉技术，并用于实施NAND闪存的技术，被叙述于Lue的美国专利第7,315,474号，其作为参考文献而整体并入于此。NAND串行能够以各种配置形态来实施，包括鳍式场效晶体管(finFET)技术、浅沟道隔离技术、垂直NAND技术和其他技术。可参照，以垂直NAND结构为例，Kim等人的欧洲专利申请案EP2048709号“Nonvolatile memory device，method of operating same andmethod of fabricating the same”。
多个快闪存储单元被配置在多个串行中，此多个串行在位线的方向上延伸，并正交于字线。此多个串行是由个别的串行选择晶体管SSL020、SSL121、SSL222和SSL323所控制。字线0到i-1延伸跨过数个平行的NAND串行，包括WL(0)14、WL(n-1)15、WL(n)16、WL(n+1)17、WL(i-2)18和WL(i-1)19。NAND串行的一端是经由一GSL晶体管耦接到一串行选择晶体管。NAND串行的另一端是经由另一GSL晶体管耦接到一CSL。GSL晶体管是由邻接位于外侧的字线的GSL(偶数)12和GSL(奇数)13所控制。共享源极线CSL(顶部)10和CSL(底部)11是分别邻接GSL(偶数)12和GSL(奇数)13。相邻的平行NAND串行具有相反的CSL到位线和位线到CSL方向。具有位线到CSL方向的NAND串行包括由SSL晶体管SSL121和SSL323所控制的NAND串行，SSL晶体管SSL121和SSL323被耦接到位线BL(顶部)24。具有CSL到位线方向的NAND串行包括由SSL晶体管SSL020和SSL222所控制的NAND串行，SSL晶体管SSL020和SSL222被耦接到位线BL(底部)25。对于任何一个NAND串行，源极线及位线是位于串行的相反端。在NAND串行中的一晶体管，其源极侧是相较于耦接到NAND串行的位线更接近耦接到NAND串行的源极线。在NAND串行中的一晶体管，其漏极侧是相较于耦接到NAND串行的源极线更接近耦接到NAND串行的位线。
在这个示意图中，为了简化，在NAND串行中有一共6个存储单元。在典型的实施方式中，一个NAND串行可包括16、32或更多个配置成串联的存储单元。对应字线的存储单元在字线和半导体长条中的通道区之间具有电荷捕捉结构。存储单元中的电荷捕捉结构可为介电电荷捕捉结构、浮动栅电荷捕捉结构、或其他适用于使用这里叙述的技术来写入的闪存结构。并且，已发展出无结的NAND快闪结构的实施例。
示于图1的偏压配置，是通过在由SSL020所控制的存储器串行的源极侧升压，执行热载子辅助写入。
CSL(顶部)10和CSL(底部)11的电压是Vcc。所选取的BL(底部)25是给予0V，但未选取的BL(顶部)24是给予Vcc以达到写入抑制(programinhibit)。WL(n+1)17作为辅助栅极，并邻接选取进行写入的WL(n)16的SSL／BL侧。WL(n+1)17接受辅助电压Va并维持一段时间，直到接受开启(turn-on)电压Vpass，Va<0V。Va使得在WL(n)16到GSL(偶数)12之间局部升压，并带来额外的热载子注入至选取的存储单元26中，直到WL(n+1)17是以Vpass开启为止。在WL(n+1)17被开启后，传统的正的FN(+FN)写入是执行于选取的存储单元26。
传统的+FN写入采用ISPP，伴随着大的写入电压Vpgm。在未选取的页(亦即由SSL121、SSL222和SSL323控制的串行)上的选取的WL(n)16是通过自我升压来抑止，以避免FN干扰。虽然WL(n+1)17切断(cutoff)NAND串行，在未选取的页上，通道的二侧皆被升压，从而阻止热载子进入也由WL(n)16所控制的未选取的存储单元27、未选取的存储单元28和未选取的存储单元29。
图2是凭借漏极侧升压的热载子辅助写入的电路图。
由个别的SSL晶体管、GSL晶体管、CSL线和位线所控制的NAND串行，其配置是大致上类似于图1。不过，示于图2的偏压配置是通过漏极侧升压执行热载子辅助写入。WL(n-1)35作为辅助栅极，并邻接选取进行写入的WL(n)36的CSL侧，WL(n-1)35接受辅助电压Va并维持一段时间，直到接受开启电压Vpass，Va<0V。Va使得在WL(n)36到SSL0之间局部升压，并带来额外的热载子注入。
选取的字线36是在低的通道栅电压(pass-gate voltage)和写入电压下以较多次的写入射击(shot)写入。选取的页(这个范例里的SSL040)的串行选择晶体管是给予Vcc，未选取的页的串行选择晶体管SSL141、SSL242和SSL343、及GSL(偶数)32和GSL(奇数)33是给予一高于Vpass的电压，例如7V。
CSL(顶部)30和CSL(底部)31的电压是0V。所选取的BL(底部)45是给予Vcc，但未选取的BL(顶部)44是给予0V。因为当选取的WL(n)36只施加Vpass时，Vpass到0V或Vpass到Vcc之间的不同相对地低，在未选取的页的写入抑制是较不令人关心。如此，是阻止写入干扰。
图3是凭借源极侧升压的热载子辅助写入的电路图，示出通道升压的部分。
一个选取的NAND串行是介于位线BL(顶部)58和共享源极线CSL50之间。一个未选取的NAND串行是介于位线BL(底部)59和共享源极线CSL50之间。控制线是从位线到共享源极线依序排列，包括：串行选择线SSL52；未选取的接地选择线UGSL53；字线WL(n+2)54、WL(n+1)55、WL(n)56、WL(n-1)57；及接地选择线GSL51。选取的NAND串行在GSL51和WL(n)56之间具有一升压的通道区61。未选取的NAND串行具有二个由WL(n+1)55分开的升压的通道区，包括在SSL52和WL(n+2)54之间的一第一升压通道区62和在GSL51和WL(n)56之间的一第二升压通道区63。对于升压的通道区是进一步地讨论如下。
图4-图7是一组在示于图3的凭借源极侧升压的热载子辅助写入的过程中，各节点的电压相对时间的图解。
在这个范例中，经过整个多个相位(phase)，热载子和FN写入二者皆被执行。
相位1的特色在于热载子生成。
相位2的特色在于FN写入和热载子写入。
选取的SSL和未选取的GSL是由走线(trace)65所示，其可从接地改变到Vcc，并再回到接地。可以使用交流电压。
未选取的SSL和选取的GSL是由走线66所示，其可从接地改变到-2V，并再回到接地。未选取的BL和CSL是由走线71所示，其可从接地改变到Vcc，并再回到接地。可以使用交流电压。
选取的BL是由走线72GND所示。可以使用交流电压。
WL(n+1)70接受辅助电压。WL(n+2)69接受低于Vpass的一电压，
以阻止热载子干扰。对于二个相位是如下进行更详细的叙述。
(a)相位1，热载子生成。
WL(n+1)70是以一负的辅助电压Va关闭(turn off)，WL(n+2)69是以通过电压Vpass2开启，其他字线68和WL(n)67是以通过电压Vpass开启，其中Vpass2<Vpass。WL(n+1)70将长条(strip)中的本体(body)切断成本体区域GSL到WL(n)和SSL到WL(n+2)。不同的本体区域依特定的NAND串行而变化，如下所述。
选取的页或BL：GSL和WL(n)之间的通道是局部性地升压到Vch2，但另一侧SSL到WL(n+2)是维持在0V。横向电场是Vch2。热载子是生成并注入到WL(n)中，以进行热载子写入。
未选取的页或BLs：BL通道是完全地关闭，并升压到Vch1或Vch2，以在Vpass开启的情况下进行写入抑制。
(b)相位2：FN写入和热载子写入。
WL(n+1)70是由Vpass开启，其中Vpass2<Vpass，WL(n)67接受写入偏压，且字线的偏压维持不变。再一次地，不同的本体区域依特定的NAND串行而变化，如下所述。
选取的页或BL：选取的页是由Vcc开启，且选取的BL接受接地GND。WL(n+1)70是由Vpass开启，使得热载子写入发生，同时WL(n)67上的Vpgm使得FN写入发生。
未选取的页或BLs：未选取的页是由-2V关闭，且未选取的BL接受Vcc以进行自我升压。因此通道具有Vch通道电位。写入抑制是由Vch通道电位造成。
图8-图11是一组替代性的在示于图3的凭借源极侧升压的热载子辅助写入的过程中，各节点的电压相对时间的图解。
除了WL(n+1)78是只由Va偏压，而未由Vpass偏压外，图8-图11类似于图4-图7。据此，相位1在整个一个热载子生成及热载子生成和写入发生的较长的脉冲宽度发生，但FN写入的相位2并未发生。
图12是凭借漏极侧升压的热载子生成和写入的电路图，示出通道升压的部分。
一选取的NAND串行介于位线BL(顶部)98和共享源极线CSL90之间。一未选取的NAND串行介于位线BL(底部)99共享源极线CSL90之间。控制线是从位线到共享源极线依序排列，包括：串行选择线SSL92；未选取的接地选择线UGSL93；字线WL(n+1)94、WL(n)95、WL(n-1)96、WL(n-2)97；及接地选择线GSL91。选取的NAND串行在SSL92和WL(n)95之间具有一升压的通道区101。未选取的NAND串行具有未升压的通道区。通道区是在以下进行进一步的讨论。
图13-图16是一组在示于图12的凭借漏极侧升压的热载子生成和写入的过程中，各节点的电压相对时间的图解。
在这个范例里，FN写入并未发生。
WL(n-1)115接受辅助电压。WL(n-2)114接受一低于Vpass的电压，以从热载子生成和写入阻止写入干扰。
不像源极侧升压，未选取的页和GSL的串行选择晶体管，由走线110所示，接受高于Vcc的电压。如此，BL电压可穿越通过本体，而本体不经历自我升压。选取的页的串行选择晶体管，由走线111所示，接受Vcc。可以使用交流电压。
选取的BL116接受Vcc，其他未选取的BLs和CSL，由走线117所示，接受0V。可以使用交流电压。
WL(n-1)115是以辅助电压Va关闭，持续一段时间，直到接受Vpass开启电压。WL(n-1)115将长条中的本体切断成二个本体区域，GSL到WL(n-2)和SSL到WL(n)。不同的区域依特定的NAND串行而变化，如下所述。
选取的页或BL：SSL到WL(n)之间的通道是局部性地升压到Vch，但另一侧GSL到WL(n-2)是维持在0V。横向电场是Vch2。热载子是生成并注入到WL(n)112中，以进行热载子写入。
未选取的页或BLs：整个本体区域是0V，而无自我升压。受到写入干扰的存储单元经历Vpgm到0V的FN干扰。据此，在一些例子里，写入算法(algorithm)的特征在于以低的写入电压进行较多次的写入射击，取代以增量阶跃脉冲写入电压(Incremental Step Pulse Program voltage，ISPP)进行少次的写入射击。
图17是采用如这里叙述的升压虚拟漏极热载子注入写入的NAND快闪存储单元的集成电路存储器的简化方块图。集成电路210包括一存储器阵列212，存储器阵列212使用例如位于一半导体长条上的电荷捕捉存储单元或浮动栅存储单元来实施。一字线(或列)和串行选择译码器214(包括适合的驱动器)被耦接到沿着存储器阵列212的列配置的多条字线216、串行选择线和接地选择线，并与它们保持电子通讯(electrical communication)。一位线(行)译码器和驱动器218被耦接到沿着存储器阵列212的行配置的多条位线220，并与它们保持电子通讯，以从存储器阵列212中的存储单元读取数据和写入数据到存储器阵列212中的存储单元中。地址是在总线222提供到字线译码器和串行选择译码器214和提供到位线译码器218。方块224中的感测放大器和数据输入结构，包括用于读取、写入和擦除模式的电流源，是经由数据总线226耦接到位线译码器218。数据是经由数据输入线228，从集成电路210上的输入／输出端或从其他集成电路210内部或外部的数据源，提供到方块224中的数据输入结构。在所描述的实施例中，其他电路230包括在集成电路210上，例如一通用处理器(generalpurpose processor)或特殊用途应用电路(special purpose application circuitry)、或一提供由存储单元阵列支持的系统芯片功能的模块的组合。数据是经由数据输出线232，从方块224中的感测放大器，提供到集成电路210上的输入／输出端或提供到其他集成电路210内部或外部的数据目标端(datadestination)。
实施在这个范例里的一控制器234，使用偏压配置状态机，控制偏压配置供应电压和电流源236的应用，例如用于字线和位线的读取、写入、擦除、擦除验证、写入验证电压或电流，并使用一访问控制过程控制字线／源极线操作。控制器实施如这里所叙述的热载子写入，并且，举例来说，实施相反极性的电压的切换、写入干扰的减少、多阶段的写入区间、和等于通过电压的写入电压。控制器234可使用本发明所属技术领域所知的特殊用途应用电路来实施。在替代性的实施例中，控制器234包括可实施在相同集成电路上的一通用处理器，其执行一计算器程序，以控制元件的操作。在另一实施例中，一个特殊用途应用电路和通用处理器的组合可用于控制器234的实施。
图18-图25是表示根据本发明的实施例的存储单元其各个方面的特征的图表。
图18和图19示出ISPP的斜率300(例如是以如图4-图7所示的热载子生成和写入来进行)是远佳于典型的整体自我升压(Global Self Boosting，GSB)写入301。热载子生成和写入310可带来较快的写入速度，并观察到如同GSB方法的优越写入抑制311。
图20和图21示出一个较高的Vpass会造成较高的升压通道电位，并且，相较于GSB写入321，Vpass更加强热载子写入320(热载子写入320例如是以如图4-图7所示的热载子生成和写入来进行)。较大的横向电场系提高热载子生成和写入速度。在图20是进行直接一次射击或者是一次19V的写入方式(Dumb19V)，不同于ISPP，此方式写入时，并不会进行读取验证。对于一个给定的写入验证，随着Vpass增加，热载子生成和写入要求较少次的写入射击或最大化的写入偏压。Vpass是显示为8V330、9V331、10V332、11V333，GSB写入是在10V334。
图22和图23示出较多次的写入射击是有利于写入。在图22和图23所示的例子中，系写入第30条WL的上层元件(G30-上层元件)。图22示出以如图4-图7所示的热载子生成和写入，Vpgm的减少造成需要更多次的写入射击来获得一个在临界电压Vt的特定变化。示出的是Vpgm为16V340、17V341、18V342、19V343和20V344。图23示出以如图8-图11所示的热载子生成和写入(只有一个相位1，其施加一个较长的脉冲宽度执行热载生成和写入，但无FN写入)，观察到较快的写入速度，证明出色的三维元件的升压电位。示出的是Vpass为4V350、6V351、8V352和10V353。
图24示出WL(n+2)上较低的电压大幅度地减少未预期的热载子写入干扰，其中初始Vt的Vt分布为360，WL(n+2)=4V的Vt分布为361，WL(n+2)=10V的Vt分布为362。
图25示出源极侧升压写入方法的写入干扰系较典型的GSB来得差，其中热载子写入的Vt分布为370，GSB写入的Vt分布为371。热载子写入370系相较于GSB写入371往右偏移。在图25所示的例子中，写入的存储器其排列为干扰最严重的棋盘式(checkerboard，CKB)布局。
图26是写入干扰减少的凭借漏极侧升压的热载子生成和写入的电路图，示出本体中升压的部分。一条额外的字线接受Vpass4，其介在写入WL和辅助WL之间。
一选取的NAND串行位线BL(顶部)128和共享源极线CSL120之间。控制线是从位线到共享源极线依序排列，包括：串行选择线SSL122；未选取的接地选择线UGSL123；字线WL(n+2)124、WL(n+1)125、WL(n)126、WL(n-1)127；及接地选择线GSL121。选取的NAND串行在GSL121和WL(n+1)125之间具有一升压的通道区131。在接受一辅助电压的WL(n+2)123和接受一写入电压的WL(n)126之间，WL(n+1)123接受一Vpass4电压。
图27示出如图4-图7所示的热载子生成和写入，以一较高的Vpass4改善干扰和达到较佳的无干扰窗口(disturb-free window)。示出的是Vpass4=0V380、Vpass4=4V381、Vpass4=8V382，以及GSB写入383。
图28-图30示出漏极侧升压写入方法的结果。选取的字线上的写入电压等于其他未选取的字线上的通道栅电压。相较于ISPP写入方案，较多次的写入射击达到较高的写入Vt。图28示出Vpass=10V、经过不同射击次数后的Vt分布，包括初始的Vt分布390、经过1次射击391、经过10次射击392、经过30次射击393和经过50次射击394。图29示出初始的页400的Vt分布，和在以Vpass=50V进行50次射击后的不同的页的Vt分布。未选取的页401、403和404受到Vpgm到0的写入应力。第1页402系被写入，且未选取的页401、403和404系几乎是无干扰。图30示出初始的页410的Vt分布，和在经过100次射击后的不同的页的Vt分布。一个较高的Vpass达成较佳的热载子写入，由Vpass=8V411和Vpass=10V412所示。以Vpass=10V进行的GSB413系无法用于写入。
图31示出WL(n-2)上较低的电压大幅度地减少写入干扰。示出的Vt分布包括初始Vt分布420、WL(n-2)=10V421、WL(n-2)=8V422和WL(n-2)=4V423。
图32是一电荷捕捉存储器三维阵列中一个2×2的部分的透视图，填充材料是从图中移除，以清楚显示构成三维阵列的半导体长条叠层和正交的字线。如这里所示，系偏压多栅极存储单元，以进行热载子写入。在此一图式中，只示出2个层。不过，层的数目可扩展到相当大的数目。存储器阵列系形成在一集成电路基板上，此一基板具有一绝缘层510于位于下方的半导体或其他结构(未示)之上。存储器阵列包括多个由绝缘材料521、522、523、524分开的半导体长条511、512、513、514的叠层(图中示出2个)。叠层是如图中所示为在Y轴上延伸的脊形形状，因此半导体长条511-514可被配置形成为存储单元串行。半导体长条511和513可作为一第一存储器平面上的存储单元串行。半导体长条512和514可作为一第二存储器平面上的存储单元串行。
在第一叠层中的半导体长条511和512之间的绝缘材料521和在第二叠层中的半导体长条513和514之间的绝缘材料523，具有约40纳米或更大的一有效氧化物厚度(Effective Oxide Thickness，EOT)，其中有效氧化物厚度EOT是绝缘材料根据二氧化硅的介电常数和所选绝缘材料的介电常数的比例标准化的一厚度。这里使用的「约40纳米」一词，系包括此种类型的结构在制造上典型造成的大约10％左右的数量级的变化。绝缘材料的厚度可扮演减少结构中相邻层的存储单元的间的干扰的重要角色。在一些实施例中，绝缘材料的EOT可为小至30纳米，同时达成层间足够的绝缘。
在这个范例里，一个存储器材料的层515系涂布(coat)多个半导体长条叠层，存储器材料例如是一介电电荷捕捉结构。多条字线516、517系正交地配置在多个半导体长条的叠层上方。字线516、517具有与多个半导体长条的叠层共形(conformal)的表面，填充进由多个叠层所定义出的沟道(例如520)之中，并在叠层上的半导体长条511-514的侧表面和字线516、517之间的交点的接口区域定义出一个多层的阵列。一个硅化物(例如硅化钨、硅化钴、硅化钛)的层518、519可形成于字线516、517上表面的上方。
因此，可形成配置形成于一NAND快闪阵列中的一个SONOS型存储单元的三维阵列。源极、漏极和通道系形成于硅(S)半导体长条511-514中，存储器材料的层515包括可由硅氧化物(O)形成的一隧穿介电层597、可由硅氮化物(N)形成的一电荷储存层598、可由硅氧化物(O)形成的一阻挡介电层599，栅极包括字线516、517的多晶硅(S)。
多栅极存储单元具有在半导体长条511-514相反侧上的栅极。在这个例子里，一个特定存储单元上的多个栅极是由相同的字线所控制，例如字线516或517。
图33是被偏压以执行热载子生成和写入的存储单元其一三维阵列的透视图。绝缘材料是从图中移除，以露出额外的结构。举例来说，在脊形形状叠层中，绝缘层是从半导体长条之间移除，并且，绝缘层是从半导体长条的脊形形状叠层之间移除。
此一多层阵列被形成在一绝缘层上，并包括多条与此多个脊形形状叠层共形的字线625-1、...、625-N-1、625-N，其作为字线WLn、WLn-1、...WL1。此多个脊形形状的叠层包括半导体长条612、613、614、615。相同平面上的半导体长条是由阶状结构电性耦接在一起。
所示的字线编号，从整体结构的后面到前面从1增加到N，是适用于偶数的存储器页。对于奇数的存储器页，字线编号从整体结构的后面到前面从N减少到1。系偏压字线，以进行如这里所讨论的热载子生成。
阶状结构612A、613A、614A、615A终止半导体长条，例如半导体长条612、613、614、615。如图中所示，这些阶状结构612A、613A、614A、615A被电性连接到不同的位线，以连接至译码电路，以选取阵列内的平面。这些阶状结构612A、613A、614A、615A可在定义多个脊形形状叠层的同时被图案化。
阶状结构602B、603B、604B、605B终止半导体长条，例如半导体长条602、603、604、605。如图中所示，这些阶状结构602B、603B、604B、605B被电性连接到不同的位线，以连接至译码电路，以选取阵列内的平面。这些阶状结构602B、603B、604B、605B可在定义多个脊形形状叠层的同时被图案化。
任何给定的半导体长条叠层被耦接到阶状结构612A、613A、614A、615A或阶状结构602B、603B、604B、605B的其中之一，但不同时耦接至二者。一个半导体条叠层具有位线端到源极线(Source Line，SL)端的方向和源极线端到位线端的方向此二个相反方向的其中之一。举例来说，半导体长条612、613、614、615的叠层具有位线端到源极线端的方向；且半导体长条602、603、604、605的叠层具有源极线端到位线端的方向。
半导体长条612、613、614、615的叠层是在一端终止于阶状结构612A、613A、614A、615A，穿越通过SSL栅极结构619、栅极选择线GSL626、字线625-1WL到625-N WL、栅极选择线GSL627，并在另一端终止于源极线628。半导体长条612、613、614、615的叠层不到达阶状结构602B、603B、604B、605B。
半导体长条602、603、604、605的叠层是在一端终止于阶状结构602B、603B、604B、605B，穿越通过SSL栅极结构609、栅极选择线GSL627、字线625-N WL到625-1WL、栅极选择线GSL626，并在另一端终止于一源极线(被图中其他部分遮住)。半导体长条602、603、604、605的叠层不到达阶状结构612A、613A、614A、615A。
一个存储器材料的层将字线625-1到625-N从半导体长条612-615和602-605分开，如在前面的图式中所详细叙述者。类似于字线，接地选择线GSL626和GSL627是与此多个脊形形状叠层共形。
每一个半导体长条的叠层是在一端由阶状结构终止，并在另一端由源极线终止。举例来说，半导体长条612、613、614、615的叠层是在一端由阶状结构612A、613A、614A、615A终止，并在另一端由源极线628终止。在图中较接近的这端，每隔一个的半导体长条叠层是由阶状结构602B、603B、604B、605所终止；且每隔一个的半导体长条叠层是由一独立的源极线所终止。在图中较远的那端，每隔一个的半导体长条叠层是由阶状结构612A、613A、614A、615A所终止；且每隔一个的半导体长条叠层是由一独立的源极线所终止。
位线和串行选择线被形成在金属层ML1、ML2和ML3；并在更进一步的图式中以较佳的可视性来进行讨论。
晶体管是形成在阶状结构612A、613A、614A和字线625-1之间。在这些晶体管中，半导体长条(例如613)作为元件的通道区。SSL栅极结构(例如619、609)是在定义字线625-1到625-N的相同步骤图案化。一个硅化物的层626可沿着字线、接地选择线的上表面形成，并位于栅极结构的上方。存储器材料的层可作为晶体管的栅极介电质。这些晶体管作为耦接到译码电路以选取阵列中特定脊形形状叠层的串行选择栅极。
图34是三维闪存阵列结构的布局图。半导体长条(例如700)的叠层被显示成具有虚线边界的垂直长条。相邻的半导体长条叠层是交替地为相反方向，此相反方向是位线端到源极线端方向和源极线位线端方向。每隔一个的半导体长条叠层是由顶部的位线结构通往底部的源极线。每隔一个的半导体长条叠层是由顶部的源极线通往底部的位线结构。
在半导体长条叠层上方的是水平的字线及水平的接地选择线GSL(偶数)701和GSL(奇数)703。同样也在半导体长条叠层上方的是SSL栅极结构(例如705、707。SSL栅极结构在半导体长条的顶端位于每隔一个的半导体长条叠层上，并在半导体长条的底端位于每隔一个的半导体长条叠层上。在任一例中，SSL栅极结构控制任何半导体长条叠层和叠层的对应位线接触结构之间的电性连接。
所示的字线编号，从图的顶部到底部从1增加到n，是适用于偶数的存储器页。对于奇数的存储器页，字线编号从图的底部到顶部从n减少到1。
在字线、接地选择线和SSL栅极结构上方的是垂直通过的ML1SSL串行选择线(例如709)。在ML1SSL串行选择线上方的是水平通过的ML2SSL(例如711)串行选择线。虽然为了易于看清楚结构，ML2SSL串行选择线是显示成终止在对应的ML1SSL串行选择线，ML2SSL串行选择线可水平地通过更长的部分。ML2SSL串行选择线携带来自译码器的信号，且ML1SSL串行选择线将这些译码器信号耦接到特定的SSL栅极结构，以选取特定的半导体长条叠层。
同样也在ML1SSL串行选择线上方的是源极线，偶数713和奇数715。
更进一步地，在ML2SSL串行选择线上方的是ML3位线(未示)，其在顶部717和在底部719连接到阶状接触结构。透过阶状接触结构，位线选取半导体长条的特定平面。
是提供一种新的NAND闪存的写入方法，其因较低的操作电压而阻止写入干扰。一种新的写入，基于升压的节点电位的使用达成热载子注入，使得降低的操作电压能够使用。由于减少的操作电压，可使用单一个MOSFET工艺实施集成电路上的驱动电路，而不需要额外的高电压MOSFET工艺。
相较于传统的通道热电子注入操作，BL电压不需要超过热载子注入能障高度。因此，BL电压可为低于传统通道热电子(Channel Hot Electron，CHE)写入电压的要求的VCC或其他电压。再者，在热载子注入过程中，BL将不会消耗DC电流。所以，新的写入操作应能达成低的功率消耗。
并且，此一写入方法的WL电压是低于传统的NAND快闪FN写入操作所要求者。因此不需要非常高电压的驱动元件。并且，在NAND快闪阵列中跨过隧道氧化物的垂直电场小于FN注入所要求者。由于较低的电场要求，元件的可靠度系较佳。
再者，较传统的FN操作所要求者低的写入和Vpass电压，使得字线间介电电压减少，且因此，随着字线之间间隔缩短而引起的多栅极字线间介电崩溃系减少。
虽然本发明已参照较佳实施例和范例详细揭露如上，可以理解这些范例系示意性的用途而非用以限定本发明。能够预期，在本发明的精神和随附权利要求范围的保护范围内，本发明所属技术领域中具有通常知识者可以没有困难地进行调整和组合。

Claims (25)

1.一种存储器，包括：
一包含多个存储单元的三维的阵列，具有多层存储单元的阶层；
多条字线，和多条位线；以及
控制电路，耦接到这些字线和这些位线，该控制电路用于通过热载子生成辅助FN隧穿，写入位于该阵列的一选取的阶层中并位于一选取的字线上的一选取的存储单元，同时通过自我升压，抑止位于未选取的阶层中和位于该选取的阶层中并位于未选取的字线上的未选取的存储单元的干扰。
2.根据权利要求1所述的存储器，其中这些存储单元包括双浮动栅存储单元。
3.根据权利要求1所述的存储器，其中该阵列包括多个具有多条半导体长条的叠层，经由开关耦接到多个接触垫、多条位于这些叠层之间的垂直字线、和耦接到这些接触垫的这些位线，这些垂直字线在这些垂直字线与这些半导体长条的交点上具有存储单元。
4.根据权利要求1所述的存储器，其中该阵列包括多条半导体长条，这些半导体长条上有配置成多个串联的多个存储单元，且该存储器包括在一写入区间写入该选取的存储单元，在该写入区间写入该选取的存储单元是通过：
在该写入区间，偏压串联的这些存储单元的这些串联的一第一端和一第二端的其中之一到一漏极侧电压，并偏压该第一端和该第二端的另一个到一源极侧电压，
在该写入区间，施加多个漏极侧通过电压到位于该选取的字线及所述该第一端和该第二端的该其中之一之间的这些字线的一第一小组，
在该写入区间，施加多个源极侧通过电压到位于该选取的字线及所述该第一端和该第二端的该另一个之间的这些字线的一第二小组，
在该写入区间，施加一写入电压到该选取的字线；以及
施加一开关电压到这些字线中的一开关字线和串联的这些存储单元中一对应的存储单元，以在至少一部分的该写入区间控制热载子写入，该开关字线邻接该选取的字线，且该对应的存储单元邻接该选取的存储单元。
5.根据权利要求4所述的存储器，其中该写入区间包括一第一写入阶段和一第二写入阶段。
6.根据权利要求5所述的存储器，其中在该第一写入阶段，该选取的存储单元至少经历热载子生成，且在该第二写入阶段，该选取的存储单元至少经历福勒-诺德汉(Fowler-Nordheim)载子注入。
7.根据权利要求5所述的存储器，其中该开关电压在该第一写入阶段是一第一开关电压，在该第二写入阶段是一第二开关电压，且该第一开关电压和该第二开关电压具有相反的极性。
8.根据权利要求4所述的存储器，其中在该写入区间，该控制电路更执行：
施加一写入干扰解除电压到这些字线中的一写入干扰解除字线和串联的这些存储单元中另一对应的存储单元，以在至少一部分的该写入区间减少写入干扰，该写入干扰解除字线邻接该开关字线，所述另一对应的存储单元邻接该对应的存储单元，该写入干扰解除电压小于这些漏极侧通过电压和这些源极侧通过电压。
9.根据权利要求4所述的存储器，其中该写入电压等于这些漏极侧通过电压和这些源极侧通过电压。
10.根据权利要求4所述的存储器，其中在该写入区间，该选取的存储单元经历该选取的存储单元的热载子写入的源极侧升压。
11.根据权利要求4所述的存储器，其中在该写入区间，该选取的存储单元经历该选取的存储单元的热载子写入的漏极侧升压。
12.根据权利要求4所述的存储器，更包括：
一第一选择线，控制一第一存取晶体管，该第一存取晶体管耦接到这些串联的该第一端，该第一端耦接到一源极线；以及
一第二选择线，控制一第二存取晶体管，该第二存取晶体管耦接到这些串联的该第二端，该第二端耦接到一位线；且
其中，在该写入区间，
该控制电路使得这些半导体长条中一半导体长条在(i)该半导体长条由该选取的字线控制的部分和(ii)该半导体长条由该第一选择线控制的部分之间发生通道升压，且
该控制电路不造成该半导体长条在(i)该半导体长条由该开关字线控制的部分和(ii)该半导体长条由该第二选择线控制的部分之间发生通道升压。
13.根据权利要求4所述的存储器，更包括：
在这些半导体长条中一半导体长条上配置成一第二串联的多个存储单元，其中这些字线中多条字线被耦接到在存储单元的该第二串联中的对应的多个存储单元；
一第一选择线，控制一第一存取晶体管，该第一存取晶体管耦接到该第二串联的该第一端；以及
一第二选择线，控制一第二存取晶体管，该第二存取晶体管耦接到该第二串联的该第二端；且
其中，在该写入区间，
该控制电路未从写入选取该第二串联，且
该控制电路使得该第二串联的该半导体长条在(i)该第二串联的该半导体长条由该第一选择线控制的部分和(ii)该第二串联的该半导体长条由该第二选择线控制的部分之间，除了该第二串联的该半导体长条由该开关字线控制的部分外，发生通道升压。
14.根据权利要求4所述的存储器，更包括：
一第一选择线，控制一第一存取晶体管，该第一存取晶体管耦接到这些串联的该第一端，该第一端耦接到一源极线；以及
一第二选择线，控制一第二存取晶体管，该第二存取晶体管耦接到这些串联的该第二端，该第二端耦接到一位线；且
其中，在该写入区间，
该控制电路使得这些半导体长条中一半导体长条在(i)该半导体长条由该选取的字线控制的部分和(ii)该半导体长条由该第二选择线控制的部分之间发生通道升压，且
该控制电路不造成该半导体长条在(i)该半导体长条由该开关字线控制的部分和(ii)该半导体长条由该第一选择线控制的部分之间发生通道升压。
15.根据权利要求4所述的存储器，更包括：
在这些半导体长条中一半导体长条上配置成一第二串联的多个存储单元，其中这些字线中多条字线被耦接到在存储单元的该第二串联中的对应的多个存储单元；
一第一选择线，控制一第一存取晶体管，该第一存取晶体管耦接到该第二串联的该第一端；以及
一第二选择线，控制一第二存取晶体管，该第二存取晶体管耦接到该第二串联的该第二端；且
其中，在该写入区间，
该控制电路未从写入选取该第二串联，且
该控制电路不造成该第二串联的该半导体长条在该第二串联的该半导体长条由该第一选择线控制的部分和该第二串联的该半导体长条由该第二选择线控制的部分之间发生通道升压。
16.一种方法，包括：
通过热载子生成辅助FN隧穿，写入位于一三维的阵列中一选取的阶层并位于一选取的字线上的一选取的存储单元，同时通过自我升压，抑止位于未选取的阶层中和位于该选取的阶层中并位于未选取的字线上的未选取的存储单元的干扰。
17.根据权利要求16所述的方法，其中该阵列包括多条半导体长条，这些半导体长条上有配置成多个串联的多个存储单元，且该方法包括在一写入区间写入该选取的存储单元，在该写入区间写入该选取的存储单元是通过：
在该写入区间，偏压存储单元的这些串联的一第一端和一第二端的其中之一到一漏极侧电压，并偏压该第一端和该第二端的另一个到一源极侧电压，
在该写入区间，施加多个漏极侧通过电压到位于该选取的字线及所述该第一端和该第二端的该其中之一之间的多条字线的一第一小组，
在该写入区间，施加多个源极侧通过电压到位于该选取的字线及所述该第一端和该第二端的该另一个之间的这些字线的一第二小组，
在该写入区间，施加一写入电压到该选取的字线；以及
施加一开关电压到这些字线中的一开关字线和存储单元的这些串连中一对应的存储单元，以在该写入区间控制热载子写入，该开关字线邻接该选取的字线，且该对应的存储单元邻接该选取的存储单元。
18.根据权利要求17所述的方法，其中该写入区间包括一第一写入阶段和一第二写入阶段。
19.根据权利要求18所述的方法，其中在该第一写入阶段，该选取的存储单元至少经历热载子生成，且在该第二写入阶段，该选取的存储单元至少经历福勒-诺德汉(Fowler-Nordheim)载子注入。
20.根据权利要求18所述的方法，其中该开关电压在该第一写入阶段是一第一开关电压，在该第二写入阶段是一第二开关电压，且该第一开关电压和该第二开关电压具有相反的极性。
21.根据权利要求17所述的方法，其中所述写入该选取的存储单元更包括：
施加一写入干扰解除电压到这些字线中的一写入干扰解除字线和存储单元的这些串联中另一对应的存储单元，以在至少一部分的该写入区间减少写入干扰，该写入干扰解除字线邻接该开关字线，所述另一对应的存储单元邻接该对应的存储单元，该写入干扰解除电压小于这些漏极侧通过电压和这些源极侧通过电压。
22.根据权利要求17所述的方法，其中该写入电压等于这些漏极侧通过电压和这些源极侧通过电压。
23.根据权利要求17所述的方法，其中在该写入区间，该选取的存储单元经历该选取的存储单元的热载子写入的源极侧升压。
24.根据权利要求17所述的方法，其中在该写入区间，该选取的存储单元经历该选取的存储单元的热载子写入的漏极侧升压。
25.一种存储器，包括：
一包含多个存储单元的三维的阵列，具有多层存储单元的阶层；
多条字线，和多条位线；以及
控制电路，耦接到这些字线和这些位线，该控制电路用于通过热载子生成辅助FN隧穿，写入位于该阵列的一选取的阶层中并位于一选取的字线上的一选取的存储单元，同时施加一写入干扰解除电压到一写入干扰解除字线，该写入干扰解除字线邻接(i)该选取的字线和(ii)一开关字线。
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