CN105027217A - 使用栅极感应漏极泄漏在对3rd存储器编程期间进行预充电 - Google Patents

使用栅极感应漏极泄漏在对3rd存储器编程期间进行预充电 Download PDF

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Abstract

在对3D堆叠式非易失性存储器设备的编程操作中，通过栅极感应漏极泄漏(GIDL)对抑制的NAND串的沟道进行预充电以实现高电平升压，这防止了在抑制的存储元件中的编程干扰。在编程-验证迭代中，在施加编程脉冲之前，向漏极侧选择门晶体管施加反向偏压以产生GIDL，从而使沟道被升压至诸如1.5V的预充电电平。随后，当编程脉冲被施加至选择的字线并且通过电压被施加至未选择的字线时，沟道由于电容性耦合而从预充电电平升压得更高。甚至对于被部分编程的NAND串而言，预充电也是有效的，这是因为预充电并不依赖于从位线端直接驱动沟道。

Description

使用栅极感应漏极泄漏在对3RD存储器编程期间进行预充电
技术领域
本发明涉及用于对3D非易失性存储器设备中的存储器单元进行编程的技术。
背景技术
近来，已提出使用有时被称为位成本可扩展(BiCS)架构的3D堆叠式存储器结构的超高密度存储设备。例如，3D NAND堆叠式存储器设备可以由交替的导电层和介电层的阵列形成。在这些层中钻有存储器孔(memory hole)以同时限定很多存储器层。然后，通过利用适当的材料填充存储器孔来形成NAND串。直线型NAND串在一个存储器孔中延伸，而管状或U形NAND串(P-BiCS)包括一对竖直的存储器单元列，该对竖直的存储器单元列在两个存储器孔中延伸并且通过底部背栅接合。存储器单元的控制栅极由导电层提供。
附图说明
在不同的附图中，具有相似附图标记的元件指代共同部件。
图1A是3D堆叠式非易失性存储器设备的透视图。
图1B是图1A的3D堆叠式非易失性存储器设备100的功能框图。
图2A描绘了块200的U形NAND实施例的顶视图，作为图1A中的BLK0的示例实现方式，其示出了示例SGD线子集SGDL-SB0和SGDL-SB1。
图2B描绘了图2A的块200，其示出了示例字线子集WL3D-SB和WL3S-SB以及示例位线子集BL-SB0和BL-SB1。
图2C描绘了图2A的块200的部分210沿线220的横截面图。
图3A描绘了图2C的列C0D的区域236的特写图，其示出了漏极侧选择门SGD0和存储器单元M03。
图3B描绘了图3A的列C0D的横截面图。
图3C描绘了示出与图2A和图2C的块的部分210以及图2B的位线子块BL-SB0和BL-SB1一致的、一组U形NAND串的电路300的一个实施例。
图4A描绘了图1A的块BLK0的直线型NAND串实施例480的顶视图，其示出了示例SGD线子集SGDL-SB0A和SGDL-SB1A以及示例位线子集。
图4B描绘了图4A的块BLK0，其示出了示例WL子集WL3-SB以及示例位线子集BL-SB0A和BL-SB1A。
图4C描绘了图4A的块480的部分488沿线486的横截面图。
图5A描绘了一组存储元件的阈值电压分布。
图5B描绘了擦除操作中的一系列擦除脉冲和验证脉冲，其中Verase在连续的擦除-验证迭代中升高。
图6描绘了示例编程操作的流程图。
图7描绘了编程操作的一系列编程-验证迭代。
图8A至图8E描绘了诸如结合图6详述的编程操作的编程-验证迭代的编程部分中的电压，其中针对抑制的NAND串的沟道而使用GIDL进行预充电。
图8F描绘了图3C中的NS0和NS0A，其示出了结合图8A至图8E描述的电压。
图9A至图9E描绘了在编程操作的编程-验证迭代的编程部分中的电压，其中，针对抑制的NAND串的沟道而试图使用位线驱动进行预充电。
图10描绘了在U形NAND串中的空穴和电子的移动，其中，在编程操作的预充电阶段中使用GIDL。
具体实施方式
提供了用于对3D堆叠式非易失性存储器设备中的NAND串的沟道进行预充电的技术。这样的存储器设备包括：在其中形成有存储元件的交替的导电层和绝缘层。通常将这样的存储器设备的块划分成多个子块以进行擦除操作和编程操作，其中，所有子块共有相同字线(WL)偏压、位线(BL)偏压和源极线(SL)偏压，但是具有单独的选择门(SGS和SGD)偏压。为此，BiCS技术中的块大小较大(例如，16MB)。
由于该较大的块大小，期望使用更小的单元大小的编程/擦除操作。对于部分块擦除，一种方法是选择性字线擦除，其中，对连接至要擦除的存储元件的字线施加0V，并且对连接至不擦除的存储元件的字线施加高偏压。以这种方式，可以擦除沿着NAND串的一组单元，同时其他单元的阈值电压(Vth)未改变。
然而，通过减小有效块大小，对于编程操作而言存在潜在问题。具体地，当部分地或全部地对抑制的NAND串进行编程时，因为被编程的存储元件可以切断沟道，所以可能难以或不可能对沟道进行预充电。例如，抑制的NAND串可能在漏极侧上具有被编程的存储元件而在源极侧上具有被擦除的存储元件，在这种情况下，因为在漏极侧的存储元件可以切断在漏极侧的沟道，所以难以或不可能对在源极侧的沟道进行预充电。在另一示例中，抑制的NAND串可能具有不相邻的存储元件，诸如当编程操作不严格地遵循逐字线编程序列时，在逐字线编程序列中，在对连接至下一(WLn+1)条字线的存储元件进行编程之前，对所有子块中的连接至第n条字线(WLn)的存储元件完成编程。
缺少预充电会减小达到的峰值沟道升压电势，从而导致在对未抑制的NAND中的未抑制的存储元件进行编程时对抑制的NAND串中的抑制的存储元件的编程干扰。
提出了在编程操作的预充电时段期间使用抑制的NAND串的SGD晶体管来通过栅极感应漏极泄漏产生空穴电流。在预充电时段中，对SGD晶体管的控制栅极施加低偏压(例如，0V)，并且对位线施加高偏压(例如，>4V至6V，诸如8V)。该较大的栅漏电压差可以在SGD晶体管的漏极侧感应GIDL电流。GIDL电流包括电子空穴对，其中，电子被扫向位线，而空穴迁移到沟道中并由此对沟道充电。同时，在预充电期间对所有WL施加0V偏压。如果漏极侧存储元件已被编程(在这种情况下，多数存储元件的Vth>0V，诸如Vth＝1V至3V)，则沟道电势最初将低于0V。位线与漏极侧沟道之间的大电压差有助于增大GIDL电流并且引起在多晶硅沟道中的电子/空穴生成，其中，生成的空穴有助于为沟道充电。
根据漏极侧沟道电容(针对32层BiCS结构)和典型的SGD GIDL电流值，可以估计，在短的预充电时间内，可以通过使用SGD晶体管上的Vgd＝-8V来将漏极侧沟道电势充电至少1.5V。此外，可以通过使SG漏极侧结最优来改进该预充电。例如，可以通过使在SGD晶体管的栅极-漏极交叠区域下方的漏极结更陡峭来增强GIDL生成。
图1A是3D堆叠式非易失性存储器设备的透视图。存储器设备100包括衬底101。在衬底上是存储器单元的示例块BLK0和BLK1以及具有供块使用的电路的外围区域104。衬底101还可以承载这些块下方的电路以及沿导电路径被图案化以传送电路的信号的一个或多个下部金属层。这些块形成在存储器设备的中间区域102中。在存储器设备的上部区域103中，一个或多个上部金属层沿导电路径被图案化以传送电路的信号。每个块包括存储器单元的堆叠区，其中该堆叠的交替层级表示字线。在一种可能的方法中，每个块具有相对的分层侧面，竖直触点从这些侧面向上延伸至上部金属层以形成至导电路径的连接。尽管以两个块为例进行描述，但是可以使用在x方向和/或y方向上延伸的附加块。
在一种可能的方法中，平面在x方向上的长度表示至字线的信号路径在一个或多个上部金属层中延伸的方向(字线方向或SGD线方向)，以及平面在y方向上的宽度表示至位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。
图1B是图1A的3D堆叠式非易失性存储器设备100的功能框图。存储器设备100可以包括一个或多个存储器管芯108。存储器管芯108包括存储元件126的3D(三维)存储器阵列126，例如包括块BLK0和BLK1、控制电路110以及读/写电路128。存储器阵列126经由行解码器124通过字线以及经由列解码器132通过位线可寻址。读/写电路128包括多个感测块130(感测电路)，并且允许并行地对存储元件的页面进行读取或编程。通常，控制器122与一个或多个存储器管芯108一样包括在同一存储器设备100(例如，可移动存储卡)中。命令和数据经由线路120在主机与控制器122之间以及经由线路118在控制器与一个或多个存储器管芯108之间传输。
控制电路110与读/写电路128协作以对存储器阵列126执行存储操作，并且控制电路110包括状态机112、片上地址解码器114以及电力控制模块116。状态机112提供对存储器操作的芯片级控制。片上地址解码器114提供由主机或存储器控制器使用的地址与由解码器124和132使用的硬件地址之间的地址接口。电力控制模块116控制在存储器操作期间供给至字线和位线的电力和电压。电力控制模块116可以包括用于字线层和字线层部分的驱动器、漏极侧选择门驱动器和源极侧选择门驱动器(例如，称为存储器单元串(诸如NAND串)的漏极侧或端和源极侧或端)以及源极线。在一种方法中，感测块130可以包括位线驱动器。
在一些实现方式中，可以将部件中的一些部件进行组合。在各种设计中，可以将除存储器阵列126之外的部件中的一个或多个部件(单独地或组合地)看作至少一个控制电路。例如，控制电路可以包括下述中的任一个或其组合：控制电路110、状态机112、解码器114/132、电力控制116、感测块130、读/写电路128和控制器122等。
在另一实施例中，非易失性存储器系统使用双行/列解码器以及读/写电路。各个外围电路对存储器阵列126的访问在该阵列的相对侧以对称方式来实现，使得每侧的访问线和电路的密度减小了一半。因此，将行解码器分成两个行解码器以及将列解码器分成两个列解码器。类似地，将读/写电路分成从阵列126的底部连接至位线的读/写电路以及从阵列126的顶部连接至位线的读/写电路。以这种方式，读/写模块的密度减小了一半。
还可以使用除NAND闪速存储器之外的其他类型的非易失性存储器。
图2A描绘了块200的U形NAND实施例的顶视图，作为图1A中的BLK0的示例实现，其示出了示例SGD线子集SGDL-SB0和SGDL-SB1。该视图具有堆叠中的多个字线层之中的代表层。还参照图2C，该堆叠包括交替的介电层和导电层。介电层包括D0至D5，并且可以由例如SiO2制成。导电层包括：作为背栅层的BG；形成字线层的WL0至WL3，例如在该层中至存储器单元的控制栅极的导电路径；以及形成选择门层的SG，例如至NAND串的选择门晶体管的控制栅极的导电路径。图2A的字线层可以表示例如WL0至WL3中的任一个。导电层可以包括例如掺杂的多晶硅或金属硅化物。可以向背栅施加5V至10V的示例电压以保持连接漏极侧列和源极侧列的导电状态。
对于每个块，字线层被划分成两个字线层部分(或平面)202和204。可以认为每个字线层或字线层部分仅仅是字线。每个块包括缝隙图案(slitpattern)。缝隙是指例如在堆叠中通常从在底部的蚀刻终止层垂直地延伸至堆叠的至少顶层的空隙。可以用绝缘材料填充缝隙以使字线层部分彼此绝缘。缝隙206是单个连续缝隙，其在块中以Z字形图案延伸以使得块被划分成彼此绝缘的两个部分202和204。由于可以独立地驱动字线层部分，因此该方法可以在控制存储器单元时提供更大的灵活性。
每个块包括用圆圈表示的多行柱状(例如竖直的)存储器孔或柱(pillar)。每行表示附图中的列的竖直组。存储器孔在堆叠中垂直地延伸，并且包括诸如竖直NAND串中的存储器单元。存储器单元沿线220的示例列包括C0D至C5D(D表示漏极侧列以及S表示源极侧列)。该图表示简化情况，通常使用在图中左右延伸的尽可能多的行的存储器孔。此外，附图不一定按比例绘制。存储器单元列可以以诸如子块的子集来布置。
存储器单元的子集可以具有不同的类型，诸如WL子集、SGD线子集和BL子集。
图2B描绘了图2A的块200，其示出了示例字线子集WL3D-SB和WL3S-SB以及示例位线子集BL-SB0和BL-SB1。该示例假定描绘WL3层。WL3S-SB是与在每个U形NAND串的源极侧的一个(例如，恰好一个)存储器单元连通的字线层或字线层部分，以及WL3D-SB是与在每个U形NAND串的漏极侧的一个(例如，恰好一个)存储器单元连通的字线层或字线层部分。
可以独立地防止每个子集被擦除。例如，可以通过使WL的电压浮动来独立地防止WL子集被擦除。可以通过将SGD线的电压设置为抑制擦除的足够高(但低于所选BL偏压)的电平来独立地防止SGD线子集被擦除。如果Vdg足够小而不能产生GIDL以对未选择的沟道充电，则可以防止未选择的SGD线子集被擦除。相似地，可以通过将BL的电压设置为抑制擦除的足够低的电平来独立地防止BL子集被擦除。用语“抑制擦除”等是指例如基本上防止或不激励擦除。本文中所使用的“子集”一般是指真子集。当但A≠B时，子集“A”是集合“B”的真子集。也就是说，A包含也包含在B中的一个或多个单元，但是A没有包含B中的所有单元。A包含比B少的存储器单元。相同类型的子集通常彼此不同并且不包含共同单元。不同类型的子集可以包含一个或多个共同单元。
在使用U形NAND串时，每个SGD线子集可以包括存储器单元列的两个相邻行。在子集中，相邻行被缝隙分隔开。在缝隙的一侧的存储器单元列是NAND串的漏极侧列(例如，图2C中的C0D、C1D、C2D和C3D)，以及在缝隙的另一侧的存储器单元列是NAND串的源极侧列(例如，图2C中的C0S、C1S、C2S和C3S)。应当注意，两个漏极侧列之间的两个源极侧列的图案在y方向上重复。
字线驱动器可以向存储器设备的每个字线级处的字线层部分独立地提供诸如电压波形的信号。字线层部分202和204为在WL3级处的示例。
附图不按比例绘制并且未示出所有存储器列。例如，更实际的块可以如所示的那样在y方向上具有12个存储器列，但是在x方向上具有很大数量的(诸如32k个)存储器列，块中总共具有384k个存储器列。对于U形NAND串，在该示例中提供了192k个NAND串。对于直线型NAND串，在该示例中提供了384k个NAND串。假设每列具有四个存储器单元，则该集合中具有总共384k×4＝1,536k或1,536,000个单元。
以下结合图3A进一步描述块200的部分210。
图2C描绘了图2A的块200的部分210沿线220的横截面图。在多层堆叠中描绘存储器单元列。堆叠230包括衬底101、衬底上的绝缘膜250以及在绝缘膜上的作为导电层的背栅层BG。在背栅的在U形NAND串的各对存储器单元列下面的部分中设置有沟槽(trench)。在沟槽中还设置有被设置在这些列中以形成存储器单元的材料层，并且用半导体材料填充沟槽中的剩余空间以提供连接这些列的连接部分263至266。背栅从而连接每个U形NAND串的两个列。例如，NS0(NS＝NAND串)包括列C0D和C0S以及连接部分263，并且具有漏极端232和源极端240。NS1包括列C1S和C1D以及连接部分264，并且具有漏极端244和源极端242。NS2包括列C2D和C2S以及连接部分265。NS3包括列C3S和C3D以及连接部分266。
源极线SL0连接至两个相邻存储器串NS0和NS1的源极端240和242。源极线SL0还连接至在x方向上在NS0和NS1后面的其他集合的存储器串。注意，在堆叠230中的附加U形NAND串在横截面图中描绘的U形NAND串后面(例如沿着x轴)在SGD线方向上延伸。U形NAND串NS0至NS3各自位于不同的SGD线子集中，但是位于共同的BL子集中。
还描曲线图2A中的缝隙部分206作为示例。在横截面中，看到多个缝隙部分，其中每个缝隙部分位于U形NAND串的漏极侧列与源极侧列之间。还描绘位线BL0的一部分。
如以下进一步详述的，短虚线描绘存储器单元和选择门晶体管。在图3A中更详细地示出该堆叠的区域236。
图3A描绘了图2C的列C0D的区域236的特写图，其示出了漏极侧选择门晶体管SGD0和存储器单元(存储元件)M03。该区域示出了介电层D3至D5以及导电层WL3和SG的部分。每列包括沿着列的侧壁沉积的多个层。这些层可以包括例如使用原子层沉积来沉积的氧化物-氮化物-氧化物层和多晶硅层。例如，可以沉积块氧化物(BOX)作为层296，可以沉积氮化物(诸如作为电荷捕获层(CTL)的SiN)作为层297，可以沉积隧道氧化物(TNL)作为层298，可以沉积多晶硅体或沟道(CH)作为层299，以及可以沉积型芯填料(core filler)电介质作为区域301。在所有这些列中类似地形成另外的存储器单元。
在对存储器单元进行编程时，将电子储存在CTL的与存储器单元相关联的部分中。例如，在M03的CTL 297中用“-”符号表示电子。这些电子从沟道并且通过TNL被吸进CTL中。存储器单元的阈值电压与储存的电荷量成比例地增加。
在擦除操作期间，沟道中的电压由于栅极感应漏极泄漏(GIDL)而升高。然后将一个或多个选择的字线层的电压压低至低电平(诸如0V)以产生使得空穴从存储器单元的本体注入到CTL的、跨越TNL的电场，从而导致朝向擦除-验证电平Vv-erase的大Vth降级(downshift)。如以下进一步详述，可以以连续迭代重复该过程直至满足验证条件为止。对于未选择的字线，字线保持在高电平以使得跨越TNL的电场相对小，并且不会发生空穴隧穿或发生很小的空穴隧穿。未选择的字线的存储器单元将经受很小的Vth降级或者不经受Vth降级，因此，将不擦除未选择的字线的存储器单元。
图3B描绘了图3A中的列C0D的横截面图。在一种可能的方法中，除呈圆柱形的型芯填料之外，每层都是是环形的。
图3C描绘了示出与图2A和图2C的块的部分210以及图2B的位线子块BL-SB0和BL-SB1一致的、一组U形NAND串的电路300的一个实施例。NAND串NS0、NS1、NS2和NS3与BL-SB0(第一位线子块)中的位线BL0(第一位线)连通，以及NAND串NS0A、NS1A、NS2A和NS3A与BL-SB1(第二位线子块)中的位线BL1(第二位线)连通。在该示例中，每个NAND串包括具有SGD晶体管和四个存储器单元的漏极侧列以及具有SGS晶体管和四个存储器单元的源极侧列。填满的圆圈表示在NAND串的漏极侧的选择晶体管的控制栅极和存储器单元。未填充的圆圈表示在NAND串的源极侧的选择晶体管的控制栅极和存储器单元。
例如，NS0具有：包括存储器单元M00、M01、M02和M03以及SGD晶体管SGD0的漏极侧列C0D；以及包括存储器单元M10、M11、M12和M13以及SGS晶体管SGS0的源极侧列C0S。NS1具有：包括存储器单元M30、M31、M32和M33以及SGD晶体管SGD1的漏极侧列C1D；以及包括存储器单元M20、M21、M22和M23以及SGS晶体管SGS1的源极侧列C1S。NS2具有：包括存储器单元M40、M41、M42和M43以及SGD晶体管SGD2的漏极侧列C2D；以及包括存储器单元M50、M51、M52和M53以及SGS晶体管SGS2的源极侧列C2S。NS3具有：包括存储器单元M70、M71、M72和M73以及SGD晶体管SGD3的漏极侧列C3D；以及包括存储器单元M60、M61、M62和M63以及SGS晶体管SGS3的源极侧列C3S。
类似地，NS0A具有：包括存储器单元M00A、M01A、M02A和M03A以及SGD晶体管SGD0A的漏极侧列C0DA；以及包括存储器单元M10A、M11A、M12A和M13A以及SGS晶体管SGS0A的源极侧列C0SA。NS1A具有：包括存储器单元M30A、M31A、M32A和M33A以及SGD晶体管SGD1A的漏极侧列C1DA；以及包括存储器单元M20A、M21A、M22A和M23A以及SGS晶体管SGS1A的源极侧列C1SA。NS2A具有：包括存储器单元M40A、M41A、M42A和M43A以及SGD晶体管SGD2A的漏极侧列C2DA；以及包括存储器单元M50A、M51A、M52A和M53A以及SGS晶体管SGS2A的源极侧列C2SA。NS3A具有：包括存储器单元M70A、M71A、M72A和M73A以及SGD晶体管SGD3A的漏极侧列C3DA；以及包括存储器单元M60A、M61A、M62A和M63A以及SGS晶体管SGS3A的源极侧列C3SA。
每个NAND串具有背栅(用于NS0的BG0、用于NS1的BG1、用于NS2的BG2、用于NS3的BG3、用于NS0A的BG0A、用于NS1A的BG1A、用于NS2A的BG2A、用于NS3A的BG3A)。在电路300中的所有背栅中的控制栅极可以彼此连接。
在一种方法中，每个SGS晶体管的源极侧连接至电路300的公共源极线。
在电路300的每级，漏极侧存储器单元的控制栅极通过公共字线层彼此连接。例如，M03、M03A、M33、M33A、M43、M43A、M73和M73A的控制栅极通过与图2B一致的字线层WL3D连接。M13、M13A、M23、M23A、M53、M53A、M63和M63A的控制栅极通过与图2B一致的字线层WL3S连接。
M02、M02A、M32、M32A、M42、M42A、M72和M72A的控制栅极通过字线层WL2D连接。M12、M12A、M22、M22A、M52、M52A、M62和M62A的控制栅极通过字线层WL2S连接。
M01、M01A、M31、M31A、M41、M41A、M71和M71A的控制栅极通过字线层WL1D连接。M11、M11A、M21、M21A、M51、M51A、M61和M61A的控制栅极通过字线层WL1S连接。
M00、M00A、M30、M30A、M40、M40A、M70和M70A的控制栅极通过字线层WL0D连接。M10、M10A、M20、M20A、M50、M50A、M60和M60A的控制栅极通过字线层WL0S连接。
此外，SGD晶体管的控制栅极在相应的SGD线子集中彼此连接。例如，SGD0和SGD0A的控制栅极相连接，SGD1和SGD1A的控制栅极相连接，SGD2和SGD2A的控制栅极相连接，以及SGD3和SGD3A的控制栅极相连接。
SGS晶体管的控制栅极在x方向上彼此连接。例如，SGS0和SGS0A的控制栅极相连接，SGS1和SGS1A的控制栅极相连接，SGS2和SGS2A的控制栅极相连接，以及SGS3和SGS3A的控制栅极相连接。
在结合图6详述的示例编程技术中，选择的非易失性存储元件包括M13、M23、M53和M63(用实线突出示出)。选择的非易失性存储元件通过字线层部分WL3S分别连接至非易失性存储元件M13A、M23A、M53A和M63A(用虚线突出示出)。
图4A描绘了图1A的块BLK0的直线型NAND串实施例480的顶视图，其示出了示例SGD线子集SGDL-SB0A和SGDL-SB1A。在该配置中，NAND串仅具有一列，并且源极侧选择门在该列的底部上而非在顶部上，如在U形NAND串中一样。此外，给定级别的块具有一个字线层该字线层连接至该层的每个存储器单元。例如，图4B描绘了图4A的块BLK0，示出了示例WL子集WL3-SB以及示例位线子集BL-SB0A和BL-SB1A。还可以使用许多缝隙，诸如示例缝隙482。这些用绝缘材料填充的缝隙用在制造过程中，以在通过湿蚀刻移除无掺杂的多晶硅层以及沉积电介质以形成交替的介电层时对堆叠提供结构支撑。短划线486延伸通过列C0B、C1B、C2B、C3B、C4B和C5B。在图4C中示出了部分488沿线486的横截面图。
图4C描绘了图4A的块480的部分488沿线486的横截面图。在多层堆叠中描绘了与NAND串NS0B、NS1B、NS2B和NS3B相对应的存储器单元列。堆叠490包括衬底101、衬底上的绝缘膜250以及源极线SL0A的一部分。注意，在SGD线子集中的另外的直线型NAND串在横截面图中描绘的NAND串前面和后面延伸，例如沿着x轴。NS0B具有源极端494和漏极端492。还用其他缝隙描绘曲线图4A中的缝隙482。还描绘了位线BL0A的一部分。虚线描绘了存储器单元和选择门晶体管。本文描述的编程技术可以与U形或直线型NAND一起使用。
图5A描绘了一组存储元件的阈值电压分布。x轴表示阈值电压，而y轴表示存储元件的数量。在该示例中，存在四种数据状态(均由阈值电压分布表示)：擦除状态(E)分布502、A状态分布504、B状态分布506以及C状态分布508。还可以使用具有附加数据状态(例如，八种或十六种数据状态)的存储器设备。
存储元件可以被编程成使得其阈值电压在表示数据状态的相应范围内。初始地，执行将所有存储元件置于擦除状态(E)的擦除操作。在擦除操作中，在NAND串的源极和/或漏极端处向NAND串施加一个或多个擦除脉冲(参见图5B)，直到正被擦除的存储元件的阈值电压转变到擦除验证电平Vv_erase以下为止，在一种方法中，该擦除验证电平Vv_erase可以为0V或接近0V。可选地，擦除操作包括软件编程(softprogramming)操作，在软件编程操作中，诸如经由字线对存储元件的控制栅极施加一个或多个正电压脉冲，以略微地增大其阈值电压。随后，执行如下编程操作，其中，将存储元件中的部分存储元件编程至诸如表示编程数据状态A、B或C的更高阈值电压。编程操作可以包括一或多遍或者一个或多个序列的增大编程脉冲的。
图5B描绘了擦除操作中的一系列擦除脉冲和验证脉冲，其中Verase在连续的擦除-验证迭代中升高。波形520表示多次擦除-验证迭代EV0、EV1、EV2、EV4、EV4。每次擦除-验证迭代包括擦除脉冲511、512、513、514和515，后面是验证脉冲，诸如幅值为Vv_erase的验证脉冲519。擦除脉冲可以具有两个电平。第一电平是Vgidl，第二电平是Verase。在该示例中，Verase在每次迭代中以步长Verase_step升高，使得擦除脉冲511、512、513、514和515分别具有峰值幅度Verase0、Verase1、Verase2、Verase3和Verase4。
在整块擦除中，擦除操作可以擦除连接至块中的全部字线的存储元件，或者在部分块擦除(例如，选择性WL擦除)中，擦除操作可以擦除连接至块中的少于全部字线的存储元件。通常，对连接至要擦除的存储元件的字线施加0V，而对连接至不擦除的存储元件的字线施加诸如16V的高偏压。在一种方法中，半块擦除对每个NAND串的源极侧或漏极侧进行擦除。对于U形NAND串，在这种情况下不需要虚拟字线(dummyword line)来将要擦除的存储元件与不擦除的存储元件隔离。要擦除的存储元件可以在源极侧字线子块(例如，WL0S-SB、WL1S-SB、WL2S-SB以及WL3S-SB)中，而不擦除的存储元件可以在漏极侧字线子块(例如，WL0D-SB、WL1D-SB、WL2D-SB以及WL3D-SB)中。
相比之下，四分之一块擦除对每个NAND串的源极侧或漏极侧的一半进行擦除，并且会需要两条虚拟字线来将要擦除的存储元件与不擦除的存储元件隔离。例如，要擦除的存储元件可以连接至WL0S-SB和WL1S-SB，而不擦除的存储元件可以连接至WL2S-SB、WL3S-SB、WL0D-SB、WL1D-SB、WL2D-SB以及WL3D-SB。该简化示例不使用虚拟字线。
八分之一块擦除对每个NAND串的源极侧或漏极侧的四分之一进行擦除，并且会需要六条虚拟字线来将要擦除的存储元件与不擦除的存储元件隔离。例如，要擦除的存储元件可以连接至WL0S-SB，而不擦除的存储元件可以连接至WL1S-SB、WL2S-SB、WL3S-SB、WL0D-SB、WL1D-SB、WL2D-SB以及WL3D-SB。该简化示例不使用虚拟字线。
示例擦除操作将20V用于Verase，将12V用于SGD控制栅极和SGS控制栅极，以及将10V用于背栅。
图6描绘了示例编程操作的流程图。步骤600针对选择的非易失性存储元件的集合开始编程擦除操作。在示例实现方式中，被选择用于编程的存储元件是位线子块BL-SB0中的存储元件的子集，其中，该子集的存储元件的控制栅极与作为导电路径的公共字线层部分连通。在该示例中，未被选择用于编程的存储元件是位线子块BL-SB1中的所有存储元件。可以将该简化示例扩展为包括其他位线子块中的存储元件。在另一种方法中，被选择用于编程的存储元件是SGD线子集或子块中的存储元件的子集。
作为示例，参照图3C，选择的非易失性存储元件可以是M13、M23、M53和M63，其控制栅极通过与图2B一致的字线层部分WL3S连接。选择的NAND为具有选择的存储元件的NAND串。从而，图3C中的NS0、NS1、NS2和NS3为选择的NAND串。
未选择的存储元件可以存在于选择的NAND串和未选择的NAND串二者中。例如，在选择的NAND串NS0中，未选择的非易失性存储元件可以是M00、M01、M02、M03、M10、M11和M12。在选择的NAND串NS1中，未选择的存储元件可以是M20、M21、M22、M30、M31、M32和M33。在选择的NAND串NS2中，未选择的存储元件可以是M40、M41、M42、M44、M50、M51和M52。在选择的NAND串NS3中，未选择的存储元件可以是M60、M61、M62、M70、M71、M72和M73。在未选择的NAND串NS0A、NS1A、NS2A和NS3A中，未选择每个存储元件。
注意，存在下述情况：抑制的存储元件的控制栅极通过导电路径(诸如WL3S的字线层部分)与未抑制的存储元件的控制栅极连通。因此，未抑制的存储元件和抑制的存储元件接收施加至字线层部分的编程电压。为了抑制对这些抑制的存储元件的编程，应该将与每个抑制的存储元件相关联的沟道提升到下述电压，该电压高到足以防对止抑制的存储元件的无意编程(编程干扰)。本文中提供的技术导致高电平的沟道升压以防止编程干扰。注意，由于施加的高峰值电压(Vpgm)，与未抑制的存储元件连通的抑制的存储元件主要关注编程干扰。由于施加的低峰值电压(Vpass)，不与未抑制的存储元件连通的抑制的存储元件较少关注编程干扰。
步骤602为选择的NAND串设定未抑制状态而为未选择的NAND串设定抑制状态。例如，可以使用状态机来保持在编程操作中涉及的每个NAND串的抑制状态。每个选择的NAND串可以初始地具有未抑制状态，此后，随着编程结束而达到抑制状态。在一种方法中，位线子集中的全部NAND串具有相同状态—或者被抑制或者未抑制。SGD线子集中的不同NAND串可以具有不同状态。在一些情况下，当选择的NAND串在多个位线子集中时，可以根据位线子集的相应NAND串的进程来将位线子集单独地锁定而防止进一步编程。每个未选择的NAND串在整个编程操作中具有抑制状态。
步骤604初始化编程电压Vpgm。步骤606开始编程-验证迭代的编程部分。步骤608进行编程-验证迭代的编程部分的预充电阶段。这可以包括：同时将每个未抑制的NAND串的沟道的电压驱动到允许编程的诸如0V的电平(步骤630)；以及使用栅极感应漏极泄漏(GIDL)对每个抑制的NAND串的沟道预充电(步骤632)。对于预充电阶段的更多细节，参照图8A至图8E的时段t1至t2。
步骤610进行编程-验证迭代的编程部分的编程阶段。这可以包括：同时继续将每个未抑制的NAND串的沟道的电压驱动到允许编程的电平(步骤634)；使每个抑制的NAND串的沟道的电压浮动(步骤636)，将选择的字线的电压从0V增大到Vpass、然后从Vpass增大到Vpgm(步骤638)；以及将每个抑制的字线的电压从0V增大到Vpass(步骤640)。对于编程阶段的更多细节，参见图8A至图8E的时段t2至t8。
步骤612开始编程-验证迭代的验证部分。步骤614对未抑制的、选择的存储元件进行验证测试。该验证测试可以经由相应的字线层部分对未抑制的、选择的存储元件的控制栅极施加诸如Vva、Vvb和Vvc的验证电压(参见图5A和图7)。当存储元件的Vth高于其目标数据状态的验证电平时，认为该存储元件通过验证测试，而当存储元件的Vth低于其目标数据状态的验证电平，则认为该存储元件未通过验证测试。在步骤616中，可以提供对未通过验证测试的存储元件的计数。在一种方法中，可以对每个位线子集中的未通过验证测试的存储元件和选择的存储元件的集合中未通过验证测试的存储元件提供分开的计数。
判定步骤618确定对于选择的存储元件的集合而言是否满足验证条件。例如，当不存在多于指定数量N1个失效位时，可以满足验证条件，其中N1是自然数。例如，N1可以是该集合中的存储器单元的总数的1％至10％。如果判定步骤618为真，则编程操作在步骤624成功地结束。如果判定步骤618为假，并且如果存在具有选择的NAND串的多个位线子集，则可以选择性地抑制每个位线子集。在这种情况下，步骤620可以用于针对满足验证条件的NAND串的任何位线子集来设定抑制状态。例如，当位线子集中不存在多于指定数量N2<N1个失效位时，可以满足该验证条件，其中N2是自然数。例如，N2可以是位线子集中的存储器单元的总数的1％至10％。
判定步骤622确定是否Vpgm＝Vpgm_max，Vpgm_max为最大容许编程电压。为了避免损坏，该电压限于最大值。如果判定步骤622为真，则编程操作在步骤624中未成功地结束。如果判定步骤622为假，则在步骤626中将Vpgm升高并且在步骤606中开始下一编程-验证迭代。
图7描绘了编程操作的一系列编程-验证迭代。编程操作可以包括多次编程-验证迭代，其中，每次编程-验证迭代包括：包括编程脉冲的编程部分以及接着的包括一个或多个验证电压的验证操作。可以将编程脉冲和验证电压施加至例如选择的字线层部分。
在一种方法中，编程脉冲在连续的迭代中升高。此外，每个编程脉冲可以包括具有通过电压(Vpass)电平(例如，6V至8V)的第一部分，接着是处于编程电平(例如，12V至25V)的第二峰值幅度部分。例如，编程操作700包括编程-验证迭代PV0、PV1、PV2、PV3和PV4，这些编程-验证迭代分别包括分别具有编程电平Vpgm0、Vpgm1、Vpgm2、Vpgm3和Vpgm4的编程部分PP0、PP1、PP2、PP3和PP4以及分别包括验证部分VP0、VP1，、VP2、VP3和VP4。
图8A至图8E描绘了在诸如结合图6详述的编程操作的编程-验证迭代的编程部分中的电压，其中，对于抑制的NAND串的沟道，使用GIDL进行预充电。x轴表示具有共同时间索引t0至t9的时间线，y轴表示如所描述的电压。预充电阶段820是从t1至t2，以及编程阶段是从t2至t8。图8A描绘了用于抑制的NAND串的位线电压(例如，用于图3C或图8F中的BL0)Vbl_inhibited(曲线图800)以及用于未抑制的NAND串的位线电压(例如，用于图3C或图8F中的BL1)Vbl_uninhibited(曲线图801)。
图8B描绘了可以为抑制的NAND串和未抑制的NAND串所共有的源极线电压Vsl(曲线图802)。
图8C描绘了SGD晶体管的控制栅极电压Vsgd(曲线图803)。还描绘了SGS晶体管的控制栅极电压Vsgs(曲线图804)，该控制栅极电压Vsgs可以是抑制的NAND串和未抑制的NAND串所共有的。图8D描绘了选择的字线的电压WL_sel(曲线图805)。还描绘了未选择的字线的电压WL_unsel(曲线图806)。图8E描绘了抑制的NAND串的沟道电压Vch_inhibited(曲线图807)以及未抑制的NAND串的沟道电压Vch_uninhibited(曲线图808)。
Vbl_inhibited初始地为0V并且在预充电阶段升高至Vbl_high。在预充电阶段Vsgd为0V的情况下，以Vbl_high的幅度来向SGD晶体管施加反向偏压。也就是说，SGD晶体管的漏极-栅极电压为0-Vbl_high或-Vbl_high。如果Vbl_high的幅度大于用于生成GIDL的阈值电平，则在SGD晶体管的漏极处会生成电子-空穴对。电子由于正电压(Vbl_high)而将扫向位线，并且空穴将迁移到沟道中(也参见图10)，由此逐渐地将沟道的电压(Vch_inhibited)升压至Vpre-charge电平。例如，用于生成GIDL的阈值电平可以是大约4V至6V，以及Vbl_high可以是大约8V或更高。Vpre-charge可以是例如大约1.5V。
通过将未选择的或抑制的NAND串的漏极侧选择门的漏极-栅极电压设置为高于阈值电平(例如，4V至6V)的电平(例如，8V)来实现栅极感应漏极泄漏，其中，阈值电平与源自栅极感应漏极泄漏的电子空穴对的生成相关联。此外，通过将与未选择的NAND串的漏极侧选择门的漏极连接的位线的电压设定为正电压(Vbl_high)并且将未选择的NAND串的漏极侧选择门的控制栅极的电压(Vsgd)设定为0V或负电压，将未选择的或抑制的NAND串的漏极侧选择门的漏极-栅极电压设置为高于阈值电平的电平。通过在可利用的情况下在控制栅极处使用负电压而不是0V，Vbl不需要高到产生相同电平的GIDL电流。例如在感测放大器中生成Vbl的电路因此可以更小。
在预充电时段结束时，在t2处，Vbl_inhibited从Vbl_high降低到Vdd，Vdd是片上供电电平(诸如，2.5V)。在t3处，Vsgd从0V升高至Vsgd_nom(额定)，诸如2V。从而，在编程阶段，SGD晶体管的漏极-栅极电压为2-2.5＝-0.5V，其不足以产生GIDL。因此，不存在由于GIDL而导致的Vch_inhibited的进一步增加。从而，通过将与未选择的NAND串的漏极侧选择门的漏极连接的位线的电压设定为相应的正电压(Vdd＝2.5V)并且将未选择的NAND串的漏极侧选择门的控制栅极的电压设定为相应的正电压(例如，Vsgd_nom＝2V)，将抑制的NAND串的漏极侧选择门的漏极-栅极电压设置为低于用于GIDL的阈值电平的电平(例如，0.5V)。
然而，由于因字线电压WL_sel和WL_unsel的升高而引起的电容性耦合，Vch_inhibited在t4从Vpre-charge增大到Vch1。Vch1和Vch2是足够高以禁止编程并且由此避免相关联的抑制的NAND串中的编程干扰的编程抑制电平。
具体地，随着WL_sel和WL_unsel从诸如0V的初始电平例增加到例如6V至8V的通过电压电平(Vpass)，Vch_inhibited增加到Vch1。增加量是字线与沟道的耦合率×电压增加量(Vpass)的函数。随后，在t6处，WL_sel从Vpass增加到Vpgm，从而引起Vch_inhibited从Vch1到Vch2的进一步更小的增加。增加量是选择的字线与沟道的耦合率×电压增加量(Vpgm-Vpass)的函数。Vch2可以与Vpass大约相同。由于Vch_inhibited是从Vpre-charge而不是从0V电容性耦合的，因此达到的峰值电平Vch2更高。沟道电压处于编程抑制电平(例如，6V至10V)，这减少了编程干扰。
替选的方法是仅仅不提供预充电而仅依靠电容性耦合来使Vch_inhibited升压。峰值升压电平将降低Vpre-charge。
预充电电平(例如，1.5V)通常不足以抑制编程或防止编程干扰。因为沟道的电压浮动，所以抑制的NAND串的沟道可以被电容性升压。也就是说，SGD晶体管和SGS晶体管处于不导电状态以使得沟道从位线和源极线切断并且充当独立体。当控制栅极电压不超过晶体管的阈值电压(例如，1V)与在晶体管的漏极端子或源极端子处的电压之和时，晶体管处于不导电状态。类似地，当控制栅极电压超过以上提及的和时，晶体管处于导电状态。例如，当未抑制的NAND串的漏极侧选择门的控制栅极的控制栅极-漏极电压足够高以将选择的NAND串的漏极侧选择门设置在导电状态时，SGD晶体管处于导电状态。
SGD晶体管和SGS晶体管从t0至t9处于不导电状态。对于抑制的NAND串，在预充电阶段和编程阶段，可以向SGD晶体管施加反向偏压，使得其不会变得导电。对于抑制的或未抑制的NAND串，也可以在预充电阶段和编程阶段中向SGS晶体管施加反向偏压，使得其不会变得导电。例如，在SGS晶体管的控制栅极处，Vsgs可以为0V，而在SGS晶体管的源极处，Vsl可以为1.5V。
对于选择的、未抑制的NAND串，Vbl_uninhibited为0V(曲线图801)。未抑制的NAND串和抑制的NAND串的SGD晶体管具有公共控制栅极电压。例如，图3中的SGD0和SGD0A具有公共控制栅极电压。在一种方法中，在时段t0至t9期间使未抑制的NAND串的沟道接地，以使得Vch_uninhibited＝0V。可选地，Vch_uninhibited可以为仍使得编程能够进行但以减小的速率进行的小的非零电平(例如，0.5V至1V)。
图8F描绘了图3C中的NS0和NS0A，其示出了结合图8A至图8E描述的电压。在所论述的示例中，NS0是未抑制的、选择的NAND串，该NAND串具有作为未抑制的、选择的存储元件的M13以及作为抑制的、未选择的存储元件的M00、M01、M02、M03、M10、M11和M12。此外，NS0A是抑制的、未选择的NAND串，该NAND串具有作为抑制的、未选择的存储元件的M00A、M01A、M02A、M03A、M10A、M11A、M12A和M13A。SGD0和SGD0A的控制栅极通过导电路径820连接。还描绘了SGD0A的漏极D。SGS0和SGS0A的控制栅极通过导电路径821连接。M03和M03A、M02和M02A、M01和M01A、M00和M00A、M13和M13A、M12和M12A、M11和M11A以及M10和M10A的控制栅极分别通过导电路径822、824、826、828、830、832、834以及836相连接。源极线823连接NAND串的源极端。背栅也通过未示出的路径相连接。
向NS0特有的BL0施加Vbl_uninhibited。向NS0A特有的BL1施加Vbl_inhibited。对NS0和NS0A共用的源极线823施加Vsl。
向NS0和NS0A共用的导电路径821施加Vsgs。向NS0和NS0A共用的导电路径820施加Vsgd。
经由M13与M13A之间的导电路径对M13和M13A的控制栅极施加WL_sel。
分别经由导电路径822、824、826、828、832、834和836向M03和M03A、M02和M02A、M01和M01A、M00和M00A、M12和M12A、M11和M11A以及M10和M10A的控制栅极施加WL_unsel。
图9A至图9E描绘了在编程操作的编程-验证迭代的编程部分中的电压，其中，针对抑制的NAND串的沟道来尝试使用位线驱动进行预充电。在该方法中，只要未选择的NAND串被完全擦除，才可以成功地对抑制的沟道预充电。也就是说，如果未选择的NAND串被部分地或全部编程，则不能成功地对抑制的沟道预充电。
预充电阶段920从t1至t2，编程阶段922从t2至t8。图9A描绘了用于抑制的NAND串的位线电压(例如，用于图3C和图8F中的BL0)Vbl_inhibited(曲线图900)以及用于未抑制的NAND串的位线电压(例如，用于图3C和图8F中的BL1)Vbl_uninhibited(曲线图901)。
图9B描绘了可以为抑制的NAND串和未抑制的NAND串所共有的源极线电压Vsl(曲线图902)。
图9C描绘了SGD晶体管的控制栅极电压Vsgd(曲线图903)。还描绘了SGS晶体管的控制栅极电压Vsgs(曲线图904)，该控制栅极电压Vsgs可以为抑制的NAND串和未抑制的NAND串所共有。
图9D描绘了选择的字线的电压WL_sel(曲线图905)。还描绘了未选择的字线的电压WL_unsel(曲线图906)。
图9E描绘了针对情况A的抑制的NAND串的沟道电压Vch_inhibited_A(曲线图907)。还描绘了针对情况B的抑制的NAND串的沟道电压Vch_inhibited_B(曲线图909)。还描绘了未抑制的NAND串的沟道电压Vch_uninhibited(曲线图908)。
Vbl_inhibited初始为0V并且在预充电阶段和编程阶段升高至Vdd(例如，2.5V)。在Vsgd在预充电阶段处于Vsgd_high(例如，5V)的情况下，以Vsgd_high-Vdd＝2.5V向SGD晶体管施加正向偏压。假定SGD晶体管的Vth为1V，则SGD晶体管在预充电阶段将处于导电状态。如果NAND串被完全擦除，则这使得沟道能够被位线电压驱动，使得Vch_inhibited＝Vpre-charge_A(例如，Vdd减去小损失)。由于存储元件被擦除，因此这些存储元件将充当允许位线电压在沟道中通过的导电晶体管。然而，如果NAND串被部分地或全部编程(NAND串的存储元件中的一个或多个存储元件处于编程状态，诸如A、B或C)，则被编程的存储元件可以充当不允许位线电压在沟道中通过的不导电晶体管。被编程的存储元件的Vth可以为大约1V至3V。因此，如由为0V或接近0V的Vch_inhibited_B所表示，整个沟道在预充电阶段未被升压(或者仅被微弱地升压)。
例如，如所论述的那样，可以对NAND串部分地编程，诸如在对其漏极侧存储元件进行编程而不对其源极侧存储元件进行编程时。在这种情况下，沟道在漏极侧存储元件下方被切断，使得沟道的在源极侧存储元件下方的部分不能由位线电压驱动。对于在其源极侧存储元件被编程而漏极侧存储元件未被编程的情况下被部分编程的NAND串，沟道在源极侧存储元件下方被切断而在漏极侧存储元件下方未被切断。在这种情况下，沟道的在漏极侧存储元件下方的部分可以由位线电压驱动。然而，在任何可能的情况下允许在抑制的NAND串的所有沟道中升压的预充电技术是最有用的。
在预充电时段结束时，在t2处，Vsgd从Vsgd_high降低到Vsgd_nom，从而使得SGD晶体管转变为不导电状态。因此，沟道被浮置并且可以如先前所述那样被电容性耦合。
对于通过驱动位线来对沟道预充电的情况A，Vch_inhibited_A由于源自字线电压WL_sel和WL_unsel的电容性耦合而在t4处从Vpre-charge_A增加到Vch1a。增加量是字线与沟道的耦合率×电压增加量(Vpass)的函数。随后，在t6处，WL_sel从Vpass增加到Vpgm(编程电平)，从而引起Vch_inhibited_A从Vch1a到Vch2a的进一步更小的增加。增加量是选择的字线与沟道的耦合率×电压增加量(Vpgm-Vpass)的函数。Vch2a可以与Vpass大约相同。在该情况A下，Vch_inhibited_A是从Vpre-charge电容性耦合的，使得其达到相对高峰值电平的Vch2。
对于不能通过驱动位线来对沟道预充电的情况B，Vch_inhibited_B在预充电阶段期间保持于0V，然后由于源自字线电压WL_sel和WL_unsel的电容性耦合而在t4处从0V增加到Vch1b。增加量是字线与沟道的耦合率×电压增加量(Vpass)的函数。随后，在t6处，WL_sel从Vpass增加到Vpgm，从而引起Vch_inhibited_B从Vch1b到Vch2b的进一步更小的增加。增加量是选择的字线与沟道的耦合率×电压增加量(Vpgm-Vpass)的函数。在该情况B下，Vch_inhibited_B是从0V而不是从更高的预充电电压电容性耦合的，使得其达到相对低峰值电平Vch2b。具体地，Vch2b<Vch2a并且Vch1b<Vch1a。此外，Vch2b<Vch2并且Vch1b<Vch1，使得峰值升压低于用图8A至图8E的GDIL预充电方法获得的峰值升压。
对于选择的、未抑制的NAND串，Vbl_uninhibited为0V(曲线图901)。在一种方法中，在时段t0至t9期间，使未抑制的NAND串的沟道接地，以使得Vch_uninhibited＝0V。
图10描绘了U形NAND串中的空穴和电子的移动，其中，在编程操作的预充电阶段中使用GIDL。在使用与包括图2C和图3C的先前阐述一致的标记的情况下，示例U形NAND串NS0A包括漏极侧列C0DA和源极侧列C0SA。漏极侧包括经由NS0A的漏极端240A连接至位线BL0A的沟道区域CHd。源极侧包括经由NS0A的源极端242A连接至源极线SL0A的沟道区域CHs。中间沟道区域CHi在CHs与CHd之间。电荷捕获层(CTL)297A、隧道层(TNL)298A以及块氧化物(BOX)296A为在该串的存储器孔延伸的环形层。沟道的不同区域与相应的存储元件或选择门晶体管相关联。
漏极侧包括具有控制栅极CGDA的SGD晶体管SGD0A。漏极侧还包括具有各自的控制栅极CG00A、CG01A、CG02A和CG03A以及各自的TNL区域T00A、T01A、T02A和T03A的存储元件M00A、M01A、M02A和M03A。当相应的存储元件处于编程状态时，TNL区域可以储存电荷。源极侧包括具有控制栅极CGSA的SGS晶体管SGS0A。源极侧还包括具有各自的控制栅极CG10A、CG11A、CG12A和CG13A以及各自的TNL区域T10A、T11A、T12A和T13A的存储元件M10A、M11A、M12A和M13A。背栅BG0A具有控制栅极CGBA。
在沟道S层中将包括空穴H的代表性空穴描绘为具有“+”符号的圆圈，并且在沟道区域中将包括电子E的代表性电子描绘为具有“-”符号的圆圈。如先前所述，在SGD晶体管的漏极端子处通过GIDL处理生成电子空穴对。代表性电子空穴对包括电子E和空穴H。最初，在预充电时段期间，在SGD晶体管处生成电子空穴对。空穴远离驱动端移动，从而对沟道进行充电。电子由于位线处的正电荷而朝向位线移动。
尽管描绘了U形NAND串，但是相同理论适用于直线型NAND串，在该情况下，作为直线型NAND串的相应的漏极侧半部和源极侧半部，漏极侧列和源极侧列变得对齐。
因此，可以看出，在一种实施例中，提供了一种用于在3D堆叠式非易失性存储器设备(100)中进行编程的方法。该方法包括：驱动未抑制的NAND串(NS0)的沟道的电压(Vch_uninhibited)，该未抑制的NAND串被选择用于编程，并且包括被选择用于编程的选择的非易失性存储元件(M13)以及未被选择用于编程的多个未选择的非易失性存储元件(M03，M02，M01，M00，M10，M11，M12)；在该驱动期间，通过将抑制的NAND串的漏极侧选择门(SGD0A)和源极侧选择门(SGS0A)设置处于不导电状态来使该抑制的NAND串(NS0A)的沟道(CHd，CHi，CHs)的电压(Vch_inhibited)浮动，该抑制的NAND串包括经由选择的字线(830)连接至选择的非易失性存储元件的非易失性存储元件(M13A)、以及经由未选择的字线(822，824，826，828，836，834，832)连接至多个未选择的非易失性存储元件的多个非易失性存储元件(M03A，M02A，M01A，M00A，M10A，M11A，M12A)；在该浮动期间，使用来自抑制的NAND串的漏极侧选择门的栅极感应漏极泄漏来将该抑制的NAND串的沟道的电压增加到预充电电平(Vpre-charge)，并且使用电容性耦合将该抑制的NAND串的沟道的电压从预充电电平增加到编程抑制电平(Vch2)；以及在该抑制的NAND串的沟道的电压处于编程抑制电平时，将选择的字线的电压(WL_sel)增加到编程电平(Vpgm)并且将选择的字线的电压保持处于编程电平。
通过将未选择的字线上的电压(WL_unsel)从初始电平(0V)增加到通过电压电平(Vpass)来实现电容性耦合，其中，该通过电压电平小于编程电平。
在另一实施例中，一种3D堆叠式非易失性存储器设备包括：未抑制的NAND串，其被选择用于编程，并且包括沟道、被选择用于编程的选择的非易失性存储元件、未被选择用于编程的多个未选择的非易失性存储元件、包括漏极和控制栅极的漏极侧选择门以及源极侧选择门；第一位线，连接至未抑制的NAND串的漏极侧选择门的漏极；抑制的NAND串，包括沟道、经由选择的字线连接至选择的非易失性存储元件的非易失性存储元件、经由未选择的字线连接至多个未选择的非易失性存储元件的多个其他未选择的非易失性存储元件、包括漏极和控制栅极的漏极侧选择门以及源极侧选择门；第二位线，连接至抑制的NAND串的漏极侧选择门的漏极；导电路径，将抑制的NAND串的漏极侧选择门的控制栅极连接至未抑制的NAND串的漏极侧选择门的控制栅极；以及控制电路，该控制电路：在编程-验证迭代的编程部分中，驱动未抑制的NAND串的沟道的电压并且使该抑制的NAND串的沟道的电压浮动；在浮动期间，使用来自抑制的NAND串的漏极侧选择门的栅极感应漏极泄漏来将该抑制的NAND串的沟道的电压增加到预充电电平，并且使用电容性耦合将抑制的NAND串的沟道的电压从预充电电平增加到编程抑制电平；以及在抑制的NAND串的沟道的电压处于编程抑制电平时，将选择的字线的电压增加到编程电平(20V)并且将选择的字线的电压保持处于编程电平以对选择的非易失性存储元件进行编程。
在另一实施例中，一种用于在3D堆叠式非易失性存储器设备中实现的方法包括：使用来自抑制的NAND串(NS0A)的漏极侧选择门(SGD0A)的栅极感应漏极泄漏来将该抑制的NAND串(NS0A)的沟道(CHd，CHi，CHs)的电压(Vch_inhibited)预充电至预充电电平(Vpre-charge)，该抑制的NAND串包括经由选择的字线(830)连接至未抑制的NAND串(NS0)的选择的非易失性存储元件(M13)的非易失性存储元件(M13A)以及经由对应的多条未选择的字线(822，824，826，828，836，834，832)连接至未抑制的NAND串的多个未选择的非易失性存储元件(M03，M02，M01，M00，M10，M11，M12)的多个非易失性存储元件(M03A，M02A，M01A，M00A，M10A，M11A，M12A)；通过从多个未选择的字线到沟道的电容性耦合将沟道的电压从预充电电平增加到编程抑制电平(Vch2)；以及将沟道的电压保持处于编程抑制电平，同时通过将选择的字线的电压增加到编程电平(Vpgm)来对选择的非易失性存储元件进行编程。
已经出于说明和描述的目的而呈现了本发明的在前详细描述。其并不意在穷举或将本发明限制为所公开的确切形式。根据以上教导可以进行很多修改和变型。选择所描述的实施例是为了最佳地解释本发明及其实际应用的原理，从而使得本领域技术人员能够以各种实施例利用本发明以及将本发明与适合所设想的特定应用的各种修改一起使用。本发明的范围由所附权利要求限定。

Claims (15)

1.一种用于在3D堆叠式非易失性存储器设备中进行编程的方法，包括：
驱动未抑制的NAND串(NS0)的沟道的电压(Vch_uninhibited)，所述未抑制的NAND串被选择用于编程，并且所述未抑制的NAND串包括被选择用于编程的选择的非易失性存储元件(M13)以及未被选择用于编程的多个未选择的非易失性存储元件(M03，M02，M01，M00，M10，M11，M12)；
在所述驱动期间，通过将抑制的NAND串的漏极侧选择门(SGD0A)和源极侧选择门(SGS0A)设置处于不导电状态来使所述抑制的NAND串(NS0A)的沟道(CH，CHd，CHi，CHs)的电压(Vch_inhibited)浮动，所述抑制的NAND串包括经由选择的字线(WL_sel，830)连接至所述选择的非易失性存储元件的非易失性存储元件(M13A)以及经由未选择的字线(WL_unsel，822，824，826，828，836，834，832)连接至所述多个未选择的非易失性存储元件的多个非易失性存储元件(M03A，M02A，M01A，M00A，M10A，M11A，M12A)；
在所述浮动期间，使用来自所述漏极侧选择门的栅极感应漏极泄漏来将所述抑制的NAND串的所述沟道的电压增加到预充电电平(Vpre-charge)，并且使用电容性耦合来将所述抑制的NAND串的所述沟道的电压从所述预充电电平增加到编程抑制电平(Vch2)；以及
在所述抑制的NAND串的所述沟道的电压处于所述编程抑制电平时，将所述选择的字线的电压增加到编程电平(Vpgm)并且将所述选择的字线的电压保持处于所述编程电平。
2.根据权利要求1所述的方法，其中：
通过将所述未选择的字线上的电压(WL_unsel)从初始电平(0V)增加到通过电压电平(Vpass)来实现所述电容性耦合，其中，所述通过电压电平小于所述编程电平。
3.根据权利要求1或2所述的方法，其中：
以允许在所述未抑制的NAND串中编程的电平驱动所述未抑制的NAND串的所述沟道的电压。
4.根据权利要求1至3中任一项所述的方法，其中：
通过将所述漏极侧选择门的漏极-栅极电压设置处于高于阈值电平的电平(Vbl_high-Vsgd)来实现所述栅极感应漏极泄漏，所述阈值电平与源自栅极感应漏极泄漏的电子空穴对的生成相关联。
5.根据权利要求4所述的方法，其中：
通过将连接至所述漏极侧选择门的漏极(D)的位线的电压(Vbl_inhibited)设定为正电压(Vbl_high)并且将所述漏极侧选择门的控制栅极(SGD0)的电压(Vsgd)设置为0V或负电压，将所述漏极侧选择门的漏极-栅极电压设置处于高于所述阈值电平的电平。
6.根据权利要求4或5所述的方法，其中：
在使用所述电容性耦合来将所述抑制的NAND串的所述沟道的电压从所述预充电电平增加到所述编程抑制电平期间以及在将所述选择的字线的电压保持处于所述编程电平期间：通过将连接至所述漏极侧选择门的漏极(D)的位线的电压(Vbl_inhibited)设定为相应的正电压(Vdd)并且将所述漏极侧选择门的控制栅极的电压(Vsgd)设定为相应的正电压(Vsgd_nom)，将所述漏极侧选择门的漏极-栅极电压设置处于低于所述阈值电平的电平。
7.根据权利要求6所述的方法，其中：
所述未抑制的NAND串包括具有控制栅极的漏极侧选择门；
第一位线(BL0)连接至所述未抑制的NAND串(NS0)的所述漏极侧选择门的漏极；
第二位线(BL1)连接至所述抑制的NAND串(NS0A)的所述漏极侧选择门的漏极；
所述抑制的NAND串的所述漏极侧选择门的控制栅极(SGD0A)连接至所述未抑制的NAND串的所述漏极侧选择门的控制栅极(SGD0)；以及
所述驱动所述未抑制的NAND串的所述沟道的电压包括：将所述第一位线的电压(Vbl_uninhibited)设定处于低于所述抑制的NAND串的所述漏极侧选择门的控制栅极的相应的正电压的电平，使得所述未抑制的NAND串的所述漏极侧选择门的控制栅极的控制栅极-漏极电压高到足以将所述未抑制的NAND串的所述漏极侧选择门设置处于导电状态。
8.根据权利要求1至7中任一项所述的方法，其中，
所述编程包括多次编程-验证迭代(PV0至PV4)；
每次编程-验证迭代包括编程部分(PP0至PP4)和验证部分(VP0至VP4)；以及
所述驱动所述未抑制的NAND串的所述沟道的电压以及所述使所述抑制的NAND串的所述沟道的电压浮动发生在所述一次或多次编程-验证迭代中的每次编程-验证迭代的编程部分中。
9.一种3D堆叠式非易失性存储器设备，包括：
未抑制的NAND串(NS0)，其被选择用于编程，并且包括沟道、被选择用于编程的选择的非易失性存储元件(M13)、未被选择用于编程的多个未选择的非易失性存储元件(M03，M02，M01，M00，M10，M11，M12)、包括漏极和控制栅极的漏极侧选择门(SGD0)、以及源极侧选择门(SGS0)；
第一位线(BL0)，连接至所述未抑制的NAND串的所述漏极侧选择门的漏极；
抑制的NAND串(NS0A)，包括沟道(CH，CHd，CHi，CHs)、经由选择的字线(WL_sel，830)连接至所述选择的非易失性存储元件的非易失性存储元件(M13A)、经由未选择的字线(WL_unsel，822，824，826，828，836，834，832)连接至所述多个未选择的非易失性存储元件的多个其他未选择的非易失性存储元件(M03A，M02A，M01A，M00A，M10A，M11A，M12A)、包括漏极(D)和控制栅极的漏极侧选择门(SGD0A)、以及源极侧选择门(SGS0A)；
第二位线(BL0A)，连接至所述抑制的NAND串的所述漏极侧选择门的漏极；
导电路径(820)，将所述抑制的NAND串的所述漏极侧选择门的控制栅极连接至所述未抑制的NAND串的所述漏极侧选择门的控制栅极；以及
控制电路(110，112，114，116，122，128，130，132)，所述控制电路：在编程-验证迭代的编程部分中，驱动所述未抑制的NAND串的所述沟道的电压(Vch_uninhibited)并且使所述抑制的NAND串的所述沟道的电压(Vch_inhibited)浮动；在所述浮动期间，使用来自所述抑制的NAND串的所述漏极侧选择门的栅极感应漏极泄漏来将所述抑制的NAND串的所述沟道的电压增加到预充电电平(Vpre-charge)，并且使用电容性耦合来将所述抑制的NAND串的所述沟道的电压从所述预充电电平增加到编程抑制电平(Vch2)；以及在所述抑制的NAND串的所述沟道的电压处于所述编程抑制电平时，将所述选择的字线的电压增加到编程电平(Vpgm)并且将所述选择的字线的电压保持处于所述编程电平以对所述选择的非易失性存储元件进行编程。
10.根据权利要求9所述的3D堆叠式非易失性存储器设备，其中：
所述控制电路用于使所述抑制的NAND串的所述沟道的电压(Vch_inhibited)浮动，将所述抑制的NAND串的所述漏极侧选择门和所述源极侧选择门设置处于不导电状态。
11.根据权利要求9或10所述的3D堆叠式非易失性存储器设备，其中：
所述控制电路用于使用来自所述抑制的NAND串的所述漏极侧选择门的栅极感应漏极泄漏来将所述抑制的NAND串的所述沟道的电压增加到所述预充电电平，将所述抑制的NAND串的所述漏极侧选择门的漏极-栅极电压设置处于高于阈值电平的电平(Vbl_high-Vsgd)，所述阈值电平与源自栅极感应漏极泄漏的电子空穴对的生成相关联。
12.根据权利要求11所述的3D堆叠式非易失性存储器设备，其中：
所述控制电路用于将所述抑制的NAND串的所述漏极侧选择门的漏极-栅极电压设置处于高于所述阈值电平的电平，将所述第二位线的电压设定为正电压(Vbl_high)，并且将所述抑制的NAND串的所述漏极侧选择门的控制栅极的电压设定为0V或负电压。
13.根据权利要求11或12所述的3D堆叠式非易失性存储器设备，其中：
所述控制电路在使用所述电容性耦合来将所述抑制的NAND串的所述沟道的电压从所述预充电电平增加到所述编程抑制电平期间以及在将所述选择的字线的电压保持处于所述编程电平期间：将所述抑制的NAND串的所述漏极侧选择门的漏极-栅极电压设置处于低于所述阈值电平的电平。
14.根据权利要求13所述的3D堆叠式非易失性存储器设备，其中：
所述控制电路用于将所述抑制的NAND串的所述漏极侧选择门的漏极-栅极电压设置处于低于所述阈值电平的电平，将所述第二位线的电压设定为相应的正电压(Vdd)，并且将所述抑制的NAND串的所述漏极侧选择门的控制栅极的电压(Vsgd)设定为相应的正电压(Vsgd_nom)。
15.根据权利要求14所述的3D堆叠式非易失性存储器设备，其中：
所述控制电路用于驱动所述未抑制的NAND串的所述沟道的电压(Vch_uninhibited)，将所述第一位线的电压(Vbl_uninhibited)设定处于低于所述抑制的NAND串的所述漏极侧选择门的控制栅极的相应的正电压的电平，以使得所述未抑制的NAND串的所述漏极侧选择门的控制栅极的控制栅极-漏极电压高到足以将所述未抑制的NAND串的所述漏极侧选择门设置处于导电状态。
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