CN106796817A - 对漏极侧字线进行编程以减少编程干扰和电荷损失 - Google Patents

Abstract

提供了用于在对一组字线的任何其他字线的存储器单元进行编程之前对所述一组字线的漏极侧边缘字线的存储器单元进行编程的技术。施加到所述其他字线的通过电压用作应力脉冲，所述应力脉冲使所述其他字线的存储器单元的电荷俘获材料中的空穴再分布，以减少短期电荷损失和阈值电压的下移。另外，用于漏极侧边缘字线的一个或多个初始编程电压相对较低，并且也用作应力脉冲。漏极侧边缘字线的存储器单元被编程到比其他字线的存储器单元更窄的Vth窗口。这补偿了由于降低的信道升压而导致的漏极侧边缘字线的擦除状态存储器单元的较高程度的编程干扰。

Description

对漏极侧字线进行编程以减少编程干扰和电荷损失

背景技术

本技术涉及存储器设备的操作。

电荷俘获材料可用于存储器设备中以存储表示数据状态的电荷。可以将电荷俘获材料竖直地布置在三维(3D)堆叠存储器结构中，或水平地布置在二维(2D)存储器结构中。3D存储器结构的一个示例是位成本可扩展(Bit Cost Scalable，BiCS)架构，其包括交替的导电层和介电层的叠堆。在叠堆中形成存储器空穴，并且然后通过用包括电荷俘获层的材料填充存储器空穴来形成NAND串。直的NAND串在一个存储器空穴中延伸，而管状或U形NAND串(P-BiCS)包括在两个存储器空穴中延伸并且通过底部背栅连接的一对竖直的存储器单元列。轴线存储器单元的控制栅是由导电层提供的。

然而，在操作这样的存储器设备时存在各种挑战。

附图说明

类似编号的元件在不同附图中指代共同部件。

图1A是3D堆叠非易失性存储器设备的透视图。

图1B是诸如图1A的3D堆叠非易失性存储器设备100的存储器设备的功能框图。

图1C描绘了可由处理器执行的代码。

图2A描绘了作为图1A中BLK0的示例性实施方式的U形NAND实施例中的示例性字线层202和204的俯视图。

图2B描绘了与图2A一致的示例性选择栅层部分的俯视图。

图2C描绘了叠堆231的实施例，示出了图2A的部分209的沿线220的截面视图。

图2D描绘了图2C的叠堆231的选择栅层和字线层的替代视图。

图3A描绘了在直的NAND串实施例中图1A的块BLK0的示例性字线394的俯视图。

图3B描绘了与图3A一致的示例性SGD层SGD1的俯视图。

图3C描绘了叠堆376的实施例，示出了图3A的部分307的沿线305的截面视图。

图3D描绘了图3C的叠堆376的选择栅层和字线层的替代视图。

图4A描绘了图3C的区域246的视图，示出了SGD晶体管420和421、虚拟(dummy)存储器单元422和423、以及数据存储存储器单元MC21和MC22。

图4B描绘了图3C的区域246的沿线444的截面视图。

图4C描绘了图3C的区域410的视图，示出了存储器单元MC0和MC1。

图5A描绘了作为图1B的存储器结构126中的存储器单元的2D示例的包括平坦控制栅和多个电荷俘获区域的存储器单元的沿字线方向的横截面图。

图5B描绘了沿图5A的沿线559的截面视图，示出了具有平坦控制栅和电荷俘获层的NAND串530。

图5C描绘了图5B的NAND串的部分540的扩大视图。

图6A是Vth相对于时间的曲线图，示出了在对存储器单元进行编程之后由于短期电荷损失而导致的Vth的降低。

图6B描绘了电荷俘获存储器单元的能带图。

图7A描绘了与图2C和图3C的存储器设备一致的NAND串的线路图。

图7B描绘了沿图7A的NAND串的高度的信道升压。

图8A描绘了示例性编程操作，其中漏极侧边缘字线与其他字线进行不同的处理。

图8B描绘了图8A的用于将数据编程到与漏极侧边缘字线相连接的存储器单元中的步骤801的示例。

图8C描绘了图8A的用于将数据编程到与另一字线相连接的存储器单元中的步骤802的示例。

图9A描绘了与图8B一致的在编程操作中施加到漏极侧边缘字线的多个电压。

图9B描绘了与图8C一致的在编程操作中施加到另一字线的多个电压。

图10A描绘了在编程到三个目标数据状态之后的一组存储器单元的Vth分布，包括由于编程干扰而导致的擦除状态存储器单元的Vth的增大以及由于电荷损失而导致的经编程存储器单元的Vth的减小。

图10B描绘了与图8B一致的在编程到三个目标数据状态之后连接到漏极侧边缘字线的存储器单元的Vth分布，示出了相比于图10A减小的Vth窗口。

图10C描绘了与图8B一致的在使用快速和慢速编程模式进行编程之后连接到漏极侧边缘字线的存储器单元的Vth分布，示出了相比于图10A减小的Vth窗口。

图11A描绘了与图8B一致的在编程到七个目标数据状态之后连接到漏极侧边缘字线的存储器单元的Vth分布。

图11B描绘了与图8C一致的在编程到七个目标数据状态之后连接到非边缘字线的存储器单元的Vth分布。

图12描绘了漏极侧边缘字线397上的一组示例性存储器单元1250和示例性非边缘字线394上的一组示例性存储器单元1280。

具体实施方式

提供了用于减少电荷俘获存储器中的编程干扰和短期电荷损失的技术。

电荷俘获存储器设备可以使用电荷俘获获取材料(例如氮化硅层)，所述电荷俘获获取材料被布置在信道区域旁边的氧化物层之间(例如，氧化物-氮化物-氧化物或ONO配置)。电荷俘获存储器设备的一个示例是3D存储器设备，其中形成了交替的导电层和电介质层的叠堆。存储器空穴被蚀刻在所述堆叠中，并且膜沉积在所述空穴和/或用于提供导电层的空间中，使得形成了存储器单元或选择栅晶体管，其中所述导电层与存储器空穴相交。所述膜包括沿着单个单元或整个NAND串竖直地延伸的电荷俘获层。一些导电层用作存储器单元的控制栅，并且其他导电层用作选择栅晶体管(例如NAND串中的漏极或源极侧晶体管)的控制栅。电荷俘获存储器设备的另一示例是2D存储器设备，其中电荷俘获层沿NAND串水平地延伸。

在电荷俘获存储器单元的编程过程中，电子从信道移动到氮化物层。然而，由于从ONO层中的浅陷快速去电荷俘获到信道中，发生短期电荷损失。这可能在存储器单元根据验证测试完成编程到目标数据状态之后的几秒或几分钟发生。作为电荷损失的结果，所述存储器单元的阈值电压(Vth)分布的较低尾部可以减小到不能从存储器单元精确地读回目标数据状态的点。通常，电荷损失导致一组单元具有降挡至低于验证电压的加宽Vth分布。

短期电荷损失被认为是由空穴引起的，空穴在电荷俘获材料的上部被俘获，所述上部是电荷俘获材料的离信道最远的一部分。在编程之后，空穴被热激活到价带并且扩散到电荷俘获材料的下部，所述下部是电荷俘获材料的最靠近信道的一部分，从而降低Vth。因此，在电荷俘获材料中存在空穴的再分布，这导致Vth的降低。

发生另一个问题是，由于对其他存储器单元进行编程，处于擦除状态的存储器单元经受编程干扰。当攻击者具有比受害者更高的Vth时，由于从一个存储器单元(攻击者)到另一个相邻的存储器单元(受害者)的电容耦合而发生编程干扰。编程干扰与攻击者和受害者的Vth之间的差异成比例。因此，当受害者是擦除状态单元而攻击者处于最高目标数据状态时，编程干扰是最大的。攻击者可以在相同的NAND串中、或在相同的字线上邻近受害者，或者在相邻的NAND串和字线上对角相邻。影响编程干扰的另一因素是，受害者单元是在选定NAND串(其中存储器单元正在进行编程)还是未选定NAND串(其中没有存储器单元正在进行编程)中。对于选定NAND串中的受害者单元，信道通常接地，使得不存在减少来自攻击者的电容耦合的升压，并且编程干扰是强的。对于未选定NAND串中的受害者单元，信道被升压以减少来自攻击者的电容耦合。然而，与NAND串中的其他存储器单元相比，对于NAND串中的连接到漏极侧边缘字线的漏极侧存储器单元而言，信道升压的量可能更弱。如图7B所说明的，对于漏极侧边缘字线的存储器单元，由于在虚拟字线和选择栅晶体管下转换到较低升压电平，信道升压较低。其结果是，对于漏极侧存储器单元的编程干扰比对于其他存储器单元的编程干扰更强。

编程干扰引起经擦除的存储器单元的Vth分布的上尾部增加，使得一些被干扰的擦除状态单元可能被错误地回读为处于最低目标数据状态，例如A状态。这与提供允许多个数据状态被准确地存储和读回的窄Vth分布的需要相冲突。

本文提供的技术涉及在对一组字线(例如在块中)的任何其他字线的存储器单元进行编程之前，对漏极侧边缘字线的存储器单元进行编程。在编程过程中，将多个编程电压施加到漏极侧边缘字线，同时将用作应力脉冲的多个通过电压(通过voltage)施加到其他字线，所述应力脉冲使其他字线的存储器单元的电荷俘获材料中的空穴再分布，以减少短期电荷损失。还在漏极侧边缘字线的验证测试期间，将多个通过电压施加到其他字线。其结果是，在对其他字线的存储器单元进行编程之后，所述空穴的再分布量将减少。通过电压在电荷俘获材料中提供了电子通量，所述电子通量在编程之后与空穴重新组合并减轻电荷俘获材料中的随后的空穴再分布。

另外，在对漏极侧边缘字线的存储器单元进行编程中使用的一个或多个初始编程电压相对较低(相比于在对其他字线进行编程中使用的初始编程电压)，使得在这些存储器单元开始达到最低目标数据状态之前所述编程电压也将用作应力脉冲。这也减少了这些存储器单元中的电荷损失。

此外，漏极侧边缘字线的存储器单元被编程到比其他字线的存储器单元更窄的Vth窗口，以在受干扰的擦除状态存储器单元的Vth和处于最低目标数据状态的存储器单元的Vth之间提供足够的裕度。可以使用例如相对较低的初始编程电压、用于编程电压的相对较低的步长、相对短的编程脉冲持续时间和/或慢速编程模式来实现这种较窄的Vth分布，在所述慢速编程模式中当这些存储器单元达到低于目标数据状态的最终验证电压的偏移验证电压时使用升高的位线电压。

以下讨论提供了解决上述和其他问题的示例性存储器设备的构造细节和相关技术。

图1A是3D堆叠非易失性存储器设备的透视图。存储器设备100包括衬底101。存储器单元的示例性块BLK0和BLK1以及具有由所述块使用的电路的外围区域104位于所述衬底上。衬底101还可以在所述块下方承载电路、以及一个或多个下部金属层，所述下部金属层在导电路径中被图案化以承载所述电路的信号。这些块形成在存储器设备的中间区域102中。在存储器设备的上部区域103中，在多个导电路径中对一个或多个上部金属层进行图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中所述叠堆的交替层级表示字线。在一种可能的途径中，每个块具有相对的分层侧，多个竖直接点从所述分层侧向上延伸到上部金属层以形成到导电路径的连接。尽管两个块是以示例进行描述的，但是可以使用在x和/或y方向上延伸的附加块。

在一种可能的途径中，平面在x方向上的长度表示在一个或多个上部金属层中信号路径到字线的延伸方向(字线或SGD线方向)，并且平面在y方向上的宽度表示到在一个或多个上部金属层中信号路径到位线的延伸方向(位线方向)。z方向表示存储器设备的高度。

图1B是诸如图1A的3D堆叠非易失性存储器设备100的存储器设备的功能框图。存储器设备100可以包括一个或多个存储器裸片108。存储器裸片108包括含多个存储器单元的存储器结构126(如单元阵列)、控制电路110、以及多个读取/写入线路128。在3D配置中，所述存储器结构可以包括图1A的块BLK0和BLK1。存储器结构126可由多个字线经由行解码器124和由多个位线经由列解码器132寻址。所述读取/写入线路128包括多个读出块130(读出电路)并且允许读取一页存储器单元或对其进行并行编程。通常，控制器122与一个或多个存储器裸片108被包括在相同的存储器设备100(例如，可移动存储卡)中。命令和数据经由线120在主机140与控制器122之间传输以及经由线118在控制器与一个或多个存储器裸片108之间传输。

所述存储器结构可以是2D或3D的。所述存储器结构可以包括一个或多个存储器单元阵列，包括3D阵列。所述存储器结构可以包括单片三维存储器结构，其中多个存储器级形成在单个衬底(例如晶片)上方形成(而不是在其中)，而没有中间衬底。所述存储器结构可以包括在多个存储器单元阵列的一个或多个物理层级中单片形成的任何类型的非易失性存储器，其中有源区被设置在硅衬底上方。所述存储器结构可以是在具有与所述存储器单元的操作相关联的电路的非易失性存储器设备中，而无论相关联的电路是在衬底上方还是在衬底内。

控制电路110与读取/写入线路128协作以对存储器结构126执行多项存储器操作，并且包括状态机112、片上地址解码器114以及功率控制模块116。状态机112提供存储器操作的芯片级别控制。可以提供存储区域115用于诸如验证电压、步长、编程脉宽和初始Vpgm的编程数据。

片上地址解码器114在由主机或存储器控制器使用的硬件地址与由解码器124和132使用的硬件地址之间提供地址接口。功率控制模块116控制在存储器操作期间供应给所述字线和位线的功率和电压。所述功率控制模块可以包括用于3D配置中的字线层(WLL)的多个驱动器、SGS和SGD晶体管以及多个源极线。在一种途径中，所述读出块130可以包括位线驱动器。SGS晶体管是在NAND串的源极端的选择栅晶体管，并且SGD晶体管是在NAND串的漏极端的选择栅晶体管。

在一些实施方式中，所述组件中的一些组件可以组合。在多种不同设计中，除存储器结构126之外的一个或多个组件(单独或组合)可以被认为是被配置为执行本文所描述的动作的至少一个控制线路。例如，控制线路可以包括控制电路110、状态机112、解码器114/132、功率控制模块116、读出块130、读取/写入线路128和控制器122等中的任何一个或其组合。

片外控制器122可以包括处理器122c和诸如ROM 122a和RAM 122b的存储设备(存储器)。所述存储设备包括诸如一组指令的代码，并且所述处理器可操作用于执行所述一组指令集以提供本文描述的功能。可替代地或另外，所述处理器可以从存储器结构的存储设备126a(例如，一个或多个字线中的存储器单元的保留区)访问代码。

例如，图1C描绘了可由处理器122c执行的代码。代码150由控制器用于访问存储器结构，例如用于编程、读取和擦除操作。所述代码可以包括引导代码151和控制代码(指令集)160。引导代码是在引导或启动过程期间对控制器进行初始化并使控制器能够访问存储器结构的软件。所述代码可以由控制器用来控制一个或多个存储器结构。在被通电时，处理器122c从ROM122a或存储设备126a获取引导代码以便执行，并且引导代码对所述系统组件进行初始化并将控制代码加载到RAM 122b中。一旦控制代码被加载到RAM中，就由处理器执行所述控制代码。控制代码包括用于执行基本任务(例如控制和分配存储器、优先化指令的处理以及控制输入和输出端口)的驱动器。

控制代码进一步包括对连接到漏极侧字线的存储器单元进行编程的指令(162)，包括用于将第一组逐步增大的编程电压施加到漏极侧字线的指令(162a)、以及执行快速和慢速编程模式的指令(162b)。控制代码还包括对连接到另一字线的存储器单元进行编程的指令(170)，包括用于将第二组逐步增大的编程电压施加到所述另一字线的指令(170a)、以及执行快速编程模式的指令(170b)。所述控制代码可以包括用于执行本文所述的包括图8A至图8C的过程的步骤在内的功能的指令。

还可以使用除了NAND闪速存储器之外的其他类型的非易失性存储器。

半导体存储器设备包括易失性存储器设备(例如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)设备)、非易失性存储器设备(例如电阻式随机存取存储器(“ReRAM”))、电可擦除可编程只读存储器(“EEPROM”)、闪速存储器(其也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)、和磁阻随机存取存储器(“MRAM”)、以及能够存储信息的其他半导体元件。每种类型的存储器设备可以具有不同的配置。例如，闪存存储器设备可以被配置为NAND或NOR配置。

所述存储器设备可以由无源和/或有源元件以任何组合形成。作为非限制性示例，无源半导体存储器元件包括ReRAM设备元件，在一些实施例中，所述ReRAM设备元件包括电阻率切换存储元件(例如反熔丝或相变材料)并且可选地是操纵元件(例如二极管或晶体管)。进一步作为非限制性示例，有源半导体存储器元件包括EEPROM和闪存存储器设备元件，其在一些实施例中包括包含电荷存储区域(诸如浮栅)、导电纳米颗粒或电荷存储介电材料的元件。

多个存储器元件可以被配置为使得它们串联连接或使得每个元件是可单独访问的。作为非限制性示例，NAND配置(NAND存储器)中的闪速存储器设备通常包含串联连接的存储器元件。NAND串是包括多个存储器单元和多个选择栅晶体管的一组串联连接的晶体管的示例。

NAND存储器阵列可以被配置为使得所述阵列由多个存储器串组成，其中一串由共享单个位线并作为群组被访问的多个存储器元件组成。可替代地，存储器元件可以被配置为使得每一元件是可单独访问的，例如NOR存储器阵列。NAND和NOR存储器配置是示例性的，并且存储器元件能够以其他方式配置。

位于衬底内和/或上方的半导体存储器元件能够以二维或三维形式布置，例如二维存储器结构或三维存储器结构。

在二维存储器结构中，所述半导体存储器元件被布置在单个平面或单个存储器设备层级中。通常，在二维存储器结构中，存储器元件被布置在基本上平行于支撑所述存储器元件的衬底的主表面延伸的平面(例如，x-y方向平面)中。衬底可以是在其上或其中形成所述存储器元件的层的晶片，或者所述衬底可以是在形成所述存储器元件之后附接到存储器元件的载体衬底。作为非限制性示例，衬底可以包括诸如硅的半导体。

所述存储器元件能够以有序阵列(例如以多个行和/或列)布置在单个存储器设备层级中。然而，所述存储器元件能够以非规则或非正交配置来布置。所述存储器元件可以各自具有两个或更多个电极或接触线，例如位线和字线。

三维存储器阵列被布置为使得多个存储器元件占据多个平面或多个存储器设备层级，由此形成三维(即，x、y和z方向，其中z方向基本上垂直于衬底的主表面，并且x和y方向基本上平行于衬底的主表面)结构。

作为非限制性示例，三维存储器结构可以竖直布置为多个二维存储器设备层级的叠堆。作为另一非限制性示例，三维存储器阵列可以被布置为多个竖直列(例如，基本上垂直于衬底的主表面(即，在y方向)延伸的列)，其中每列具有多个存储器元件。所述列能够以二维配置(例如，在x-y平面中)进行布置，从而产生具有位于多个竖直堆叠的存储器平面上的元件的存储器元件三维布置。存储器元件的其他三维配置也可以构成三维存储器阵列。

作为非限制性示例，在三维NAND存储器阵列中，所述存储器元件可以耦合在一起以在单个水平(例如，x-y)存储器设备层级内形成NAND串。可替代地，所述存储器元件可以耦联在一起以形成横跨多个水平存储器设备层级的竖直NAND串。可以设想到其他三维配置，其中一些NAND串包含单个存储器层级中的存储器元件，而其他串包含跨越多个存储器层级的存储器元件。三维存储器阵列还可以被设计为NOR配置和ReRAM配置。

通常，在单片三维存储器阵列中，在单个衬底上方形成一个或多个存储器设备层级。可选地，单片三维存储器阵列还可以具有至少部分位于单个衬底内的一个或多个存储器层。作为非限制性示例，衬底可以包括诸如硅的半导体。在单片三维阵列中，构成阵列的每个存储器设备层级的层通常形成在所述阵列的底层存储器设备层级的层上。然而，单片三维存储器阵列的相邻存储器设备层级的层可以被共享或者在存储器设备层级之间具有中间层。

而且，可以单独形成多个二维阵列并且然后封装在一起以形成具有多层存储器的非单片存储器设备。例如，非单片堆叠存储器可以是通过在分开的衬底上形成多个存储器层级并且然后将所述存储器级堆叠在彼此之上来构造的。在堆叠之前，所述衬底可以从所述存储器设备层级减薄或去除，但是当所述存储器设备层级最初形成在分开的衬底上时，所得到的存储器阵列不是单片三维存储器阵列。进一步地，多个二维存储器阵列或三维存储器阵列(单片或非单片)可以形成在分开的芯片上、并且然后封装在一起以形成堆叠芯片存储器设备。

通常需要相关电路用于所述存储器元件的操作和用于与所述存储器元件的通信。作为非限制性示例，存储器设备可以具有用于控制和驱动存储器元件以实现诸如编程和读取的功能的电路。此相关电路可以与所述存储器元件位于相同的衬底上和/或在分开的衬底上。例如，用于存储器读写操作的控制器可以位于分开的控制器芯片上和/或在与所述存储器元件相同的衬底上。

本领域技术人员将认识到，本技术不限于所描述的二维和三维示例性结构，而是覆盖如本文所描述的和如本领域技术人员所理解的技术的精神和范围内所有相关的存储器结构。

图2A描绘了作为图1A中BLK0的示例性实施方式的U形NAND实施例中的示例性字线层202和204的俯视图。在3D堆叠存储器设备中，存储器单元是沿着存储器空穴形成的，所述存储器空穴延伸穿过叠堆中交替的导电层和电介层。所述存储器单元通常被布置在多个NAND串中。每个导电层可以包括一个或多个字线层。字线层是字线的示例。

所述视图是堆叠中的多个WLL(字线层)中的代表性层。还参照图2C，所述叠堆包括交替的介电层和导电层。所述介电层包括DL0至DL25，并且可以由例如SiO2制成。所述导电层包括背栅层(BGL)、数据存储字线层WLL0至WLL19、虚拟(非数据存储)字线层DWLL1和DWLL2、以及选择栅层SGL1、SGL2和SGL3。所述字线层是到所述层处的存储器单元的控制栅的导电路径。此外，每个选择栅层可以包括到选择栅晶体管(例如，SGD和/或SGS晶体管)的导线。

数据存储器单元有资格存储用户或系统数据，而虚拟存储器单元没有资格存储用户或系统数据。

图2A的字线层可以表示图2C中的字线层中的任何一个。所述导电层可以包括例如掺杂的多晶硅或金属，例如钨或金属硅化物。可以将5-10V的示例性电压施加到背栅以保持连接漏极侧列和源极侧列的导通状态。

对于每个块，每个导电层可以被分成两个字线层202和204，所述字线层通过狭缝206而彼此绝缘。还可参见图2D。狭缝是通过在叠堆中蚀刻竖直延伸的空隙形成的，通常从底部的蚀刻停止层至少到叠堆的顶层，然后用绝缘物填充所述狭缝。这是可以导致电荷在叠堆的顶部导电层中蓄积的蚀刻类型的示例。狭缝206是在块中以Z字形图案延伸的单个连续狭缝。这种途径可以在控制所述存储器单元方面提供较大的灵活性，因为所述WLL可以被独立地驱动。

每个块包括在叠堆中竖直延伸的存储器空穴或柱，并且包括诸如在NAND串中的一列存储器单元。每个圆表示与字线层相关联的存储器空穴或存储器单元。沿着线220的示例性存储器单元列包括C0到C11。列C0、C3、C4、C7、C8和C11表示对应的NAND串的漏极侧列。列C1、C2、C5、C6、C9和C10表示对应的NAND串的源极侧列。所述图表示为简化图，因为通常将使用更多的存储器空穴行，在图中向右和向左延伸。此外，所述图不必按比例绘制。所述存储器单元列可以被布置在多个诸如子块的子集中。

进一步地，所述NAND串被成组地布置，其中一组中的每个NAND串包括具有公共控制栅电压的SGD晶体管。还可参见图2B。区域201、203、205、207、208和210各自表示一组NAND串、或字线层中的一组存储器单元。例如，区域210包括NAND串NS0、…、NS0-14。编程操作可以涉及一组NAND串。一组中的每个NAND串可以与对应的位线相关联，所述位线被独立地控制以允许或禁止编程。

所述附图不是按比例绘制的，并且未示出所有存储器列。例如，更现实的块可以在如图所示的y方向上具有十二个存储器列，但在x方向上具有非常大的数量，例如32k个存储器列，块中总共有384,000个存储器列。对于U形NAND串，在所述示例中提供了192k个NAND串。对于直的NAND串，在所述示例中提供了384,000个NAND串。假设每列有24个存储器单元，在所述组中存在384,000×24＝9,216,000个存储器单元。

图2B描绘了与图2A一致的示例性选择栅层部分的俯视图。在一种途径中，选择栅层215不同于WLL，因为对于每一组NAND串而言提供了分开的SGD层部分或线。也就是说，在x方向上延伸的每个单行SGD晶体管是分开控制的。换句话说，共同控制每一组NAND串中的SGD晶体管的控制栅。

此外，在一种途径中，对于在x方向上延伸的一对SGS晶体管行，为相邻组的NAND串提供了SGS层部分或线。可选地，使用附加的狭缝，使得对于沿x方向延伸的单行SGS晶体管提供分开的SGS层部分。因此，一对SGS晶体管行中或单行SGS晶体管中的SGS晶体管的控制栅也被共同地控制。

由于狭缝239、240、241、242、243、245、247和248而产生了SGS和SGD层部分。所述狭缝在叠堆中向下部分延伸，如图2C中的示例性狭缝241所示。区域227、228、229、232、233和237分别表示SGD层部分216、218、219、223、224和226中的SGD晶体管。区域253和254、255和257以及258和259分别表示SGS层部分217、221和225中的SGS晶体管。区域255和257、258和259分别表示SGS层部分221和225中的SGS晶体管。重复来自图2A的部分209，以供参考。

所述选择栅晶体管与NAND串NS0-NS5相关联。

图2C描绘了叠堆231的实施例，示出了图2A的部分209的沿线220的截面视图，其中提供了三个选择栅极层SGL1、SGL2和SGL3。在这种情况下，狭缝向下延伸到DL22，使得为每个NAND串的每一列提供三个分开的选择栅晶体管层。所述叠堆具有顶部287和底部238。

在一种途径中，所述选择栅的导电层可以具有与所述存储器单元的导电层相同的高度(信道长度)。这有利于存储器设备的制造。在一列中，所述单独的选择栅晶体管一起等效于具有信道长度为所述单独的选择栅晶体管的信道长度之和的一个选择栅晶体管。进一步地，在一种途径中，在操作过程中一列中的选择栅晶体管(例如，在层SGL1、SGL2和SGL3中)连接并接收公共电压。所述SGS晶体管可以具有与SGD晶体管类似的构造。进一步地，所述SGS和SGD晶体管可以具有与存储器单元晶体管类似的构造。

在一种途径中，所述衬底可以是p型并且可以提供连接到顶部选择栅极层的接地。过孔244将C0和NS0的漏极侧连接到位线288。过孔262将C1和NS0的源极侧连接到源极线289。背栅263、264、265和266分别提供在NS0、NS1、NS2和NS3中。

DE指代NS0的漏极端，并且SE指代NS0的源极端。

图2D描绘了图2C的叠堆231的选择栅层和字线层的替代视图。所述SGL层SGL1、SGL2和SGL3各自包括与一组NAND串的漏极侧(由实线示出)或源极侧(由虚线示出)相关联的多个平行的选择栅线行。例如，SGL1包括与图2B一致的漏极侧选择栅线216、218、219、223、224和226以及源极侧选择栅线217、221和225。在一种途径中，每个选择栅线可以被独立地控制。

所述SGL层下方是字线层。每个字线层包括连接到NAND串(背栅和漏极端之间的一半的NAND串)的漏极侧上的存储器单元的漏极侧字线、以及连接到NAND串(背栅和源极端之间的一半的NAND串)的源极侧上的存储器单元的源极侧字线。例如，DWLL1、DWLL2、WLL19、WLL18和WLL17分别包括漏极侧字线270d、271d、272d、273d和274d，以及源极侧字线270s、271s、272s、273s和274s。以阴影示出的字线272d是一组字线中的漏极侧边缘字线。漏极侧边缘字线是一组字线中连接到数据存储存储器单元并且最靠近一组NAND串的漏极侧的字线。字线272s是所述一组字线中的源极侧边缘字线。源极侧边缘字线是一组字线中连接到数据存储存储器单元并且最靠近一组NAND串的源极侧的字线。

WLL3、WLL2、WLL1和WLL0分别包括漏极侧字线275d、276d、277d和278d，以及源极侧字线275s、276s、277s和278s。在一种途径中，每个字线可以被独立地控制。

图3A描绘了在直的NAND串实施例中图1A的块BLK0的示例性字线394的俯视图。在这种配置中，NAND串仅具有一列，并且源极侧选择栅是在所述列的底部上而不在顶部上，如在U形NAND串中。此外，一个块的给定层级具有与所述层的每个存储器单元相连接的一个WLL。当通过湿蚀刻去除未掺杂的多晶硅层并且沉积电介质以形成交替的介电层时，经绝缘物填充的狭缝346、347、348、349和350还可以在制造过程中用于给所述叠堆提供结构支撑。虚线305延伸通过列C12-C17。图3C中示出了沿着部分307的线305的截面视图。

区域340、341、342、343、344和345表示对应组的NAND串的存储器单元(如圆所示)。例如，区域340表示NAND串NS0A、NS0A-14中的存储器单元。附加的NAND串包括NS1A、NS2A、NS3A、NS4A和NS5A。

可替代地，层394表示SGS层，在这种情况下，每个圆表示SGS晶体管。

图3B描绘了与图3A一致的示例性SGD层SGD1的俯视图。狭缝357、358、359、360和361将SGD层分成多个部分363、364、365、366、367和368。每个部分连接一组NAND串中的SGD晶体管。例如，SGD层部分363或线连接所述一组NAND串NS0A至NSOA-14中的SGD晶体管。区域351、352、353、354、355和356分别表示SGD层部分363、364、365、366、367和368中的对应组的NAND串的SGD晶体管(如圆所示)。重复来自图3A的部分307。所述选择栅晶体管与NAND串NS0A-NS5A相关联。

图3C描绘了叠堆376的实施例，示出了图3A的部分307的沿线305的截面视图。所述叠堆包括多个SGD层SGD1和SGD2、多个漏极侧虚拟字线层DWLL3和DWLL4、多个数据字线层WLL0至WLL22、源极侧虚拟字线层DWLL5以及多个SGS层SGS1和SGS2。在多层叠堆中，描绘了对应于NAND串NS0A-NS3A的存储器单元列。所述叠堆包括衬底101、衬底上的绝缘膜250、以及源极线SL0A的一部分。SGD线子集中的附加的直的NAND串在以截面(例如，沿着x轴)描绘的NAND串之后延伸。NS0A具有源极端SEa和漏极端DEa。还描绘了来自图3A的狭缝346、347和348。还描绘了位线BL0A的一部分。导电过孔373将DEa连接到BL0A。所述列形成在存储器空穴MH0-MH4中。所述存储器空穴是柱状的并且至少从所述叠堆的顶部370延伸到底部371。

源极线SL0A被连接到每个NAND串的源极端。SL0A还被连接到在x方向上位于这些NAND串之后的其他组的存储器串。

字线层(例如WLL0-WLL22)和介电层(例如DL0-DL30)交替地布置在所述叠堆中。多个SGS晶体管形成在SGS1和SGS2层中。

在图4A中更详细地示出了所述叠堆的区域246。

在图4C中更详细地示出了所述叠堆的区域410。

图3D描绘了图3C的叠堆376的选择栅层和字线层的替代视图。这些SGD层SGD1和SGD2各自包括与一组NAND串的漏极侧相关联的多个平行的选择栅线行。例如，SGD1包括与图3B一致的漏极侧选择栅线363、364、365、366、367和368。在一种途径中，每个选择栅线可以被独立地控制。

所述SGD层下方是字线层。在一种途径中，每个字线层表示字线、并且在所述叠堆中的给定高度处连接到一组存储器单元。例如，DWLL3、DWLL4、WLL22、WLL21、WLL20和WLL19分别表示字线399、398、397、396、395和394。以阴影示出的字线397是用于所述NAND串的漏极侧边缘字线。WLL2、WLL1、WLL0和DWLL5分别表示字线393、392、391和390。在一种途径中，每个字线可以被独立地控制。

所述字线层下方是SGS层。所述SGS层SGS1和SGS2各自包括与一组NAND串的源极侧相关联的多个平行的选择栅线行。例如，SGS1包括源极侧选择栅线380、381、382、383、384和385。在一种途径中，每个选择栅线可以被独立地控制。

图4A描绘了图3C的区域246的视图，示出了SGD晶体管420和421、虚拟存储器单元422和423、以及数据存储存储器单元MC21和MC22。可以沿着所述列的侧壁并在每个字线层内沉积多个层。这些层可以包括例如使用原子层沉积来沉积的氧化物-氮化物-氧化物(O-N-O)和多晶硅层。例如，所述列包括诸如SiN或其他氮化物的电荷俘获层或薄膜(CTL)403、隧道氧化物(TOx)404、多晶硅体或信道(CH)405以及电介质核(DC)406。字线层包括块状氧化物(BOx)402、块状高k材料401、势垒金属400、以及作为控制栅的诸如W 399的导电金属。例如，分别为SGD晶体管420和421提供控制栅426和427，分别为虚拟存储器单元422和423提供控制栅428和429，并且分别为数据存储器单元MC22和MC21提供控制栅430和431。

在另一种途径中，除了金属之外的所有这些层设置在所述列中。在所述列中类似地形成附加的存储器单元和SGS晶体管。存储器空穴中的所述层形成NAND串的柱状有源区域(AA)。

在所述选择栅晶体管和数据存储存储器单元之间使用一个或多个虚拟存储器单元是有用的，因为对于与所述选择栅晶体管相邻或接近的存储器单元，编程干扰可能更大。由于对这些选择栅晶体管的电压的约束，所述边缘单元具有较低的信道升压量，如图7B所示。例如，信道405包括分别与SGD晶体管420和421相关联的信道区域ch1和ch2、分别与虚拟存储器单元422和423相关联的信道区域ch3和ch4、以及分别与数据存储存储器单元MC22和MC21相关联的信道区域ch5和ch6。每个信道区域可以是环形的。

特别地，为了提供处于非导通状态的选择栅晶体管，将相对较低的电压施加到它们的控制栅，从而在信道的紧挨这些选择栅晶体管的区域中产生相对较低的信道升压量。因此，所述信道中紧挨边缘单元的区域也因此具有相对较低的信道升压量。相比之下，紧挨非边缘单元的所述单元可以接收相对较高的通过电压，因为这些单元是以导通状态提供的，从而产生相对较高的信道升压量。

当对存储器单元进行编程时，电子被存储在与存储器单元相关联的CTL的一部分中。这些电子从所述信道并通过TOx吸入到CTL中。存储器单元的Vth与所存储的电荷量成比例地增加。在擦除操作过程中，所述电子返回到所述信道。

所述存储器空穴各自可以填充有多个环形层，包括块氧化物层、电荷俘获层、隧道层以及信道层。所述存储器空穴各自的核心区域用主体材料填充，并且所述多个环形层在每个存储器空穴位于的核心区域与WLL之间。

图4B描绘了图4A的区域246的沿线444的截面视图。在一种可能的途径中，除了核心填充物(其为圆柱体)之外，每个层是环形的。

图4C描绘了图3C2的NAND串的区域410的扩大视图。当将编程电压经由对应的字线施加到存储器单元的控制栅时，产生了电场。在存储器单元MC0中，所述电场致使电子从信道405隧穿到电荷俘获层403的区域470中。类似地，对于存储器单元MC1，所述电场致使电子从信道405隧穿到电荷俘获层403的区域460中。电子进入到所述电荷俘获层中的移动由指向左侧的箭头表示。所述电子用圆圈内具有破折号的圆圈表示。

当随后读回选定字线上的存储器单元时，将诸如V_读取A、V_读取B和V_读取C的控制栅读取电压施加到所述存储器单元，而读出电路确定存储器单元是否处于导通状态。同时，将读取通过电压V_读取(例如，8-9V)施加到其余字线。

然而，如开头所述，回读操作的精度可能受到存储器单元中的电荷损失的影响。电荷损失由指向右侧的箭头表示。例如，电子452是已从电荷俘获区域470去俘获的电荷的示例，从而降低了MC0的Vth。电子453是保留在电荷俘获区域470中的电荷的示例。

MC1具有漏极DR1b、源极SR1b和控制栅CG1。

图5A描绘了作为图1B的存储器结构126中的存储器单元的2D示例的包括平坦控制栅和多个电荷俘获区域的存储器单元的沿字线方向的横截面图。电荷俘获存储器可以用于NOR和NAND闪存存储器设备。与使用诸如掺杂多晶硅的导体来存储电子的浮栅MOSFET技术相比，此技术使用诸如SiN膜的绝缘体来存储电子。作为示例，字线(WL)524延伸跨越包括相应信道区域506、516和526的NAND串。所述字线的多个部分提供控制栅502、512和522。所述字线下方是多晶硅间电介质(IPD)层528，电荷俘获层504、514和521，多晶硅层505、515和525以及隧道氧化物(TOx)层509、507和508。每个电荷俘获层在对应的NAND串中连续延伸。

存储器单元500包括控制栅502、电荷俘获层504、多晶硅层505、以及信道区域506的一部分。存储器单元510包括控制栅512、电荷俘获层514、多晶硅层515、以及信道区域516的一部分。存储器单元520包括控制栅522、电荷俘获层521、多晶硅层525、以及信道区域526的一部分。

进一步地，可以使用平坦的控制栅来代替包围浮动栅的控制栅。一个优点是可以使得所述电荷俘获层比浮栅更薄。另外，所述存储器单元可以更紧密地放置在一起。

图5B描绘了沿图5A的沿线559的截面视图，示出了具有平坦控制栅和电荷俘获层的NAND串530。NAND串530包括SGS晶体管531，多个示例性存储元件500、532、…、533和534，以及SGD晶体管535。如所讨论的，SGD晶体管可以在擦除操作过程中被偏置以产生GIDL。存储器单元500包括位于电荷俘获层504、多晶硅层505、隧道氧化物层509和信道区506上方的控制栅502和IPD部分528。存储器单元532包括位于电荷俘获层504、多晶硅层505、隧道氧化物层509和信道区506上方的控制栅536和IPD部分537。

例如，控制栅层可以是多晶硅，并且隧道氧化物层可以是氧化硅。IPD层可以是诸如AlOx或HfOx的多个高k电介质的叠堆，其有助于增加控制栅层与电荷俘获或电荷存储层之间的耦合比。电荷捕获层可以是例如氮化硅和氧化物的混合物。浮栅存储器单元与平坦存储器单元之间的差异是电荷存储层的高度。通常，浮栅高度可以是约100nm，而电荷俘获层可以小至3nm，并且多晶硅层可以是约5nm。SGD和SGS晶体管具有与存储元件相同的配置，但具有更长的信道长度，以确保电流在禁止的NAND串中截止。

图5C描绘了图5B的NAND串的部分540的扩大视图。电子电荷俘获层504包括分别在存储器单元500和532正下方和与其相邻的区域541和543。

电荷损失可以在2D存储器设备中以与3D存储器设备中类似的方式发生。电荷损失由指向下的箭头表示。例如，电子551是已从电荷俘获区域541去俘获的电荷的示例，从而降低了存储器单元500的Vth。电子552是保留在电荷俘获区域541中的电荷的示例。

图6A是Vth相对于时间的曲线图，示出了在对存储器单元进行编程之后由于短期电荷损失而导致的Vth的降低。水平轴表示对数标度上的时间，并且竖直轴表示存储器单元的Vth。在存储器单元被编程到其目标数据状态之后，其Vth逐渐减小。降低速率可以是数据状态的函数，使得当数据状态的Vth较高时速率较小。这是因为与具有较低数据状态的存储器单元相比，具有较高数据状态的存储器单元在它们完成编程之前接收较大数目的编程脉冲。在具有较高数据状态的存储器单元完成编程之前，附加编程脉冲使电荷俘获材料中的空穴再分布加速。进一步地，使用相对较高幅值的编程脉冲(其对具有较高的数据状态的存储器单元的栅极叠堆施加应力)也使空穴再分布加速。

图6B描绘了存储器单元的能带图。水平轴表示存储器单元中的距离。例如，此距离可以是3D存储器设备中的侧向距离或2D存储器设备中的竖直距离。竖直轴表示能级。所述存储器单元包括信道区域(CH)、隧道氧化物区域(TOx)、电荷俘获层(CTL)、块状氧化物(BOx)以及控制栅(CG)。还描绘了CTL中的多个示例性空穴610。这是在擦除之后的平带条件下的能带图，并且表示由于在擦除之后使用正控制栅电压而在CTL中如何再分布空穴，如本文所述。通过首先对边缘字线进行编程，在对非边缘字线进行编程之前发生大量的再分配。其结果是，减少了在非边缘字线的编程之后发生的再分配和伴随的电荷损失。

图7A描绘了与图2C和图3C的存储器设备一致的NAND串的线路图。与图3C一致的示例性NAND串NS0A(或与图2C一致的NS0)包括多个SGD晶体管702和703，多个漏极侧虚拟存储器单元704和705，漏极侧存储器单元706，其他存储器单元707、…、708、709，源极侧虚拟存储器单元710，以及多个SGS晶体管711和712。位线BL0A将NAND串的漏极端连接到读出电路700，所述读出电路用于在涉及选择栅晶体管和存储器单元的操作过程中读出所述NAND串。源极线713被连接到所述NAND串的源极端。电压驱动器可以用于提供所示的电压。例如，将Vsgd施加到彼此连接的SGD晶体管的控制栅，并且将Vsgs施加到彼此连接的SGS晶体管的控制栅。Vdwll3、Vdwll4和Vdwll5分别施加到虚拟存储器单元704、705和710。在对漏极侧字线WLL22进行编程的过程中，将编程电压Vpgm施加到漏极侧字线WLL22，并且将通过电压V通过施加到其他字线WLL0-WLL21。Vbl是位线电压，并且Vsl是源极线电压。

图7B描绘了沿图7A的NAND串的高度的信道升压。水平轴描绘了信道升压电平(Vch)，并且竖直轴描绘了沿图7A的NAND串NS0A的位置。如所提到的，由于对选择栅晶体管的电压的约束，在未选定NAND串的边缘处的存储器单元具有较低的信道升压量。其结果是，与在其他字线上的存储器单元相比，对于在NAND串的边缘处的存储器单元，或者更一般地，对于连接到相应的边缘字线的一组存储器单元，编程干扰是相对较高的。与非边缘字线相比，虽然在源极侧边缘字线上也可能发生一些增大，但对于漏极侧边缘字线的编程干扰的增大是最高的。

作为示例，对于禁止的NAND串，假设Vbl＝2V。另外，对于所有NAND串，Vsgd＝2V，Vdwll3＝4，Vdwll4＝6V，Vpgm＝12-22V，V通过＝8V，并且Vsl＝2V。对应地，邻近SGD1和SGD2选择栅晶体管702和703，Vch处于与Vbl相当的相对较低的电平。邻近虚设存储器单元704，Vch近似等于Vdwll3减去虚存储器单元704的Vth。邻近虚设存储器单元705，Vch近似等于Vdwll4减去虚存储器单元705的Vth。邻近边缘存储器单元706，Vch是在峰值电平Vch_峰值以下1-2V。邻近其他存储器单元707-709，Vch处于峰值电平(例如，9-11V)。值得注意的是，Vpgm和V通过由于电容耦合而使信道电压升压。

控制栅电压可以被设定为基于所述虚拟存储器单元与位线的距离在所述虚拟存储器单元上逐渐增加，以产生Vch的逐渐变化，以减少电子-空穴产生量。然而，对于漏极侧边缘字线，在Vch中仍然存在相对较高的梯度，这导致相对较高的电子-空穴产生量。所述空穴倾向于行进经过选择栅并到达位线，而所述电子在经编程的单元下面的信道中行进并拉下升压电势。

图8A描绘了示例性编程操作，其中漏极侧边缘字线与其他字线进行不同的处理。在步骤800处，发出命令以对一组存储器单元中的数据进行编程。例如，控制器可以提供这样的命令。在所述对数据进行编程的命令之前，使用公共擦除验证电压(Vv_擦除)来擦除连接到所述漏极侧字线的所述存储器单元和连接到所述另一字线的所述存储器单元。步骤801包括使用相对较小的Vth窗口将数据编程到与多个字线的漏极边缘字线相连接的存储器单元中。例如，参见图10B和图10C中的窗口1以及图11A中的窗口1a。在一个可能的定义中，Vth窗口指的是经编程的数据状态的阈值电压的范围。决定步骤802确定编程是否完成。当所有待编程的数据已被编程时，此决定步骤为真。如果决定步骤802为真，则编程操作在步骤804处结束。如果决定步骤802为假，则编程操作在步骤803继续。步骤803包括使用相对较大的Vth窗口将数据编程到与所述多个字线的另一字线相连接的存储器单元中。例如，参见图10A中的窗口2以及图11B中的窗口2a。然后重复决定步骤802。

如上所述，对于所述漏极侧边缘字线上的存储器单元，编程干扰通常是最差的，从而这些单元与其他字线上的存储器单元进行不同地编程。然而，可以修改图8A的过程以考虑在其他字线(例如第二漏极侧边缘字线，即图7A中的WLL21)上的增大的编程干扰水平。例如，WLL21的存储器单元可以被编程到比漏极侧边缘字线更宽且比其他字线更窄的Vth窗口。因此，A状态验证电平可以低于漏极侧边缘字线，但高于其他字线。还可以修改图8A的过程以考虑源侧字线(即图7A中的WLL0)上的增大的编程干扰水平。例如，这些存储器单元可以被编程到等于或宽于漏极侧边缘字线但窄于其他字线的Vth窗口。因此，A状态验证电平可以等于或低于漏极侧边缘字线并高于其他字线。

图8B描绘了图8A的用于将数据编程到与漏极侧边缘字线相连接的存储器单元中的步骤801的示例。步骤810包括将编程电压(Vpgm)设定为初始值Vpgm_初始1(参见图9A)，并且将步长dVpgm1设定为相对较小。也就是说，这些值中的一者或两者小于在图8C的处理中对非边缘字线进行编程的情况。还可以将用于漏极侧边缘字线的编程的脉宽设定为短于用于其他字线的编程的脉宽。或者，图8B的第一组逐步增大的编程电压的脉宽可以等于图8C的第二组逐步增大的编程电压的脉宽。使用相等的脉宽提供了较不复杂的实施方式。

步骤811包括将编程循环计数器(PL)设定为＝1以指示这是第一编程循环。步骤812包括将Vpgm施加到漏极侧边缘字线。步骤812a提供了用于使用升高的位线电压(Vbl)的慢速编程模式的选项。还可参见图10C。典型地，在第一编程循环中不使用慢速编程模式。决定步骤813确定PL是否小于或等于预定数N跳过_验证，N跳过_验证是编程操作中未继之以验证测试的初始编程循环的数目。当不太可能使具有最低目标数据状态(例如，A状态)的存储器单元达到相关联的验证电平VvAe(图10B或图11A)或VvAleL(图10C)时，此选项通过允许跳过验证测试来减少编程时间。

如果决定步骤813为真，则步骤814指示漏极侧边缘字线的存储器单元的验证测试被跳过。也就是说，所述编程循环施加了编程电压，但不使用第一组验证电压中的任何验证电压来执行验证测试。如果决定步骤813为假，则到达步骤815。所述步骤涉及使用第一组验证电压基于PL来对一个或多个目标数据状态执行验证测试。例如，当PL相对较低时，所述验证测试可以用于较低的目标数据状态。当PL具有中间值时，所述验证测试可以用于中间目标数据状态。当PL相对较高时，所述验证测试可以用于较高的目标数据状态。

图9A中提供了基于PL对一个或多个目标数据状态执行验证测试的示例。图10B(VvAe，VvBe，VvCe)、图10C(VvAeL，VvBeL，VvCeL；VvAe，VvBe，VvCe)和图11A(VvAe，VvBe，VvCe，VvDe，VvEe，VvFe，VvGe)中提供了所述第一组验证电压的示例。可以专门为漏极侧边缘字线设定所述验证电压，以使得相关联的存储器单元具有相对较小的Vth窗口。例如，所述第一组验证电压(对于漏极侧边缘字线)的最低验证电压(例如，VvAe)可以高于第二组验证电压(例如，对于其他字线)的最低验证电压(例如，VvA)。

在验证测试中，将与目标数据状态相关联的验证电压施加到所述字线，而读出电路确定存储器单元是否处于导通状态。同时，将读取通过电压V读取(例如，8-9V)施加到其余字线。如果存储器单元处于非导通状态，则其Vth超过验证电压，并且其通过验证测试。如果存储器单元处于导通状态，则其Vth不超过验证电压，并且其不通过验证测试。在一些情况下，针对存储器单元执行的验证测试是不相关的，因为存储器单元具有与所述验证测试所测试的目标数据状态不同的目标数据状态。在这些情况下的读出结果可以丢弃。

步骤815a提供了用于使用升高的位线电压(Vbl)的慢速编程模式的选项。例如，可以使用限定目标数据状态的最小Vth的最终验证电压和偏离这些最终验证电压的验证电压来执行验证测试。例如，在图10C中，最终验证电压为VvAe、VvBe和VvCe，并且偏移验证电压分别为VvAeL、VvBeL和VvCeL。当验证测试指示存储器单元具有低于存储器单元的目标数据状态的偏移验证电压的Vth时，存储器单元在下一编程循环中被置于快速编程模式。在这种情况下，Vbl保持为低电压，例如0V，从而编程不减速。当验证测试指示存储器单元具有在存储器单元的目标数据状态的偏移验证电压与最终验证电平之间的Vth时，存储器单元在下一编程循环中被置于慢速编程模式。在这种情况下，Vbl被设置在诸如1V的升高的电平，以使得编程被减速。这提高了编程的精度，使得可以实现更窄的Vth分布和更窄的Vth窗口。当验证测试指示存储器单元具有高于存储器单元的目标数据状态的最终验证电平的Vth时，存储器单元在所述编程操作的其余编程循环中被置于禁止模式。在这种情况下，Vbl被设置在诸如2V的禁止电平，以使得编程被阻止。

决定步骤816确定对漏极侧边缘字线的存储器单元的编程是否完成。如果所有或大多数(例如，90-95％或更多)存储器单元已经达到其目标数据状态并通过相关联的验证测试，则此决定步骤为真。如果决定步骤816为真，则对漏极侧边缘字线的存储器单元的编程在步骤819结束。如果决定步骤816为假，则步骤817涉及使Vpgm递增相对较小的步长(例如，小于用于对其他字线进行编程的步长)，步骤818使编程循环计数器(PL)递增，且在步骤812施加下一编程电压。

例如，当所述一组NAND串被连接到一组位线时可以发生所述慢速编程模式；对于所述多个目标数据状态中的至少一个目标数据状态(例如，A、B和/或C)，对连接到所述漏极侧字线的所述存储器单元进行编程使用了快速编程模式，随后是慢速编程模式；所述快速编程模式是由接地的位线电压来实现的；所述慢速编程模式是由升高的位线电压来实现的；并且对于所述多个目标数据状态中的所述至少一个目标数据状态，对连接到另一字线的存储器单元进行编程使用了快速编程模式而不使用慢速编程模式。

图8C描绘了图8A的用于将数据编程到与另一字线相连接的存储器单元中的步骤802的示例。在另一字线(例如，一组字线中的非漏极侧边缘字线)的情况下，如所讨论的，可以调整编程以允许更大的Vth窗口。步骤820包括将Vpgm设定为初始值Vpgm_初始2(见图9B)，并且将步长dVpgm2设定为相对较大。也就是说，所述值中的一者或两者可以大于对边缘字线进行编程的情况。例如，Vpgm_初始1可以比Vpgm_初始2低约2V，并且dVpgm1可以比dVpgm2低约0.2V，例如，0.4V对0.6V。步骤821包括将编程循环计数器(PL)设定为＝1以指示这是第一编程循环。步骤822包括将Vpgm施加到所述字线。

在一种途径中，与图8B相反，不使用慢速编程模式，因为可允许具有较大的Vth窗口。慢速编程模式可以增加编程时间。

步骤823涉及使用至少部分地与所述第一组验证电压不同的第二组验证电压基于PL对一个或多个目标数据状态执行验证测试。图10A(VvA，VvB，VvC)和图11B(VvA，VvB，VvC，VvD，VvE，VvF，VvG)中提供了所述第二组验证电压的示例。可以专门为除了漏极侧边缘字线之外的字线设定所述验证电压，以使得相关联的存储器单元具有相对较大的窗口。例如，所述第二组验证电压的最低验证电压(例如，VvA)可以低于第一组验证电压的最低验证电压(例如，VvAe)。在一种途径中，所述第二组验证电压的最高验证电压(例如，VvC或VvG)等于第一组验证电压的最高验证电压(例如，VvC或VvGe)。或者，所述第二组验证电压的最高验证电压略微高于第一组验证电压的最高验证电压，但是所述最高目标数据状态的上尾部测试基本相等的。

在所述第一组验证电压中，中间目标数据状态的验证电压(例如，VvB或VvB、VvC、VvD、VvE、VvF)例如以相等的间隔在最低(例如VvA)和最高(例如，VvC或VvG)目标数据状态之间分隔开的。类似地，在所述第二组验证电压中，中间目标数据状态的验证电压(例如，VvBe或VvBe、VvCe、VvDe、VvEe、VvFe)例如以相等的间隔在最低(例如VvAe)和最高(例如，VvCe或VvGe)目标数据状态之间分隔开的。第一组验证电压中的间隔可以小于第二组验证电压中的间隔，以提供更小的Vth窗口。

在一种途径中，与图8B相反，不使用验证跳过选项，其中编程操作中的多个初始编程循环并未继之以验证测试。所述选项可能不是所期望的，因为由于图8C中的Vpgm的初始值高于图8B中的Vpgm的初始值，所以A状态存储器单元中的一些的Vth可以在仅一个编程脉冲之后超过VvA。

决定步骤824确定对所述字线的存储器单元的编程是否完成。如果所有或大多数(例如，90-95％或更多)存储器单元已经达到其目标数据状态并通过相关联的验证测试，则此决定步骤为真。如果决定步骤824为真，则对所述字线的存储器单元的编程在步骤827结束。如果决定步骤824为假，则步骤825涉及使Vpgm递增相对较大的步长(例如，大于用于对漏极侧边缘字线进行编程的步长)，步骤826使编程循环计数器(PL)递增，且在步骤822施加下一编程电压。

图9A描绘了与图8B一致的在编程操作中施加到漏极侧边缘字线的多个电压。在图9A和图9B中，水平轴描绘时间或编程循环，并且竖直轴描绘VWLn(选定用于编程的第n个字线上的电压)。

编程轮次(programming通过)包括波形900，其包括多个编程循环中的编程电压和验证电压。每个编程循环包括编程电压和一个或多个验证电压，具有跳过用于一个或多个初始编程循环的验证电压的选项。在所述示例中，针对一个初始编程循环跳过所述验证电压。例如，所述对连接到所述漏极侧字线的所述存储器单元进行编程包括将第一组逐步增大的编程电压(901-912)施加到所述漏极侧字线，而不使用在所述第一组逐步增大的编程电压的初始编程电压(901)之后且在所述第一组逐步增大的编程电压的下一编程电压(902)之前的所述第一组验证电压的任何验证电压执行验证测试；并且所述对连接到所述另一字线的所述存储器单元进行编程包括将第二组逐步增大的编程电压(931-938)施加到所述另一字线，并且使用在所述第二组逐步增大的编程电压的初始编程电压(931)之后且在所述第二组逐步增大的编程电压的下一编程电压(932)之前的所述第二组验证电压的最低验证电压(VvA)执行验证测试。

编程轮次可以在称为增量步进脉冲编程(ISPP)的过程中在第一循环之后的每个编程循环中逐步升高Vpgm。步长为dVpgm1。编程轮次还可以基于所述编程循环来执行多次验证测试。例如，在循环2-6、5-9和7-12中分别验证A、B和C状态单元。示例性验证波形920包括为VvAe的A状态验证电压。示例性验证波形921包括分别为VvAe和VvBe的A和B状态验证电压。示例性验证波形922包括分别为VvBe和VvCe的B和C状态验证电压。示例性验证波形923包括为VvCe的C状态验证电压。还描绘了编程电压901(具有幅值Vpgm_初始1)、902、903、904、905、906、907、908、909、910、911和912。

图9B描绘了与图8C一致的在编程操作中施加到另一字线的多个电压。编程轮次包括一系列波形930，包括多个编程电压和多个验证电压。步长为dVpgm2。编程轮次可以基于所述编程循环来执行多次验证测试。例如，在循环1-4、3-7和5-9中分别验证A、B和C状态单元。示例性验证波形940包括为VvA的A状态验证电压。示例性验证波形941包括分别为VvA和VvB的A和B状态验证电压。示例性验证波形942包括分别为VvB和VvC的B和C状态验证电压。示例性验证波形943包括为VvC的C状态验证电压。还描绘了编程电压931(具有幅值Vpgm_初始2)、932、933、934、935、936、937和938。

在图10A、图10B、图10C、图11A和图11B中，水平轴描绘Vth，并且竖直轴描绘在对数标度上的存储器单元的数目。

图10A描绘了在编程到三个目标数据状态之后的一组存储器单元的Vth分布，包括由于编程干扰而导致的擦除状态存储器单元的Vth的增大以及由于电荷损失而导致的经编程存储器单元的Vth的减小。

使用Vv_擦除的验证电压来擦除一组存储器单元，以达到Vth分布1000。在四状态存储器设备中，随后分别使用VvA、VvB和VvC的验证电压将所述一组存储器单元从擦除状态编程到A、B和C的目标数据状态。在其他情况下，使用八个、十六个或更多个数据状态。擦除状态以及A、B和C状态分别由Vth分布1000、1002、1004和1006表示。还描绘了V读取A，V读取B和V读取C的读取电压。

在一种途径中，所述编程涉及单个轮次，其中所述存储器单元从擦除状态转换到目标数据状态。这种编程(也称为全序列编程)使编程时间最小化，但是可能导致高的编程干扰水平。

在第一途径中，在编程之后，由于在所述存储器单元的电荷俘获材料中的空穴的再分布，在所述处于编程状态的存储器单元中发生短期电荷损失，使得Vth分布1002、1004和1006向下移位并变宽，分别成为Vth分布1003、1005和1007。在所述第一途径中，漏极侧边缘字线的存储器单元在其他字线的存储器单元之前不进行编程。

在第二途径中，漏极侧边缘字线的存储器单元在其他字线的存储器单元之前进行编程。在对漏极侧边缘字线的存储器单元进行编程的过程中，施加到其余字线的存储器单元的通过电压(例如，8-9V)用作应力脉冲，所述应力脉冲使其他字线的存储器单元的电荷俘获材料中的空穴再分布，以减少短期电荷损失。其结果是，Vth分布1002、1004和1006分别向下移位并较小程度地变宽(相比于Vth分布1003、1005和1007)，以分别成为Vth分布1003a、1005a和1007a。

另外，编程干扰致使擦除状态的Vth分布增大。由于连接到漏极侧边缘字线的存储器单元的信道升压减小，漏极侧边缘字线的增加量大于其他字线的增加量。Vth分布1001e表示漏极侧边缘字线，并且Vth分布1001表示其他字线。进一步地，在所述示例中，相同组的验证电平用于漏极侧边缘字线和其他字线。

对于其余字线，与漏极侧边缘字线相比，在使用V读取A的读取操作中，其余字线的较小数目的擦除状态存储器单元可能被错误地读取为A状态单元。这个较小的数目通常可以使用ECC解码来校正。

Vth窗口(窗口2)是指由编程状态包含的阈值电压的范围，例如从VvA到C状态Vth分布的上尾部1008。在所述示例中，漏极侧边缘字线的存储器单元和其余字线的存储器单元具有公共Vth窗口。

图10B描绘了与图8B一致的在编程到三个目标数据状态之后连接到漏极侧边缘字线的存储器单元的Vth分布，示出了相比于图10A减小的Vth窗口。这是上述第二途径。Vth窗口(窗口1)小于窗口2。这可以例如通过提升Vth窗口的下端来实现。确切地讲，可以使用较高的验证电压VvAe(其中“e”表示漏极侧末端字线)来将漏极侧边缘字线的存储器单元编程到A状态(最低目标数据状态)。VvAe比VvA高出量dVvA。类似地，用于较高目标数据状态的验证电压可以增大逐渐减小的量。例如，VvBe可以比VvB高出量dVvB，并且VvCe可以比VvC高出量dVvC，其中dVvA>dVvB>dVvC。在另一途径中，VvCe＝VvC。也就是说，第一组验证电压的最高验证电压(VvCe)等于第二组验证电压的最高验证电压(VvC)。

与图10A相比，所述读取电压还是更高的移位器，其中V读取Ae>V读取A，V读取Be>V读取B、并且V读取Ce>V读取C。

在一途径中，用于漏极侧边缘字线的存储器单元的最高目标数据状态的上尾部1009与用于其余字线的存储器单元的最高目标数据状态的上尾部1008大致相同。

由于VvAe高于VvA，擦除状态单元被错误地读取为漏极侧边缘字线上的A状态单元的可能性降低。在图10A和图10B中重复Vth分布1000和1001e。将漏极侧边缘字线的存储器单元从擦除状态Vth分布1000编程到A、B和C状态Vth分布1012、1014和1016。

另外，在对漏极侧边缘字线的存储器单元进行编程的过程中，一个或多个初始编程电压可以用作使电荷俘获材料中的空穴再分布的应力脉冲，以减少漏极侧边字线的存储器单元中的短期电荷损失。其结果是，Vth分布1012、1014和1016分别向下移位并较小程度地变宽(相比于Vth分布1003、1005和1007)，以分别成为Vth分布1013、1015和1017。

如上所述，对于每个目标数据状态，还可以例如通过减小初始Vpgm、步长或编程脉宽和/或通过使用慢速编程模式来调节所述编程以实现更窄的Vth分布。例如，通过将步长从0.6V减小到0.4V，Vth窗口可以减小约1V。

图10C描绘了与图8B一致的在使用快速和慢速编程模式进行编程之后连接到漏极侧边缘字线的存储器单元的Vth分布，示出了相比于图10A减小的Vth窗口。如上所述，当存储器单元的Vth是在低于最终验证电压的偏移电压和目标数据状态的最终验证电压之间的电压范围内时，可以在编程过程中实施慢速编程模式。例如，对于A、B和C目标数据状态，这些范围分别是VvAeL至VvAe、VvBeL至VvBe以及VvCeL至VvCe。Vth分布1018、1019和1020分别表示A、B和C目标数据状态的存储器单元，其中一些存储器单元处于慢速编程模式，而其他存储器单元已完成编程。Vth分布1012、1014和1016分别表示A、B和C目标数据状态的存储器单元，其中所有存储器单元已完成编程。

升高的Vbl可以用于使编程减速。快速编程模式可以用于具有低于其对应目标数据状态的偏移验证电压的Vth的存储器单元。

图11A描绘了与图8B一致的在编程到七个目标数据状态之后连接到漏极侧边缘字线的存储器单元的Vth分布。所述存储器单元最初被擦除以提供Vth分布1000，并且随后分别使用验证电压VvAe、VvBe、VvCe、VvDe、VvEe、VvFe和VvGe经编程以提供分别用于A、B、C、D、E、F和G状态的Vth分布1110、1111、1112、1113、1114、1115和1116。在一种途径中，Vth窗口是窗口1a，其可以等于或大于图10B中的窗口1。由于编程干扰，所述擦除状态单元转换到Vth分布1100。编程干扰的量与最高目标数据状态的Vth水平成比例。

图11B描绘了与图8C一致的在编程到七个目标数据状态之后连接到非边缘字线的存储器单元的Vth分布。所述存储器单元最初被擦除以提供Vth分布1000，并且随后分别使用验证电压VvA、VvB、VvC、VvD、VvE、VvF和VvG经编程以提供分别用于A、B、C、D、E、F和G状态的Vth分布1120、1121、1122、1123、1124、1125和1126。在一种途径中，Vth窗口是窗口2a，其可以等于或大于图10A中的窗口2。由于编程干扰，所述擦除状态单元转换到Vth分布1100a。编程干扰的量小于图11A中的。为了简单起见，未在图11A和图11B中示出电荷损失之后的Vth分布。

图12描绘了与图3A和3D一致的在漏极侧边缘字线397上的一组示例性存储器单元1250(包括多个存储器单元1200-1214)和在示例非边缘字线394上的一组示例性存储器单元1280(包括存储器单元1240-1254)、和相关联的对应位线1220-1234、以及对应的NAND串NS0A-NS0A-14。例如，存储器单元1240-1254可以位于图3A的区域340中。所述存储器单元处于E(擦除)状态、A状态、B状态或C状态，如根据所述状态的随机分布所指示的。连接到字线的每个存储器单元可以在例如与不同位线相关联的对应NAND串中。

相应地，在一个实施例中，可以看到一种用于对存储器设备进行编程的方法包括：响应于对一组NAND串中的一组存储器单元中的数据进行编程的命令，其中所述存储器单元被连接到在所述一组NAND串的漏极端处的漏极侧字线和在所述组NAND串的漏极端与在所述一组NAND串的源极侧处的源极侧字线之间延伸的多个字线，使用第一组验证电压将连接到所述漏极侧字线的多个存储器单元编程到多个目标数据状态，其中，在对连接到所述多个字线中的其他字线的存储器单元进行编程之前，连接到所述漏极侧字线的所述存储器单元被编程，并且所述一组存储器单元中的每一存储器单元包括电荷俘获材料；以及随后使用第二组验证电压将连接到所述多个字线中的另一字线的多个存储器单元编程到所述多个目标数据状态，其中所述第一组验证电压中的最低验证电压高于所述第二组验证电压中的最低验证电压。

在另一实施例中，存储器设备包括：一组NAND串中的一组存储器单元，所述一组存储器单元中的每个存储器单元包括电荷俘获材料；多个字线，所述字线在所述一组NAND串的漏极端处的漏极侧字线与在所述一组NAND串的源极侧处的源极侧字线之间延伸；以及控制电路。所述控制电路被配置为：使用第一组验证电压将连接到漏极侧字线的存储器单元编程到第一阈值电压范围内的多个目标数据状态，并且随后使用第二组验证电压将连接到所述多个字线中的另一字线的存储器单元编程到第二阈值电压范围内的所述多个目标数据状态，其中所述第一阈值电压范围窄于所述第二阈值电压范围。

在另一实施例中，存储器控制器包括：包含一组指令的存储设备，所述一组指令包括：使用第一组验证电压将连接到多个字线中的漏极侧字线的多个存储器单元编程到多个目标数据状态的指令，其中，在对连接到所述多个字线中的其他字线的存储器单元进行编程之前，连接到所述漏极侧字线的所述存储器单元被编程；使用第二组验证电压将连接到所述多个字线中的另一字线的多个存储器单元编程到所述多个目标数据状态的指令，其中所述第一组验证电压中的最低验证电压高于所述第二组验证电压中的最低验证电压；以及处理器，所述处理器可操作用于执行所述一组指令。

在另一实施例中，存储器设备包括：一组NAND串中的一组存储器单元，所述一组存储器单元中的每个存储器单元包括电荷俘获材料；多个字线，所述字线在所述一组NAND串的漏极端处的漏极侧字线与在所述一组NAND串的源极侧处的源极侧字线之间延伸；以及控制电路。所述控制电路被配置为：使用第一组验证电压将连接到所述漏极侧字线的多个存储器单元编程到多个目标数据状态，其中，在对连接到所述多个字线中的其他字线的存储器单元，连接到所述漏极侧字线的所述存储器单元编程之前进行编程；以及随后使用第二组验证电压将连接到所述多个字线中的另一字线的多个存储器单元编程到所述多个目标数据状态，其中所述第一组验证电压中的最低验证电压高于所述第二组验证电压中的最低验证电压。

以上对本发明的详细描述是出于展示和说明的目的呈现的。其并不旨在穷举或将本发明限制为所披露的精确形式。鉴于以上的传授内容，许多修改和变体都是可能的。选择所描述的所述实施例是为了最佳地说明本发明的原理及其实际应用，从而由此使得本领域其他技术人员能够以不同的实施例和具有适合于所考虑到的实际用途的不同修改来最佳地利用本发明。旨在使本发明的范围由所附权利要求来限定。

Claims (15)

1.一种用于对存储器设备进行编程的方法，所述方法包括：

响应于对一组NAND串(NS0A至NS0A-14)中的一组(1250)存储器单元(1200-1214)中的数据进行编程的命令，其中所述存储器单元被连接到在所述一组NAND串的漏极端(DE，DEa)处的漏极侧字线(272d，397)与在所述一组NAND串的源极侧(SE，SEa)处的源极侧字线(272s，391)之间延伸的多个字线(270d，271d，272d，273d，274d；270s，271s，272s，273s，274s；275d，276d，277d，278d；275s，276s，277s，278s；390，391，392，393，394，395，396，397，398，399)，使用第一组验证电压(VvAe，VvBe，VvCe；VvAeL，VvBeL，VvCeL；VvAe，VvBe，VvCe；VvAe，VvBe，VvCe，VvDe，VvEe，VvFe，VvGe)将连接到所述漏极侧字线的多个存储器单元编程到多个目标数据状态，其中，在对连接到所述多个字线中的其他字线的存储器单元进行编程之前，连接到所述漏极侧字线的所述存储器单元被编程，并且所述一组存储器单元中的每一存储器单元包括电荷俘获材料(403)；以及

随后使用第二组验证电压(VvA，VvB，VvC；VvA，VvB，VvC，VvD，VvE，VvF，VvG)将连接到所述多个字线中的另一字线的多个存储器单元编程到所述多个目标数据状态，其中所述第一组验证电压中的最低验证电压(VvAe)高于所述第二组验证电压中的最低验证电压(VvA)。

2.如权利要求1所述的方法，其中:

所述对连接到所述漏极侧字线的所述存储器单元进行编程包括将第一组逐步增大的编程电压(901-912)施加到所述漏极侧字线；

所述对连接到所述另一字线的所述存储器单元进行编程包括将第二组逐步增大的编程电压(931-938)施加到所述另一字线；并且

所述第一组逐步增大的编程电压的初始编程电压(Vpgm_初始1)低于所述第二组逐步增大的编程电压的初始编程电压(Vpgm_初始2)。

3.如权利要求2所述的方法，其中:

所述第一组逐步增大的编程电压的步长(dVpgm1)低于所述第二组逐步增大的编程电压的步长(dVpgm2)。

4.如权利要求3所述的方法，其中:

所述第一组逐步增大的编程电压的脉宽等于所述第二组逐步增大的编程电压的脉宽。

5.如权利要求1所述的方法，其中:

所述对连接到所述漏极侧字线的所述存储器单元进行编程包括将第一组逐步增大的编程电压(901-912)施加到所述漏极侧字线，而不使用在所述第一组逐步增大的编程电压的初始编程电压(901)之后且在所述第一组逐步增大的编程电压的下一编程电压(902)之前的所述第一组验证电压的任何验证电压执行验证测试；并且

所述对连接到所述另一字线的所述存储器单元进行编程包括将第二组逐步增大的编程电压(931-938)施加到所述另一字线，并且使用在所述第二组逐步增大的编程电压的初始编程电压(931)之后且在所述第二组逐步增大的编程电压的下一编程电压(932)之前的所述第二组验证电压的最低验证电压(VvA)执行验证测试。

6.如权利要求1所述的方法，其中:

连接到所述漏极侧字线的所述存储器单元的所述多个目标数据状态处于第一阈值电压范围(窗口1，窗口1a)内；

连接到所述另一字线的所述存储器单元的所述多个目标数据状态处于第二阈值电压范围(窗口2，窗口2a)内；并且

所述第一阈值电压范围窄于所述第二阈值电压范围。

7.如权利要求1所述的方法，其中:

所述对连接到所述漏极侧字线的所述存储器单元进行编程包括将第一组逐步增大的编程电压(901-912)施加到所述漏极侧字线；

所述对连接到所述另一字线的所述存储器单元进行编程包括将第二组逐步增大的编程电压(931-938)施加到所述另一字线；并且

所述第一组逐步增大的编程电压的步长(dVpgm1)低于所述第二组逐步增大的编程电压的步长(dVpgm2)。

8.如权利要求1所述的方法，其中:

在所述对数据进行编程的命令之前，使用公共擦除验证电压(Vv_擦除)来擦除连接到所述漏极侧字线的所述存储器单元和连接到所述另一字线的所述存储器单元。

9.如权利要求1所述的方法，其中:

所述一组NAND串被连接到一组位线(1220-1234)；

对于所述多个目标数据状态中的至少一个目标数据状态，所述对连接到所述漏极侧字线的所述存储器单元进行编程使用了快速编程模式，随后是慢速编程模式；

所述快速编程模式是由接地的位线电压来实现的；

所述慢速编程模式是由升高的位线电压来实现的；并且

对于所述多个目标数据状态中的所述至少一个目标数据状态，所述对连接到所述另一字线的所述存储器单元进行编程使用了所述快速编程模式而不使用所述慢速编程模式。

10.如权利要求1所述的方法，其中所述对连接到所述漏极侧字线的所述存储器单元进行编程包括将一组逐步增大的编程电压施加到所述漏极侧字线，所述方法进一步包括：

在所述一组逐步增大的编程电压的每一编程电压期间将通过电压(V_通过)施加到其他字线。

11.一种存储器设备，包括：

一组NAND串(NS0A到NS0A-14)中的一组(1250)存储器单元，所述一组存储器单元中的每一存储器单元包括电荷俘获材料(403)；

多个字线(270d，271d，272d，273d，274d；270s，271s，272s，273s，274s；275d，276d，277d，278d；275s，276s，277s，278s；390，391，392，393，394，395，396，397，398，399)，所述字线在所述一组NAND串的漏极端(DE，DEa)处的漏极侧字线(272d，397)与在所述一组NAND串的源极侧(SE，SEa)处的源极侧字线(272s，391)之间延伸；以及

控制电路(110，112，114，116，122，128，130，132)，所述控制电路被配置为：使用第一组验证电压(VvAe，VvBe，VvCe；VvAeL，VvBeL，VvCeL；VvAe，VvBe，VvCe；VvAe，VvBe，VvCe，VvDe，VvEe，VvFe，VvGe)将连接到所述漏极侧字线的多个存储器单元编程到多个目标数据状态，其中，在对连接到所述多个字线中的其他字线的存储器单元进行编程之前，连接到所述漏极侧字线的所述存储器单元编程；以及随后使用第二组验证电压(VvA，VvB，VvC；VvA，VvB，VvC，VvD，VvE，VvF，VvG)将连接到所述多个字线中的另一字线的多个存储器单元编程到所述多个目标数据状态，其中所述第一组验证电压中的最低验证电压(VvAe)高于所述第二组验证电压中的最低验证电压(VvA)。

12.如权利要求11所述的存储器设备，其中：

所述一组NAND串被提供为三维存储器结构(126)；并且

所述三维存储器结构包括交替的介电层(DL0-DL25；DL0-DL30)和导电层(WLL0-WLL19；WLL0-WLL22)；并且

所述多个字线是由所述导电层提供的。

13.如权利要求11所述的存储器设备，其中：

为了对连接到所述漏极侧字线的所述存储器单元进行编程，所述控制电路被配置为将第一组逐步增大的编程电压(901-912)施加到所述漏极侧字线，而不使用在所述第一组逐步增大的编程电压的初始编程电压(901)之后且在所述第一组逐步增大的编程电压的下一编程电压(902)之前的所述第一组验证电压的任何验证电压执行验证测试；并且

为了对连接到所述另一字线的所述存储器单元进行编程，所述控制电路被配置为将第二组逐步增大的编程电压(931-938)施加到所述另一字线，并且使用在所述第二组逐步增大的编程电压的初始编程电压(931)之后且在所述第二组逐步增大的编程电压的下一编程电压(932)之前的所述第二组验证电压的最低验证电压(VvA)执行验证测试。

14.如权利要求11所述的存储器设备，其中：

为了对连接到所述漏极侧字线的所述存储器单元进行编程，所述控制电路被配置为将第一组逐步增大的编程电压(901-912)施加到所述漏极侧字线；并且

为了对连接到所述另一字线的所述存储器单元进行编程，所述控制电路被配置为将第二组逐步增大的编程电压(931-938)施加到所述另一字线；并且

所述第一组逐步增大的编程电压的初始编程电压(Vpgm_初始1)低于所述第二组逐步增大的编程电压的初始编程电压(Vpgm_初始2)。

15.如权利要求14所述的存储器设备，其中：

所述第一组逐步增大的编程电压(901-912)的步长(dVpgm1)低于所述第二组逐步增大的编程电压的步长(dVpgm2)。