CN104364849B - 减小3d nand非易失性存储器中的弱擦除型读取干扰 - Google Patents

减小3d nand非易失性存储器中的弱擦除型读取干扰 Download PDF

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Abstract

一种用于3D堆叠式存储器装置的读取处理，针对未选中的存储器串提供沟道升压的最优电平，以抑制正常读取干扰和弱擦除型读取干扰二者。通过控制位线的电压、漏极侧选择栅极的电压、源极侧选择栅极的电压、存储器装置的选中的层级的电压以及存储器装置的未选中的层级的电压来对沟道进行升压。可以通过初始使漏极侧选择栅极和源极侧选择栅极不导电以允许与增大的存储器装置的未选中的层级的电压的电容耦合来对沟道进行升压。然后通过提高漏极侧选择栅极的电压和/或源极侧选择栅极的电压来使漏极侧选择栅极和/或源极侧选择栅极导电，从而中断升压。

Description

减小3D NAND非易失性存储器中的弱擦除型读取干扰
技术领域
本发明涉及用于在3D非易失性存储器装置中读取存储器单元的技术。
背景技术
最近，已经提出了使用有时被称为位成本可扩展(BiCS)架构的3D堆叠式存储器结构的超高密度存储装置。例如，可以由交替的导电层和介电层的阵列来形成3D NAND堆叠式存储器装置。在这些层中钻存储器洞以同时限定许多存储器层。然后，通过用适当的材料填充存储器洞来形成NAND串。直NAND串在一个存储器洞中延伸，而管形NAND串或U形NAND串(P-BiCS)包括在两个存储器洞中延伸并且通过底部背栅极结合的一对存储器单元垂直列。通过导电层来设置存储器单元的控制栅极。
附图说明
不同附图中，被相似地标记的元件是指共同的部件。
图1A是3D堆叠式非易失性存储器装置的立体图。
图1B是图1A的3D堆叠式非易失性存储器装置100的功能框图。
图1C描绘了图1A的包括U形NAND串的块BLK0的实施方式，其中与公共位线相关联的一组U形NAND串被突出显示。
图1D描绘了图1C的实施方式，其中U形NAND串的子块被突出显示。
图1E描绘了图1A的块BLK0的实施方式，其中与公共位线相关联的一组直NAND串被突出显示。
图1F描绘了图1E的实施方式，其中直NAND串的子块被突出显示。
图2A描绘了与图1C一致的具有U形NAND串的3D非易失性存储器装置的字线层的俯视图，示出了字线层部分和相关联的驱动器。
图2B描绘了图2A的3D非易失性存储器装置的选择栅极层的俯视图，示出了漏极侧选择栅极线、源极侧选择栅极线以及相关联的驱动器。
图2C描绘了图2A的3D非易失性存储器装置的源极线层的俯视图，示出了源极线以及相关联的驱动器。
图2D描绘了图2A的3D非易失性存储器装置的位线层的俯视图，示出了位线以及相关联的驱动器。
图2E描绘了图2A的3D非易失性存储器装置的块的沿着图2A的NAND串的SetA0的线200的剖面图。
图2F描绘了图2E的列C0的区域269的特写图，示出了漏极侧选择栅极SGD0和存储器单元MC6,0。
图2G描绘了图2F的列C0的剖视图。
图3描绘了存储器单元在NAND串的示例组例如图2E中的SetA0中的布置。
图4描绘了擦除状态和较高数据状态的阈值电压分布。
图5A描绘了针对存储器单元的块的读取操作。
图5B描绘了图5A的读取操作的实施方式。
图5C描绘了图5A的读取操作的另一实施方式。
图5D描绘了图5A的读取操作的另一实施方式。
图5E描绘了图5A的读取操作的另一实施方式。
图5F描绘了图5A的读取操作的另一实施方式。
图5G描绘了图5A的读取操作的另一实施方式。
图6A1至图6D2描绘了与图5B至图5E的实施方式相关联的波形。
在图6E中，波形622和波形624表示Vbl。
在图6F中，由于Vcg_unsel从t1至t2期间的相对高的速率，所以Vchannel 628从t1至t2期间以相对高的速率增大。
图7A至图7F2描绘了与图5F和图5G的实施方式相关联的波形。
图8A描绘了与图1E和图1F一致的具有直NAND串的3D非易失性存储器装置的字线层的俯视图，示出了相关联的驱动器。
图8B描绘了图8A的3D非易失性存储器装置的选择栅极层的俯视图，示出了漏极侧选择栅极线和相关联的驱动器。
图8C描绘了图8A的3D非易失性存储器装置的选择栅极层的俯视图，示出了源极侧选择栅极线和相关联的驱动器。
图8D描绘了图8A的3D非易失性存储器装置的源极线层的俯视图，示出了源极线和相关联的驱动器。
图8E描绘了图8A的3D非易失性存储器装置的位线层的俯视图，示出了位线和相关联的驱动器。
图8F描绘了图8A的3D非易失性存储器装置的块的沿着图8A的NAND串的SetB0的线800的剖面图。
图9描绘了存储器单元在NAND串的示例组例如图8F中的SetB0中的布置。
具体实施方式
在3D堆叠式非易失性存储器装置中，进行其以读取选中的存储器单元的状态的读取操作会在被称为读取干扰的过程中不利地影响未选中的存储器单元的状态。例如，3D堆叠式非易失性存储器装置可以以多个块布置，其中每个块包括多个子块，并且对块的选中的子块进行读取操作。不同子块可以具有相同的字线层、位线以及源极线偏压，但是通常具有针对源极侧选择栅极(SGS)和漏极侧选择栅极(SGD)的单独的选择栅极(SG)偏压。在选中的子块中进行读取期间，通常断开(使不导电)未选中的子块的SGS晶体管和SGD晶体管以切断在未选中的存储器单元串中的导电路径。将约7V～8V的读取通过电压(Vread_pass)施加给未选中的字线层，未选中的串的峰值沟道电位升压成高于5V。这种升压的最大量(fullmeasure)是由于从未选中的字线层到沟道的电容耦合。
该沟道升压可以有助于减少针对未选中的串的未选中的单元的正常读取干扰的发生。正常读取干扰导致读取操作中未选中的单元的阈值电压的增大(或在某些情况下减小)。正常读取干扰由单元的控制栅极和沟道之间的大的电位差引起。
然而，当在选中的字线层上以相对低的电压(Vcgr)来读取单元时，读取期间的相对高的沟道升压电位会将电荷从与选中的单元相关联的沟道的区域吸出，降低该单元的阈值电压(Vth)，并且从而对该单元进行弱擦除。当该单元具有相对高的Vth，例如，当该单元被编程为相对高的数据状态时，这个问题最明显。这种弱擦除型读取干扰可以引起由单元存储的数据的错误，不利地影响存储器装置的性能。
当选择栅极晶体管斜线上升以使沟道完全放电时，可以通过接通(使导电)全部子块中的选择栅极来抑制弱擦除型读取干扰。然而，读取操作期间，未选中的串的沟道中的电位将会太低(例如，0V)，使得发生正常读取干扰。
如本文所述，一种更好的方法通过控制升压过程来在读取操作期间仔细地控制未选中的串的沟道升压的电平。特别地，在读取操作期间可以暂时地使SGS选择栅极和/或SGD选择栅极导电以允许比沟道升压的最大量更小的减小的沟道升压量。减小的沟道升压量足以抑制正常读取干扰，但又不会太高而促进弱擦除型读取干扰。
在下面的讨论中，在图1A至图3以及图8A至图9中总体上提供3D堆叠式非易失性存储器装置的结构细节，以及在图4至图7C中总体上提供读取操作的细节。
图1A是3D堆叠式非易失性存储器装置的立体图。存储器装置100包括衬底101。在衬底上的是存储器单元的示例块BLK0和示例块BLK1以及具有供块使用的电路的外围区106。衬底101也可以连同被图案化在导电路径中以携带电路的信号的一个或更多个下部金属层一起在块下面携带电路。块被形成在存储器装置的中间区域102中。在存储器装置的上部区域103中，一个或更多个上部金属层被图案化在导电路径中以携带电路的信号。每个块包括存储器单元的堆叠区，其中该堆叠的交替的层级表示字线。在一种可能的方法中，每个块具有垂直接触从其向上延伸到上部金属层以形成到导电路径的连接的相对的分层侧。虽然描述了两个块作为示例，但是可以使用在x方向和/或y方向上延伸的另外的块。
在一种可能的方法中，平面在x方向上的长度表示到字线的信号路径沿其在一个或更多个上部金属层中延伸的方向，并且平面在y方向上的宽度表示到位线的信号路径沿其在一个或更多个上部金属层中延伸的方向。z方向表示存储器装置的高度。
图1B是图1A的3D堆叠式非易失性存储器装置100的功能框图。存储器装置100可以包括一个或更多个存储器管芯108。存储器管芯108包括存储元件的3D(三维)存储器阵列150、控制电路110以及读取/写入电路165，例如，存储元件包括块BLK0和块BLK1。可以经由行解码器130通过字线来寻址存储器阵列150，并且可以经由列解码器160通过位线来寻址存储器阵列150。读取/写入电路165包括多个感测块140(感测电路)，并且使得能够并行地读取或编程成页的存储元件。通常，控制器150被包括在一个或更多个存储器管芯108所在的同一存储器装置100(例如，可移除存储卡)中。经由线120在主机和控制器150之间传送命令和数据，并且经由线118在控制器和一个或更多个存储器管芯108之间传送命令和数据。
控制电路110与读取/写入电路165配合以对存储器阵列150进行存储器操作，并且控制电路110包括状态机112、芯片上地址解码器114以及功率控制模块116。状态机112提供对存储器操作的芯片电平控制。芯片上地址解码器114将由主机或存储器控制器使用的地址之间的地址接口提供给由解码器130和解码器160使用的硬件地址。功率控制模块116控制在存储器操作期间提供给字线和位线的功率和电压。功率控制模块116可以包括用于字线层和字线层部分的驱动器、漏极侧选择栅极驱动器和源极侧选择栅极驱动器(例如，指的是例如存储器单元串诸如NAND串的漏极侧和源极侧或者漏极端和源极端)以及源极线。在一种方法中，感测块140可以包括位线驱动器。
在一些实现中，可以将部件中的一些部件进行组合。在各种设计中，可以将不同于存储器阵列150的部件中的一个或多个部件(单独或组合)视为至少一个控制电路。例如，至少一个控制电路可以包括下述中的任何一个或下述的组合：控制电路110、状态机112、解码器114/解码器160、功率控制116、感测块140、读取/写入电路165以及控制器150等。
在另一实施方式中，非易失性存储器系统使用双行解码器/双列解码器和读取/写入电路。在阵列的相对侧以对称的方式来实现通过各种外围电路访问存储器阵列150，使得每一侧的访问线和电路的密度减半。因此，行解码器被分解成两个行解码器，并且列解码器被分解成两个列解码器。类似地，读取/写入电路被分解成从底部连接到位线的读取/写入电路和从阵列150的顶部连接到位线的读取/写入电路。这样，读取/写入模块的密度减半。
还可以使用除了NAND闪存之外的其他类型的非易失性存储器。
图1C描绘了图1A的包括U形NAND串的块BLK0的实施方式。块BLK0A包括成组(SetA0、SetA1、SetA2、SetA3、…、SetAn，其中块中存在有n-1个组)布置的U形NAND串。每一组NAND串与一个位线(BLA0、BLA1、BLA2、BLA3、…、BLAn)相关联。在一种方法中，块中的与一个位线相关联的全部NAND串在同一组中。因此，每个U形NAND串具有两列存储器单元，即漏极侧列和源极侧列。例如，SetA0包括NAND串NSA0(具有漏极侧列C0和源极侧列C1)、NAND串NSA1(具有漏极侧列C3和源极侧列C2)、NAND串NSA2(具有漏极侧列C4和源极侧列C5)、NAND串NSA3(具有漏极侧列C7和源极侧列C6)、NAND串NSA4(具有漏极侧列C8和源极侧列C9)以及NAND串NSA5(具有漏极侧列C11和源极侧列C10)。源极线横向延伸到位线，并且源极线包括SLA0、SLA1以及SLA2。源极线使组中的相邻NAND串的源极侧列相接。例如，SLA0使C1和C2相接，SLA1使C5和C6相接，并且SLA2使C9和C10相接。在一种方法中，块中的源极线彼此相接并且由一个驱动器驱动。在本示例中，位线和源极线在存储器单元阵列上面。
NAND串170至NAND串173处于与NSA0在同一子块中。
图1D描绘了图1C的实施方式，其中通过斜线来突出显示U形NAND串的示例子块。可以将块划分成子块。当使用U形NAND串时，每个子块可以包括在x方向上延伸的一组NAND串。例如，一个子块包括NSA0和NAND串170至NAND串173，另一子块包括NSA1和在-x方向上在NSA1后面的NAND串等。例如，如结合图2A进一步讨论的那样，每个NAND串包括存储器单元的漏极侧列和存储器单元的源极侧列。子块中的源极侧列的端部连接到公共选择线。例如，子块201中的源极侧列的端部连接到SLA0。
图1E描绘了图1A的包括直NAND串的块BLK0的实施方式。块BLK0B包括成组(SetB0、SetB1、SetB2、SetB3、…、SetBn，其中块中存在有n-1个组)布置的直NAND串。每一组NAND串与一个位线(BLB0、BLB1、BLB2、BLB3、…、BLBn)相关联。在一种方法中，块中的与一个位线相关联的全部NAND串在同一组中。每个直NAND串具有一列存储器单元。例如，SetA0包括NAND串NSB0、NAND串NSB1、NAND串NSB2、NAND串NSB3、NAND串NSB4以及NAND串NSB5。源极线与位线平行地延伸，并且源极线包括SLB0、SLB1、SLB2、SLB3、…、SLBn。在一种方法中，块中的源极线彼此相接并且由一个驱动器驱动。在本示例中，位线在存储器单元阵列上面，并且源极线在存储器单元阵列下面。每个块可以包括存储器单元的列的子块，例如BLK0B中的子块804至子块809。参见图1F和图8A以了解进一步的细节。
图1F描绘了图1E的实施方式，其中通过斜线来突出显示直NAND串的子块。每个子块包括在x方向上延伸的一组NAND串。例如，子块804包括直NAND串NSB0和在NSB0后面的NAND串180至NAND串183。其他的子块804至809分别包括NSB1至NSB5以及在-x方向上在NSB1至NSB5后面的NAND串。
图2A描绘了与图1C一致的具有U形NAND串的3D非易失性存储器装置的字线层的俯视图，示出了字线层部分和相关联的驱动器。该图是堆叠中多个字线层中的代表性的层。还参考图2E，堆叠包括交替的介电层或层级和导电层或层级。例如，介电层或层级包括D0至D8，并且可以由SiO2制成。导电层或层级包括是背栅极层的BG、形成字线层例如到该层的存储器单元的控制栅极的导电路径的WL0至WL6、以及形成选择栅极层例如到NAND串的选择栅极的控制栅极的导电路径的SG。WL0至WL6分别处于层级L0至层级L6。例如，图2A的字线层可以表示WL0至WL6中的任何一个。例如，导电层可以包括掺杂的多晶硅或金属硅化物。可以将5V至10V的示例电压施加给背栅极以保持将漏极侧列和源极侧列连接的导电状态。
图2A描绘了图1C的块BLK0A和类似的块BLK1A作为示例。对于每个块，将字线层划分成两个字线层部分，例如BLK0A中的字线层部分WLA1和字线层部分WLA2，以及BLK1A中的字线层部分WLB1和字线层部分WLB2。每个块包括狭槽图案。狭槽例如是指在堆叠中通常从底部的蚀刻停止层到堆叠的至少顶部层垂直地延伸的空隙。可以用绝缘材料来填充狭槽以将字线层部分相互绝缘。BLK0A的狭槽208是在块中以Z字形图案延伸的单个连续狭槽，使得将块划分成相互绝缘的WLA1和WLA2这两个部分。类似地，BLK1A的狭槽209将BLK1A划分成相互绝缘的WLB1和WLB2这两个部分。由于各个字线层部分可以被独立地驱动，所以这种方法可以提供在控制存储器单元的过程中更大的灵活性。
每个块包括由圆圈表示的多行柱形，例如，垂直的存储器洞或柱。图中，每个行表示垂直组的列。存储器洞在堆叠中垂直地延伸，并且存储器洞包括例如垂直NAND串中的存储器单元。BLK0A中沿着线200的存储器单元的示例列包括C0至C11。该图表示了简化，这是因为通常将使用在图中延伸向右方和左方的更多行的存储器孔。而且，这些图不一定是按比例的。存储器单元的列可以布置在BLK0A中的子块201至子块206中以及BLK1A中的子块221至子块226中。当使用U形NAND串时，每个子块可以包括存储器单元的列的两个相邻行。在子块中，相邻行被狭槽隔开。在狭槽的一侧的存储器单元的列是漏极侧列(例如，图2E中的C0、C3、C4、C7、C8及C11)，在狭槽的另一侧的存储器单元的列是源极侧列(例如，图2E中的C1、C2、C5、C6、C9及C10)。注意，两个漏极侧列之间的两个源极侧列的图案在y方向上重复。
字线驱动器WL0A1-DR、WL0A2-DR、WL1A1-DR以及WL1A2-DR独立地将信号例如电压波形分别提供给字线层部分WLA1、WLA2、WLB1以及WLB2。
附图不是按比例的，并且没有示出全部存储器列。例如，如所示出的那样，更逼真的块可能在y方向上具有12个存储器列，而在x方向上具有大量例如32k个存储器列，在块中总共为384k个存储器列。在U形NAND串的情况下，其为192K个NAND串。在直NAND串的情况下，其为384k个NAND串。
图2B描绘了图2A的3D非易失性存储器装置的选择栅极层的俯视图，示出了漏极侧选择栅极线、源极侧选择栅极线以及相关联的驱动器。例如，该图可以表示图2E的层SG。单独的选择栅极线例如导电线或导电路径与存储器单元的列的每一行相关联。此外，单独的选择栅极线可以连接到U形NAND串的漏极侧列和源极侧列。例如，BLK0A包括分别由选择栅极驱动器SGD0A0-DR至SGD0A5-DR驱动的漏极侧选择栅极线231、234、235、238、239及242以及分别由选择栅极驱动器SGS0A0-DR至SGS0A5-DR驱动的源极侧选择栅极线232、233、236、237、240及241(DR表示驱动器)。类似地，BLK1包括分别由选择栅极驱动器SGD6-DR至SGD11-DR驱动的漏极侧选择栅极线251、254、255、258、259及262以及分别由选择栅极驱动器SGS0A1-DR至SGS1A5-DR驱动的源极侧选择栅极线252、253、256、257、260及261。选择栅极驱动器将信号例如电压波形提供给选择栅极线。
图2C描绘了图2A的3D非易失性存储器装置的源极线层的俯视图，示出了源极线以及相关联的驱动器。例如，该图可以表示图2E的层SL。源极线例如导电线或导电路径与存储器单元的源极侧列的成对的行相关联。源极线连接到U形NAND串或直NAND串的源极侧端。例如，BLK0A包括源极线271(例如，连接到C0和C1)、源极线272(例如，连接到C5和C6)以及源极线273(例如，连接到C9和C10)。类似地，BLK1A包括源极线274、源极线275以及源极线276。源极线驱动器将信号例如电压波形提供给源极线。例如，SL0A-DR将信号提供给源极线271至源极线273，并且SL1A-DR将信号提供给源极线274至源极线276。
图2D描绘了图2A的3D非易失性存储器装置的位线层的俯视图，示出了位线以及相关联的驱动器。例如，该图可以表示图2E的层BL。位线例如导电线或导电路径与图中的在水平线方向上延伸的成组的存储器单元列相关联。位线穿过彼此横向相邻的多个块而延伸。位线连接到U形NAND串或直NAND串的漏极侧端，例如连接到NAND串的本体或垂直沟道。例如，分别由位线驱动器BL0-DR至BL14-DR来驱动位线281至位线295。位线驱动器将信号例如电压波形提供给NAND串的端部。可以独立地驱动每个位线。
图2E描绘了图2A的3D非易失性存储器装置的块的沿着图2A的NAND串的SetA0的线200的剖面图。以多层堆叠描绘存储器单元的列C0至C11。堆叠277包括衬底101、衬底上的绝缘膜109、绝缘膜上的为导电层的背栅极层BG。在背栅极的在U形NAND串的存储器单元的成对的列下面的各个部分中设置沟槽。在沟槽中还设置有以列设置从而形成存储器单元的材料的层，用半导体材料来填充沟槽中剩余的空间以提供对列进行连接的连接部分263至连接部分268。因此，背栅极连接每个U形NAND串的两个列。例如，NSA0包括列C0和列C1以及连接部分263。NSA0具有漏极端278和源极端302。NSA1包括列C2和列C3以及连接部分264。NSA1具有漏极端306和源极端304。NSA2包括列C4和列C5以及连接部分265。NSA3包括列C6和列C7以及连接部分266。NSA4包括列C8和列C9以及连接部分267。NSA5包括列C10和列C11以及连接部分268。
源极线SLA0分别连接到存储器串的SetA0中的两个相邻的存储器串NSA0和NSAl的源极端302和源极端304。源极线SLA0还连接到在x方向上在NSA0和NSA1后面的其他组的存储器串。回想到，堆叠277中的另外的U形NAND串沿着例如x轴在剖面中描绘的U形NAND串后面延伸。U形NAND串NSA0至U形NAND串NSA5各自在不同的子块中，但是在NAND串的公共组(SetA0)中。
还描绘了图2A中的狭槽部分208作为示例。在剖面中，看到多个狭槽部分，其中每个狭槽部分在U形NAND串的漏极侧列和源极侧列之间。还描绘了源极线271至源极线273的一部分。还描绘了位线BLA0的一部分。
如下进一步讨论的那样，短虚线描绘了存储器单元和选择栅极。
图2F更详细地示出了堆叠的区域269。
图2F描绘了图2E的列C0的区域269的特写图，示出了漏极侧选择栅极SGD0和存储器单元MC6,0。还参见其中也使用这种标记的图3。该区域示出了介电层D6至介电层D8以及导电层WL6和导电层SG的一部分。每个列包括沿着列的侧壁沉积的一定数量的层。这些层可以包括例如使用原子层沉积而沉积的氧化物-氮化物-氧化物和多晶硅层。例如，块氧化物可以沉积为层296，作为电荷捕获层的氮化物例如SiN可以沉积为层297，隧道氧化物可以沉积为层298，多晶硅体或沟道可以沉积为层299，以及核心填料电介质可以沉积为区域300。贯穿这些列而类似地形成另外的存储器单元。
当存储器单元被编程时，电子存储在电荷捕获层的与存储器单元相关联的一部分中。例如，通过“-”符号来表示针对MC6,0的电荷捕获层297中的电子。这些电子被从多晶硅体通过隧道氧化物而吸入到电荷捕获层中。存储器单元的阈值电压与存储电荷的量成比例地增大。在弱擦除型读取干扰期间，如前文讨论的那样，穿过隧道氧化物的电场会使得洞从存储器单元的本体注入到电荷捕获层，导致Vth减低。图2G描绘了图2F的列C0的剖视图。在一种可能的方法中，除了是圆柱形的核心填料之外，每个层是环形的。
可以环绕列C0的区域270设置了SGD0的控制栅极。可以环绕列C0的区域C0设置了存储器单元MC6,0的控制栅极。
图3描绘了存储器单元在NAND串的示例组例如图2E中的SetA0中的布置。描绘了NAND串NSA0至NAND串NSA5及其存储器单元的列。为了方便起见，使用了下述标记，其中SGD表示NAND串的漏极侧选择栅极，例如U形NAND串的漏极侧列的顶部处的选择栅极。从0开始并且从左向右穿过图例如从SGD0至SGD5来对每个SGD进行编号。SGS表示NAND串的源极侧选择栅极，例如，U形NAND串的源极侧列的顶部处的选择栅极。从0开始并且从左向右穿过图例如从SGS0至SGS5来对每个SGS进行编号。
以(z，y)格式对每个存储器单元进行编号，其中，z表示存储器单元的字线层或层级，并且y表示存储器单元在该字线层或层级中的位置。例如，从左向右穿过图，将连接到WL0、WL1、WL2、WL3、WL4、WL5及WL6的存储器单元分别编号为MC0,0至MC0,11、MC1,0至MC1,11、MC2,0至MC2,11、MC3,0至MC3,11、MC4,0至MC4,11、MC5,0至MC5,11以及MC6,0至MC6,11。WL0、WL1、WL2、WL3、WL4、WL5及WL6表示堆叠中的处于给定层级或高度处的字线层部分。标记L0至L6分别表示WL0至WL6的层级。
此外，存储器单元的粗虚线边界指示在读取操作中被选中的选中的存储器单元。存储器单元的较细的虚线边界指示在读取操作中没有被选中的未选中的存储器单元。
回想到，如在图2A中阐述的那样，每个字线层可以具有两个交指型字线层部分。在一种方法中，仅选择字线层部分中的一个字线层部分的存储器单元来进行读取。在另一种方法中，如这里所示出的那样，选择子块中的两个字线层部分的存储器单元来进行读取。例如，选择处于选中的层级中并且在选中的子块中的存储器单元来进行读取。在本示例中，MC3,0306和MC3,1 308处于包括NSA0以及在x方向上在NSA0后面的NAND串的选中的子块201中，并且在读取操作中选择MC3,0 306和MC3,1 308来进行读取。L3是块的选中的层级。在当前的读取操作中不选择处于选中的层级中但是在子块202至子块206(分别与NSA1至NSA5相关联)这五个未选中的子块中的其他存储器单元(即，MC3,2至MC3,11)来进行读取。如果需要，可以在随后的读取操作中选择这些其他存储器单元。此外，处于未选中的层级(即，WL0/L0至WL2/L2和WL4/L4至WL6/L6)中的存储器单元是在读取操作中没有被选中来读取的未选中的存储器单元。L0至L2和L4至L6是块的未选中的层级。
通常，读取操作可以涉及选中的层级(表示字线层或更多地表示字线层部分)和选中的子块中的存储器单元中的全部存储器单元或少于全部的存储器单元。在标称情况下，选择处于选中的层级中并且在选中的子块中的所有存储器单元来进行读取。
在本示例中，在NSA0是选中的子块201的一部分(图1C)的情况下，块的多层级存储器单元中的存储器单元布置在至少一个选中的存储器单元串(NSA0)和至少一个未选中的存储器单元串(NSA1至NSA5)中。至少一个选中的存储器单元串包括至少一个选中的存储器单元(MC3,0和MC3,1)。至少一个选中的存储器单元串包括具有相关联的第一选择栅极(SGD0310)的漏极端278(图2E)和具有相关联的第二选择栅极(SGS0312)的源极端302(图2E)并且包括处于多个层级(L0至L6)中的每个层级中的存储器单元(MC0,0至MC6,0)。至少一个未选中的存储器单元串(NSA1)：不包括选中的存储器单元中的任何存储器单元；并且包括具有相关联的第三选择栅极(SGD1316)的漏极端306和具有相关联的第四选择栅极(SGS1314)的源极端304；并且包括处于多个层级(L0至L6)中的每个层级中的存储器单元(MC0,1至MC6,1)。
至少一个选中的存储器单元串(NSA0)处于3D堆叠式非易失性存储器装置的块BLK0A(图1C)的选中的子块201中。选中的子块包括多个选中的存储器单元串NSA0和170至173(图1C)。至少一个未选中的存储器单元串(NSA1至NSA5)处于块的未选中的子块(202至206)中。未选中的子块包括多个未选中的存储器单元串(NSA1至NSA5和在NSA1至NSA5后面的NAND串)。
图4描绘了擦除状态和较高数据状态的阈值电压分布。如所述的那样，可以对存储器单元进行编程，使得存储器单元的阈值电压在表示数据状态的相应范围内。最初，进行使得存储器单元中的全部存储器单元处于擦除状态(E)的擦除操作。随后，可以将存储器单元中的一些存储器单元编程为如表示A数据状态、B数据状态或C数据状态的较高的阈值电压。
x轴指示阈值电压，并且y轴指示一定数量的存储元件。在本示例中，存在有四个数据状态(通过阈值电压分布来表示每个数据状态)：初始擦除状态400、经软编程的擦除状态(E)402、A状态404、B状态406以及C状态408。也可以使用具有另外的数据状态例如具有八个或十六个数据状态的存储器装置。当存储元件经过擦除状态402而通常被过度擦除时，在擦除操作之后实现分布400。在一种方法中，在擦除操作中，将一个或更多个擦除脉冲在NAND串的源极端和/或漏极端处施加给NAND串，直到被擦除的存储元件的阈值电压转变得低于可以是0V或接近0V的擦除验证电平Vv-erase为止。
当完成了针对块的擦除操作时，进行软编程操作，其中例如经由字线将一个或更多个正电压脉冲施加给存储元件的控制栅极以将接近于并且低于软编程(SPGM)验证电平Vv-spgm的分布400中的存储元件中的一些存储元件或全部存储元件的阈值电压增大到擦除状态402。例如，可以将存储元件中的某小部分存储元件软编程为具有高于软编程在其处结束的Vv-spgm的Vth，使其他存储元件中的大部分存储元件具有接近于但是低于Vv-spgm的Vth。Vv-spgm通常高于或等于Vv-erase。软编程操作有利地导致窄的擦除状态分布402。当完成软编程操作时，可能发生编程为更高数据状态，例如，分别使用验证电平VvA、验证电平VvB及验证电平VvC的状态A、状态B及状态C。随后的读取操作可以使用电平VcgrA、电平VcgrB及电平VcgrC作为控制栅极读取电压。在一种可能的方法中，进行使用VreadA的读取操作来将E状态单元与A状态单元、B状态单元及C状态单元相区分，随后进行使用VcgrB的读取操作来将A状态单元与B状态单元及C状态单元相区分，随后进行使用VcgrC的读取操作来将B状态单元与C状态单元相区分。可以认为整个读取操作包括使用VcgrA、VcgrB及VcgrC中的每个的读取操作。
图5A描绘了针对存储器单元的块的读取操作。读取操作在步骤500处开始。步骤502识别要被读取的存储器单元的选中的子块。步骤504识别选中的子块中的选中的存储器单元。例如，可以读取子块中的全部存储器单元。选中的子块中的要被读取的存储器单元是选中的存储器单元，并且选中的存储器单元位于其中的相关联的NAND串是选中的NAND串。在选中的子块中的不被读取的存储器单元是未选中的存储器单元，即使这些未选中的存储器单元可以是选中的NAND串的一部分。当前没有被选中来读取的子块是未选中的子块，并且当前没有被选中来读取的子块的存储器单元是未选中的NAND串中的未选中的存储器单元。在一种方法中，选中的存储器单元存储一单位量的数据例如一页数据。
可以通过控制电路来进行识别步骤。例如，可以通过存储器装置的控制电路以独立于外部主机控制器的方式或者响应于来自外部主机控制器的命令来启动读取操作。
步骤506开始读取操作的沟道升压部分。步骤508设定初始电压。参见图5B至图7E以了解进一步的细节。接下来可以进行两种一般方法中的一种方法。在一种方法中，步骤510基于与Vcg_unsel的耦合来设定未选中的NAND串中的沟道升压电平，Vcg_unsel是未选中的存储器单元的控制栅极电压，可以经由字线层或部分将Vcg_unsel施加给控制栅极。此外，如结合图5B至图5E进一步讨论的那样，通过尖峰化Vsgd和/或Vsgs来减小耦合的最大效果。在另一种方法中，步骤512将未选中的NAND串中的沟道升压电平设定为Vbl0。Vbl0是施加给被连接到未选中的NAND串的位线(其可以是块中的全部位线)上的升高的非零电压(例如，2V至3V)。参见图5F以了解进一步的细节。可选地，还进行步骤514以进一步基于与Vcg_unsel的耦合来增大未选中的NAND串中的沟道升压电平。参见图5G以了解进一步的细节。
步骤516开始读取操作的感测部分。这包括在步骤518处将Vcg_sel设定为Vcgr(例如，诸如VcgrA、VcgrB或VcgrC)。Vcg_sel是选中的存储器单元的控制栅极电压，可以经由字线层或部分将Vcg_sel施加给控制栅极。步骤520在感测时间时感测选中的存储器单元的Vth是否高于Vcgr。参见图6E和图7E以了解进一步的细节。步骤522结束读取操作。可以针对另外的Vcgr电平来重复读取操作。通常，当将存储器单元编程为N个数据状态时，使用利用了Vcgr电平的N-1个读取操作。当感测电路确定出相关联的NAND串不导电时，选中的存储器单元的Vth处于Vcgr或高于Vcgr。类似地，当感测电路确定出相关联的NAND串导电时，选中的存储器单元的Vth低于Vcgr。
图5B描绘了图5A的读取操作的实施方式。该方法包括：SGD和SGS尖峰+使选中的存储器单元导电+Vcg_unsel的一步增大。结合图6A1、图6B、图6C、图6D1、图6E及图6F进一步描述该方法。在该实施方式中，将尖峰形的电压施加给SGD选择栅极和SGS选择栅极二者。尖峰形电压波形可以是朝着所命令的电平增大并且突然减小的电压波形。在一种方法中，在电压波形达到所命令的电平之前，电压波形减小。在一种方法中，在电压波形达到所命令的电平之后，电压波形减小。尖峰形电压波形的特征在于其峰值幅度及其持续时间，例如总持续时间或高于指定幅度的持续时间。
Vsgd_unsel是被施加给未选中的NAND串的SGD选择栅极的电压。Vsgs_unsel是被施加给未选中的NAND串的SGS选择栅极的电压。图6A1中的波形600表示Vsgd_unsel和Vsgs_unsel。这些电压：在t1处开始从0V转变或尖峰上升，在t2处超过电平V1，在t3处达到峰值V2，在t4处下降成低于V1，并随后回到0V。
具体地，从t1至t3，控制电路请求Vsgd_unsel和Vsgs_unsel处于指定电平。由于有限的响应时间和RC延迟，Vsgd_unsel和Vsgs_unsel的实际电平将在从t1至t3的时间段期间向上转变。在一种方法中，时间段t1至t3不足以使Vsgd_unsel和Vsgs_unsel达到所要求的电平。而是，t3处的Vsgd_unsel和Vsgs_unsel峰值处于被称为V2的某一电平。从t2至t4，Vsgd_unsel和Vsgs_unsel是足够高的，例如，高于V1，使得SGD选择栅极和SGS选择栅极转变为导电状态。V1基于包括SGD选择栅极和SGS选择栅极的Vth的因素。在t2之前和t4之后，SGD选择栅极和SGS选择栅极处于不导电状态。在t3处，控制电路请求将Vsgd_unsel和Vsgs_unsel设定为例如0V，响应于此，Vsgd_unsel和Vsgs_unsel朝着0V衰减。
在图6B中，波形602表示Vsgd_sel和Vsgs_sel，Vsgd_sel和Vsgs_sel：从t0处的0V转变为t1处的被称为V3(>V2)的电平，在读取操作的持续时间期间保持在稳定状态电平V3，并且在t10处变换回到0V。在t1之后不久，Vsgd_sel和Vsgs_sel将进入导电状态。
在图6C中，波形604表示也被称为通过电压Vpass的Vcg_unsel，Vcg_unsel：从t1处的0V持续增大而转变为t5处的稳定状态电平Vread_pass，从t5至t10期间保持在Vread_pass，并在t10处转变回0V。Vcg_unsel是被施加给未选中的存储器单元的控制栅极的电压。Vcg_sel是被施加给选中的存储器单元的控制栅极的电压。Vread_pass足够高以将全部未选中的存储器单元设置为处于导电状态。
在图6D1中，波形表示针对Vcg_sel的选项。在读取操作的升压阶段，Vcg_sel从0V转变为Vread_pass并且返回到0V，并且然后在读取操作的感测阶段，Vcg_sel从0V转变为Vcgr并且返回到0V。例如，波形606描绘了Vcg_sel，该Vcg_sel：从t1处的0V向上转变，在t5处达到Vread_pass，并且在t5之后转变回0V。使Vcg_sel升高成高于选中的存储器单元的Vth使得选中的存储器单元处于导电状态。在t6处，Vcg_sel从0V向Vcgr读取电平中的一个Vcgr读取电平例如VcgrA612、VcgrB610或VcgrC 600转变，并且Vcg_sel保持在该电平直到t10为止。
在图6E中，波形622和波形624表示Vbl。Vbl：在t1处从0V向Vbl0(适于感测的升高的非零电平)转变，并且在从t8至t10的感测期间保持在Vbl0或衰减，并且在t10处转变回向0V。在一种方法中，当Vsgd_sel和Vsg_sel导电时，将选中的NAND串的沟道中的电压Vchannel_sel设定为Vbl。
t9是下述感测时间(Tsense)，在该感测时间处与每个选择NAND串相关联的感测电路确定NAND串的导电状态。由于Vcg_unsel使NAND串中未选中的存储器单元处于导电状态，所以通过感测确定的NAND串的导电状态指示选中的存储器单元的导电状态。在Vcgr施加给选中的存储器单元的情况下，NAND串的导电状态指示选中的存储器单元的Vth是否超过Vcgr(串导电—>存储器单元的Vth超过Vcgr)。在一种方法中，如通过波形624表示的那样，在串导电的情况下，Vbl在t9处衰减成低于电平Vsense，并且通过感测电路来感测该衰减。波形622表示其中串不导电的情况，在该情况中Vbl不衰减成低于Vsense。
在图6A1中，从t1至t2，未选中的NAND串的SGD选择栅极和SGS选择栅极处于不导电状态，如上所述，从而隔离沟道。结果是，当Vcg_unsel(波形604)斜线上升时，未选中的NAND串的沟道电压Vchannel_unsel(波形628)由于电容耦合而增大。从t2至t4，未选中的NAND串的SGD选择栅极和SGS选择栅极处于导电状态。结果是，沟道的漏极端将与处于例如0V与Vbl0之间的电平的位线连通，沟道的源极端将与处于例如0V的源极线连通。Vchannel提供沟道的典型总体电压。难以预测沟道的总体电压的准确电平，但是可以通过在相对端的驱动电压来管理沟道的总体电压。举例而言，在图6F中，由于Vcg_unsel从t1至t2期间的相对高的速率，所以Vchannel 628从t1至t2期间以相对高的速率增大。因为由于SGD选择栅极和SGS选择栅极变为导电而沟道不再是隔离的，所以Vchannel的增大从t2至t4期间被中断。
在t4之后，由于SGD选择栅极和SGS选择栅极变为不导电的，所以沟道被再次隔离。Vchannel从t4至t5期间再次增大，但是由于Vcg_unsel从t4至t5期间的相对低的速率，所以Vchannel以相对低的速率增大。通过在Vcg_unsel增大期间使未选中的NAND串的SGD选择栅极和SGS选择栅暂时且短暂地导电，暂时地中断了与Vcg_sel的电容耦合。在t4之后，SGD选择栅极和SGS选择栅极处于不导电状态。随着Vcg_unsel(波形604)从t4至t5期间继续斜线上升，Vchannel(波形628)由于与Vcg_unsel的电容耦合而增大，达到被称为Vch0的电平。当Vcg_unsel从t5至t10期间稳定在Vread_pass时，由于不存在有与稳定电压的电容耦合，所以Vchannel(波形628)不增大。
图6F中的波形626表示针对Vchannel的比较情况，其中，不使用SGD选择栅极或SGS选择栅极的尖峰，使得实现沟道升压的(在被称为Vch1的电平处)最大量。通过将沟道升压减小到被称为Vch0(Vbl0<Vch0<Vch1)的最佳电平，可以最佳地抑制正常型读取干扰和弱擦除型读取干扰二者。尽管Vch0不是直接可控的，但是该方法使Vchannel达到不同于Vbl0的电平。
关于Vcg_sel，由于Vread_pass或类似的电平超过了最高状态存储器单元的Vth，所以与选中的子块中的选中的存储器单元一样连接到同一字线或字线部分的(例如，处于同一层级中的)(未选中的子块中的)未选中的存储器单元将转变为导电状态。结果是，因此，在与选中的存储器单元一样连接到同一字线或字线部分的未选中的存储器单元处不切断未选中的NAND串的沟道，并且，例如，SGD选择栅极的暂时导电状态可以实现使得沟道能够与位线连通的期望目标。类似地，在(与选中的存储器单元一样连接到同一字线或字线部分的并且与选中的NAND串中的未选中的存储器单元一样连接到同一字线或字线部分的)其他未选中的存储器单元处不切断未选中的NAND串的沟道。
图5C描绘了图5A的读取操作的另一实施方式。该方法包括：SGD尖峰+使选中的存储器单元导电+Vcg_unsel的一步增大。结合图6A2、图6B、图6C、图6D1、图6E及图6F进一步描述该方法。
在该实施方式中，将尖峰化的电压施加给SGD选择栅极而不施加给SGS选择栅极。如结合波形600(参见图6A2)所讨论的那样，Vsgd_unsel从0V转变为V1并且转变回0V。如通过图6A2中的波形605描绘的那样，Vsgs_unsel保持在0V。如结合图6B中的波形602所讨论的那样，Vsgd_sel和Vsgs_sel：从0V转变为V2，在读取操作的持续时间期间保持在V2，并且在t10处转变回向0V。
如结合图6C中的波形604所讨论的那样，Vcg_unsel从0V转变为Vread_pass并且转变回0V。如结合图6D1所讨论的那样，Vcg_sel从0V转变为Vread_pass并且转变回0V，并且然后，Vcg_sel转变为Vcgr并且转变回0V。
如结合图6E所讨论的那样，Vbl从0V转变为Vbl0并且转变回0V。
当尖峰化SGD选择栅极而不尖峰化SGS选择栅极时，预计到的是，Vchannel将大略地类似于图6F的波形628。在这种情况下，NAND串的源极端是浮置的并且漏极端与位线连通，使得Vchannel将倾向于从t2至t4期间朝着Vbl转变。
图5D描绘了图5A的读取操作的另一实施方式。该方法包括：SGS尖峰+使选中的存储器单元导电+Vcg_unsel的一步增大。结合图6A3、图6B、图6C、图6D1、图6E及图6F进一步描述该方法。在该实施方式中，将尖峰化的电压施加给SGS选择栅极而不施加给SGD选择栅极。如结合图6A3中的波形600所讨论的那样，Vsgs_unsel从0V转变为V1并且转变回0V。如通过图6A3中的波形605描绘的那样，Vsgd_unsel保持在0V。如结合图6B中的波形602所讨论的那样，Vsgd_sel和Vsgs_sel：从0V转变为V2，在读取操作的持续时间期间保持在V2，并且在t10处转变回向0V。
如结合图6C中的波形604所讨论的那样，Vcg_unsel从0V转变为Vread_pass并且转变回0V。如结合图6D1所讨论的那样，Vcg_sel从0V转变为Vread_pass并且转变回0V，并且然后，Vcg_sel转变为Vcgr并且转变回0V。
如结合图6E所讨论的那样，Vbl从0V转变为Vbl0并且转变回0V。
当尖峰化SGS选择栅极而不尖峰化SGD选择栅极时，预计到的是，Vchannel将大略地类似于图6F的波形628，尽管Vchannel可能从t2至t4期间轻微跌落。在这种情况下，NAND串的漏极端是浮置的并且源极端与源极线连通，使得Vchannel将倾向于从t2至t4期间朝着Vs1＝0V转变。
图5E描绘了图5A的读取操作的另一实施方式。该方法包括：SGD尖峰和SGS尖峰+使选中的存储器单元不导电+Vcg_unsel的一步增大。结合图6A1、图6B、图6C、图6D2、图6E及图6F进一步描述该方法。
如结合图6A1中的波形600所讨论的那样，Vsgd_unsel和Vsgs_unsel从0V转变为V1并且转变回0V。如结合图6B中的波形602所讨论的那样，Vsgd_sel和Vsgs_sel：从0V转变为V2，在读取操作的持续时间期间保持在V2，并且在t10处转变回向0V。
如结合图6C中的波形604所讨论的那样，Vcg_unsel从0V转变为Vread_pass并且转变回0V。如通过图6D2中的波形611所描绘的那样，Vcg_sel从t0至t8期间保持在0V，而不是如通过图6D1中的波形606所描绘的那样转变为更高。在Vcg_sel为0V的情况下，由于选中的存储器单元中的大部分存储器单元或全部存储器单元的阈值电压将超过Vcg_sel，所以这些存储器单元将处于不导电状态。具有Vth<0V的E状态存储器单元中的一些E状态存储器单元可以在Vcg_sel为0V的情况下导电。
如通过图6D2中的波形608、波形610及波形612所描绘的那样，Vcg_sel从0V转变为Vcgr并且转变回0V。
如结合图6E所讨论的那样，Vbl从0V转变为Vbl0并且转变回0V。
由于Vcg_sel(例如，0V，波形611)不超过大部分存储器单元的Vth，所以与选中的存储器单元一样连接到同一字线或字线部分的(例如，处于同一层级中的)未选中的存储器单元将处于不导电状态，在这些未选中的存储器单元处切断未选中的NAND串的沟道。可以将每个沟道划分成下述两部分，即与漏极端连通的漏极侧部分以及与源极端连通的源极侧部分。当使SGD选择栅极和SGS选择栅极从t2至t4期间导电时，沟道的漏极侧部分将与位线连通，朝向Vb1来驱动电压，并且沟道的源极侧部分将与源极线连通，朝向Vs1来驱动电压，例如，使沟道的源极侧部分放电。
图5F描绘了图5A的读取操作的另一实施方式。该方法包括：提高并且稳定(而不是尖峰化)SGD+使选中的存储器单元导电+Vcg_unsel的一步增大。结合图7A、图7B、图7C1、图7D、图7E及图7F1进一步描述该方法。如通过图7A中的波形700所描绘的那样，该方法使Vsgd_unsel达到并稳定在V3，而不是其中Vsgd_unsel可能不能达到稳定状态电平的对Vsgd_unsel进行尖峰化。特别地，Vsgd_unsel：在t1时开始从0V上升，在t2时超过Vth，达到V3，保持在V3直到t4为止，并且在t4之后返回到0V。如通过图7A中的波形702所描绘的那样，Vsgs_unsel从t0至t10期间保持在0V。
在图7B中，波形704指示出Vsgd_sel和Vsgs_sel：在t1时从0V向V2转变，在读取操作的持续时间期间保持在V2直到t10为止，并且在t10之后转变回0V。
在图7C1中，波形706指示出Vcg_unsel：从t1时的0V转变为t3时的Vread_pass，从t3至t10期间保持在Vread_pass，并且在t10之后返回到0V。
在图7D中，波形708指示出Vcg_sel：从t1时的0V转变为t1时的Vread_pass，保持在Vread_pass直到t4为止，并且在t4之后返回到0V。然后，Vcg_sel：从t6时的0V转变为Vcgr电平710、Vcgr电平712及Vcgr电平714中之一，从t7至t10期间保持在Vcgr电平，并且在t10之后返回到0V。Tsense为t9时。
在图7E中，波形716和波形718指示出Vbl从t1时的0V转变为Vbl0并且保持在Vbl0直到t8为止。波形716表示其中选中的NAND串不导电的情况，并且波形718表示其中选中的NAND串导电的情况。由于将Vchannel(图7F1)设定为可控的参数Vbl0，所以该方法提供了Vchannel的电平的确定性。在一种方法中，当Vsgd_sel和Vsg_sel导电时，选中的NAND串的沟道中的电压Vchannel_sel设定为Vbl0。
在图7F1中，波形720表示Vchannel。由于Vcg_unsel从t1至t2期间相对高速率的增大，所以Vchannel从t1至t2期间以相对高的速率增大。Vchannel的增大在t2时中断，在t2之后Vchannel稳定在Vbl0，这是因为从t2至t5期间位线经由导电的SGD选择栅极与沟道连通。在t5之后，SGD选择栅极转变回非导电状态，使得Vchannel不被设定为Vbl0，但是Vchannel可以保持在约Vbl0。
图5G描绘了图5A的读取操作的另一实施方式。该方法包括：提高并且稳定(而不是尖峰化)SGD+使选中的存储器单元导电+Vcg_unsel的两步增大。结合图7A、图7B、图7C2、图7D、图7E及图7F2进一步描述该方法。
如结合图7A中的波形700所讨论的那样，Vsgd_unsel：从0V转变为V3，保持在V3，并且在t4之后返回到0V。如结合图7A中的波形702所讨论的那样，Vsgs_unsel从t0至t10期间保持在0V。
如结合图7B中的波形704所讨论的那样，Vsgd_sel和Vsgs_sel：在t1处从0V向V3转变，在读取操作的持续时间期间保持在V3，并且在t10处转变回向0V。
如通过图7C2中的波形706所描绘的那样，Vcg_unsel在t1处开始从0V向Vread_pass1转变，在第一步骤中，Vcg_unsel保持在Vread_pass1直到t5.1为止，Vcg_unsel在t5.1处开始从Vread_pass1向Vread_pass2(>Vread_pass1)转变，在第二步骤中，Vcg_unsel保持在Vread_pass2直到t10为止，并且在t10之后返回到0V。因此，Vcg_unsel在两步中转变得更高。该构思也可以扩展到另外的步骤。
如结合图7D所讨论的那样，Vcg_sel从0V转变为Vread_pass并且返回到0V，并且然后Vcg_sel转变为Vcgr并且返回到0V。
如结合图7E所讨论的那样，Vbl从0V转变为Vbl0并且返回到0V。
在图7F2中，由于Vcg_unsel(波形706)从t1至t2期间相对高速率的增大，所以Vchannel(波形722)从t1至t2期间以相对高的速率增大。Vchannel的增大在t2处中断。由于Vbl0处的位线经由导电SGD选择栅极与沟道连通，所以Vchannel从约t2至t5期间稳定在Vbl0。从t5至t5.1，SGD选择栅极再次变成不导电，使得Vchannel可以保持在约Vbl0但是不能被驱动到该电平。由于Vcg_unsel(波形706)从t 5.1至t5.2期间的增大，所以Vchannel从t 5.1至t5.2期间再次增大。Vchannel从t5.2至t10期间由于Vcg_unsel是稳定的而稳定在被称为Vch2的电平。从t1至t2和从t 5.1至t5.2，Vchannel由于与Vcg_unsel的电容耦合而增大。例如，尽管Vch2不是直接可控的，但是该方法比图6F的方法更加可控，因为该方法将Vchannel驱动为针对沟道升压的第一增量的可控电平(例如，Vbl0)。沟道升压的第二增量，Vch2-Vbl0，通常小于图6F中的增量，Vch1-0V。然而，与图6F的方法相比，存在有时间消耗损失和功率消耗损失。
注意，通常针对选中的NAND串将Vchannel设定为Vbl。
图5B至图5G的实施方式中的每个实施方式涉及用于在包括多个层级(例如，分别地，图3和图9中的L0至L6或L0至L5)的存储器单元的3D堆叠式非易失性存储器装置中进行读取操作的方法，其中针对处于多个层级中的选中的层级(例如，图3和图9的示例中的L3)中的选中的存储器单元进行读取操作。该方法包括：针对处于多个层级中的未选中的层级中的存储器单元，将通过电压(Vcg_unsel)从初始电平(例如，0V)增大到至少第一升高电平(Vread_pass)。未选中的层级可以是(例如，分别地，图3的L0至L2和L4至L6或图9中的L0至L2、L4及L5)。多个层级的存储器单元中的存储器单元布置在至少一个选中的存储器单元串(例如，图3中的NSA0和图9中的NSB0)和至少一个未选中的存储器单元串(例如，图3中的NSA1至NSA5和图9中的NSB1至NSB5)中。至少一个选中的存储器单元串包括选中的存储器单元中的至少一个选中的存储器单元。至少一个选中的存储器单元串：包括具有相关联的第一选择栅极(SGD0310，SGD0900)的漏极端(278，801)和具有相关联的第二选择栅极(SGS0312,SGS0906)的源极端(302，803)，并且包括处于多个层级中的每个层级中的存储器单元(MC0,0至MC6,0；MC0,0至MC5,0)。至少一个未选中的存储器单元串：不包括选中的存储器单元中的任何选中的存储器单元，包括具有相关联的第三选择栅极(SGD1316，SGD1902)的漏极端(306，802)和具有相关联的第四选择栅极(SGS1314，SGS1908)的源极端(304，816)，并且包括处于多个层级中的每个层级中的存储器单元(MC0,1至MC6,1；MC0,1至MC5,1)。
该方法包括，在增大期间(例如，在贯穿图6C中的t1至t5或图7C1中的t1至t3或其中至少一部分)，将第一选择栅极设置为处于导电状态(例如，使Vsgd_sel增大得高于V1)；当将第一选择栅极设置为处于导电状态时，使第三选择栅极和第四选择栅极中的至少一个选择栅极在不导电状态与导电状态之间转变(其可以是例如在图6A1或图7A中的t2处的从不导电到导电的转变，或例如在图6A1的t4处或图7A中的t5处的从导电到不导电的转变)；并且将控制栅极读取电压(例如，VcgrA、VcgrB或VcgrC)施加给选中的存储器单元，并且通过感测至少一个选中的存储器单元串是否处于导电状态来感测选中的存储器单元中的至少一个选中的存储器单元的阈值电压是否高于控制栅极读取电压。
图6A1至图6D2具有共同的时间轴，但是时间增量不一定是等间隔的，并且图不一定是按比例的。图7A至图7F2具有(不同于图6A1至图6F的时间轴)的共同的时间轴。时间增量不一定是等间隔的，并且图不一定是按比例的。对于图6A1至图6F和图7A至图7F2的示例，Vs1＝0V。在图6A1至图6F中，从t1至t6是读取操作的升压部分，以及从t8至t11是感测部分。t6至t8是升压和感测之间的转变阶段。在图7A、图7B、图7C1、图7D、图7E及图7F1中，从t1至t5是读取操作的升压部分，以及从t9至t12是感测部分。在图7C2和图7F2中，从t1至t8是读取操作的升压部分，以及从t9至t12是感测部分。
图8A描绘了与图1E和图1F一致的具有直NAND串的3D非易失性存储器装置的字线层的俯视图，示出了相关联的驱动器。在该配置中，NAND串只有一列，并且源极侧选择栅极在列的底部而不是如在U形NAND串中的那样在列的顶部。此外，块的给定层级具有一个字线层，该一个字线层连接到层的存储器单元中的每个存储器单元。例如，BLK0B具有由WL0B-DR驱动的字线层WL0B，并且BLK1B具有由WLB1-DR驱动的字线层WL1B。也可以使用一定数量的狭槽例如示例狭槽802。在制作过程中使用这些绝缘填充的狭槽，从而在通过湿法蚀刻来去除未掺杂的多晶硅层并且沉积电介质以形成交替的介电层时为堆叠提供结构支撑。
虚线800延伸穿过列C0至C6，图8F中示出了剖面。每个块可以包括存储器单元的列的子块，例如BLK0B中的子块804至子块809以及BLK1B中的子块810至子块815。
图8B描绘了图8A的3D非易失性存储器装置的选择栅极层的俯视图，示出了漏极侧选择栅极线和相关联的驱动器。例如，其可以表示图8F的层SGD。单独的漏极侧选择栅极线例如导电线或导电路径可以与每个行的存储器单元的列相关联。例如，BLK0B包括分别由选择栅极驱动器SGD0-DR至选择栅极驱动器SGD5-DR驱动的选择栅极线820至选择栅极线825。BLK1B包括分别由选择栅极驱动器SGD6-DR至选择栅极驱动器SGD11-DR驱动的选择栅极线826至选择栅极线831。选择栅极驱动器将信号例如电压波形提供给选择栅极线。
图8C描绘了图8A的3D非易失性存储器装置的选择栅极层的俯视图，示出了源极侧选择栅极线和相关联的驱动器。例如，其可以表示图8F的层SGS。单独的源极侧选择栅极线例如导电线或导电路径与存储器单元的列的每一行相关联。例如，BLK0B包括分别由选择栅极驱动器SGS0B0-DR至选择栅极驱动器SGS05B-DR驱动的选择栅极线840至选择栅极线846。BLK1B包括分别由选择栅极驱动器SGS1B0-DR至选择栅极驱动器SGS1B5-DR驱动的选择栅极线846至选择栅极线851。选择栅极驱动器将信号例如电压波形提供给选择栅极线。
图8D描绘了图8A的3D非易失性存储器装置的源极线层的俯视图，示出了源极线和相关联的驱动器。例如，其可以表示图8F的层SL。源极线例如导电线或导电路径与图中的在水平线方向上延伸的成组的存储器单元列相关联。源极线延伸穿过彼此横向相邻的多个块。源极线连接到NAND串的源极侧端，例如，连接到NAND串的本体或垂直沟道。例如，由源极线驱动器SL-DR来驱动源极线861至源极线875。源极线驱动器将信号例如电压波形提供给NAND串的源极侧端。
图8E描绘了图8A的3D非易失性存储器装置的位线层的俯视图，示出了用于BLK0B和BLK1B的位线和相关联的驱动器。例如，其可以表示图8F的层BL。位线例如导电线或导电路径与图中的在水平线方向上延伸的成组的存储器单元列相关联。位线延伸穿过彼此横向相邻的多个块。位线连接到NAND串的漏极侧端，例如，连接到NAND串的本体或垂直沟道。例如，分别由位线驱动器BL0-DR至位线驱动器BL14-DR来驱动位线881至位线895。位线驱动器将信号例如电压波形提供给NAND串的漏极侧端。
图8F描绘了图8A的3D非易失性存储器装置的块的沿着图8A的NAND串的SetB0的线800的剖面图。以多层堆叠描绘了分别与NAND串NSB0至NAND串NSB5对应的存储器单元的列。堆叠877包括衬底101、衬底上的绝缘膜109以及源极线863的一部分。回想到，子块中的另外的直NAND串例如沿着x轴在剖面中描绘的NAND串的前面或后面延伸。NAND串NSB0至NAND串NSB5各自在不同的子块中，但是在共同的一组NAND串(SetB0)中。NSB0具有源极端803和漏极端801。还结合其他狭槽描绘了图8A中的狭槽802。还描绘了位线BLB0的一部分。如下文进一步讨论的那样，虚线描绘了存储器单元和选择栅极。WL0至WL6表示分别处于层级L0至层级L6的字线层或字线层部分。
图9描绘了存储器单元在NAND串的示例组例如图8F中的SetB0中的布置。描绘了NAND串NSB0至NAND串NSB5。提供了如上所使用的类似的标记。在示例读取处理中，被选中来读取的存储器单元是MC3,0。因此，L3是块的选中的层级。MC3,0处于包括NSB0和在NSB0后面的NAND串的选中的子块804(图1F)中。L3的其他存储器单元(即，MC3,1至MCS3,5)在包括NSB1至NSB5和在NSB1至NSB5后面的NAND串180至NAND串183的五个未选中的子块中。同样，其他层级(L0至L2、L4及L5)的其他存储器单元没有被选中。
在本示例中，在NSB0是选中的子块804(图1F)的一部分的情况下，块的多层级存储器单元中的存储器单元布置在至少一个选中的存储器单元串(NSB0)和至少一个未选中的存储器单元串(NSB1至NSB5)中。至少一个选中的存储器单元串包括至少一个选中的存储器单元(MC3,0904)。至少一个选中的存储器单元串：包括具有相关联的第一选择栅极(SGD0900)的漏极端801(图8F)和具有相关联的第二选择栅极(SGS0906)的源极端803(图8F)，并且包括处于多个层级(L0至L5)中的每个层级中的存储器单元(MC0,0至MC5,0)。至少一个未选中的存储器单元串(NSA1)：不包括选中的存储器单元中的任何选中的存储器单元，并且包括具有相关联的第三选择栅极(SGD1 902)的漏极端802和具有相关联的第四选择栅极(SGS1 908)的源极端816，并且包括处于多个层级(L0至L5)中的每个层级中的存储器单元(MC0,1至MC5,1)。
至少一个选中的存储器单元串(NSB0)处于3D堆叠式非易失性存储器装置的块BLK0B(图1F)的选中的子块804中。选中的子块包括多个选中的存储器单元串NSB0和180至183(图1F)。至少一个未选中的存储器单元串(NSB1至NSB5)处于块的未选中的子块(805至809)中。未选中的子块包括多个未选中的存储器单元串(NSB1至NSB5和在NSB1至NSB5后面的NAND串)。
因此，可以看出，在一个实施方式中，提供了一种用于在包括多个层级的存储器单元的3D堆叠式非易失性存储器装置中进行读取操作的方法，其中针对处于多个层级中的选中的层级中的选中的存储器单元进行读取操作。该方法包括：(a)针对处于多个层级中的未选中的层级中的存储器单元，将通过电压从初始电平(例如，0V)增大到至少第一升高电平，多个层级的存储器单元中的存储器单元布置在至少一个选中的存储器单元串和至少一个未选中的存储器单元串中，至少一个选中的存储器单元串包括选中的存储器单元中的至少一个选中的存储器单元、包括具有相关联的第一选择栅极的漏极端和具有相关联的第二选择栅极的源极端并且包括处于多个层级中的每个层级中的存储器单元，并且，至少一个未选中的存储器单元串不包括选中的存储器单元中的任何选中的存储器单元、包括具有相关联的第三选择栅极的漏极端和具有相关联的第四选择栅极的源极端并且包括处于多个层级中的每个层级中的存储器单元；(b)在增大期间，将第一选择栅极设置为处于导电状态；(c)当将第一选择栅极设置为处于导电状态时，使第三选择栅极与第四选择栅极中的至少一个选择栅极在不导电状态与导电状态之间转变；以及(d)将控制栅极读取电压施加给选中的存储器单元，并且通过感测至少一个选中的存储器单元串是否处于导电状态来感测选中的存储器单元中的至少一个选中的存储器单元的阈值电压是否高于控制栅极读取电压。
在另一实施方式中，一种3D堆叠式非易失性存储器装置包括形成在衬底上的多个层级的存储器单元，多个层级的存储器单元中的存储器单元被布置在至少一个选中的存储器单元串和至少一个未选中的存储器单元串中，其中，(a)至少一个选中的存储器单元串包括选中的存储器单元中的至少一个选中的存储器单元并且包括具有相关联的第一选择栅极的漏极端和具有相关联的第二选择栅极的源极端，并且，(b)至少一个未选中的存储器单元串不包括选中的存储器单元中的任何选中的存储器单元并且包括具有相关联的第三选择栅极的漏极端和具有相关联的第四选择栅极的源极端。该3D堆叠式非易失性存储器装置还包括至少一个控制电路。针对处于多个层级中的选中的层级中的选中的存储器单元进行读取操作的该至少一个控制电路：(c)针对处于多个层级中的未选中的层级中的存储器单元，将通过电压从初始电平(例如，0V)增大到至少第一升高电平；(d)在增大期间，将第一选择栅极设置为处于导电状态；(e)当第一选择栅极被设置为处于导电状态时，使第三选择栅极和第四选择栅极中的至少一个选择栅极在不导电状态与导电状态之间转变；(f)将控制栅极读取电压施加给选中的存储器单元；以及(g)在施加控制栅极读取电压施的情况下，感测选中的存储器单元中的至少一个选中的存储器单元的阈值电压是否高于控制栅极读取电压。
在另一实施方式中，提供了一种用于在包括多个层级的存储器单元的3D堆叠式非易失性存储器装置中进行读取操作的方法。针对处于多个层级中的选中的层级中的选中的存储器单元进行读取操作。该方法包括：(a)对至少一个未选中的存储器单元串的沟道进行升压，多个层级的存储器单元中的存储器单元布置在至少一个选中的存储器单元串和至少一个未选中的存储器单元串中，至少一个选中的存储器单元串包括选中的存储器单元中的至少一个选中的存储器单元并且包括具有相关联的第一选择栅极的漏极端和具有相关联的第二选择栅极的源极端，并且，至少一个未选中的存储器单元串不包括选中的存储器单元中的任何选中的存储器单元并且包括具有相关联的第三选择栅极的漏极端和具有相关联的第四选择栅极的源极端，对沟道进行升压包括：针对处于多个层级中的未选中的层级中的存储器单元，将通过电压从初始电平(例如，0V)增大到至少第一升高电平；(b)在通过电压的增大期间，在通过电压达到第一升高电平之前，通过提高第一选择栅极的电压以使第一选择栅极转变为导电状态来中断升压；以及(c)在沟道处于由升压引起的升压电平并且通过电压处于至少第一升压电平的情况下：将控制栅极读取电压施加给选中的存储器单元，并且感测选中的存储器单元中的至少一个选中的存储器单元的阈值电压是否高于控制栅极读取电压。
为示出和描述的目的，已经给出了对本发明的前述详细描述。其并不旨在穷举或将本发明限制为所公开的精确形式。可以根据以上教示做出许多修改和变型。选择所描述的实施方式是为了最好地说明本发明的原理及其实际应用，从而使得本领域的其他技术人员能够最佳地在各种实施方式中以及以适于所预期的特定用途的各种修改来利用本发明。意在由所附权利要求书来限定本发明的范围。

Claims (8)

1.一种用于在包括多个层级的存储器单元的3D堆叠式非易失性存储器装置中进行读取操作的方法，所述读取操作针对处于所述多个层级中的选中的层级中的选中的存储器单元来进行，所述方法包括：
针对处于所述多个层级中的未选中的层级中的存储器单元，将通过电压从初始电平增大到至少第一升高电平，所述多个层级的存储器单元中的所述存储器单元布置在至少一个选中的存储器单元串和至少一个未选中的存储器单元串中，所述至少一个选中的存储器单元串包括所述选中的存储器单元中的至少一个选中的存储器单元并且包括具有相关联的第一选择栅极的漏极端和具有相关联的第二选择栅极的源极端，并且，所述至少一个未选中的存储器单元串不包括所述选中的存储器单元中的任何选中的存储器单元并且包括具有相关联的第三选择栅极的漏极端和具有相关联的第四选择栅极的源极端；
在所述增大期间，将所述第一选择栅极设置为处于导电状态；
当将所述第一选择栅极设置为处于所述导电状态时，使所述第三选择栅极和所述第四选择栅极中的至少一个选择栅极在不导电状态与所述导电状态之间转变；以及
将控制栅极读取电压施加给所述选中的存储器单元，并且感测所述选中的存储器单元中的所述至少一个选中的存储器单元的阈值电压是否高于所述控制栅极读取电压，其中，
所述使所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极在所述不导电状态与所述导电状态之间转变包括：使所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极从所述不导电状态转变为所述导电状态；
所述方法还包括：当将所述第一选择栅极设置为处于所述导电状态时，使所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极从所述导电状态转变回所述不导电状态；
所述使所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极从所述不导电状态转变为所述导电状态包括：增大所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极的电压；并且，所述使所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极从所述导电状态转变回所述不导电状态包括：减小所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极的所述电压；并且
所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极的所述电压具有尖峰形，使得所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极的所述电压在被增大之后和在被减小之前不达到稳定状态电平。
2.根据权利要求1所述的方法，还包括：
在所述增大期间，将下述电压施加给所述选中的层级，所述电压足够高以使所述选中的存储器单元处于所述导电状态。
3.根据权利要求1所述的方法，还包括：
所述转变包括使所述第三选择栅极和所述第四选择栅极二者在所述不导电状态与所述导电状态之间转变。
4.根据权利要求1所述的方法，还包括：
在所述使所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极从所述导电状态转变回所述不导电状态之后，将所述通过电压从所述至少第一升高电平增大到第二升高电平。
5.根据权利要求1所述的方法，还包括：
当将所述第一选择栅极设置为处于所述导电状态时，经由公共位线将非零电压施加给所述至少一个选中的存储器单元串的所述漏极端和所述至少一个未选中的存储器单元串的所述漏极端。
6.一种3D堆叠式非易失性存储器装置，包括：
形成在衬底上的多个层级的存储器单元，所述多个层级的存储器单元中的所述存储器单元包括在所述多个层级的选中的层级中的选中的存储器单元，并且布置在至少一个选中的存储器单元串和至少一个未选中的存储器单元串中，其中，(a)所述至少一个选中的存储器单元串包括选中的存储器单元中的至少一个选中的存储器单元并且包括具有相关联的第一选择栅极的漏极端和具有相关联的第二选择栅极的源极端，并且，(b)所述至少一个未选中的存储器单元串不包括所述选中的存储器单元中的任何选中的存储器单元并且包括具有相关联的第三选择栅极的漏极端和具有相关联的第四选择栅极的源极端；以及
至少一个控制电路，针对处于所述多个层级中的所述选中的层级中的所述选中的存储器单元进行读取操作的所述至少一个控制电路：(c)针对处于所述多个层级中的未选中的层级中的存储器单元，将通过电压从初始电平增大到至少第一升高电平；(d)在所述增大期间，将所述第一选择栅极设置为处于导电状态；(e)当所述第一选择栅极被设置为处于所述导电状态时，使所述第三选择栅极和所述第四选择栅极中的至少一个选择栅极在不导电状态与所述导电状态之间转变；(f)将控制栅极读取电压施加给所述选中的存储器单元；以及(g)在施加所述控制栅极读取电压的情况下，感测所述选中的存储器单元中的所述至少一个选中的存储器单元的阈值电压是否高于所述控制栅极读取电压，其中，
所述使所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极在所述不导电状态与所述导电状态之间转变包括：使所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极从所述不导电状态转变为所述导电状态；
当将所述第一选择栅极设置为处于所述导电状态时，所述控制电路被配置成使所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极从所述导电状态转变回所述不导电状态；
所述使所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极从所述不导电状态转变为所述导电状态包括：增大所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极的电压；并且，所述使所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极从所述导电状态转变回所述不导电状态包括：减小所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极的所述电压；并且
所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极的所述电压具有尖峰形，使得所述第三选择栅极和所述第四选择栅极中的所述至少一个选择栅极的所述电压在被增大之后和在被减小之前不达到稳定状态电平。
7.根据权利要求6所述的3D堆叠式非易失性存储器装置，其中：
在所述增大期间，所述至少一个控制电路将下述电压施加给所述选中的层级，所述电压足够高以使所述选中的存储器单元处于所述导电状态。
8.根据权利要求7所述的3D堆叠式非易失性存储器装置，其中：
每个存储器串包括U形NAND串或直NAND串。
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