KR20230163937A - 플래쉬 메모리 - Google Patents

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KR20230163937A
KR20230163937A KR1020230064983A KR20230064983A KR20230163937A KR 20230163937 A KR20230163937 A KR 20230163937A KR 1020230064983 A KR1020230064983 A KR 1020230064983A KR 20230064983 A KR20230064983 A KR 20230064983A KR 20230163937 A KR20230163937 A KR 20230163937A
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마사루 야노
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윈본드 일렉트로닉스 코포레이션
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Abstract

[과제] 고집적화, 저전력화가 가능한 플래쉬 메모리를 제공한다.
[해결 수단] 본 발명의 플래쉬 메모리(100)는, AND형의 메모리 셀 어레이(110), 어드레스 버퍼(120), 행 선택 구동회로(130), 열 선택 회로(140), 입출력 회로(150) 및 읽기 쓰기 제어부(160)를 포함하여 구성된다. 메모리 셀은, 예를 들면, ONO 구조의 전하 축적층을 포함하고, 읽기 쓰기 제어부(160)는, 선택 메모리 셀의 전하 축적층과 채널과의 사이의 FN 터널링에 의해 프로그램이나 소거를 실시한다.

Description

플래쉬 메모리{FLASH MEMORY}
본 발명은, AND형의 메모리 셀 어레이 구조를 갖는 플래쉬 메모리에 관한 것이다.
NOR형 플래쉬 메모리는, 비트선과 소스선과의 사이에 1개의 메모리 셀을 배치하고, 메모리 셀로의 랜덤 액세스가 가능한 불휘발성 메모리이며, 그 집적도의 향상을 도모하기 위해서, 가상 접지 방식이나 다치(多値) 방식을 채용하고 있다.
NOR형 플래쉬 메모리에서는, 고집적화가 진행되고 있지만, 그 스케일링이 한계에 가까워지고 있다. 프로그래밍에서는, 선택 메모리 셀에 프로그램 전압을 인가하고, 선택 비트선에 양의 전압을 인가하고, 선택 소스선에 0 V를 인가하고, 소스/드레인 간의 채널 전류에 의해 발생하는 핫 일렉트론을 전하 축적층에 축적시킬 필요가 있다. 그러나, 비트선(드레인)에 비교적 큰 전압(~5 V)을 인가하기 때문에, 게이트 길이(gate length)를 스케일링에 따라서 작게 하면, 소스/드레인 간으로 펀치 스루(punch through)의 문제가 생길 수 있다. 이 때문에, NOR형의 메모리 셀의 스케일링에는 제한이 있다. 더욱이 NOR형의 메모리 셀은, 프로그램시에 채널 전류가 흐르기 때문에, 소비 전력도 커져 버린다.
본 발명에 따른 플래쉬 메모리는, 행 방향으로 연재하는 복수의 워드선, 열 방향으로 연재하는 복수의 비트선 및 복수의 소스선, 및 복수의 메모리 셀을 포함한 메모리 셀 어레이이며, 각 메모리 셀은, 전하 축적층, 상기 전하 축적층 상에 형성된 게이트, 비트선 및 소스선에 접속되는 드레인 영역 및 소스 영역을 포함하고, 복수의 메모리 셀이 비트선과 소스선과의 사이에 병렬이 되도록 접속되고, 행 방향의 메모리 셀의 각 게이트가 대응하는 워드선에 공통으로 접속되는, 상기 메모리 셀 어레이와, 행 방향의 워드선을 선택하는 행 선택 수단과, 열 방향의 비트선 및 소스선을 선택하는 열 선택 수단과, 상기 행 선택 수단 및 상기 열 선택 수단에 의해서 선택된 메모리 셀의 읽기, 프로그램 또는 소거를 제어하는 제어 수단을 포함하고, 프로그램 또는 소거는, 선택 메모리 셀의 채널과 상기 전하 축적층과의 사이의 전자의 터널링에 의해 행해진다.
본 발명에 의하면, 비트선과 소스선과의 사이에 복수의 메모리 셀이 병렬로 접속되고, 또한 선택 메모리 셀의 채널과 전하 축적층과의 사이의 전자의 터널링에 의해 프로그램 및 소거를 실시하도록 했기 때문에, 플래쉬 메모리의 고집적화 및 저전력화를 도모할 수 있다.
[도 1] 본 발명의 실시예에 따른 플래쉬 메모리의 구성을 나타내는 블록도이다.
[도 2]　본 발명의 실시예에 따른 AND형 메모리 셀 어레이의 구성을 모식적으로 나타내는 도이다.
[도 3]　도 3(A), (B)는, 도 2에 나타내는 메모리 셀의 A부 및 B부의 확대도이다.
[도 4]　도 2(A)에 나타내는 메모리 셀 어레이의 N+ 확산 영역과 아이솔레이션(isolation) 영역과의 평면도를 모식적으로 나타내는 도이다.
[도 5]　도 5(A)는, 본 실시예에 따른 AND형 메모리 셀 어레이의 등가 회로도, 도 5(B)는, 본 실시예에 따른 AND형 메모리 셀 어레이의 다른 등가 회로도이다.
[도 6]　본 발명의 실시예에 따른 AND형 플래쉬 메모리의 프로그램 동작을 설명하는 도이다.
[도 7] 본 발명의 실시예에 따른 AND형 플래쉬 메모리의 소거 동작을 설명하는 도이다.
본 발명은, MONOS 타입 또는 SONOS 타입의 AND형의 메모리 셀 어레이 구조를 갖는 플래쉬 메모리에 관한 것이고, 질화막에 전하를 트랩(trap)시키는 구성을 이용하기 때문에 플래쉬 메모리의 고집적화, 저전력화를 도모한다.
다음으로, 본 발명의 실시의 형태에 대해 도면을 참조하여 상세하게 설명한다. 도 1은, 본 실시예에 따른 플래쉬 메모리(100)의 주요한 전체 구성을 나타내는 블록도이다. 도 1을 참조하여, 플래쉬 메모리(100)는, AND형의 메모리 셀 어레이 구조를 갖는 메모리 셀 어레이(110), 외부에서 입력된 어드레스를 보관 유지하는 어드레스 버퍼(120), 행 어드레스에 근거하여 워드선을 선택하고, 선택한 워드선을 구동하는 행 선택 구동회로(130), 열 어드레스에 근거하여 비트선이나 소스선을 선택하는 열 선택 회로(140), 외부의 호스트 장치와 데이터나 커맨드 등의 송수(exchange)를 실시하는 입출력 회로(150), 읽기 동작시에 선택 메모리 셀로부터 읽어낸 데이터를 센스 하거나, 프로그램 동작시에 선택 메모리 셀에 쓰기 위한 바이어스 전압을 비트선 등에 인가하거나, 소거 동작시에 P웰 등에 소거 전압을 인가하는 읽기 쓰기 제어부(160)를 포함한다. 각 부는, 어드레스, 데이터, 제어 신호 등을 송수 가능한 내부 버스 등에 의해서 접속되고, 또, 여기에는 도시하지 않지만, 각종의 바이어스 전압을 생성하기 위한 전압 생성 회로 등이 포함되어 있다.
도 2는, AND형 메모리 셀 어레이를 설명하는 도이다. 도 2(A)는, 메모리 셀 어레이의 평면도, 도 2(B)는, 도 2(A)의 Y1-Y1선 단면도, 도 2(C)는, 도 2(A)의 Y2-Y2선 단면도, 도 2(D)는, 도 2(A)의 X-X선 단면도이다. 도 2(C) 및 도 2(D)의 A부 및 B부는, 1개의 메모리 셀(MC)을 나타내고, 도 3(A), (B)는, A부 및 B부의 확대도이다.
도 2 및 도 3을 참조하여, 메모리 셀 어레이(110)는, 예를 들면, N형의 실리콘 기판 또는 N형의 실리콘 영역 내에 형성된 P웰 영역(200)에 형성된다. P웰 영역(200) 상에는, 행 방향(X방향)으로 연재하는 복수의 워드선(WL)이 형성되고, 워드선(WL)과 교차하도록 열 방향(Y방향)으로 복수의 금속선(210)이 형성된다. 금속선(210)은, 비트선(BL)과 소스선(SL)으로서 사용할 수 있다. 워드선(WL)은, 예를 들면, 도전성의 폴리실리콘 재료로 구성되고, 금속선(210)은, 예를 들면, Al, Cu, W 등의 금속재료로 구성된다.
각 워드선(WL)의 직하(直下)에는, 행 방향으로 연재하는 전하 축적층(220)이 형성된다. 전하 축적층(220)은, P웰 영역과의 사이에 FN(Fowler-Nordheim) 터널링에 의해 주입된 전자를 축적할 수 있다. 일실시예에서는, 전하 축적층(220)은, 예를 들면, 전자를 트랩하기 위한 실리콘 질화막(SiN)을 포함할 수 있다. 다른 실시예에서는, 전하 축적층(220)은, 도 3에 나타내듯이, 실리콘 산화막(222)과, 실리콘 질화막(224)과, 실리콘 산화막(226)을 포함한 ONO 구조를 갖는다. 하층의 실리콘 산화막(222)은, 채널과의 사이에 전자의 터널링을 가능하게 하는 막두께를 갖고, 상층의 실리콘 산화막(226)은, 전하 축적층과 게이트(워드선)와의 사이의 절연 내압을 제공하는 막두께를 갖는다. 실리콘 질화막(224)은, 실리콘 산화막(222)과의 계면에 전자를 트랩한다. ONO 구조의 전체의 막두께는, 예를 들면, 50 옴스트롬 정도이다.
P웰 영역(200)에는, 도 4에 나타내듯이, 열 방향(Y방향)으로 연재하는 N+ 형의 복수의 확산 영역(240)이 일정한 간격(L)으로 형성된다. 확산 영역(240)은, 메모리 셀의 소스 영역 및 드레인 영역으로서 사용할 수 있다. 인접하는 확산 영역(240)의 일방의 측에는, 아이솔레이션 영역(250)이 형성되고, 타방의 측에는, 메모리 셀의 채널(260)이 형성된다. 아이솔레이션 영역(250)은, 예를 들면, 쉘로우 트렌치(STI) 등에 의한 산화 영역일 수 있다.
복수의 확산 영역(240)과 교차하는 행 방향에는, 전하 축적층(220)을 통해 복수의 워드선(WL)이 형성된다(도 4에는, 1개의 워드선(WL) 만이 예시되고 있는 것에 유의). 예를 들면, 실리콘 기판 상에 ONO 구조와 폴리실리콘층을 적층하고, 포토리소(photolitho) 공정에 의해 폴리실리콘층과 ONO 구조를 패터닝 함으로써, 전하 축적층(220)과 그 상층의 워드선(WL)이 형성될 수 있다.
1개의 메모리 셀(MC)은, 소스 영역, 드레인 영역, 전하 축적층(220), 게이트를 포함한 MOS 타입의 트랜지스터로 구성된다. 메모리 셀(MC)은, 도 3(A), (B)에 나타내듯이, 워드선(WL)이 게이트를 구성하고, 인접하는 확산 영역(240)이 소스 영역 및 드레인 영역을 구성한다. 이 때문에, 확산 영역(240)의 행 방향의 간격(L)은, 트랜지스터의 게이트 길이를 규정한다.
본 실시예의 메모리 셀(MC)은, 채널과 전하 축적층(220)과의 사이에 FN 터널링에 의해 프로그램 및 소거를 실시하고, NOR형 메모리 셀과 같이 소스/드레인 간에 채널 전류를 생성하는 것은 아니기 때문에, 펀치 스루의 문제에 의한 게이트 길이의 스케일링의 제약은 생기지 않는다. 따라서, 확산 영역(240) 간의 게이트 길이(L)를, NOR형 메모리 셀 때보다 작게 하는 스케일링이 가능하다.
또, 확산 영역(240)의 깊이 방향에는, 내압을 올리기 위한 N형의 채널 스톱 영역(242)을 형성하도록 해도 무방하다. 확산 영역(240)이나 채널 스톱 영역(242)은, 예를 들면, 이온 주입에 의해 형성된다.
복수의 금속선(210)은, 도 2에 나타내듯이, 복수의 확산 영역(240)의 각각과 평행하게 열 방향으로 연재하고, 컨택트(270)를 통해 확산 영역(240)에 전기적으로 접속된다. 여기에는 도시하지 않지만, 실리콘 기판 표면과 금속층(210)과의 사이에는 층간 절연막이 형성되고, 컨택트(270)는, 층간 절연막에 형성된 비아 홀을 통해 확산 영역(240)에 접속된다. 컨택트(270)는, 도전성의 플러그 등을 포함하여 구성된다.
컨택트(270)는, 열 방향의 복수의 워드선을 가로지르는 위치에 설치된다. 도 2의 예에서는, 컨택트(270)는, 3개의 워드선(WL)을 가로지르는 위치에 설치되고 있다. 바꾸어 말하면, 3개의 메모리 셀의 드레인 영역을 제공하는 확산 영역(240)이 로컬 비트선(LBL)을 형성하고, 3개의 메모리 셀의 소스 영역을 제공하는 확산 영역(240)이 로컬 소스선(LSL)을 형성한다.
로컬 비트선(LBL)/로컬 소스선(LSL)에 공통으로 접속되는 메모리 셀의 수는 특별히 한정되지 않지만, 예를 들면, 8개의 메모리 셀, 혹은 16개의 메모리 셀이 1개의 묶음으로서 공통으로 접속되도록 해도 무방하다. 이 경우, 컨택트(270)는, 열 방향의 8개의 워드선(WL)을 가로지르는 위치에, 혹은 16개의 워드선(WL)을 가로지르는 위치에 설치된다. 로컬 비트선(LBL)/로컬 소스선(LSL)을 설치 함으로써, 비트선(BL) 및 소스선(SL)과 확산 영역(240)의 컨택트의 수를 줄이고, 메모리 셀 어레이의 고집적화, 혹은 1개의 메모리 셀의 소형화를 도모한다. 또, 일정 간격으로 컨택트(270)를 설치 함으로써, 확산 영역(240)을 이용하는 것에 의한 저항의 저감을 도모할 수 있다.
도 5(A)는, 본 실시예의 AND형 메모리 셀 어레이의 등가 회로이며, 여기에는, 4개의 메모리 셀(MC00, MC01, MC10, MC11)이 예시되고 있다. 행 방향의 메모리 셀(MC00, MC10)의 각 게이트가 대응하는 워드선(WL0)에 공통으로 접속되고, 행 방향의 메모리 셀(MC01, MC11)의 각 게이트가 대응하는 워드선(WL1)에 공통으로 접속된다. 또, 열 방향의 메모리 셀(MC00, MC01)의 각 드레인 영역이 대응하는 비트선(BL0)에 공통으로 접속되고, 각 소스 영역이 대응하는 소스선(SL0)에 공통으로 접속되고, 열 방향의 메모리 셀(MC10, MC11)의 각 드레인 영역이 대응하는 비트선(BL1)에 공통으로 접속되고, 각 소스 영역이 대응하는 소스선(SL1)에 공통으로 접속된다. 더욱이 메모리 셀(MC00, MC10, MC01, MC11)를 형성하는 P웰 영역에는, 웰 전위(PW)이 인가된다.
AND형 메모리 셀은, NOR형 메모리 셀과 달리, 한 쌍의 비트선과 소스선이 다른 쌍의 비트선과 소스선으로부터 완전하게 분리되고, 복수의 메모리 셀이 비트선과 소스선과의 사이에 병렬로 접속된다.
또, 도 2에 나타내듯이 3개의 워드선(WL)을 1개의 묶음으로서 로컬 비트선(LBL)/로컬 소스선(LSL)을 형성했을 경우의 다른 등가 회로를 도 5(B)에 나타낸다. 워드선(WL0, WL1, WL2)에 접속된 3개의 메모리 셀의 각 드레인 영역이 로컬 비트선(LBL)에 공통으로 접속되고, 각 소스 영역이 로컬 소스선(LSL)에 공통으로 접속된다. 로컬 비트선(LBL)와 비트선(BL)과의 사이에는, 비트선측 선택 트랜지스터가 설치되고, 로컬 소스선(LSL)와 소스선(SL)와의 사이에는, 소스선측 선택 트랜지스터가 설치된다. 비트선측 선택 트랜지스터의 게이트에는, 선택 신호(S_LBL)가 인가되고, 소스선측 선택 트랜지스터의 게이트에는, 선택 신호(S_LSL)가 인가된다. 예를 들면, 워드선(WL1)이 선택될 때, 선택 신호(S_LBL0) 및 선택 신호(S_LSL0)가 H레벨로 구동되고, 로컬 비트선(LBL0)이 비트선(BL0)에 접속되고, 로컬 소스선(LSL0)이 소스선(SL0)에 접속된다.
이와 같이, 복수의 로컬 비트선(LBL) 및 복수의 로컬 소스선(LSL)로부터 선택된 로컬 비트선 및 로컬 소스선을 선택적으로 비트선(BL) 및 소스선(SL)에 접속 함으로써, 비트선(BL) 및 소스선(SL)의 기생 용량을 줄여, 소비 전력이 절약된다.
행 선택 구동회로(130)는, 행 어드레스에 근거하여 워드선(WL)을 선택하고, 선택 워드선(WL) 및 비선택 워드선을 동작에 따른 전압으로 구동한다. 예를 들면, 읽기 동작시, 선택 워드선에 읽기 전압을 인가하고, 프로그램 동작시, 선택 워드선에 프로그램 전압을 인가하고, 비선택 워드선에 프로그램 금지 전압을 인가하고, 소거 동작시, 선택 워드선에 소거 전압을 인가하고, 비선택 워드선에 소거 금지 전압을 인가한다. 또, 도 5(B)와 같이 비트선측 선택 트랜지스터 및 소스선측 선택 트랜지스터를 설치한 경우에는, 대응하는 선택 신호(S_LBL), 선택 신호(S_LSL)를 H레벨로 구동한다.
열 선택 회로(140)는, 열 어드레스에 근거하여 비트선(BL) 및 소스선(SL)를 선택하고, 선택한 비트선(BL) 및 소스선(SL)에 동작에 따른 전압을 인가하고, 혹은 비선택 비트선이나 비선택 소스선을 플로팅 상태로 한다.
읽기 쓰기 제어부(160)는, 외부의 호스트 장치로부터 받은 커맨드에 따라 읽기, 프로그램, 소거 등의 동작을 제어한다. 읽기 쓰기 제어부(160)는, 센스 앰프나 쓰기 앰프 등을 포함하고, 센스 앰프는, 읽기 동작시에 선택 메모리 셀에 접속된 비트선(BL)과 소스선(SL)에 흐르는 전류나 전압을 센스 하고, 쓰기 앰프는, 읽기 동작시에 선택 비트선에 읽기 전압을 인가하거나 프로그램 동작시에 선택 비트선이나 비선택 비트선에 전압을 인가하거나, 혹은 P웰에 인가하는 웰 전위(PW)를 생성하고, 더욱이 소거 동작시에 비트선이나 소스선을 플로팅 상태로 하거나, P웰에 인가하는 웰 전위(PW)를 생성한다.
다음으로, 본 실시예의 플래쉬 메모리의 동작에 대해 설명한다.
[읽기 동작]
입출력 회로(150)를 통해 외부로부터 읽기 커맨드, 어드레스가 수취되면, 읽기 쓰기 제어부(160)는, 읽기 커맨드에 근거하여 읽기 동작의 시퀀스(sequence)를 제어한다. 행 선택 구동회로(130)는, 어드레스 버퍼(120)로부터 제공된 행 어드레스에 근거하여 워드선(WL)을 선택하고, 선택 워드선(WL)에 읽기 전압을 인가한다. 열 선택 회로(140)는, 어드레스 버퍼(120)로부터 제공된 열 어드레스에 근거하여 비트선(BL) 및 소스선(SL)를 선택한다.
읽기 쓰기 제어부(160)는, 선택 비트선(BL)에 양의 전압을 인가하고, 선택 소스선(SL)에 흐르는 전압 또는 전류를 센스 하고, 읽기 데이터 「0」, 「1」을 판별한다. 선택 메모리 셀이 프로그램 되어 있지 않으면(소거 상태이면), 선택 메모리 셀은 읽기 전압에 의해서 도통하고, 선택 소스선(SL)에 전압 또는 전류가 발생하고, 데이터 「1」이 센스 된다. 한편, 선택 메모리 셀이 프로그램 되고 있으면, 선택 메모리 셀은 읽기 전압에 의해서 비도통이며, 선택 소스선(SL)에 전압 또는 전류가 발생하지 않기 때문에, 데이터 「0」이 센스 된다. 읽기 쓰기 제어부(160)는, 센스한 데이터를 입출력 회로(150)를 통해 외부로 출력한다. 읽기는, NAND 플래쉬 메모리와 동일하게 페이지 단위로의 읽기 가능하고, 또, 후술 하는 프로그램 베리파이(program verify)나 소거 베리파이에서도 실시 가능하다.
[프로그램 동작]
입출력 회로(150)를 통해 외부로부터 프로그램 커맨드, 어드레스, 데이터가 수취되면, 읽기 쓰기 제어부(160)는, 프로그램 커맨드에 근거하여 프로그램 동작의 시퀀스를 제어한다. 행 선택 구동회로(130)는, 행 어드레스에 근거하여 워드선(WL)을 선택하고, 선택 워드선(WL)에 프로그램 전압이 인가하고, 비선택 워드선에 프로그램 금지 전압을 인가한다. 열 선택 회로(140)는, 열 어드레스에 근거하여 비트선(BL) 및 소스선(SL)를 선택한다.
도 6(A), (B)에, 프로그램 동작시에 각 부에 인가되는 바이어스 전압의 일례를 나타낸다. 여기에서는, 선택 메모리 셀(MC1)을 프로그램한다고 가정한다. 시각 t1-t2는, 비선택 비트선의 프리챠지 기간이며, 이 기간 중, 비선택 비트선(BL_B)에 양의 프리챠지 전압(예를 들면, 2ｖ)이 인가된다. 한편, 선택 비트선(BL_A)에는 0ｖ이 인가되고, 선택 워드선(WL) 및 비선택 워드선(WL)은 0ｖ이다. 선택 소스선(SL_A )및 비선택 소스선(SL_B)은 플로팅 상태이다. 또, P웰에는, 웰 전위(PW)로서 -2ｖ의 음의 전압이 인가된다. 비선택 비트선(BL_B)의 프리챠지 전압은, P웰에 음의 전압이 인가되고 있는 기간 중에 인가된다.
시각 t2에서 프리챠지 기간이 종료하면, 시각 t2-t3에서 선택 메모리 셀(MC1)로의 프로그램을 한다. 선택 워드선(WL)에 2 단계로 프로그램 전압이 인가되고(예를 들면, 4ｖ에서 9ｖ), 비선택 워드선(WL)에 프로그램 금지 전압(예를 들면, 4ｖ)이 인가되고, P웰에, 예를 들면 0ｖ가 인가되고, 비선택 비트선(BL_B)이 플로팅 된다. P웰이 음의 전압으로부터 0ｖ로 천이 했을 때, 비선택 비트선(BL_B)의 프리챠지 전압이 부스트 된다. 게다가 비선택 워드선(WL)에 프로그램 금지 전압이 인가되었을 때, 드레인 영역과 게이트와의 사이의 용량 커플링에 의해 비선택 비트선(BL_B)의 부스트 된 프리챠지 전압이 더욱이 부스트 된다.
비선택 비트선(BL_B)(드레인 영역)의 전압이 부스트 된 후, 선택 워드선(WL)에 4ｖ에서 승압된 9ｖ의 프로그램 전압이 인가된다. 선택 메모리 셀(MC1)이 도통했을 때, 선택 비트선(BL_A)에는 0ｖ이 인가되고 있기 때문에, 채널 전위가 0ｖ가 된다. 채널과 게이트 간의 전위차는, 채널로부터 전하 축적층(220)에 전자가 FN 터널링 하는데 충분한 크기이며, 터널링 한 전자는, 전하 축적층(220)의 질화막에 트랩 되고, 데이터 「0」이 프로그램 된다.
한편, 비선택 메모리 셀(MC2)은, 선택 워드선(WL)에 9ｖ가 인가되기 때문에 도통한다. 비선택 비트선(BL_B)의 프리챠지 전압은, 상기한 것처럼 P웰의 웰 전위(PW)에 의해서 부스트 되고, 더욱이 드레인 영역과 게이트 간의 용량 커플링에 의해 셀프 부스트 되고, 비선택 메모리 셀(MC2)의 채널 및 소스 영역의 전압은, 드레인 영역과 동일하게 상승한다. 비선택 메모리 셀(MC2)의 채널과 게이트 간의 전위차는, 채널로부터 전하 축적층(220)으로 전자를 FN 터널링 시키기 위한 충분한 크기가 아니고, 그러므로, 비선택 메모리 셀(MC2)의 프로그램이 금지된다.
비선택 메모리 셀(MC3)은, 비선택 워드선(WL)에 프로그램 금지 전압(4ｖ)이 인가되기 때문에 도통하고, 채널 전위가 0ｖ이 된다. 그러나, 비선택 메모리 셀(MC3)의 채널과 게이트 간의 전위차는, 선택 메모리 셀(MC1)의 채널과 게이트 간의 전위차 보다 작고, 이 전위차는, 전자가 FN 터널링 하는데 충분한 크기는 아니다. 이 때문에, 비선택 메모리 셀(MC3)의 프로그램이 금지된다.
선택 메모리 셀의 프로그램은, NAND형 플래쉬 메모리와 동일하게 ISPP에 의해서 실시할 수 있고, 프로그램 베리파이가 불합격의 경우에는, 스텝 전압 만 높은 프로그램 전압이 선택 메모리 셀의 선택 워드선에 인가된다. 프로그램은, NAND형 플래쉬 메모리와 동일하게 페이지 단위 또는 복수의 메모리 셀에 동시에 실시할 수 있다.
[소거 동작]
예를 들면, 입출력 회로(150)를 통해 외부로부터 소거 커맨드, 어드레스가 수취되면, 읽기 쓰기 제어부(160)는, 소거 커맨드에 근거하여 소거 동작의 시퀀스를 제어한다. 소거는, 워드선 단위로 실시할 수 있다.
도 7(A)는, 소거되는 선택 워드선의 각 부에 인가되는 바이어스 전압의 예를 나타내고, 도 7(B)는, 소거 금지의 비선택 워드선의 각 부에 인가되는 바이어스 전압의 예를 나타내고, 도 7(C)는, 인가되는 바이어스 전압의 타이밍 차트이다. 동 도는, 2개의 선택 워드선(WL)에 접속된 선택 메모리 셀이 소거되는 예를 나타내고, 또, 소스선(SL)의 파선은, 플로팅 상태의 전위를 나타내고 있다.
시각 t1 에 있어서, 행 선택 구동회로(130)는, 행 어드레스에 근거하여 워드선(WL)을 선택하고, 비선택 워드선(WL)에 0ｖ를 인가하고, 읽기 쓰기 제어부(160)는, 모든 비트선(BL) 및 소스선을 플로팅 상태로 하고, P웰에 웰 전위(PW)로서 0ｖ를 인가한다.
시각 t2 에 있어서, 비선택 워드선(WL)에 소거 금지 전압(예를 들면, 3ｖ)을 인가한다. 비트선(BL) 및 소스선(SL)는 플로팅 상태이기 때문에, 소스 영역 및 채널의 전위가 셀프 부스트에 의해 약간 상승한다.
다음으로, 시각 t3 에 있어서, 소거 금지 전압 보다 약간 높은 전압(예를 들면, 5ｖ)을 P웰에 인가한다. P웰에 약간 높은 양의 전압을 인가 함으로써, 채널 근방에 정공이 모인다(전자가 제거된다). P웰에 양의 전압을 인가하는 기간은, 예를 들면, 수십 us이며, 이 기간은, 소거를 실시하기 전의 비선택 워드선의 비선택 메모리 셀의 소거 금지를 설정하는 기간이다.
다음으로, 시각 t4로부터 시각 t5 에 있어서, 선택 워드선(WL)에 음의 소거 전압(예를 들면,-5ｖ)을 인가한다. 이 경우, 선택 메모리 셀의 게이트와 채널 간의 전위차는, 전하 축적층(220)에 보관 유지된 전자를 FN 터널링 보다 채널로 방출시키는데 충분한 크기이다. 전하 축적층(220)으로부터 채널로 방출된 전자는, 채널 근방에 모인 정공과 재결합하여, 소멸한다. 이렇게 하여, 선택 워드선(WL)의 선택 메모리 셀의 데이터가 소거된다.
한편, 비선택 워드선의 비선택 메모리 셀의 게이트(여기에서는, 3ｖ)와 채널(여기에서는, 5ｖ)의 전위차는, 전하 축적층(220)에 보관 유지된 전자를 FN 터널링 시키는 데에 충분한 크기는 아니기 때문에, 전하 축적층(220)에 보관 유지된 전자는 채널로 방출되지 않고, 비선택 워드선의 소거가 금지된다. 그 후, 시각 t6에서 P웰에 0ｖ를 인가하고, 시각 t7에서 비선택 워드선(WL)에 0ｖ를 인가하고, 소거 순서가 종료된다.
소거는, 워드선 단위로 실시하는 것도 가능하지만, 복수의 워드선을 포함한 섹터 단위로의 일괄 소거가 바람직하다. 이 경우, 섹터 간은, 섹터 선택 트랜지스터를 통해 접속되고, 섹터 선택 트랜지스터에 의해서 소거 대상의 섹터가 선택된다. 이것에 의해 선택 워드선과 비선택 워드선 간의 간섭이 회피된다.
이와 같이 본 실시예에 의하면, 메모리 셀 어레이를 AND형 구조로 하고, 메모리 셀의 프로그램 및 소거를 FN 터널링으로 실시하도록 했기 때문에, 플래쉬 메모리의 고집적화 및 저소비 전력화를 도모할 수 있다.
상기 실시예에서는, 확산 영역을 이용하여 로컬 비트선(LBL)나 로컬 소스선(LSL)을 구성했지만, 이것에 한정하지 않고, 다층 배선 구조에 의해서 로컬 비트선(LBL)이나 로컬 소스선(LSL)을 구성하도록 해도 무방하다. 즉, 로컬 비트선 및 로컬 소스선은, 비트선 및 소스선과 확산 영역과의 사이에 형성되는 배선층으로 구성된다.
이상, 본 발명의 바람직한 실시의 형태에 대해 상술했지만, 본 발명은, 특정의 실시 형태로 한정되는 것이 아니고, 특허 청구의 범위에 기재된 본 발명의 요지의 범위 내에서, 여러 가지의 변형, 변경이 가능하다.
100 : 플래쉬 메모리
110 : 메모리 셀 어레이
120 : 어드레스 버퍼
130 : 행 선택 구동회로
140 : 열 선택 회로
150 : 입출력 회로
160 : 읽기 쓰기 제어부

Claims (16)

  1. 행 방향으로 연재하는 복수의 워드선, 열 방향으로 연재하는 복수의 비트선 및 복수의 소스선, 및 복수의 메모리 셀을 포함한 메모리 셀 어레이이며, 각 메모리 셀은, 전하 축적층, 상기 전하 축적층 상에 형성된 게이트, 비트선 및 소스선에 접속되는 드레인 영역 및 소스 영역을 포함하고, 복수의 메모리 셀이 비트선과 소스선과의 사이에 병렬이 되도록 접속되고, 행 방향의 메모리 셀의 각 게이트가 대응하는 워드선에 공통으로 접속되는, 상기 메모리 셀 어레이와,
    행 방향의 워드선을 선택하는 행 선택 수단과,
    열 방향의 비트선 및 소스선을 선택하는 열 선택 수단과,
    상기 행 선택 수단 및 상기 열 선택 수단에 의해서 선택된 메모리 셀의 읽기, 프로그램 또는 소거를 제어하는 제어 수단을 포함하고,
    프로그램 또는 소거는, 선택 메모리 셀의 채널과 상기 전하 축적층과의 사이의 전자의 터널링에 의해 행해지는, 플래쉬 메모리.
  2. 제1항에 있어서,
    상기 전하 축적층은, 질화막과 상기 질화막의 상하에 산화막을 포함한 ONO 구조인, 플래쉬 메모리.
  3. 제1항에 있어서,
    상기 메모리 셀 어레이는 P웰을 더 포함하고, P웰 내에, 열 방향으로 일정한 간격으로 N형의 복수의 확산 영역이 형성되고, 상기 복수의 확산 영역은, 메모리 셀의 소스 영역 및 드레인 영역을 제공하고, 상기 일정한 간격은, 메모리 셀의 게이트 길이를 규정하는, 플래쉬 메모리.
  4. 제3항에 있어서,
    상기 복수의 워드선은, 상기 전하 축적층을 통해 상기 복수의 확산 영역 상을 행 방향으로 연재하고, 상기 복수의 비트선 및 복수의 소스선은, 층간 절연막을 통해 상기 복수의 워드선 상을 열 방향으로 연재하고, 상기 복수의 확산 영역의 일방의 인접하는 측에 메모리 셀의 채널이 형성되고, 상기 일방과 대향하는 타방의 인접하는 측에 절연 영역이 형성되는, 플래쉬 메모리.
  5. 제4항에 있어서,
    상기 복수의 비트선 및 복수의 소스선 각각은, 복수의 워드선을 가로지르는 위치에 형성된 컨택트를 통해 대응하는 확산 영역에 전기적으로 접속되는, 플래쉬 메모리.
  6. 제1항에 있어서,
    복수의 메모리 셀이 로컬 비트선과 로컬 소스선과의 사이에 병렬로 접속되고, 로컬 비트선은, 제1 선택 트랜지스터를 통해 비트선에 접속되고, 로컬 소스선은, 제2 선택 트랜지스터를 통해 소스선에 접속되고,
    상기 열 선택 수단은, 상기 제1 선택 트랜지스터를 통해 로컬 비트선을 선택하고, 상기 제2 선택 트랜지스터를 통해 로컬 소스선을 선택하는, 플래쉬 메모리.
  7. 제1항에 있어서,
    상기 제어 수단은, 프로그램 전압을 선택 워드선에 인가하고, 상기 프로그램 전압 보다 작은 프로그램 금지 전압을 비선택 워드선에 인가하고, 선택 워드선의 선택 메모리 셀의 채널로부터 전하 축적층에 전자를 터널링시키는, 플래쉬 메모리.
  8. 제7항에 있어서,
    상기 제어 수단은, 상기 프로그램 금지 전압을 비선택 워드선에 인가하기 전에, 비선택 메모리 셀에 접속된 비선택 비트선에 프리챠지 전압을 인가하는, 플래쉬 메모리.
  9. 제8항에 있어서,
    상기 제어 수단은, P웰에 음의 전압을 인가하는 기간 중에, 상기 비선택 비트선에 프리챠지 전압을 인가하고, 상기 비선택 비트선을 플로팅으로 한 후, 비선택 워드선에 프로그램 금지 전압을 인가하기 전에, P웰의 전압을 양의 방향으로 천이 시키는 것으로 상기 프리챠지 전압을 부스트시키는, 플래쉬 메모리.
  10. 제9항에 있어서,
    상기 제어 수단은, 비선택 워드선에 프로그램 금지 전압을 인가 함으로써, 상기 부스트 된 프리챠지 전압을 더 부스트시키는, 플래쉬 메모리.
  11. 제10항에 있어서,
    상기 제어 수단은, 선택 워드선에, 제1 프로그램 전압과 상기 제1 프로그램 전압 보다 높은 제2 프로그램 전압을 2 단계로 인가하고, 제2 프로그램 전압은, 프로그램 금지 전압에 의한 부스트 후에 인가되는, 플래쉬 메모리.
  12. 제1항에 있어서,
    상기 제어 수단은, 음의 소거 전압을 하나 또는 복수의 선택 워드선에 인가하고, 양의 전압을 P웰에 인가하고, 선택 워드선의 선택 메모리 셀의 전하 축적층으로부터 채널로 전자를 방출시키는, 플래쉬 메모리.
  13. 제12항에 있어서,
    상기 제어 수단은, 양의 소거 금지 전압을 비선택 워드선에 인가하고, 비선택 워드선의 비선택 메모리 셀의 소거를 금지하는, 플래쉬 메모리.
  14. 제12항에 있어서,
    상기 제어 수단은, 상기 소거 전압을 선택 워드선에 인가하기 전에, 상기 소거 금지 전압을 상기 비선택 워드선에 인가하고, 상기 양의 전압을 P웰에 일정 기간 인가하는, 플래쉬 메모리.
  15. 제1항에 있어서,
    상기 제어 수단은, 워드선 단위로 선택 메모리 셀의 프로그램을 가능하게 하는, 플래쉬 메모리.
  16. 제1항에 있어서,
    상기 제어 수단은, 워드선 단위로 선택 메모리 셀의 소거를 가능하게 하는, 플래쉬 메모리.
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