KR102465965B1 - 전기적 특성이 향상된 수직형 메모리 장치 및 이의 동작 방법 - Google Patents

전기적 특성이 향상된 수직형 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

메모리 장치 및 이의 동작 방법이 개시된다. 본 개시의 실시 예에 따라 기판, 상기 기판 상에 배치된 하나 이상의 더미 워드라인, 상기 더미 워드라인 상에 배치된 복수의 워드라인들 및 상기 기판에 대해 수직 방향으로 상기 더미 워드라인 및 상기 워드라인들을 관통하며 연장되고, 비트라인에 연결되는 채널 홀과 그 외의 더미 홀로 구분되는 복수의 수직 홀들을 포함하는 메모리 장치의 동작 방법은, 상기 더미 워드라인과 상기 더미 홀로서 형성된 더미 셀들에 소거 동작을 수행하는 단계; 상기 소거 동작에 대한 검증(verify)을 수행하는 단계; 및 상기 더미 셀들 중 적어도 하나에, 상기 더미 워드라인과 상기 채널 홀로서 형성된 메인 셀들의 문턱전압보다 높은 문턱전압을 갖도록 프로그램 동작을 수행하는 단계를 포함할 수 있다.

Description

전기적 특성이 향상된 수직형 메모리 장치 및 이의 동작 방법{VERTICAL MEMORY DEVICE WITH IMPROVED ELECTRICAL CHARACTERISTICS AND METHOD OF OPERATION THEREOF}
본 개시의 기술적 사상은 수직형 메모리 장치 및 이의 동작 방법에 관한 것으로서, 상세하게는 전기적 특성이 향상된 수직형 메모리 장치 및 이의 동작 방법에 관한 것이다.
최근 정보 통신 장치의 다기능화에 따라 메모리 장치의 대용량화 및 고집적화가 요구되고 있다. 고집적화를 위한 메모리 셀 크기의 축소에 따라, 메모리 장치의 동작 및 전기적 연결을 위해 메모리 장치에 포함되는 동작 회로들 및/또는 배선 구조도 복잡해지고 있다. 이에 따라, 메모리 장치의 집적도를 향상시키면서도 전기적 특성 및 데이터의 신뢰성이 우수한 메모리 장치가 요구되고 있다.
본 개시의 기술적 사상은 전기적 특성이 향상된 수직형 메모리 장치 및 이의 동작 방법에 관한 것으로서, 더미 셀을 프로그램 하여 더미 홀과 기판을 전기적으로 분리하는 메모리 장치 및 이의 동작 방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일 측면에 따라 기판, 상기 기판 상에 배치된 하나 이상의 더미 워드라인, 상기 더미 워드라인 상에 배치된 복수의 워드라인들 및 상기 기판에 대해 수직 방향으로 상기 더미 워드라인 및 상기 워드라인들을 관통하며 연장되고, 비트라인에 연결되는 채널 홀과 그 외의 더미 홀로 구분되는 복수의 수직 홀들을 포함하는 메모리 장치의 동작 방법은, 상기 더미 워드라인과 상기 더미 홀로서 형성된 더미 셀들에 소거 동작을 수행하는 단계; 상기 소거 동작에 대한 검증(verify)을 수행하는 단계; 및 상기 더미 셀들 중 적어도 하나에, 상기 더미 워드라인과 상기 채널 홀로서 형성된 메인 셀들의 문턱전압보다 높은 문턱전압을 갖도록 프로그램 동작을 수행하는 단계를 포함할 수 있다.
한편, 본 개시의 기술적 사상의 다른 일 측면에 따라 기판, 상기 기판 상에 배치된 제1 더미 워드라인, 상기 제1 더미 워드라인 상에 배치된 제2 더미 워드라인, 상기 제2 더미 워드라인 상에 배치된 복수의 워드라인들 및 상기 기판에 대해 수직 방향으로 상기 제1 더미 워드라인, 상기 제2 더미 워드라인 및 상기 워드라인들을 관통하며 연장되고, 각각이 제1 수직 홀 및 제2 수직 홀 중 하나로 구분되는 복수의 수직 홀들을 포함하는 메모리 장치의 동작 방법은, 상기 제1 수직 홀과 상기 제1 더미 워드라인으로서 형성된 제1 더미 셀과 상기 제1 수직 홀과 상기 제2 더미 워드라인으로 형성된 제2 더미 셀에 대한 소거 동작을 수행하는 단계; 상기 소거 동작에 대한 검증을 수행하는 단계; 상기 검증에 따라 상기 소거 동작이 완료된 것으로 판단함에 응답하여, 상기 제2 수직 홀들과 상기 제1 더미 워드라인으로서 형성된 복수의 메인 셀들 및 상기 제1 더미 셀 각각의 문턱전압을 제어하는 단계; 및 상기 제2 더미 셀에 대한 프로그램을 수행하는 단계를 포함할 수 있다.
한편, 본 개시의 기술적 사상의 또 다른 일 측면에 따른 불휘발성 메모리 장치는, 기판; 상기 기판 상에 배치된 하나 이상의 더미 워드라인 및 상기 더미 워드라인 상에 배치된 복수의 워드라인들을 포함하는 복수의 게이트 도전층들; 상기 게이트 도전층들 상부에, 제1 방향으로 상호 이격되고 상기 제1 방향과 수직한 제2 방향으로 연장되어 배치되는 복수의 비트라인들; 상기 기판 상에 수직 방향으로 상기 게이트 도전층들을 관통하며 연장되고, 상기 비트라인들에 각각 연결되는 채널 홀과 그 외의 더미 홀로 구분되는 복수의 수직 홀들; 상기 더미 워드라인과 상기 더미 홀로 형성되는 더미 셀; 상기 워드라인들과 상기 채널 홀로 형성되는 메인 셀; 및 상기 게이트 도전층들 각각으로 전압을 인가하는 로우 디코더를 포함하고, 상기 더미 워드라인으로 상기 메인 셀에 대한 턴-온 전압이 인가될 때, 상기 더미 셀은 턴-오프 되는 것을 특징으로 할 수 있다.
본 개시의 기술적 사상에 따른 메모리 장치 및 이의 동작방법에 따르면, 데이터 독출 등 메모리 동작 시 더미 홀이 기판과 전기적으로 분리될 수 있다. 이로써, 비트라인과 연결되지 않은 더미 홀과 게이트 도전층들 사이에 형성되는 기생 커패시턴스가 감소되고, 이에 따른 로딩(loading)이 경감되어 메모리 장치의 전기적 특성이 향상될 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시 예에 따른 메모리 장치를 상세하게 나타내는 블록도이다.
도 3은 도 2의 메모리 블록들 중 제1 메모리 블록의 구현 예를 나타내는 사시도이다.
도 4는 도 2의 메모리 블록들 중 제1 메모리 블록의 등가회로를 나타내는 회로도이다.
도 5a는 본 개시의 예시적 실시 예에 따른 제1 메모리 블록의 상면도를, 도 5b는 도 5a의 Ⅴ-Ⅴ' 선 단면 구성을 각각 도시한다.
도 6a 내지 도 6c는 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 7은 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작 방법에 대한 순서도를 도시한다.
도 8a 내지 도 8c는 본 개시의 다른 예시적 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 9는 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작 방법이 수행된 다음 메인 셀과 더미 셀 각각의 문턱전압 산포를 도시한다.
도 10은 본 개시의 예시적 실시 예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다. 도 1을 참조하면, 메모리 시스템(1)은 메모리 컨트롤러(10) 및 메모리 장치(100)를 포함할 수 있고, 메모리 장치(100)는 메모리 셀 어레이(110) 및 제어 로직(120)을 포함할 수 있다.
메모리 장치(100)는 비휘발성 메모리 장치일 수 있다. 일부 실시 예에서, 메모리 시스템(1)은 전자 장치에 내장되는 내부 메모리로 구현될 수 있고, 예를 들어, 임베디드 UFS(Universal Flash Storage) 메모리 장치, eMMC(embedded Multi-Media Card), 또는 SSD(Solid State Drive)일 수 있다. 일부 실시 예들에서, 메모리 시스템(1)은 전자 장치에 착탈 가능한 외장 메모리로 구현될 수 있고, 예를 들어, UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick)일 수 있다.
메모리 컨트롤러(10)는 호스트(HOST)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 프로그램하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(10)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램, 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램하기 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(10)와 메모리 장치(100) 사이에서 송수신될 수 있다.
예를 들어, 메모리 장치(100)는 단일의 메모리 칩으로 구성할 수 있다. 다른 예로, 메모리 장치(100)는 복수의 메모리 칩들로 구성할 수도 있다. 하나의 메모리 칩은 단일의 다이(die) 또는 복수의 다이들로 구성될 수 있다. 하나의 다이는 단일의 플레인(plane) 또는 복수의 플레인들로 구성될 수 있다. 하나의 플레인은 복수의 메모리 블록들을 포함하고, 메모리 블록들 각각은 복수의 페이지(page)들을 포함하고, 페이지들 각각은 복수의 섹터(sector)들을 포함할 수 있다.
또한, 메모리 셀 어레이(110)는 복수의 더미 셀들 및 복수의 메인 셀들을 더 포함할 수 있다. 예를 들어, 메모리 셀 어레이(110)는 반도체 기판 상에 순차적으로 배치된 하나 이상의 더미 워드라인 및 복수의 워드라인들과, 반도체 기판에 대해 수직 방향으로 상기 더미 워드라인 및 워드라인들을 관통하며 연장되는 복수의 수직 홀들을 포함할 수 있다. 복수의 수직 홀들은 비트라인에 연결되는 채널 홀과 그 외의 더미 홀로 구분될 수 있다. 예를 들어, 더미 셀들 각각은 더미 워드라인과 더미 홀로서 형성될 수 있다. 또한, 메인 셀들 각각은 더미 워드라인과 채널 홀로서 형성될 수 있다.
제어 로직(120)은 메모리 컨트롤러(10)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 이에 기반하여 더미 셀에 대한 소거 및 프로그램 동작을 제어할 수 있다. 예시적 실시 예에 있어서, 제어 로직(120)은 커맨드(CMD) 및 어드레스(ADDR)에 기반하여 더미 셀들에 대한 소거 동작 및 소거 검증(verify) 동작 수행을 제어할 수 있다. 또한, 소거 검증에 따라 소거 검증이 완료된 것으로 판단함에 응답하여, 제어 로직(120)은 더미 셀들 중 적어도 하나에, 메인 셀들의 문턱전압보다 높은 문턱전압을 갖도록 프로그램 동작이 수행되도록 제어할 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
본 개시의 기술적 사상에 따라 제어 로직(120)은 더미 셀들을 프로그램 함으로써, 비트라인이 연결되지 않은 더미 홀들을 반도체 기판과 전기적으로 분리시킬 수 있다. 이로써, 메모리 장치(100)는 데이터 독출 등 메모리 동작 시 더미 홀로 인한 로딩(loading)이 경감됨으로써 전기적 특성이 개선될 수 있다.
도 2는 본 개시의 예시적 실시 예에 따른 메모리 장치를 상세하게 나타내는 블록도이다. 도 2는, 예를 들어 도 1의 메모리 장치(100)의 일 구현 예를 나타낼 수 있다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직(120), 전압 생성기(130), 로우 디코더(140) 및 페이지 버퍼(150)를 포함할 수 있다. 도 2에 도시되지는 않았으나, 메모리 장치(100)는 데이터 입출력 회로 또는 입출력 인터페이스 등 메모리 동작에 관련된 다른 다양한 구성 요소들을 더 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함하고, 워드라인들(WL), 더미 워드라인(DWL), 스트링 선택 라인들(SSL), 그라운드 선택 라인들(GSL), 공통 소스 라인들(CSL) 및 비트라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(110)는 워드라인들(WL), 더미 워드라인(DWL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(140)에 연결되고, 비트라인들(BL)을 통해 페이지 버퍼(150)에 연결될 수 있다.
예를 들어, 메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들은 공급되는 전력이 차단되더라도 저장된 데이터를 유지하는 불휘발성 메모리 셀일 수 있다. 구체적으로, 메모리 셀이 불휘발성 메모리 셀인 경우, 메모리 장치(100)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 FRAM(Ferroelectric Random Access Memory) 등일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 경우를 예로 하여 본 개시의 실시 예들이 설명되나, 본 개시의 기술적 사상이 이에 제한되지 아니하는 점은 이해될 것이다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함하고, 각 메모리 블록은 평면 구조 또는 3차원 구조를 가질 수 있다. 메모리 셀 어레이(110)는 싱글 레벨 셀(Single Level Cell, SLC)들을 포함하는 싱글 레벨 셀 블록, 멀티 레벨 셀(Multi Level Cell, MLC)들을 포함하는 멀티 레벨 셀 블록, 트리플 레벨 셀(Triple Level Cell, TLC)들을 포함하는 트리플 레벨 셀 블록 및 쿼드 레벨 셀(Quad Level Cell)들을 포함하는 쿼드 레벨 셀 블록 중 적어도 하나를 포함할 수 있다. 예를 들어, 복수의 메모리 블록들(BLK1~BLKz) 중 일부 메모리 블록은 싱글 레벨 셀 블록일 수 있고, 다른 메모리 블록들은 멀티 레벨 셀 블록, 트리플 레벨 셀 블록 또는 쿼드 레벨 셀 블록일 수 있다.
제어 로직(120)은 메모리 컨트롤러(10)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어신호(CTRL)를 기초로, 메모리 셀 어레이(110)에 데이터를 프로그램하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 내부 제어 신호를 출력할 수 있다. 예를 들어, 제어 로직(120)은 전압 생성기(130)에서 생성되는 각종 전압들의 레벨을 제어하기 위한 전압 제어신호(CTRL_vol)를 출력할 수 있다. 제어 로직(120)은 로우 디코더(140)에 로우 어드레스(X-ADDR)를 제공할 수 있으며, 페이지 버퍼(150)에 칼럼 어드레스(Y-ADDR)를 제공할 수 있다.
전압 생성기(130)는 메모리 장치(100) 내에서 이용되는 각종 전압들을 생성할 수 있으며, 일 예로서 워드라인 전압(VWL), 스트링 선택 라인 전압(VSSL) 및 그라운드 선택 라인 전압(VGSL)을 생성할 수 있다. 또한, 전압 생성기(130)는 더미 워드라인 전압(VDWL)을 더 생성할 수 있다.
로우 디코더(140)는 로우 어드레스(X-ADDR)에 응답하여 선택된 메모리 블록의 워드라인들 중 적어도 하나를 선택할 수 있다. 프로그램 동작 시, 로우 디코더(140)는 로우 어드레스(X-ADDR)에 응답하여 선택 메모리 셀의 워드라인에 프로그램 전압을 워드라인 전압(VWL)으로서 제공할 수 있으며, 비선택된 메모리 셀의 워드라인에 패스 전압을 워드라인 전압(VWL)으로서 제공할 수 있다.
페이지 버퍼(150)는 기입 드라이버(write driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 프로그램 동작 시, 페이지 버퍼(150)는 기입 드라이버로 동작하여 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트라인들(BL)에 인가할 수 있다. 한편, 독출 동작 시에 페이지 버퍼(150)는 감지 증폭기로 동작하여 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 감지할 수 있다.
제어 로직(120)은 더미 셀들에 소거 동작 또는 프로그램 동작을 수행하기 위해 전압 생성기(130), 로우 디코더(140) 및 페이지 버퍼(150)를 제어할 수 있다. 예를 들어, 더미 셀들에 대한 프로그램 동작 시, 제어 로직(120)은 더미 워드라인(DWL)에 소정의 시간 동안 프로그램 전압이 인가되도록 전압 생성기(130) 및 로우 디코더(140)를 제어할 수 있다.
예시적 실시 예에 있어서, 제어 로직(120)은 더미 셀의 문턱 전압이 메인 셀들의 문턱전압보다 높은 레벨을 갖도록 더미 셀에 대한 프로그램 동작을 제어할 수 있다. 다시 말해서, 제어 로직(120)은 더미 셀의 문턱 전압이 메인 셀들의 턴-온 전압보다 높은 레벨을 갖도록 더미 셀에 대한 프로그램 동작을 제어할 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
도 3은 도 2의 메모리 블록들 중 제1 메모리 블록의 구현 예를 나타내는 사시도이다.
도 3을 참조하면, 제1 메모리 블록(BLK1)은 기판(SUB)에 대해 수직 방향으로 형성될 수 있다. 도 3에서는, 제1 메모리 블록(BLK1)이 2개의 선택 라인들(GSL, SSL), 1개의 더미 워드라인(DWL), 7개의 워드라인들(WL1~WL7) 및 3개의 비트라인들(BL1~BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p 형)으로 도핑된 폴리실리콘막 일 수 있다. 기판(SUB)은 벌크 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 기판(SUB)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
기판(SUB)에는, 기판(SUB) 상에 제1 방향을 따라 신장되고, 제2 도전형(예를 들어, n 형)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공될 수 있다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격될 수 있다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 수직 홀들(H)이 제공될 수 있다. 예를 들어, 복수의 수직 홀들(H)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 수 있다. 구체적으로, 각 수직 홀(H)의 표면층(surface layer)(S)은 제1 도전형으로 도핑된 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 수직 홀(H)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 수직 홀들(H) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공될 수 있다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL), 더미 워드라인(DWL) 및 워드라인들(WL1~WL7)과 같은 게이트 전극(GE)이 제공될 수 있다.
수직 홀들(H) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공될 수 있다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인 컨택들(DR) 상에, 제2 방향으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트라인들(BL1~BL3)이 제공될 수 있다.
도 4는 도 2의 메모리 블록들 중 제1 메모리 블록의 등가회로를 나타내는 회로도이다.
도 4를 참조하면, 제1 메모리 블록(BLK1)은 수직 구조의 낸드 플래쉬 메모리일 수 있고, 도 2에 도시된 메모리 블록들(BLK1~BLKz) 각각은 도 4와 같이 구현될 수 있다. 제1 메모리 블록(BLK1)은 복수의 낸드 셀 스트링들(NS11~NS33), 더미 워드라인(DWL), 복수의 워드라인들(WL1~WL7), 복수의 비트라인들(BL1~BL3), 복수의 그라운드 선택 라인들(GSL1~GSL3), 복수의 스트링 선택 라인들(SSL1~SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 셀 스트링들의 개수, 더미 워드라인의 개수, 워드라인들의 개수, 비트라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시 예에 따라 다양하게 변경될 수 있다.
제1 비트라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 셀 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 예를 들어, 제1 메모리 셀(MC1)은 더미 워드라인(DWL1)에 연결될 수 있고, 메인 셀로 명명될 수 있다.
하나의 비트라인에 공통으로 연결된 낸드 셀 스트링들은 하나의 칼럼을 구성할 수 있다. 예를 들어, 제1 비트라인(BL1)에 공통으로 연결된 낸드 셀 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트라인(BL2)에 공통으로 연결된 낸드 셀 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트라인(BL3)에 공통으로 연결된 낸드 셀 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 낸드 셀 스트링들은 하나의 로우를 구성할 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 낸드 셀 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 낸드 셀 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 낸드 셀 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1~MC8)은 각각 대응하는 워드라인(WL1~WL8)에 연결될 수 있다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1~GSL3)에 연결되고, 스트링 선택 트랜지스터(SST)는 대응하는 비트라인(BL1~BL3)에 연결될 수 있다. 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
본 실시 예에서, 동일 높이의 워드라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1~SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1~GSL3)도 서로 분리되어 있다. 예를 들어, 제1 워드라인(WL1)에 연결되어 있고, 제1 칼럼에 대응되는 낸드 셀 스트링(NS11, NS12, NS13)에 포함된 메모리 셀들을 프로그램 하는 경우에는, 제1 워드라인(WL1)과 제1 스트링 선택 라인(SSL1)이 선택된다. 그러나, 본 개시는 이에 한정되지 않고, 다른 실시예에서, 그라운드 선택 라인들(GSL1~GSL3)은 공통으로 연결될 수 있다.
도 5a는 본 개시의 예시적 실시 예에 따른 제1 메모리 블록의 상면도를, 도 5b는 도 5a의 Ⅴ-Ⅴ' 선 단면 구성을 각각 도시한다.
도 5a를 참조하면, 메모리 블록(BLK1)은 상호 제1 방향으로 이격되고 각각 제2 방향으로 연장되어 형성된 워드라인 컷 영역들(WLC)을 포함할 수 있다. 또한, 메모리 블록(BLK1)은 워드라인 컷 영역들(WLC) 사이에 제1 및 제2 방향을 따라 배열된 복수의 수직 홀들(예를 들어, H11, H31, DH1, H61, H81) 및 제2 방향으로 연장되고 제1 방향으로 상호 이격되어 배치된 비트라인들(BL1~BL8)을 포함할 수 있다.
예시적 실시 예에 있어서, 수직 홀들은 비트라인에 연결되는 채널 홀들과 그 외의 더미 홀들(DH)로 구분될 수 있다. 일 예로, 제1 비트라인(BL1)에 연결된 수직 홀들은 채널 홀(예를 들어, H11)로서, 채널 홀(H11)로서 형성되는 메모리 셀들은 데이터 저장 기능을 수행할 수 있다. 반면, 더미 홀들(DH)은 채널 홀과 달리 비트라인(BL1~BL8)과 연결되지 않는 수직 홀들로서, 더미 홀들(DH)로서 형성되는 메모리 셀들은 데이터 저장 기능을 수행할 수 없다.
도 5b를 참조하면, 기판(SUB) 상에 그라운드 선택 라인(GSL), 제1 더미 워드라인(DWL1) 및 복수의 워드라인들(WL1~WL6)이 배치될 수 있다. 기판(SUB), 그라운드 선택 라인(GSL), 제1 더미 워드라인(DWL1) 및 워드라인들(WL1~WL6) 각각의 사이에는 절연막들(IL)이 순차적으로 제공될 수 있다. 또한, 채널 홀들(H11, H31, H61, H81) 및 더미 홀(DH1)이 제3 방향으로, 절연막들(IL), 제1 더미 워드라인(DWL1), 워드라인들(WL1~WL6) 및 스트링 선택 라인(SSL)을 관통하며 연장될 수 있다.
채널 홀들(H11, H31, H61, H81) 각각과 제1 더미 워드라인(DWL1)은 메인 셀들을 형성할 수 있다. 예를 들어, 제1 채널 홀(H11)과 제1 더미 워드라인(DWL1)은 제1 메인 셀들(MC11, MC12), 제3 채널 홀(H31)과 제1 더미 워드라인(DWL1)은 제2 메인 셀들(MC21, MC22), 제6 채널 홀(H61)과 제1 더미 워드라인(DWL1)은 제6 메인 셀들(MC61, MC62), 제8 채널 홀(H81)과 제1 더미 워드라인(DWL1)은 제8 메인 셀들(MC81, MC82)을 각각 형성할 수 있다. 또한, 더미 홀(DH1)은 제1 더미 워드라인(DWL1)과 더미 셀들(DC11, DC12)을 형성할 수 있다.
예시적 실시 예에 있어서, 더미 셀들(DC11, DC12)은 메인 셀들(MC11~MC82)보다 높은 문턱전압을 갖도록 프로그램 될 수 있다. 또는, 더미 셀들(DC11, DC12)은 메인 셀들(MC11~MC82)의 턴-온 전압보다 높은 레벨을 갖는 문턱전압을 갖도록 프로그램 될 수 있다. 일 예로, 더미 셀들(DC11, DC12)의 프로그램 동작이 수행되는 소정의 시간 동안, 비트라인들(BL1, BL3, BL6, BL8)에는 인히빗 전압이 인가되고, 제1 더미 워드라인(DWL1)에는 표면층(DS1)으로부터의 FN(Fowler-Nordheim) 터널링을 유발할 수 있을 정도의 레벨을 갖는 전압이 인가될 수 있다. 이로써, 메모리 장치(100)의 독출 등 메모리 동작 시 더미 셀들(DC11, DC12)은 턴-오프 됨에 따라, 더미 홀(DH1)은 기판(SUB)과 전기적으로 분리될 수 있다.
도 6a 내지 도 6c는 메모리 장치의 동작 방법을 설명하기 위한 도면이다. 구체적으로, 도 6a는 메모리 장치의 동작 방법에 대한 순서도를, 도 6b는 도 6a의 소거 동작 시 전압 조건에 대한 테이블을, 도 6c는 더미 셀 프로그램 시 각 라인에 인가되는 전압의 타이밍 도를 각각 도시한다. 이하, 도 6a 내지 도 6c는 도 5b를 참조하여 설명된다.
도 6a를 참조하면, 메모리 장치(100)는 더미 셀들(DC11, DC12)의 소거 동작을 수행할 수 있다(S10). 도 6b를 더 참조하면, 더미 셀들(DC11, DC12)의 소거 동작 시에, 스트링 선택 라인(SSL)은 플로팅 되고, 제1 더미 워드라인(DWL1)에는 워드라인 소거전압(Vwe)이 인가될 수 있다. 그라운드 선택 라인(GSL)은 플로팅되고, 기판(SUB)에는 소거전압(V_ERS)이 인가될 수 있다.
기판(SUB)과 표면층(DS1)은 동일한 도전형의 실리콘 물질을 포함할 수 있다. 따라서, 기판(SUB)에 인가되는 소거전압(V_ERS)은 표면층(DS1)으로 전달될 수 있다. 예를 들어, 소거전압(V_ERS)은 워드라인 소거전압(Vwe)보다 고전압일 수 있다. 그라운드 선택 라인(GSL) 및 스트링 선택 라인(SSL)은 플로팅 상태이므로, 표면층(DS1)의 전압이 변화할 때, 그라운드 선택 라인(GSL) 및 스트링 선택 라인(SSL)은 커플링의 영향을 받을 수 있다. 즉, 표면층(DS1)의 전압이 소거전압(V_ERS)으로 상승할 때, 그라운드 선택 라인(GSL) 및 스트링 선택 라인(SSL)의 전압 또한 상승할 수 있다. 이에 따라, 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터는 소거 방지 될 수 있다.
예를 들어, 제1 더미 워드라인(DWL1)에 인가되는 워드라인 소거전압(Vwe)은 소거전압(V_ERS)보다 저전압으로서, 그라운드 전압일 수 있다. 표면층(DS1) 및 제1 더미 워드라인(DWL1) 사이의 전압 차이에 의해, 더미 셀들(DC11, DC12)에서 FN 터널링이 발생하고, 이에 따라 더미 셀들(DC11, DC12)은 소거될 수 있다.
다음, 메모리 장치(100)는 더미 셀들(DC11, DC12)에 대한 소거 검증을 수행하고, 소거 검증 패스 여부를 판단할 수 있다(S20). 예로서, 더미 셀들(DC11, DC12)에 대한 소거가 완료되지 않은 것으로 판단한 경우, 메모리 장치(100)는 더미 셀들(DC11, DC12)의 소거 동작을 재차 수행할 수 있다.
더미 셀들(DC11, DC12)의 소거 동작이 완료된 것으로 판단함에 기반하여, 메모리 장치(100)는 더미 셀들(DC11, DC12)에 대한 프로그램을 수행할 수 있다(S30). 도 6c를 더 참조하면, 제1 시점(t1)을 기준으로 소정의 시간 전에 그라운드 선택 라인(GSL)에 턴-온 전압(V_TN_G)이 인가될 수 있다. 턴-온 전압(V_TN_G)은, 그라운드 선택 트랜지스터(GST)의 턴-온 전압일 수 있다. 또한, 제1 시점(t1)에서 워드라인(WL) 및 더미 워드라인(DWL)에 패스 전압(V_PASS)이 인가될 수 있다. 워드라인(WL) 및 더미 워드라인(DWL)보다 먼저 그라운드 선택 라인(GSL)에 턴-온 전압(V_TN_G)을 인가함으로써, 채널의 부스팅을 방지하도록 타이밍을 분리할 수 있다. 이로써, HCI(Hot Carrier Injection)이 방지될 수 있다. 제1 시점(t1)에서 제4 시점(t4)까지 공통 소스 라인(CSL)에는 그라운드 전압(GND)이 인가되므로, 제1 시점(t1)에서 제2 시점(t2) 사이의 구간에서 더미 홀 및 채널 홀 각각에 형성된 채널의 전압은 그라운드 전압일 수 있다.
다음, 제2 시점(t2)에서 그라운드 선택 라인(GSL)에 턴-오프 전압이 인가(또는, 리커버리)될 수 있다. 또한, 비트라인(BL)에 인히빗 전압(V_INH)이 인가되고, 스트링 선택 라인(SSL)에는 턴-온 전압(V_TN_S)과 패스 전압(V_PASS)의 합 이상의 레벨을 갖는 전압이 인가될 수 있다.
다음, 제3 시점(t3)에서 더미 워드라인(DWL)에는 프로그램 전압(V_PGM)이 인가될 수 있다. 프로그램 전압(V_PGM)은, 더미 셀들(DC11, DC12)의 문턱 전압이 메인 셀들(MC11~MC82)에 대한 턴-온 전압보다 큰 레벨로 형성될 수 있도록 설정될 수 있다. 즉, 프로그램 전압(V_PGM)은, 더미 셀들(DC11, DC12)의 문턱 전압이 메인 셀들(MC11~MC82)의 문턱 전압보다 큰 레벨로 형성될 수 있도록 설정될 수 있다. 예를 들어, 프로그램 전압(V_PGM)에 따라 더미 셀들(DC11, DC12)은 FN-stress 방식에 기반하여 프로그램 될 수 있다. 더미 셀들(DC11, DC12)에 대한 프로그램 동작 완료 후, 제4 시점(t4)에서 각 라인들의 전압은 리커버리 될 수 있다.
도 7은 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작 방법에 대한 순서도를 도시한다. 이하, 도 7은 도 5b를 참조하여 설명된다.
도 7을 참조하면, 메모리 장치(100)는 더미 셀들(DC11, DC12)에 대한 타겟 문턱전압 설정을 위하여, 더미 셀들(DC11, DC12)에 인가될 프로그램 전압을 탐색할 수 있다(S100). 예를 들어, 메모리 장치(100)는 메인 셀들(MC11~MC82)에 대한 프로그램 동작 수행 후, 이에 따라 형성된 문턱전압을 타겟 문턱전압과 비교함으로써 더미 워드라인(DWL)의 프로그램을 위한 프로그램 전압을 탐색할 수 있다. 예시적 실시 예에 있어서, 메모리 장치(100)는 도 6c를 통해 설명된 더미 셀들(DC11, DC12)에 대한 프로그램 방식과 동일한 방식을 이용하여 메인 셀들(MC11~MC82)을 프로그램 할 수 있다.
다음, 메모리 장치(100)는 더미 셀들(DC11, DC12)에 대한 소거 동작을 수행(S110)하고, 소거 검증을 수행할 수 있다(S120). 소거 동작이 완료됨에 따라, 메모리 장치(100)는 S100 단계에서 탐색된 프로그램 전압에 기반하여 더미 셀들(DC11, DC12)에 대한 프로그램 동작을 수행할 수 있다(S130).
도 8a 내지 도 8c는 본 개시의 다른 예시적 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다. 구체적으로, 도 8a는 메모리 장치의 동작에 대한 순서도를, 도 8b는 메모리 장치의 선단면을, 도 8c는 제2 더미 셀 프로그램 시 각 라인에 인가되는 전압의 타이밍 도를 각각 도시한다. 도 8a 내지 도 8c에서, 전술된 구성과 중복되는 부분에 대한 설명은 생략하기로 한다.
도 8a 및 도 8b를 참조하면, 메모리 장치(100)는 제1 더미 셀들(DC11_1, DC12_1) 및 제2 더미 셀들(DC11_2, DC12_2)에 대한 소거 동작을 수행할 수 있다(S210). 예를 들어, 제1 더미 셀들(DC11_1, DC12_1)은 제1 더미 워드라인(DWL1)과 더미 홀(DH1)로서 형성되고, 제2 더미 셀들(DC11_2, DC12_2)은 제1 더미 워드라인(DWL1) 상에 배치된 제2 더미 워드라인(DWL2)과 더미 홀(DH1)로서 형성될 수 있다. 다시 말해서, 제2 더미 셀들(DC11_2, DC12_2)은 각각 제1 더미 셀들(DC11_1, DC12_1) 상에 위치할 수 있다.
다음, 메모리 장치(100)는 제1 및 제2 더미 셀들(DC11_1, DC12_1, DC11_2, DC12_2)에 대한 소거 검증을 수행하고, 소거 검증 패스 여부를 판단할 수 있다(S220). 제1 및 제2 더미 셀들(DC11_1, DC12_1, DC11_2, DC12_2)에 대한 소거 동작이 완료된 것으로 판단함에 기반하여, 메모리 장치(100)는 제1 더미 셀들(DC11_1, DC12_1) 및 메인 셀들(MC11~MC82) 각각의 문턱전압 제어동작을 수행할 수 있다(S230).
예시적 실시 예에 있어서, 메모리 장치(100)는 제1 더미 워드라인(DWL1)에 워드라인 프로그램 전압을, 비트라인들(BL1, BL3, BL6, BL8)에 구동 전압을 인가함으로써 제1 더미 셀들(DC11_1, DC12_1) 및 메인 셀들(MC11~MC82) 각각의 문턱전압 제어동작을 수행할 수 있다. 이로써, 비트라인이 연결되지 않은 더미 홀(DH1)은 부스팅됨에 따라 제1 더미 셀들(DC11_1, DC12_1)에는 프로그램이 수행되지 않고, 메인 셀들(MC11~MC82) 각각에는 프로그램이 수행될 수 있다. 다시 말해서, S230 단계를 통해, 메인 셀들(MC11~MC82)의 문턱전압 레벨은 제1 더미 셀들(DC11_1, DC12_1)의 문턱전압 레벨보다 높도록 형성될 수 있다.
다음, 메모리 장치(100)는 제2 더미 셀들(DC11_2, DC12_2)에 대한 프로그램을 수행할 수 있다(S240). 도 8c를 더 참조하면, 제1 시점(t1)에서 스트링 선택 라인(SSL)에 턴-온 전압(V_TN_S)이 인가될 수 있다. 턴-온 전압(V_TN_S)은, 스트링 선택 트랜지스터(SST)의 턴-온 전압일 수 있다.
이로써 스트링 선택 트랜지스터(SST)가 턴-온 된 다음, 제2 시점(t2)에서 비트라인들(BL1, BL3, BL6, BL8)에는 인히빗 전압(V_INH)이 각각 인가될 수 있다.
다음, 제3 시점(t3)에서 워드라인들(WL1~WL4)에는 패스 전압(V_PASS)이 인가되고, 제2 더미 워드라인(DWL2)에는 소정의 레벨을 갖는 전압이 인가될 수 있다. 예를 들어, 제3 시점(t3)에서 제2 더미 워드라인(DWL2)에는 차후 인가될 프로그램 전압(V_PGM)보다 낮은 레벨의 전압이 인가될 수 있다.
다음, 제4 시점(t4)에서 제2 더미 워드라인(DWL2)에 프로그램 전압(V_PGM)이 인가되고, 제5 시점(t5)에서 그라운드 선택 라인(GSL)에 턴-온 전압(V_TN_G)이 인가될 수 있다. 예를 들어, 턴-온 전압(V_TN_G)은 그라운드 선택 트랜지스터(GST)의 턴-온 전압일 수 있다. 또한, 제5 시점(t5)에서 제1 더미 워드라인(DWL1)에는 턴-온 전압(V_TN_D)이 인가될 수 있다. 예시적 실시 예에 있어서, 턴-온 전압(V_TN_D)은 메인 셀(MC11~MC82)에 형성된 문턱전압보다 낮고, 제1 더미 셀들(DC11_1, DC12_1)에 형성된 문턱전압보다 높은 레벨을 갖는 전압일 수 있다. 다시 말해서, 턴-온 전압(V_TN_D)이 인가됨에 따라 제1 더미 셀들(DC11_1, DC12_1)은 턴-온되고, 메인 셀들(MC11~MC82)은 턴-오프 될 수 있다. 이에 따라, 제5 시점(t5)에서 그라운드 선택 트랜지스터(GST)가 턴-온 되고, 제2 더미 셀들(DC11_2, DC12_2)에 프로그램 동작이 수행될 수 있다. 예를 들어, 제5 시점(t5)에서 더미 홀(DH1)은 그라운드 전압(GND)이 인가된 공통 소스 라인(CSL)과 연결됨에 따라, 제2 더미 셀들(DC11_2, DC12_2)에는 HCI(Hot Carrier Injection) 방식의 프로그램 동작이 수행될 수 있다. 제2 더미 셀들(DC11_2, DC12_2)에 프로그램 동작이 완료 된 후, 제6 시점(t6)에서 각 라인들의 전압은 리커버리 될 수 있다.
다른 예시적 실시 예에 있어서, 메모리 장치(100)는 제2 더미 셀들(DC11_2, DC12_2)에 대한 타겟 문턱전압 설정을 위하여, 제2 더미 셀들(DC11_2, DC12_2)에 인가될 프로그램 전압을 더 탐색할 수도 있다. 예를 들어, 메모리 장치(100)는 소거 동작 수행(S210) 전, 메인 셀들(MC11~MC82)에 프로그램 동작을 수행하고 이에 따라 형성된 문턱 전압을 센싱함으로써 타겟 문턱전압 설정을 위한 프로그램 전압을 탐색할 수 있다. 예시적 실시 예에 있어서, 메모리 장치(100)는 메인 셀들(MC11~MC82)에 대해 S240 단계에서 수행된 프로그램 동작과 동일한 방식의 프로그램 동작을 수행하고 이에 따른 문턱 전압을 센싱함으로써 타겟 문턱전압 설정을 위한 프로그램 전압을 탐색할 수 있다.
도 9는 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작 방법이 수행된 다음 메인 셀과 더미 셀 각각의 문턱전압 산포를 도시한다.
도 9를 참조하면, 메인 셀들(MC11~MC82)은 메모리 장치(100)의 동작에 따라, 소거 상태에 대응하는 문턱 전압 산포(E) 또는 제1 프로그램 상태에 대응하는 문턱 전압 산포(P1)를 가질 수 있다. 본 실시 예에서는, 메인 셀들이 SLC 방식에 따라 프로그램 되는 것으로 설명되나, 이는 하나의 예시일 뿐 이에 한정되는 것은 아니다.
전술된 도 6a 및 도 7의 동작 방법에 따른 더미 셀들(DC11, DC12) 또는 전술된 도 8a의 동작 방법에 따른 제2 더미 셀들(DC11_2, DC12_2)은, 메인 셀의 제1 프로그램 상태에 대응하는 문턱 전압 산포(P1)보다 높은 레벨의 문턱 전압 산포(Px)를 가질 수 있다. 예를 들어, 더미 셀들(DC11, DC12, DC11_2, DC12_2)은 소거 동작에 따라 소거 상태에 대응하는 문턱 전압 산포(E)를 갖게 되고, 그 다음 프로그램 동작에 따른 문턱 전압 산포(Px)를 가질 수 있다.
더미 셀들(DC11, DC12, DC11_2, DC12_2)이 메인 셀들(MC11~MC82)의 턴-온 전압(V_TN_MC)보다 높은 레벨을 가짐으로써, 메모리 동작을 위해 메인 셀들(MC11~MC82)을 턴-온 할 때 더미 셀들(DC11, DC12, DC11_2, DC12_2)은 턴-오프 될 수 있다. 다시 말해서, 메모리 동작 중 더미 홀(DH1)은 기판(SUB)과 전기적으로 분리될 수 있다. 이로써, 데이터 독출 등 메모리 동작 시 더미 홀(DH1)과 게이트 도전층들 사이에 형성되는 기생 커패시턴스가 감소되고, 이에 따른 로딩(loading)이 경감되어 전기적 특성이 향상될 수 있다.
도 10은 본 개시의 예시적 실시 예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 10을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받을 수 있다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 이 때, SSD(1200)는 도 1 내지 도 9를 참조하여 상술된 실시 예들을 이용하여 구현될 수 있다. 메모리 장치들(1230, 1240, 1250) 각각은 더미 셀들을 포함하고, 각 더미 셀은 메인 셀의 문턱 전압보다 높은 문턱 전압을 갖도록 프로그램 될 수 있다. 이로써, 메모리 동작 시 비트라인과 연결되지 않은 더미 홀에 기인한 로딩이 경감되고, 메모리 장치의 전기적 특성이 향상될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명하였으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 기판, 상기 기판 상에 배치된 하나 이상의 더미 워드라인, 상기 더미 워드라인 상에 배치된 복수의 워드라인들 및 상기 기판에 대해 수직 방향으로 상기 더미 워드라인 및 상기 워드라인들을 관통하며 연장되고, 비트라인에 연결되는 채널 홀과 그 외의 더미 홀로 구분되는 복수의 수직 홀들을 포함하는 메모리 장치의 동작 방법에 있어서,
    상기 더미 워드라인과 상기 더미 홀로서 형성된 더미 셀들에 소거 동작을 수행하는 단계;
    상기 소거 동작에 대한 검증(verify)을 수행하는 단계; 및
    상기 더미 셀들 중 적어도 하나에, 상기 더미 워드라인과 상기 채널 홀로서 형성된 메인 셀들의 문턱전압보다 높은 문턱전압을 갖도록 프로그램 동작을 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
  2. 제1 항에 있어서,
    상기 하나 이상의 더미 워드라인은 제1 더미 워드라인 및 상기 제1 더미 워드라인 상에 배치된 제2 더미 워드라인을 포함하고,
    상기 더미 셀에 프로그램 동작을 수행하는 단계는,
    상기 제1 더미 워드라인과 상기 더미 홀로서 형성된 제1 더미 셀, 및 하나이상의 상기 메인 셀 각각의 문턱전압을 제어하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작방법.
  3. 제2 항에 있어서,
    상기 메인 셀 각각의 문턱전압을 제어하는 단계는,
    상기 제1 더미 워드라인에 프로그램 전압을, 상기 비트라인에 구동 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작방법.
  4. 제2 항에 있어서,
    상기 더미 셀에 프로그램 동작을 수행하는 단계는,
    상기 메인 셀 각각의 문턱전압을 제어하는 단계 수행 후, 상기 제2 더미 워드라인과 상기 더미 홀로서 형성된 제2 더미 셀에, 상기 메인 셀들의 문턱전압보다 높은 문턱전압을 갖도록 프로그램 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작방법.
  5. 제4 항에 있어서,
    상기 제2 더미 셀에 프로그램 동작을 수행하는 단계는,
    상기 메인 셀의 문턱전압보다 작고 상기 제1 더미 셀의 문턱 전압보다 큰 레벨의 턴-온 전압을 소정의 시간 동안 상기 제1 더미 워드라인에 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작방법.
  6. 제5 항에 있어서,
    상기 제2 더미 셀에 프로그램 동작을 수행하는 단계는,
    상기 소정의 시간 중 적어도 일부에서 프로그램 전압을 상기 제2 더미 워드라인에 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작방법.
  7. 제6 항에 있어서,
    상기 프로그램 전압을 상기 제2 더미 워드라인에 인가하는 단계는,
    상기 소정의 시간 중 제1 시간동안 상기 프로그램 전압보다 낮은 레벨의 전압을 상기 제2 더미워드라인에 인가하는 단계; 및
    상기 소정의 시간 중 제2 시간동안 상기 프로그램 전압을 상기 제2 더미 워드라인에 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작방법.
  8. 제1 항에 있어서,
    상기 메인 셀들에 대한 프로그램 동작을 수행하는 단계; 및
    상기 프로그램 동작에 기반하여, 상기 더미 셀들 중 적어도 하나를 프로그램 하기 위해 기 설정된 문턱전압 형성을 위한 프로그램전압을 탐색하는 단계를 더 포함하는 메모리 장치의 동작방법.
  9. 제8 항에 있어서,
    상기 메인 셀들의 문턱전압보다 높은 문턱전압을 갖도록 프로그램 동작을 수행하는 단계는,
    상기 프로그램 전압을 탐색하는 단계에서 탐색된 프로그램 전압에 기반하여 상기 더미 셀들 중 적어도 하나에 프로그램 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작방법.
  10. 제8 항에 있어서,
    상기 메인 셀들에 대한 프로그램 동작을 수행하는 단계는,
    소정의 시간 중 일부에서, 제1 레벨을 갖는 전압을 상기 더미 워드라인에 인가하는 단계; 및
    상기 소정의 시간 중 나머지 일부에서, 상기 제1 레벨보다 높은 제2 레벨을 갖는 전압을 상기 더미 워드라인에 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작방법.
  11. 제10 항에 있어서,
    상기 메모리 장치는 상기 기판과 상기 더미 워드라인 사이에 배치된 그라운드 선택 라인을 더 포함하고,
    상기 제2 레벨을 갖는 전압을 상기 더미 워드라인에 인가하는 단계는, 상기 그라운드 선택 라인에 턴-온 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작방법.
  12. 제10 항에 있어서,
    상기 메모리 장치는 상기 워드라인들과 상기 비트라인 사이에 배치된 스트링 선택 라인을 더 포함하고,
    상기 메인 셀들에 대한 프로그램 동작을 수행하는 단계는,
    상기 소정의 시간 동안 상기 스트링 선택 라인에 턴-오프 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  13. 제1 항에 있어서,
    상기 메모리 장치는 상기 기판과 상기 더미 워드라인 사이에 배치된 그라운드 선택 라인을 더 포함하고,
    상기 메인 셀들의 문턱전압보다 높은 문턱전압을 갖도록 프로그램 동작을 수행하는 단계는,
    상기 그라운드 선택 라인에 턴-온 전압을 인가하는 단계;
    상기 그라운드 선택 라인에 턴-온 전압 인가 후 제1 시간 동안, 상기 더미 워드라인 및 상기 워드라인들에 패스 전압을 인가하는 단계;
    제2 시간 동안, 상기 그라운드 선택 라인에 턴-오프 전압을 인가하고 상기더미 워드라인 및 상기 워드라인들에 패스 전압을 인가하는 단계; 및
    제3 시간 동안, 상기 그라운드 선택 라인에 턴-오프 전압을 인가하고 상기 더미 워드라인에 프로그램 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  14. 제13 항에 있어서,
    상기 메모리 장치는 상기 워드라인들과 상기 비트라인 사이에 배치된 스트링 선택 라인을 더 포함하고,
    상기 메인 셀들의 문턱전압보다 높은 문턱전압을 갖도록 프로그램 동작을 수행하는 단계는,
    상기 제2 시간 동안, 상기 비트라인에 인히빗 전압을 인가하고 상기 스트링 선택 라인에 턴-온 전압과 상기 패스 전압의 합보다 크거나 같은 레벨의 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  15. 제13 항에 있어서,
    상기 메모리 장치는 상기 기판 중 일부에 공통 소스 라인을 더 포함하고,
    상기 메인 셀들의 문턱전압보다 높은 문턱전압을 갖도록 프로그램 동작을 수행하는 단계는,
    상기 제1 내지 제3 시간 동안 상기 공통 소스 라인에 그라운드 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  16. 기판, 상기 기판 상에 배치된 제1 더미 워드라인, 상기 제1 더미 워드라인 상에 배치된 제2 더미 워드라인, 상기 제2 더미 워드라인 상에 배치된 복수의 워드라인들 및 상기 기판에 대해 수직 방향으로 상기 제1 더미 워드라인, 상기 제2 더미 워드라인 및 상기 워드라인들을 관통하며 연장되고, 각각이 제1 수직 홀 및 제2 수직 홀 중 하나로 구분되는 복수의 수직 홀들을 포함하는 메모리 장치의 동작 방법에 있어서,
    상기 제1 수직 홀과 상기 제1 더미 워드라인으로서 형성된 제1 더미 셀과 상기 제1 수직 홀과 상기 제2 더미 워드라인으로 형성된 제2 더미 셀에 대한 소거 동작을 수행하는 단계;
    상기 소거 동작에 대한 검증을 수행하는 단계;
    상기 검증에 따라 상기 소거 동작이 완료된 것으로 판단함에 응답하여, 상기 제2 수직 홀들과 상기 제1 더미 워드라인으로서 형성된 복수의 메인 셀들 및 상기 제1 더미 셀 각각의 문턱전압을 제어하는 단계; 및
    상기 제2 더미 셀에 대한 프로그램을 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
  17. 제16 항에 있어서,
    상기 메모리 장치는 상기 제2 수직 홀들에 각각 연결되는 복수의 비트라인을 더 포함하고,
    상기 문턱전압을 제어하는 단계는,
    상기 제1 더미 워드라인에 프로그램 전압을, 상기 비트라인에 구동 전압을 각각 인가함으로써, 상기 메인 셀들에 제1 문턱전압을 형성하고 상기 제1 더미 셀에는 상기 제1 문턱전압보다 낮은 레벨의 제2 문턱전압을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작방법.
  18. 제17 항에 있어서,
    상기 제2 더미 셀에 대한 프로그램을 수행하는 단계 중 적어도 일부에서, 상기 제1 더미 워드라인에 상기 제1 문턱전압보다 낮고 상기 제2 문턱전압보다 높은 레벨의 전압을 인가하는 것을 특징으로 하는 메모리 장치의 동작방법.
  19. 제16 항에 있어서,
    상기 메모리 장치는 상기 워드라인들 상에 배치된 스트링 선택 라인 및 상기 스트링 선택 라인 상에 배치되고 상기 제2 수직 홀들에 각각 연결되는 복수의 비트라인을 더 포함하고,
    상기 제2 더미 셀에 대한 프로그램을 수행하는 단계는,
    소정의 시간 동안 상기 스트링 선택 라인에 턴-온 전압을 인가하는 단계; 및
    상기 소정의 시간 중 적어도 일부에서 상기 비트라인에 인히빗 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작방법.
  20. 기판;
    상기 기판 상에 배치된 하나 이상의 더미 워드라인 및 상기 더미 워드라인 상에 배치된 복수의 워드라인들을 포함하는 복수의 게이트 도전층들;
    상기 게이트 도전층들 상부에, 제1 방향으로 상호 이격되고 상기 제1 방향과 수직한 제2 방향으로 연장되어 배치되는 복수의 비트라인들;
    상기 기판 상에 수직 방향으로 상기 게이트 도전층들을 관통하며 연장되고, 상기 비트라인들에 각각 연결되는 채널 홀과 그 외의 더미 홀로 구분되는 복수의 수직 홀들;
    상기 더미 워드라인과 상기 더미 홀로 형성되는 더미 셀;
    상기 워드라인들과 상기 채널 홀로 형성되는 메인 셀; 및
    상기 게이트 도전층들 각각으로 전압을 인가하는 로우 디코더를 포함하고,
    상기 더미 워드라인으로 상기 메인 셀에 대한 턴-온 전압이 인가될 때, 상기 더미 셀은 턴-오프 되는 것을 특징으로 하는 불휘발성 메모리 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022030766A1 (ko) * 2020-08-04 2022-02-10 한양대학교 산학협력단 개선된 3차원 플래시 메모리
KR102483064B1 (ko) * 2020-09-09 2022-12-30 한양대학교 산학협력단 프로그램 동작 시 부스팅 효율을 개선하는 3차원 플래시 메모리 및 그 동작 방법
US11276465B1 (en) * 2020-08-21 2022-03-15 Intel Corporation Device, system and method to float a decoder for deselected address lines in a three-dimensional crosspoint memory architecture
US11900998B2 (en) 2020-09-11 2024-02-13 Intel Corporation Bipolar decoder for crosspoint memory
WO2022141618A1 (en) * 2021-01-04 2022-07-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device programming with reduced disturbance
CN113345485B (zh) * 2021-06-25 2023-03-10 长江存储科技有限责任公司 非易失性存储装置、系统及其编程操作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060239077A1 (en) 2005-04-20 2006-10-26 Park Ki-Tae NAND Flash Memory Device Having Dummy Memory cells and Methods of Operating Same
US10297330B2 (en) 2017-06-07 2019-05-21 Sandisk Technologies Llc Separate drain-side dummy word lines within a block to reduce program disturb
US20190287618A1 (en) 2018-03-16 2019-09-19 Toshiba Memory Corporation Semiconductor memory device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6493261B1 (en) * 2001-01-31 2002-12-10 Advanced Micro Devices, Inc. Single bit array edges
JP2008084471A (ja) 2006-09-28 2008-04-10 Toshiba Corp 半導体記憶装置
US9449690B2 (en) 2013-04-03 2016-09-20 Cypress Semiconductor Corporation Modified local segmented self-boosting of memory cell channels
US9240238B2 (en) 2013-09-20 2016-01-19 Sandisk Technologies Inc. Back gate operation with elevated threshold voltage
JP6139370B2 (ja) 2013-10-17 2017-05-31 株式会社東芝 不揮発性半導体記憶装置
KR20160006343A (ko) 2014-07-08 2016-01-19 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
US9887207B2 (en) 2014-08-18 2018-02-06 Sandisk Technologies Llc Three dimensional NAND device having dummy memory holes and method of making thereof
JP6290124B2 (ja) 2015-03-12 2018-03-07 東芝メモリ株式会社 半導体記憶装置
KR102393976B1 (ko) 2015-05-20 2022-05-04 삼성전자주식회사 반도체 메모리 소자
KR20180106727A (ko) * 2017-03-21 2018-10-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060239077A1 (en) 2005-04-20 2006-10-26 Park Ki-Tae NAND Flash Memory Device Having Dummy Memory cells and Methods of Operating Same
US10297330B2 (en) 2017-06-07 2019-05-21 Sandisk Technologies Llc Separate drain-side dummy word lines within a block to reduce program disturb
US20190287618A1 (en) 2018-03-16 2019-09-19 Toshiba Memory Corporation Semiconductor memory device

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