KR20150117152A - 낸드형 플래쉬 메모리 장치 및 낸드형 플래쉬 메모리 장치의 프로그램 방법 - Google Patents

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Abstract

NAND형 플래쉬 메모리 장치 및 NAND형 플래쉬 메모리 장치의 프로그램 방법이 개시된다. NAND형 플래쉬 메모리 장치는 메모리 셀 어레이 및 로우 제어 회로를 포함할 수 있다. 메모리 셀 어레이는 워드 라인들, 더미 워드 라인들, 스트링 선택 라인들, 접지 선택 라인, 및 상기 워드 라인들에 수직 방향으로 배열된 비트 라인들을 갖는다. 로우 제어 회로는 프로그램 전압, 패스 전압, 및 0V보다 높고 상기 패스 전압보다 낮은 전압 레벨을 갖는 더미 패스 전압을 발생하고, 워드 라인들, 스트링 선택 라인, 및 접지 선택라인을 제어한다. 로우 제어 회로는 프로그램 동작 모드에서, 비트 라인들에서 프리차지되는 전압이 더미 워드 라인에 연결된 메모리 트랜지스터의 채널 안으로 전달될 수 있도록 프로그램 과정 동안 더미 워드 라인들에 더미 패스 전압을 인가한다.

Description

낸드형 플래쉬 메모리 장치 및 낸드형 플래쉬 메모리 장치의 프로그램 방법{NAND-TYPE FLASH MEMORY DEVICE AND METHOD OF PROGRAMING THE SAME}
본 발명은 불휘발성 메모리 장치의 프로그램 방법에 관한 것으로, 특히 프로그램 성능을 향상시킬 수 있는 낸드형(NAND-type) 플래쉬 메모리 장치의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불휘발성 메모리 장치로 나누어진다. 휘발성 반도체 메모리 장치는 쌍안정 플립플롭의 로직 상태 또는 커패시터의 충전 또는 방전에 의해 데이터가 저장된다. 휘발성 반도체 메모리 장치는 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단되면 데이터는 손실된다.
EEPROM(Electrically Erasable Programmable Read Only Memory) 등의 불휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용에서 프로그램 및 데이터를 저장하는 데 사용된다. EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍이나 보조 기억장치로서 널리 사용되고 있다. 플래쉬 메모리 장치들 중에서 NAND형 플래쉬 메모리 장치는 NOR형 플래쉬 메모리 장치에 비해 집적도가 높다.
NAND형 플래쉬 메모리 장치는 데이터를 저장하기 위한 메모리 셀 어레이를 포함하며, 메모리 셀 어레이는 복수 개의 셀 스트링(NAND string이라고도 불린다)으로 이루어져 있다. NAND형 플래쉬 메모리 장치의 메모리 셀은 F-N 터널링 전류(Fowler-Nordheim tunneling current)를 이용하여 소거 및 프로그램을 수행한다.
본 발명의 목적은 프로그램 동작 모드에서 선택되지 않은 셀 스트링들의 프리차지 효율을 높일 수 있는 NAND형 플래쉬 메모리 장치의 프로그램 방법을 제공하는 것이다.
본 발명의 다른 목적은 프로그램 동작 모드에서 선택되지 않은 셀 스트링들의 프리차지 효율을 높일 수 있는 NAND형 플래쉬 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 NAND형 플래쉬 메모리 장치의 프로그램 방법은 비선택 스트링 선택 라인(SSL_UNSEL)에 0V의 전압을 인가하는 단계; 선택 비트라인(BL_SEL)에 0V의 전압을 인가하는 단계; 선택 스트링 선택 라인(SSL_SEL)에 전원전압(VDD)을 인가하는 단계; 0V보다 높고 패스 전압(VPASS)보다 낮은 전압 레벨을 갖는 더미 패스 전압(VPASS_DMY)을 더미 워드 라인(DMY_S)에 인가하는 단계; 비선택 비트라인(BL_UNSEL)에 전원전압(VDD)을 인가하는 단계; 선택 워드 라인(WL_SEL)에 패스 전압(VPASS)을 인가하는 단계; 비선택 워드 라인(WL_UNSEL)에 패스 전압(VPASS)을 인가하는 단계; 및 상기 선택 워드 라인(WL_SEL)에 프로그램 전압(VPGM)을 인가하는 단계를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 NAND형 플래쉬 메모리 장치의 프로그램 방법은 프로그램 동작 모드에서, 상기 선택 스트링 선택 라인, 상기 더미 워드 라인 및 상기 비선택 비트라인에 인가되는 전압들의 인가 시점이 다를 수 있다.
본 발명의 하나의 실시형태에 따른 불휘발성 메모리 장치의 프로그램 방법은 비선택 스트링 선택 라인(SSL_UNSEL)에 전원전압(VDD)을 인가하는 단계; 선택 스트링 선택 라인(SSL_SEL)에 전원전압(VDD)을 인가하는 단계; 0V보다 높고 패스 전압(VPASS)보다 낮은 전압 레벨을 갖는 더미 패스 전압(VPASS_DMY)을 더미 워드 라인(DMY_S)에 인가하는 단계; 선택 비트라인(BL_SEL)에 전원전압(VDD)을 인가하는 단계; 비선택 비트라인(BL_UNSEL)에 전원전압(VDD)을 인가하는 단계; 상기 선택 비트라인(BL_SEL)에 0V의 전압을 인가하는 단계; 상기 비선택 스트링 선택 라인(SSL_UNSEL)에 0V의 전압을 인가하는 단계; 선택 워드 라인(WL_SEL)에 패스 전압(VPASS)을 인가하는 단계; 비선택 워드 라인(WL_UNSEL)에 패스 전압(VPASS)을 인가하는 단계; 및 상기 선택 워드 라인(WL_SEL)에 프로그램 전압(VPGM)을 인가하는 단계를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 NAND형 플래쉬 메모리 장치의 프로그램 방법은 상기 프로그램 동작 모드에서, 초기 프리차지 구간 동안 상기 비선택 스트링 선택 라인(SSL_UNSEL)에 상기 전원전압(VDD)이 인가될 수 있다.
본 발명의 하나의 실시형태에 따른 NAND형 플래쉬 메모리 장치는 메모리 셀 어레이 및 로우 제어 회로를 포함할 수 있다.
메모리 셀 어레이는 워드 라인들, 더미 워드 라인들, 스트링 선택 라인들, 접지 선택 라인, 및 상기 워드 라인들에 수직 방향으로 배열된 비트 라인들을 갖는다. 로우 제어 회로는 프로그램 전압, 패스 전압, 및 0V보다 높고 상기 패스 전압보다 낮은 전압 레벨을 갖는 더미 패스 전압을 발생하고, 상기 워드 라인들, 상기 스트링 선택 라인, 및 상기 접지 선택라인을 제어한다. 상기 로우 제어 회로는 프로그램 동작 모드에서, 상기 비트 라인들에서 프리차지되는 전압이 더미 워드 라인에 연결된 메모리 트랜지스터의 채널 안으로 전달될 수 있도록 프로그램 과정 동안 상기 더미 워드 라인들에 상기 더미 패스 전압을 인가한다.
본 발명의 하나의 실시예에 의하면, 상기 NAND형 플래쉬 메모리 장치는 상기 프로그램 동작 모드에서, 선택 스트링 선택 라인, 상기 더미 워드 라인들 및 비선택 비트라인에 인가되는 전압들의 인가 시점이 다를 수 있다.
본 발명의 실시예들에 따른 NAND형 플래쉬 메모리 장치는 프로그램 과정 동안 더미 워드 라인(DMY_S)에 0V보다 높고 패스 전압(VPASS)보다 낮은 전압 레벨을 갖는 더미 패스 전압(VPASS_DMY)을 인가함으로써, 비트 라인(BL)에서 프리차지되는 전압이 더미 워드 라인에 연결된 메모리 트랜지스터의 채널 안으로 전달될 수 있다. 또한, 플래시 메모리 장치(2520)에서는 선택 스트링 선택 라인(SSL_SEL), 더미 워드 라인(DMY_S) 및 비선택 비트라인(BL_UNSEL)에 인가되는 전압들의 인가 시점을 다르게 함으로써, 안정적으로 프리차지를 수행할 수 있다. 또한, NAND형 플래쉬 메모리 장치는 비트 라인 설정 구간 동안 선택 스트링 선택 라인(SSL_SEL)에 VDD + VTH_SSL 이상의 전압 레벨을 갖는 전압을 인가함으로써 선택 스트링 선택 라인(SSL_SEL)에 연결된 스트링 선택 트랜지스터가 온 상태를 유지하여 비선택 비트라인(BL_UNSEL)의 전압이 스트링 선택 트랜지스터의 채널까지 전달될 수 있다. 또한, NAND형 플래쉬 메모리 장치는 비트 라인 설정(bit line setup) 구간 이전 초기 프리차지 구간 동안에 비선택 스트링 선택 라인(SSL_UNSEL)에 전원전압을 인가 하여 비선택 스트링 선택 라인(SSL_UNSEL)에 연결된 스트링 선택 트랜지스터를 턴온시킴으로써, 비선택 스트링 선택 라인(SSL_UNSEL)에 연결된 셀 스트링들을 안정적으로 프리차지할 수 있다. 결국, NAND형 플래쉬 메모리 장치의 프로그램 성능이 향상될 수 있다.
도 1은 종래의 수직 낸드형(vertical NAND-type; VNAND) 플래쉬 메모리 장치를 구성하는 메모리 셀 어레이의 일부를 나타내는 회로도이다.
도 2는 종래의 VNAND 플래쉬 메모리 장치의 프로그램 동작의 하나의 예를 나타내는 타이밍도이다.
도 3은 종래의 VNAND 플래쉬 메모리 장치의 프로그램 동작의 다른 하나의 예를 나타내는 타이밍도이다.
도 4 및 도 5는 더미 워드 라인을 갖는 VNAND 플래쉬 메모리 장치에서 더미 워드 라인에 연결된 메모리 트랜지스터가 노말(normal) 워드 라인에 연결된 메모리 트랜지스터에 비해 문턱 전압(threshold voltage)이 증가하는 이유를 설명하기 위한 도면들이다.
도 6은 본 발명의 하나의 실시 예에 따른 NAND형 플래쉬 메모리 장치를 나타내는 회로도이다.
도 7은 도 6의 NAND형 플래쉬 메모리 장치를 구성하는 메모리 셀 어레이의 일부를 나타내는 회로도이다.
도 8은 본 발명의 하나의 실시예에 따른 NAND형 플래쉬 메모리 장치의 프로그램 동작의 하나의 예를 나타내는 타이밍도이다.
도 9는 스트링 선택 라인(SSL)에 인접한 더미 워드 라인(DMY_S)과 SSL 사이의 채널 구간에서 발생하는 hot carrier injection 현상 및 전하 포획(charge trapping) 현상을 나타내는 도면이다.
도 10은 본 발명의 다른 하나의 실시예에 따른 NAND형 플래쉬 메모리 장치의 프로그램 동작의 하나의 예를 나타내는 타이밍도이다.
도 11은 본 발명의 또 다른 하나의 실시예에 따른 NAND형 플래쉬 메모리 장치의 프로그램 동작의 하나의 예를 나타내는 타이밍도이다.
도 12는 본 발명의 또 다른 하나의 실시예에 따른 NAND형 플래쉬 메모리 장치의 프로그램 동작의 하나의 예를 나타내는 타이밍도이다.
도 13은 본 발명의 또 다른 하나의 실시예에 따른 NAND형 플래쉬 메모리 장치의 프로그램 동작의 하나의 예를 나타내는 타이밍도이다.
도 14는 본 발명의 또 다른 하나의 실시예에 따른 NAND형 플래쉬 메모리 장치의 프로그램 동작의 하나의 예를 나타내는 타이밍도이다.
도 15는 본 발명의 NAND형 플래쉬 메모리 장치에 적용할 수 있는 두 가지 프로그램 방식을 나타내는 회로도이다.
도 16 내지 도 21은 본 발명의 하나의 실시예에 따른 NAND형 플래쉬 메모리 장치의 프로그램 방법을 나타내는 흐름도들이다.
도 22는 본 발명의 하나의 실시예에 따른 NAND형 플래쉬 메모리 장치의 구조를 나타내는 사시도이다.
도 23도는 도 22의 NAND형 플래쉬 메모리 장치의 셀 영역을 나타내는 사시도이다.
도 24 및 도 25는 도 23의 셀 영역을 구성하는 셀 트랜지스터의 예들을 나타내는 사시도들이다.
도 26은 도 22의 NAND형 플래쉬 메모리 장치의 메모리 셀 어레이의 하나의 예를 나타내는 회로도이다.
도 27은 본 발명의 실시예들에 따른 NAND형 플래쉬 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 28은 본 발명의 실시예들에 따른 NAND형 플래쉬 메모리 장치를 포함하는 정보처리 시스템의 하나의 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 종래의 수직 낸드형(vertical NAND-type; VNAND) 플래쉬 메모리 장치를 구성하는 메모리 셀 어레이의 일부를 나타내는 회로도이고, 도 2는 종래의 VNAND 플래쉬 메모리 장치의 프로그램 동작의 하나의 예를 나타내는 타이밍도이다. 도 2에는 프로그램 과정에 따른 선택 스트링 선택 라인(SSL_SEL), 비선택 스트링 선택 라인(SSL_UNSEL), 선택 워드 라인(WL_SEL), 비선택 워드 라인(WL_UNSEL), 접지 선택 라인(GSL), 공통 소스 라인(CSL), 선택 비트라인(BL_SEL), 비선택 비트라인(BL_UNSEL)에 인가되는 전압들의 파형이 도시되어 있다. 프로그램 과정은 데이터 설정(DATA SET), 비트 라인 설정(BL SETUP), 제 1 프로그램 수행(PGM EXEC1), 제 2 프로그램 수행(PGM EXEC2), 프로그램 회복(PGM RECO)을 포함한다. 비선택 워드 라인(WL_UNSEL)에는 제 1 프로그램 수행(PGM EXEC1) 구간 및 제 2 프로그램 수행(PGM EXEC2) 구간에서 패스 전압(VPASS)가 인가될 수 있다. 선택 워드 라인(WL_SEL)에는 제 1 프로그램 수행(PGM EXEC1) 구간에는 패스 전압(VPASS)가 인가되고, 제 2 프로그램 수행(PGM EXEC2) 구간에서 프로그램 전압(VPGM)이 인가될 수 있다.
수직 낸드형(vertical NAND-type) 플래쉬 메모리 장치는 완전히 전하가 공핍되는(fully depleted) 채널을 갖는 GAA(Gate-All-Around) 구조를 갖고 있어서, 프로그램 금지 동작(program inhibition) 동안에 프로그램 금지 특성이 우수하다. 종래의 낸드형 플래쉬 메모리 장치에서, 스트링 선택 라인(String Selection line: SSL) 및 비트 라인(BL)에는 전원전압(VDD)이 인가되어 프로그램 금지된 스트링의 채널에는 VDD - VTH_SSL 정도의 전압이 프리차지(pracharge) 된다. 이후 워드 라인 전압이 0V에서 VPASS 전압으로 바뀔 때 채널의 부스팅 레벨을 추가로 증가시키는 작용을 한다. 수직 낸드형(vertical NAND-type) 플래쉬 메모리 장치는 구조적인 특이점 때문에, 선택 블록 내에 0V가 인가되는 비선택 스트링 선택 라인(SSL_UNSEL)이 존재하고, 이 때문에 SSL_UNSEL 및 BL에는 각각 0V와 VDD 또는 0V 와 0V의 전압이 인가될 수 있다. 이 조건에서, 프로그램 금지(program inhibit)동작 모드에서 SSL_UNSEL에 연결된 스트링의 부스팅 레벨을 높이기 위한 채널의 프리차지를 할 수 없다. 도 1을 참조하면, 스트링(STR1)은 비선택 비트라인(BL_UNSEL)에 연결되고, 선택 스트링 선택 라인(SSL_SEL)에 연결되어 있다. 스트링(STR2)은 선택 비트라인(BL_SEL)에 연결되고, 선택 스트링 선택 라인(SSL_SEL)에 연결되어 있다. 스트링(STR3)은 비선택 비트라인(BL_UNSEL)에 연결되고, 비선택 스트링 선택 라인(SSL_UNSEL)에 연결되어 있다. 비선택 비트라인(BL_UNSEL)에는 전원전압(VDD)이 인가될 수 있고, 선택 비트라인(BL_SEL)에는 접지전압(0V)이 인가될 수 있다. 비선택 스트링 선택 라인(SSL_UNSEL)에는 접지전압(0V)이 인가될 수 있고, 선택 스트링 선택 라인(SSL_SEL)에는 전원전압(VDD)이 인가될 수 있다. 스트링(STR2)에 포함된 메모리 트랜지스터들의 채널에는 0V의 전압이 유지되고, 스트링(STR1)에 포함된 메모리 트랜지스터들의 채널에는 VDD-VTH의 전압이 유지될 수 있다. 스트링(STR3)에 포함된 메모리 트랜지스터들의 채널에는 VDD-VTH가 아닌 0V의 전압이 유지될 수 있다. 따라서, 비선택 비트라인(BL_UNSEL)에 연결되고 비선택 스트링 선택 라인(SSL_UNSEL)에 연결된 스트링에 포함된 메모리 트랜지스터들의 채널은 프리차지 되지 않을 수 있다.
도 3은 종래의 VNAND 플래쉬 메모리 장치의 프로그램 동작의 다른 하나의 예를 나타내는 타이밍도이다. 도 3에 도시된 프로그램 방법은 USIP(unselected string initial precharge) 동작 모드를 사용하여 비선택 스트링 선택 라인(SSL_UNSEL)에 연결된 스트링에 포함된 메모리 트랜지스터들의 채널을 프리차지할 수 있다. 프로그램 과정은 초기 프리차지(INITIAL PRECHARGE), 데이터 초기화(DTINIT), 데이터 덤프(DATA DUMP), 비트 라인 설정(BL SETUP), 제 1 프로그램 수행(PGM EXEC1), 제 2 프로그램 수행(PGM EXEC2), 프로그램 회복(PGM RECO)을 포함한다. 도 3을 참조하면, 도 2의 프로그램 방법과 달리, 초기 프리 프리차지(INITIAL PRECHARGE) 구간에 비선택 스트링 선택 라인(SSL_UNSEL)에 고전압, 예를 들어 전원전압(VDD)이 인가된다. 또한, 선택 비트라인(BL_SEL)에는 초기 프리 프리차지(INITIAL PRECHARGE) 구간에는 전원전압(VDD)이 인가되고, 초기 프리 프리차지(INITIAL PRECHARGE) 구간이 끝나면 0V의 전압이 인가된다.
도 2 및 도 3에 도시된 방법으로 메모리 셀 어레이의 스트링에 포함된 메모리 트랜지스터들의 채널을 프리차지하려면, 비트 라인에서 프로그램될 선택 워드 라인에 연결된 메모리 트랜지스터의 채널에 이르는 경로가 전도성이 있어야(conductive) 한다. 비트 라인 설정(BL SETUP) 구간에서 워드 라인(WL_SEL, WL_UNSEL)에는 0V의 전압이 인가되므로 워드 라인(WL)에 연결된 메모리 트랜지스터의 문턱 전압(VTH_WL)은 적어도 -(VDD - VTH_SSL)의 값을 가져야 한다. 소거된(erased) 노말 워드 라인(normal word line)은 이 조건을 만족하지만, 더미 워드 라인(dummy word line)에 연결된 메모리 트랜지스터는 충분히 낮은 문턱 전압(VTH_WL)을 갖지 못하므로 이 조건을 만족하기 어렵다.
도 4 및 도 5를 참조하면, 더미 워드 라인에 연결된 메모리 트랜지스터의 문턱 전압(VTH_WL)은 다음의 2 가지 이유로 증가할 수 있다. 첫째, 도 4에 도시된 바와 같이, 스트링 선택 라인(SSL)의 문턱전압(VTH)을 조절하기 위한 이온 주입(SSL VTH IIP)의 영향으로 SSL에 인접한 더미 워드 라인(DMY_S)에 연결된 메모리 트랜지스터의 문턱 전압(VTH_WL)이 증가할 수 있다. 도 4에서, 제 1 더미 워드 라인(DMY1)이 SSL에 인접한 더미 워드 라인(DMY_S)에 해당한다. 둘째, 도 5에 도시된 바와 같이, 프로그램/소거 동작의 반복으로 인해 DMY_S에 연결된 메모리 트랜지스터의 문턱 전압(VTH_WL)이 증가할 수 있다. 따라서, 더미 워드 라인에 연결된 메모리 트랜지스터가 턴온되지 못하므로 워드 라인의 채널로 프리차지 전압이 전달되지 못한다.
도 6은 본 발명의 하나의 실시 예에 따른 NAND형 플래쉬 메모리 장치(100)를 나타내는 회로도이다.
도 6을 참조하면, NAND형 플래쉬 메모리 장치(100)는 로우(row) 제어회로(110), 페이지 버퍼 회로(120), 공통 소스 라인 제어회로(130), 메모리 셀 어레이(140) 및 칼럼 게이트 회로(150)를 포함할 수 있다.
로우 제어회로(110)는 프로그램 전압신호(VPGM), 패스 전압(VPASS), 및 0V보다 높고 패스 전압(VPASS)보다 낮은 전압 레벨을 갖고 더미 워드 라인(DMY_S)에 인가하기 위한 더미 패스 전압(VPASS_DMY)을 발생할 수 있다. 로우 제어회로(110)는 더미 워드 라인(DMY_S), 워드 라인들(WL1 ~ WL16), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 전위를 제어할 수 있다.
메모리 셀 어레이(140)에서, 비트 라인들(BL1, BL2)은 워드 라인들(WL1 ~ WL16)에 수직인 방향으로 배열될 수 있다.
페이지 버퍼 회로(120)는 비트 라인들(BL1, BL2) 각각에 대응하는 페이지 버퍼들을 포함하며, 페이지 버퍼들 각각은 센스 증폭기를 포함할 수 있다. 리드(read) 동작 모드에서, 페이지 버퍼들 각각은 선택된 메모리 셀로부터 데이터를 감지하는 기능을 수행하고, 감지된 데이터는 칼럼 게이트 회로(150)를 통해 입출력 회로(미도시)로 전달된다. 프로그램 동작 모드에서, 페이지 버퍼들 각각은 입출력 회로와 칼럼 게이트 회로(150)를 통해 인가되는 데이터를 일시적으로 저장하는 기능을 수행할 수 있다. 즉, 페이지 버퍼는 데이터 감지 및 래치의 기능을 수행할 수 있다. 칼럼 게이트 회로(150)는 칼럼 선택 신호들(YSEL0, YSEL1)에 응답하여 페이지 버퍼 회로(120)를 입출력 회로에 전기적으로 연결 또는 분리시킨다. 공통 소스 라인 제어회로(130)는 프로그램 동작 모드에서 공통 소스 라인(CSL)의 전위를 제어한다.
도 6의 NAND형 플래쉬 메모리 장치(100)에서, 프로그램을 수행할 때, 프로그램이 되지 않을 메모리 셀 어레이의 부분에 포함된 메모리 트랜지스터들에 대해 프리차지를 수행한다. NAND형 플래쉬 메모리 장치(100)는 프로그램 과정 동안 더미 워드 라인(DMY_S)에 0V보다 높고 패스 전압(VPASS)보다 낮은 전압 레벨을 갖는 더미 패스 전압(VPASS_DMY)을 인가함으로써, 비트 라인(BL)에서 프리차지되는 전압이 더미 워드 라인에 연결된 메모리 트랜지스터의 채널 안으로 전달될 수 있다. 후술하는 바와 같이, 본 발명의 NAND형 플래쉬 메모리 장치(100)에서는 더미 워드 라인(DMY_S)에 연결된 메모리 트랜지스터의 채널 근처에 hot carrier가 발생하지 않도록, 선택 스트링 선택 라인(SSL_SEL), 더미 워드 라인(DMY_S) 및 비선택 비트라인(BL_UNSEL)에 인가되는 전압들의 인가 시점을 다르게 할 수 있다. NAND형 플래쉬 메모리 장치(100)는 선택 스트링 선택 라인(SSL_SEL)에 전원전압(VDD)을 인가한 후에, 더미 워드 라인(DMY_S)에 더미 패스 전압(VPASS_DMY)을 인가하고, 그 후 비선택 비트라인(BL_UNSEL)에 전원전압(VDD)을 인가할 수 있다. 따라서, NAND형 플래쉬 메모리 장치(100)는 선택 스트링 선택 라인(SSL_SEL)에 연결된 스트링 선택 트랜지스터들이 완전히 턴온된 후에 더미 워드 라인(DMY_S)에 연결된 메모리 트랜지스터들을 턴온시킬 수 있다. 또한, NAND형 플래쉬 메모리 장치(100)는 비트 라인 설정(bit line setup) 구간 동안 선택 스트링 선택 라인(SSL_SEL)에 VDD + VTH_SSL 이상의 전압 레벨을 갖는 전압을 인가함으로써 선택 스트링 선택 라인(SSL_SEL)에 연결된 스트링 선택 트랜지스터가 온 상태를 유지하여 비선택 비트라인(BL_UNSEL)의 전압이 스트링 선택 트랜지스터의 채널까지 전달될 수 있다. 여기서, VTH_SSL은 스트링 선택 라인에 연결된 스트링 선택 트랜지스터의 문턱 전압을 나타낸다. 따라서, NAND형 플래쉬 메모리 장치(100)는 hot carrier의 발생 원인을 제거한 후 비선택 비트라인(BL_UNSEL)에 전원전압(VDD)을 인가하여 프리차지 동작을 안정적으로 수행할 수 있다.
또한, 본 발명의 NAND형 플래쉬 메모리 장치(100)에서는 비트 라인 설정(bit line setup) 구간 이전 초기 프리차지 구간 동안에 비선택 스트링 선택 라인(SSL_UNSEL)에 전원전압을 인가 하여 비선택 스트링 선택 라인(SSL_UNSEL)에 연결된 스트링 선택 트랜지스터를 턴온시킴으로써, 비선택 스트링 선택 라인(SSL_UNSEL)에 연결된 셀 스트링들을 안정적으로 프리차지할 수 있다. 따라서, 도 1의 NAND형 플래쉬 메모리 장치(100)의 프로그램 금지(inhibit) 특성이 향상되어 결국 프로그램 성능이 향상될 수 있다.
도 7은 도 6의 VNAND 플래쉬 메모리 장치를 구성하는 메모리 셀 어레이의 일부를 나타내는 회로도이고, 도 8은 본 발명의 하나의 실시예에 따른 VNAND 플래쉬 메모리 장치의 프로그램 동작의 하나의 예를 나타내는 타이밍도이다.
도 7을 참조하면, VNAND 플래쉬 메모리 장치의 메모리 셀 어레이는 제 1 비 라인(BL1)에 연결된 제 1 스트링과 제 2 비 라인(BL2)에 연결된 제 2 스트링을 포함할 수 있다. 제 1 스트링은 스트링 선택 트랜지스터(ST11), 메모리 트랜지스터(M11, M21, … M311) 및 접지 선택 트랜지스터(GT11)를 포함하고, 제 2 스트링은 스트링 선택 트랜지스터(ST12), 메모리 트랜지스터(M12, M22, … M312) 및 접지 선택 트랜지스터(GT12)를 포함할 수 있다. 스트링 선택 트랜지스터들(ST11, ST12)은 스트링 선택 라인(SSL)에 연결되고, 메모리 트랜지스터들(M11, M12)은 더미 워드 라인(DMY_S)에 연결될 수 있다. 메모리 트랜지스터들(M21, M22)은 워드라인(WL1)에 연결되고, 메모리 트랜지스터들(M311, M312)은 워드라인(WL16)에 연결될 수 있다. 접지 선택 트랜지스터들(GT11, GT12)은 접지 선택 라인에 연결될 수 있다. 접지 선택 트랜지스터들(GT11, GT12)의 소스들은 공통 소스 라인(CSL)에 연결될 수 있다.
도 8에는 프로그램 과정에 따른 선택 스트링 선택 라인(SSL_SEL), 비선택 스트링 선택 라인(SSL_UNSEL), 선택 워드 라인(WL_SEL), 비선택 워드 라인(WL_UNSEL), 접지 선택 라인(GSL), 공통 소스 라인(CSL), 선택 비트라인(BL_SEL), 비선택 비트라인(BL_UNSEL)에 인가되는 전압들의 파형이 도시되어 있다. 프로그램 과정은 데이터 설정(DATA SET), 비트 라인 설정(BL SETUP), 제 1 프로그램 수행(PGM EXEC1), 제 2 프로그램 수행(PGM EXEC2), 프로그램 회복(PGM RECO)을 포함한다. 프로그램 과정 동안, 선택 스트링 선택 라인(SSL_SEL)에는 전원전압(VDD)이 인가되고, 비선택 스트링 선택 라인(SSL_UNSEL)에는 0V의 전압이 인가될 수 있다. 예를 들어, 전원전압(VDD)은 2.4V의 전압 레벨을 가질 수 있다. 프로그램 과정 동안, 선택 비트 라인(BL_SEL)에는 0V의 전압이 인가되고, 비트 라인(BL_UNSEL)에는 전원전압(VDD)이 인가될 수 있다. 프로그램 과정 동안, 접지 선택 라인(GSL)에는 0V의 전압이 인가되고, 공통 소스 라인(CSL)에는 약 2.3V의 전압이 인가될 수 있다. 비선택 워드 라인(WL_UNSEL)에는 제 1 프로그램 수행(PGM EXEC1) 구간 및 제 2 프로그램 수행(PGM EXEC2) 구간에서 패스 전압(VPASS)이 인가될 수 있다. 선택 워드 라인(WL_SEL)에는 제 1 프로그램 수행(PGM EXEC1) 구간에는 패스 전압(VPASS)가 인가되고, 제 2 프로그램 수행(PGM EXEC2) 구간에서 프로그램 전압(VPGM)이 인가될 수 있다. 예를 들어, 패스 전압(VPASS)는 9V의 전압 레벨을 가질 수 있고, 프로그램 전압(VPGM)은 20V의 전압 레벨을 가질 수 있다. 스트링 선택 라인(SSL)에 인접한 더미 워드 라인(DMY_S)에는 프로그램 과정 동안 0V보다 높고 패스 전압(VPASS)보다 낮은 전압 레벨을 갖는 더미 패스 전압(VPASS_DMY)이 인가될 수 있다. 따라서, 비트 라인(BL)에서 프리차지되는 전압이 더미 워드 라인에 연결된 메모리 트랜지스터의 채널 안으로 전달될 수 있다.
도 9는 스트링 선택 라인(SSL)에 인접한 더미 워드 라인(DMY_S)과 SSL 사이의 채널 구간에서 발생하는 hot carrier injection 현상 및 전하 포획(charge trapping) 현상을 나타내는 도면이다.
비선택 비트 라인(BL_UNSEL)에 연결된 스트링에 포함된 메모리 트랜지스터들의 채널을 프리차지하기 위해, 도 8의 방법으로 스트링 선택 라인(SSL)에 인접한 더미 워드 라인(DMY_S)에 더미 패스 전압(VPASS_DMY)을 인가할 수 있다. 그런데, 스트링 선택 라인(SSL)에 인접한 더미 워드 라인(DMY_S)에 더미 패스 전압(VPASS_DMY)을 인가하면, 도 9에 도시된 바와 같이, 선택 비트 라인(BL_SEL)에 연결된 스트링에 누설 전류가 발생할 수 있다. 선택 스트링 선택 라인(SSL_SEL)에 연결된 스트링에 포함된 스트링 선택 라인(SSL)에 인접한 더미 워드 라인(DMY_S)과 SSL 사이의 채널 구간에서 hot carrier injection 현상 및 전하 포획(charge trapping) 현상이 발생할 수 있다. 이것은 스트링 선택 트랜지스터가 충분히 턴온되기 전에 스트링 선택 라인(SSL)에 인접한 더미 워드 라인(DMY_S)에 전압이 인가되어, 더미 워드 라인(DMY_S)에 연결된 메모리 트랜지스터의 채널의 전위가 상승하여 순간적으로 hot carrier injection 조건이 형성되기 때문이다.
도 10은 본 발명의 다른 하나의 실시예에 따른 VNAND 플래쉬 메모리 장치의 프로그램 동작의 하나의 예를 나타내는 타이밍도이다. 도 10의 프로그램 방법은 선택 스트링 선택 라인(SSL_SEL), 더미 워드 라인(DMY_S) 및 비선택 비트라인(BL_UNSEL)에 인가되는 전압들의 인가 시점을 다르게 함으로써, 더미 워드 라인(DMY_S)에 연결된 메모리 트랜지스터의 채널 근처에 hot carrier가 발생하지 않도록 하는 방법이다.
도 10을 참조하면, 선택 스트링 선택 라인(SSL_SEL)에 전원전압(VDD)을 인가한 후에, 더미 워드 라인(DMY_S)에 더미 패스 전압(VPASS_DMY)을 인가하고, 그 후 비선택 비트라인(BL_UNSEL)에 전원전압(VDD)을 인가할 수 있다. 이 조건에서, 선택 스트링 선택 라인(SSL_SEL)에 연결된 스트링 선택 트랜지스터들이 완전히 턴온된 후에 더미 워드 라인(DMY_S)에 연결된 메모리 트랜지스터들을 턴온시킬 수 있다. 따라서, hot carrier의 발생 원인을 제거한 후 비선택 비트라인(BL_UNSEL)에 전원전압(VDD)을 인가하여 프리차지 동작을 안정적으로 수행할 수 있다.
도 11은 본 발명의 또 다른 하나의 실시예에 따른 VNAND 플래쉬 메모리 장치의 프로그램 동작의 하나의 예를 나타내는 타이밍도이다.
도 11을 참조하면, VNAND 플래쉬 메모리 장치의 프로그램 방법은 선택 스트링 선택 라인(SSL_SEL)에 전원전압(VDD)을 인가한 후에 더미 워드 라인(DMY_S)에 더미 패스 전압(VPASS_DMY)을 인가하고, 선택 스트링 선택 라인(SSL_SEL)에 VDD + VTH_SSL 이상의 전압 레벨을 갖는 전압을 인가하고 일정시간 후에 VDD 전압 레벨을 갖는 전압을 인가함으로써, 더미 워드 라인(DMY_S)에 연결된 메모리 트랜지스터의 채널 근처에 hot carrier가 발생하지 않도록 하는 방법이다. 여기서, VTH_SSL은 스트링 선택 라인에 연결된 스트링 선택 트랜지스터의 문턱 전압을 나타낸다. 비선택 비트라인(BL_UNSEL)에는 선택 스트링 선택 라인(SSL_SEL)에 VDD + VTH_SSL 이상의 전압 레벨을 갖는 전압을 인가하는 시점과 동시에 VDD 전압 레벨을 갖는 전압을 인가할 수 있다. 도 11의 프로그램 방법에서는 VDD + VTH_SSL 이상의 전압 레벨을 갖는 전압을 선택 스트링 선택 라인(SSL_SEL)에 인가함으로써 선택 스트링 선택 라인(SSL_SEL)에 연결된 스트링 선택 트랜지스터가 온 상태를 유지하여 비선택 비트라인(BL_UNSEL)의 전압이 스트링 선택 트랜지스터의 채널까지 전달된다. 비선택 비트라인(BL_UNSEL)의 전압이 스트링 선택 트랜지스터의 채널까지 전달된 후 선택 스트링 선택 라인(SSL_SEL)에 인가되는 전압을 VDD로 낮춘다.
도 12는 본 발명의 또 다른 하나의 실시예에 따른 VNAND 플래쉬 메모리 장치의 프로그램 동작의 하나의 예를 나타내는 타이밍도이다.
도 12에 도시된 프로그램 방법은 도 10의 프로그램 방법에 USIP(unselected string initial precharge) 동작 모드를 추가적으로 사용하여 비선택 스트링 선택 라인(SSL_UNSEL)에 연결된 스트링에 포함된 메모리 트랜지스터들의 채널을 프리차지할 수 있다. 프로그램 과정은 초기 프리차지(INITIAL PRECHARGE), 데이터 초기화(DTINIT), 데이터 덤프(DATA DUMP), 비트 라인 설정(BL SETUP), 제 1 프로그램 수행(PGM EXEC1), 제 2 프로그램 수행(PGM EXEC2), 프로그램 회복(PGM RECO)을 포함한다. 도 12를 참조하면, 초기 프리 프리차지(INITIAL PRECHARGE) 구간에 비선택 스트링 선택 라인(SSL_UNSEL)에 고전압, 예를 들어 전원전압(VDD)이 인가된다. 초기 프리 프리차지(INITIAL PRECHARGE) 구간이 끝나면, 비선택 스트링 선택 라인(SSL_UNSEL)에 0V의 전압이 인가된다. 또한, 선택 비트라인(BL_SEL)에는 초기 프리 프리차지(INITIAL PRECHARGE) 구간에는 전원전압(VDD)이 인가되고, 초기 프리 프리차지(INITIAL PRECHARGE) 구간이 끝나면 0V의 전압이 인가된다. 비선택 비트라인(BL_UNSEL)에는 프로그램 과정 동안 전원전압(VDD)이 인가된다. 스트링 선택 라인(SSL)에 더미 워드 라인(DMY_S)에는 프로그램 과정 동안 0V보다 높고 패스 전압(VPASS)보다 낮은 전압 레벨을 갖는 더미 패스 전압(VPASS_DMY)이 인가될 수 있다. 선택 스트링 선택 라인(SSL_SEL)에 전원전압(VDD)을 인가한 후에, 더미 워드 라인(DMY_S)에 더미 패스 전압(VPASS_DMY)을 인가하고, 그 후 비선택 비트라인(BL_UNSEL)에 전원전압(VDD)을 인가할 수 있다.
도 13은 본 발명의 또 다른 하나의 실시예에 따른 VNAND 플래쉬 메모리 장치의 프로그램 동작의 하나의 예를 나타내는 타이밍도이다.
도 13에 도시된 프로그램 방법은 도 11의 프로그램 방법에 USIP(unselected string initial precharge) 동작 모드를 추가적으로 사용하여 비선택 스트링 선택 라인(SSL_UNSEL)에 연결된 스트링에 포함된 메모리 트랜지스터들의 채널을 프리차지할 수 있다. 도 13을 참조하면, 초기 프리 프리차지(INITIAL PRECHARGE) 구간에 비선택 스트링 선택 라인(SSL_UNSEL)에 고전압, 예를 들어 전원전압(VDD)이 인가된다. 초기 프리 프리차지(INITIAL PRECHARGE) 구간이 끝나면, 비선택 스트링 선택 라인(SSL_UNSEL)에 0V의 전압이 인가된다. 선택 스트링 선택 라인(SSL_SEL)에는 VDD + VTH_SSL 이상의 전압 레벨을 갖는 전압을 인가하고 일정시간 후에 VDD 전압 레벨을 갖는 전압을 인가함으로써, 더미 워드 라인(DMY_S)에 연결된 메모리 트랜지스터의 채널 근처에 hot carrier가 발생하지 않도록 한다. 여기서, VTH_SSL은 스트링 선택 라인에 연결된 스트링 선택 트랜지스터의 문턱 전압을 나타낸다. 비선택 비트라인(BL_UNSEL)에는 선택 스트링 선택 라인(SSL_SEL)에 VDD + VTH_SSL 이상의 전압 레벨을 갖는 전압을 인가하는 시점과 동시에 VDD 전압 레벨을 갖는 전압을 인가 인가되고, 초기 프리 프리차지(INITIAL PRECHARGE) 구간이 끝나면 0V의 전압이 인가될 수 있다. 도 13의 프로그램 방법에서는 VDD + VTH_SSL 이상의 전압 레벨을 갖는 전압을 선택 스트링 선택 라인(SSL_SEL)에 인가함으로써 선택 스트링 선택 라인(SSL_SEL)에 연결된 스트링 선택 트랜지스터가 온 상태를 유지하여 비선택 비트라인(BL_UNSEL)의 전압이 스트링 선택 트랜지스터의 채널까지 전달된 후, 선택 스트링 선택 라인(SSL_SEL)에 인가되는 전압을 VDD로 낮춘다. 비선택 비트라인(BL_UNSEL)에는 프로그램 과정 동안 전원전압(VDD)이 인가될 수 있다. 더미 워드 라인(DMY_S)에는 프로그램 과정 동안 0V보다 높고 패스 전압(VPASS)보다 낮은 전압 레벨을 갖는 더미 패스 전압(VPASS_DMY)이 인가될 수 있다. 선택 스트링 선택 라인(SSL_SEL)에 전원전압(VDD)을 인가한 후에, 더미 워드 라인(DMY_S)에 더미 패스 전압(VPASS_DMY)을 인가될 수 있다.
도 12 및 도 13의 프로그램 방법을 이용하면, 더미 워드 라인(DMY_S)에 연결된 메모리 트랜지스터의 문턱전압이 노말(normal) 워드 라인에 연결된 메모리 트랜지스터의 문턱전압보다 높아지더라도, SSL/BL에 인가되는 전압이 VDD/VDD, 0V/VDD, 0V/0V 의 모든 경우에 프로그램 금지(inibit)를 위한 프리차지를 수행할 수 있다.
도 14는 본 발명의 또 다른 하나의 실시예에 따른 VNAND 플래쉬 메모리 장치의 프로그램 동작의 하나의 예를 나타내는 타이밍도이고, 도 15는 본 발명의 VNAND 플래쉬 메모리 장치에 적용할 수 있는 두 가지 프로그램 방식을 나타내는 회로도이다.
도 14는 접지 선택 라인(GSL) 및 공통 소스 라인(CSL)을 이용하여 프로그램 금지(inhibit)된 스트링의 메모리 트랜지스터들을 프리차지하는 방법을 나타내는 타이밍도이다. 도 14에 도시된 프로그램 방법은 스트링 선택 라인(SSL)에서 접지 선택 라인(GSL) 방향으로 프로그램을 진행하는 MAX-min 방식의 프로그램에 적용이 된다. 반대로 상기 도 8에 도시된 프로그램 방법은 접지 선택 라인(GSL)에서 스트링 선택 라인(SSL) 방향으로 프리차지를 수행하는 MIN-max 방식의 프로그램에 적용이 된다. 도 15에는 수행하는 MIN-max 프로그램 방식과 MAX-min 프로그램 방식이 도시되어 있다.
도 14를 참조하면, 데이터 설정(DATA SET) 구간 동안, 접지 선택 라인(GSL)에는 고 전압, 예를 들어 전원전압(VDD)이 인가되고, 비트 라인 설정(BL SETUP) 구간의 시작되면 0V의 전압이 인가된다. 메모리 셀 어레이의 스트링들은 GSL에 인접한 더미 워드 라인(DMY_G)을 포함할 수 있다. GSL에 인접한 더미 워드 라인(DMY_G)에는 프로그램 과정 동안 0V보다 높고 패스 전압(VPASS)보다 낮은 전압 레벨을 갖는 더미 패스 전압(VPASS_DMY)이 인가될 수 있다. 비선택 워드 라인(WL_UNSEL)에는 제 1 프로그램 수행(PGM EXEC1) 구간 및 제 2 프로그램 수행(PGM EXEC2) 구간에서 패스 전압(VPASS)이 인가될 수 있다. 선택 워드 라인(WL_SEL)에는 제 1 프로그램 수행(PGM EXEC1) 구간에는 패스 전압(VPASS)가 인가되고, 제 2 프로그램 수행(PGM EXEC2) 구간에서 프로그램 전압(VPGM)이 인가될 수 있다. 도 14의 프로그램 방법에서는 접지 선택 라인(GSL)을 활성화시키고 난 후, 더미 워드 라인(DMY_G)에 더미 패스 전압(VPASS_DMY)을 인가하여 활성화 하고, 그 후 공통 소스 라인(CSL)에 전원전압(VDD)을 인가하여 활성화하고, 그 후 GSL을 비활성화한다. 따라서, 비트 라인(BL)에서 프리차지되는 전압이 더미 워드 라인에 연결된 메모리 트랜지스터의 채널 안으로 전달될 수 있다.
도 16 내지 도 21은 본 발명의 하나의 실시예에 따른 NAND형 플래쉬 메모리 장치의 프로그램 방법을 나타내는 흐름도들이다.
NAND형 플래쉬 메모리 장치는 스트링 선택 트랜지스터, 공통 소스 라인에 연결된 제 1 출력 단자를 가지는 접지 선택 트랜지스터, 스트링 선택 트랜지스터와 접지 선택 트랜지스터의 제 2 출력 단자 사이에 직렬 연결된 복수의 셀 트랜지스터들을 포함하는 셀 스트링을 복수 개 포함하고, 셀 스트링들은 대응하는 비트 라인들에 결합되고, 비트 라인들에 수직 방향으로 배열되고 서로 병렬 연결된 복수의 워드 라인들을 포함하는 메모리 셀 어레이를 구비한다.
도 16을 참조하면, NAND형 플래쉬 메모리 장치의 프로그램 방법은 다음의 단계를 포함한다.
1) 비선택 스트링 선택 라인(SSL_UNSEL)에 0V의 전압을 인가한다(S1).
2) 선택 비트라인(BL_SEL)에 0V의 전압을 인가한다(S2).
3) 접지 선택 라인(GSL)에 0V의 전압을 인가한다(S3).
4) 선택 스트링 선택 라인(SSL_SEL)에 전원전압(VDD)을 인가한다(S4).
5) 0V보다 높고 패스 전압(VPASS)보다 낮은 전압 레벨을 갖는 더미 패스 전압(VPASS_DMY)을 더미 워드 라인(DMY_S)에 인가한다(S5).
6) 비선택 비트라인(BL_UNSEL)에 전원전압(VDD)을 인가한다(S6).
7) 공통 소스 라인(CSL)에 제 1 전압을 인가한다(S7).
8) 선택 워드 라인(WL_SEL)에 패스 전압(VPASS)을 인가한다(S8).
9) 비선택 워드 라인(WL_UNSEL)에 패스 전압(VPASS)을 인가한다(S9).
10) 선택 워드 라인(WL_SEL)에 프로그램 전압(VPGM)을 인가한다(S10).
도 17을 참조하면, NAND형 플래쉬 메모리 장치의 프로그램 방법은 다음의 단계를 포함한다.
1) 비선택 스트링 선택 라인(SSL_UNSEL)에 0V의 전압을 인가한다(S11).
2) 선택 비트라인(BL_SEL)에 0V의 전압을 인가한다(S12).
3) 접지 선택 라인(GSL)에 0V의 전압을 인가한다(S13).
4) 선택 스트링 선택 라인(SSL_SEL)에 전원전압(VDD)을 인가한다(S14).
5) 상기 선택 스트링 선택 라인(SSL_SEL)에 전원전압(VDD)을 인가하고 제 1 시간 후에 0V보다 높고 패스 전압(VPASS)보다 낮은 전압 레벨을 갖는 더미 패스 전압(VPASS_DMY)을 더미 워드 라인(DMY_S)에 인가한다(S15).
6) 상기 더미 패스 전압(VPASS_DMY)을 더미 워드 라인(DMY_S)에 인가하고 제 2 시간 후에 비선택 비트라인(BL_UNSEL)에 전원전압(VDD)을 인가한다(S16).
7) 공통 소스 라인(CSL)에 제 1 전압을 인가한다(S17).
8) 선택 워드 라인(WL_SEL)에 패스 전압(VPASS)을 인가한다(S18).
9) 비선택 워드 라인(WL_UNSEL)에 패스 전압(VPASS)을 인가한다(S19).
10) 선택 워드 라인(WL_SEL)에 프로그램 전압(VPGM)을 인가한다(S20).
도 18을 참조하면, NAND형 플래쉬 메모리 장치의 프로그램 방법은 다음의 단계를 포함한다.
1) 비선택 스트링 선택 라인(SSL_UNSEL)에 0V의 전압을 인가한다(S21).
2) 선택 비트라인(BL_SEL)에 0V의 전압을 인가한다(S22).
3) 접지 선택 라인(GSL)에 0V의 전압을 인가한다(S23).
4) 선택 스트링 선택 라인(SSL_SEL)에 VDD + VTH_SSL 이상의 전압 레벨을 갖는 제 1 전압을 인가한다(S24).
5) 비선택 비트라인(BL_UNSEL)에 전원전압(VDD)을 인가한다(S25).
6) 상기 선택 스트링 선택 라인(SSL_SEL)에 상기 제 1 전압을 인가하고 제 1 시간 후에 0V보다 높고 패스 전압(VPASS)보다 낮은 전압 레벨을 갖는 더미 패스 전압(VPASS_DMY)을 더미 워드 라인(DMY_S)에 인가한다(S26).
7) 선택 스트링 선택 라인(SSL_SEL)에 인가되는 전압을 VDD로 낮춘다(S27).
8) 공통 소스 라인(CSL)에 제 1 전압을 인가한다(S28).
9) 선택 워드 라인(WL_SEL)에 패스 전압(VPASS)을 인가한다(S29).
10) 비선택 워드 라인(WL_UNSEL)에 패스 전압(VPASS)을 인가한다(S30).
11) 선택 워드 라인(WL_SEL)에 프로그램 전압(VPGM)을 인가한다(S31).
도 19를 참조하면, NAND형 플래쉬 메모리 장치의 프로그램 방법은 다음의 단계를 포함한다.
1) 비선택 스트링 선택 라인(SSL_UNSEL)에 전원전압(VDD)을 인가한다(S41).
2) 접지 선택 라인(GSL)에 0V의 전압을 인가한다(S42).
3) 선택 스트링 선택 라인(SSL_SEL)에 전원전압(VDD)을 인가한다(S43).
4) 상기 선택 스트링 선택 라인(SSL_SEL)에 전원전압(VDD)을 인가하고 제 1 시간 후에 0V보다 높고 패스 전압(VPASS)보다 낮은 전압 레벨을 갖는 더미 패스 전압(VPASS_DMY)을 더미 워드 라인(DMY_S)에 인가한다(S44).
5) 선택 비트라인(BL_SEL)에 전원전압(VDD)을 인가한다(S45).
6) 상기 더미 패스 전압(VPASS_DMY)을 더미 워드 라인(DMY_S)에 인가하고 제 2 시간 후에 비선택 비트라인(BL_UNSEL)에 전원전압(VDD)을 인가한다(S46).
7) 선택 비트라인(BL_SEL)에 0V의 전압을 인가한다(S47).
8) 비선택 스트링 선택 라인(SSL_UNSEL)에 0V의 전압을 인가한다(S48).
9) 공통 소스 라인(CSL)에 제 1 전압을 인가한다(S49).
10) 선택 워드 라인(WL_SEL)에 패스 전압(VPASS)을 인가한다(S50).
11) 비선택 워드 라인(WL_UNSEL)에 패스 전압(VPASS)을 인가한다(S51).
12) 선택 워드 라인(WL_SEL)에 프로그램 전압(VPGM)을 인가한다(S52).
도 20을 참조하면, NAND형 플래쉬 메모리 장치의 프로그램 방법은 다음의 단계를 포함한다.
1) 접지 선택 라인(GSL)에 0V의 전압을 인가한다(S61).
2) 선택 스트링 선택 라인(SSL_SEL)에 VDD + VTH_SSL 이상의 전압 레벨을 갖는 제 1 전압을 인가한다(S62).
3) 비선택 스트링 선택 라인(SSL_UNSEL)에 전원전압(VDD)을 인가한다(S63).
4) 비선택 비트라인(BL_UNSEL)에 전원전압(VDD)을 인가한다(S64).
5) 선택 비트라인(BL_SEL)에 전원전압(VDD)을 인가한다(S65).
6) 상기 선택 스트링 선택 라인(SSL_SEL)에 상기 제 1 전압을 인가하고 제 1 시간 후에 0V보다 높고 패스 전압(VPASS)보다 낮은 전압 레벨을 갖는 더미 패스 전압(VPASS_DMY)을 더미 워드 라인(DMY_S)에 인가한다(S66).
7) 선택 스트링 선택 라인(SSL_SEL)에 인가되는 전압을 VDD로 낮춘다(S67).
8) 비선택 스트링 선택 라인(SSL_UNSEL)에 0V의 전압을 인가한다(S68).
9) 선택 비트라인(BL_SEL)에 0V의 전압을 인가한다(S69).
10) 공통 소스 라인(CSL)에 제 1 전압을 인가한다(S70).
11) 선택 워드 라인(WL_SEL)에 패스 전압(VPASS)을 인가한다(S71).
12) 비선택 워드 라인(WL_UNSEL)에 패스 전압(VPASS)을 인가한다(S72).
13) 선택 워드 라인(WL_SEL)에 프로그램 전압(VPGM)을 인가한다(S73).
도 21을 참조하면, NAND형 플래쉬 메모리 장치의 프로그램 방법은 다음의 단계를 포함한다.
1) 비선택 스트링 선택 라인(SSL_UNSEL)에 0V의 전압을 인가한다(S81).
2) 선택 비트라인(BL_SEL)에 0V의 전압을 인가한다(S82).
3) 접지 선택 라인(GSL)에 전원전압(VDD)을 인가한다(S83).
4) 0V보다 높고 패스 전압(VPASS)보다 낮은 전압 레벨을 갖는 더미 패스 전압(VPASS_DMY)을 더미 워드 라인(DMY_S)에 인가한다(S84).
5) 공통 소스 라인(CSL)에 제 1 전압을 인가한다(S85).
6) 접지 선택 라인(GSL)에 0V의 전압을 인가한다(S86).
7) 선택 스트링 선택 라인(SSL_SEL)에 전원전압(VDD)을 인가한다(S87).
8) 비선택 비트라인(BL_UNSEL)에 전원전압(VDD)을 인가한다(S88).
9) 공통 소스 라인(CSL)에 제 1 전압을 인가한다(S89).
10) 선택 워드 라인(WL_SEL)에 패스 전압(VPASS)을 인가한다(S90).
11) 비선택 워드 라인(WL_UNSEL)에 패스 전압(VPASS)을 인가한다(S91).
12) 선택 워드 라인(WL_SEL)에 프로그램 전압(VPGM)을 인가한다(S92).
도 22는 본 발명의 하나의 실시예에 따른 NAND형 플래쉬 메모리 장치(1)의 구조를 나타내는 사시도이다. 도 22의 NAND형 플래쉬 메모리 장치는 수직 낸드형(vertical NAND-type) 플래쉬 메모리 장치일 수 있다.
도 22를 참조하면, 비휘발성 메모리 장치(1)는 메모리 셀들이 포함되는 셀 영역(2)과, 메모리 셀들을 동작시키는 주변 회로가 포함되는 주변 영역(3)을 포함할 수 있다.
셀 영역(2)은 반도체 기판(20) 상에서 Z 방향으로 수직 적층되고 X-Y 평면을 이루는 플레이트 형상의 복수개의 컨트롤 게이트(27), 복수개의 컨트롤 게이트(27)의 아래에 제공된 하부 선택 게이트(23), 복수개의 컨트롤 게이트(27)의 위에 제공된 복수개의 상부 선택 게이트(25)와, 상부 선택 게이트(25) 상에 적층되고 Y 방향으로 연장된 복수개의 비트라인(21), 그리고 반도체 기판(20) 상에서 Z 방향으로 수직 연장된 복수개의 활성 기둥(29: active pillar)을 포함할 수 있다. 복수개의 활성 기둥(29) 각각은 반도체 기판(20)에서부터 비트라인(21)까지 연장되어 상하부 선택 게이트(23,25)와 컨트롤 게이트(27)를 관통하도록 제공되어 채널로 사용될 수 있다. 반도체 기판(20)은 P형 실리콘 기판일 수 있다. 활성 기둥(29)은 반도체 기판(20)과 동일 유사한 물질로 구성되고, 동일한 도전형일 수 있다. 반도체 기판(20)은 반대 도전형, 가령 N형의 소오스(20s)를 포함할 수 있다.
주변 영역(3)은 복수개의 상부 선택 게이트(25)를 상부 선택라인 구동회로에 연결하는 복수개의 제1 라인(32)과, 복수개의 컨트롤 게이트(27)를 워드라인 구동회로에 연결하는 복수개의 제2 라인(33)과, 하부 선택 게이트(23)를 하부 선택라인 구동회로에 연결하는 제3 라인(34)을 포함할 수 있다. 복수개의 제1 라인들(32)과 복수개의 상부 선택 게이트(25) 사이에는 이들을 전기적으로 연결하는 복수개의 제1 콘택 플러그(32a)가 제공되고, 복수개의 제2 라인(33)과 복수개의 컨트롤 게이트(27) 사이에는 이들을 전기적으로 연결하는 복수개의 제2 콘택 플러그(33a)가 제공되고, 제3 라인(34)과 하부 선택 게이트(23) 사이에는 이들을 전기적으로 연결하는 제3 콘택 플러그(34a)가 제공될 수 있다.
하부 선택 게이트(23)와 상부 선택 게이트(25) 중 어느 하나는 X-Y 평면을 이루는 플레이트 형태로 제공될 수 있고 다른 하나는 X 방향으로 연장된 분리형의 라인 형태로 제공될 수 있다. 다른 예로, 하부 선택 게이트(23)와 상부 선택 게이트(25) 각각은 X 방향으로 연장된 분리형의 라인 형태로 제공될 수 있다. 본 실시예에 의하면 하부 선택 게이트(23)는 X-Y 평면을 이루는 플레이트 형태이고, 상부 선택 게이트(25)는 X 방향으로 연장된 분리형의 라인 형태일 수 있다.
게이트들(23,25,27)은 계단형 구조로 제공될 수 있다. 상기 계단형 구조로 말미암아 복수개의 제3 콘택 플러그(34a)를 복수개의 컨트롤 게이트(27)에 각각 연결되는 영역을 제공하는 복수개의 워드라인 패드(37)가 정의될 수 있다. 본 명세서에서 워드라인 패드(37)는 하층 컨트롤 게이트(27) 중에서 상층 컨트롤 게이트(27)에 의해 덮히지 않아 노출된 표면으로 정의할 수 있다. 상기 계단형 구조는 컨트롤 게이트(27)의 좌우 양측에 구현될 수 있다.
도 23 도 22의 NAND형 플래쉬 메모리 장치(1)의 셀 영역을 나타내는 사시도이다. 도 24 및 도 25는 도 23의 셀 영역을 구성하는 셀 트랜지스터의 예들을 나타내는 사시도들이다.
도 23을 참조하면, 활성 기둥(29)과 컨트롤 게이트(27)는 메모리 트랜지스터(28)를 정의하고, 활성 기둥(29)과 하부 선택 게이트(23)는 하부 선택 트랜지스터(24)를 정의하고, 활성 기둥(29)과 상부 선택 게이트(25)는 상부선택 트랜지스터(26)를 정의할 수 있다. 본 실시예의 비휘발성 메모리 장치(1)는 하나의 활성 기둥(29)에 형성된 복수개의 메모리 트랜지스터(28)와 상하부 트랜지스터(26,24)가 직렬로 연결되어 하나의 셀 스트링(22)을 구성하는 낸드 플래시(NAND Flash) 메모리 장치일 수 있다. 본 실시예에서 하나의 셀 스트링(22)은 4개의 메모리 트랜지스터(28)를 가지는데, 하나의 셀 스트링(22)의 메모리 트랜지스터(28)의 수는 이에 한정되지 아니하며 메모리 용량에 의존하여 임의의 갯수, 가령 8개, 16개, 32개 등일 수 있다. 활성 기둥(29)은 그 단면이 원형인 원기둥 형상일 수 있고, 또는 그 단면이 사각형인 사각기둥 형상 등 그 기둥 형상은 임의적일 수 있다.
메모리 트랜지스터(28) 및 상하부 선택 트랜지스터(26,24)는 활성 기둥(29)[0047] 에 소오스/드레인이 존재하지 않는 이른바 공핍형(depletion) 트랜지스터로 제공될 수 있다. 다른 예로, 메모리 트랜지스터(28) 및 상하부 선택 트랜지스터(26,24)는 활성 기둥(29)에 소오스/드레인이 존재하는 이른바 증가형(enhancement) 트랜지스터로 제공될 수 있다.
복수개의 활성 기둥(29)은 복수개의 컨트롤 게이트(27)를 관통하는 Z 방향의 축을 갖고, 이에 따라 복수개의 컨트롤 게이트(27)와 복수개의 활성 기둥(29) 사이의 교점들은 3차원적으로 분포될 수 있다. 본 발명 실시예의 메모리 트랜지스터(28)는 이러한 3차원적으로 분포된 교점들에 각각 형성될 수 있다.
도 24를 참조하면, 활성 기둥(29)과 컨트롤 게이트(27) 사이에는 전하저장막을 포함하는 게이트 절연막(30)이 배치될 수 있다. 전하저장막은 전하를 트랩할 수 있는 절연막을 포함할 수 있다. 예를 들어, 게이트 절연막(30)이 실리콘 산화막과 실리콘 질화막(또는 실리콘 산화질화막)과 실리콘 산화막이 적층된 이른바 오엔오(ONO)막인 경우 전하는 실리콘 질화막(또는 실리콘 산화질화막)에 트랩되어 유지될 수 있다. 다른 예로, 전하저장막은 전도체로 구성된 플로팅 게이트를 포함할 수 있다.
도 25를 참조하면, 활성 기둥(29)은 그 내부에 절연체(39)을 갖는 이른바 마카로니(macaroni) 형태일 수 있다. 절연체(39)는 기둥 모양일 수 있다. 절연체(39)가 활성 기둥(29)의 내부를 차지하므로 활성 기둥(29)은 도 9의 구조에 비해 더 얇은 두께를 가질 수 있고, 이는 캐리어의 트랩 싸이트(trap site)를 줄일 수 있다.
도 23을 다시 참조하면, 상하부 선택 트랜지스터(26,24)는 도 24 또는 도 25에 도시된 바와 동일 유사한 구조를 가질 수 있다. 상하부 선택 트랜지스터(26,24)의 게이트 절연막(30)은 실리콘 산화막이나 실리콘 질화막으로 구성될 수 있다.
도 26은 도 22의 NAND형 플래쉬 메모리 장치(1)의 메모리 셀 어레이의 하나의 예를 나타내는 회로도이다.
도 26 및 도 22를 참조하면, 본 발명 실시예의 NAND형 플래쉬 메모리 장치(1)에 있어서 복수개의 컨트롤 게이트(27)는 복수개의 워드라인(WL0-WL3)에 상당하고, 복수개의 상부 선택 게이트(25)는 복수개의 스트링 선택라인(SSL0-SSL2)에 상당하고, 하부 선택 게이트(23)는 접지 선택라인(GSL)에 상당하고, 반도체 기판(20)의 소오스(20s)는 공통 소오스 라인(CSL)에 상당한다. 셀 스트링(22)은 복수개의 비트라인(BL0-BL2) 각각에 복수개 연결될 수 있다.
복수개의 컨트롤 게이트(27) 각각은 2차원적으로 펼쳐져 있는 평판형 구조를 이룰 수 있으므로 복수개의 워드라인(WL0-WL3) 각각은 평면 구조를 가지며 셀 스트링(22)에 대해 실질적으로 수직일 수 있다. 복수개의 워드라인(WL0-WL3)에는 복수개의 메모리 트랜지스터(28)가 3차원적으로 분포될 수 있다.
상부 선택 게이트(25)는 X 방향으로 연장된 분리형 배선 구조를 이룰 수 있으므로 복수개의 스트링 선택라인(SSL0-SSL2)은 복수개의 비트라인(BL0-BL2)을 X 방향으로 가로지르도록 배치될 수 있다. Y 방향으로 배열된 복수 개의 스트링 선택라인(SSL0-SSL2) 각각은 X 방향으로 배열된 복수개의 비트라인(BL0-BL2) 각각과 전기적으로 연결되므로 하나의 셀 스트링(22)이 독립적으로 선택될 수 있다.
하부 선택 게이트(23)는 2차원적으로 펼쳐져 있는 평판형 구조를 이룰 수 있으므로 접지 선택라인(GSL)은 평면 구조를 가지며 셀 스트링(22)에 대해 실질적으로 수직일 수 있다. 접지 선택라인(GSL)은 활성 기둥(29)과 반도체 기판(20) 사이의 전기적 연결을 제어할 수 있다.
본 실시예의 NAND형 플래쉬 메모리 장치(1)에 있어서 프로그램 동작은 선택된 워드라인(WL)과 활성 기둥(29) 사이에 전압차를 설정하여 전하를 전하저장막에 주입함으로써 구현될 수 있다. 일례로, 선택된 워드라인(WL)에 프로그램 전압(Vprog)을 인가하므로써 파울러-노드하임(fowler-nordheim) 터널링 현상을 이용하여 활성 기둥(29)으로부터 프로그램하고자 하는 워드라인(WL)에 속한 메모리 트랜지스터(28)의 전하저장막으로 전자를 주입하여 프로그램을 구현할 수 있다. 선택된 워드라인(WL)에 인가된 프로그램 전압은 비선택 워드라인에 속한 메모리 트랜지스터를 프로그램시킬 수 있으므로, 부스팅 기술을 이용하여 의도되지 않는 프로그램을 방지할 수 있다.
판독 동작은 판독하고자 하는 메모리 트랜지스터(28)가 연결된 워드라인(WL)에 가령 O 볼트(volt)로 설정하고 다른 워드라인(WL)에는 읽기 전압(Vread)을 설정한다. 그 결과, 판독하고자 하는 메모리 트랜지스터(28)의 문턱 전압(Vth)이 0 볼트보다 큰지 또는 작은지에 의존하여 비트라인(BL)에 전류가 충전되는지가 결정되며, 이에 따라 비트라인(BL)의 전류를 감지함으로써 판독하고자 하는 메모리 트랜지스터(28)의 데이터 정보가 판독될 수 있다.
소거 동작은 게이트 유도 드레인 누설전류(GIDL)를 이용하여 블록 단위로 수행될 수 있다. 일례로, 선택된 비트 라인(BL)과 기판(20)에 소거 전압(Verase)을 인가하므로써 활성 기둥(29)의 전위를 상승시킨다. 이때, 활성 기둥(29)의 전위는 약간 지연되면서 상승되도록 할 수 있다. 이에 수반하여, 하부 선택 게이트(23)의 단자에서 GIDL이 발생하고, GIDL에 의해 생성된 전자는 기판(20)으로 방출되고 생성된 정공은 활성 기둥(29)으로 방출된다. 이로 인해 소거 전압(Verase) 근처의 전위가 메모리 트랜지스터(28)의 채널, 즉 활성 기둥(29)으로 전달될 수 있다. 이때, 워드라인(WL)의 전위를 O 볼트로 설정하면 메모리 트랜지스터(28)에 축적된 전자들이 빠져 나오게 되어 데이터 소거가 구현될 수 있다. 한편, 의도되지 않은 소거 동작이 행해지지 않도록 비선택 블록의 워드 라인을 플로팅시킬 수 있다.
도 27은 본 발명의 실시예들에 따른 NAND형 플래쉬 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 27을 참조하면, 메모리 시스템(2500)은 메모리 컨트롤러(2510) 및 플래시 메모리 장치(2520)를 포함한다.
메모리 컨트롤러(2510)는 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 플래시 메모리 장치(2520)에 제공한다. 데이터(DQ)는 버스를 통해서 메모리 컨트롤러(2510)에서 플래시 메모리 장치(2520)로 전송되거나, 버스를 통해서 플래시 메모리 장치 (2520)에서 메모리 컨트롤러(2510)로 전송된다.
플래시 메모리 장치(2520)는 본 발명의 실시예에 따른 NAND형 플래쉬 메모리 장치일 수 있으며, 프로그램 과정 동안 더미 워드 라인(DMY_S)에 0V보다 높고 패스 전압(VPASS)보다 낮은 전압 레벨을 갖는 더미 패스 전압(VPASS_DMY)을 인가함으로써, 비트 라인(BL)에서 프리차지되는 전압이 더미 워드 라인에 연결된 메모리 트랜지스터의 채널 안으로 전달될 수 있다. 또한, 플래시 메모리 장치(2520)에서는 선택 스트링 선택 라인(SSL_SEL), 더미 워드 라인(DMY_S) 및 비선택 비트라인(BL_UNSEL)에 인가되는 전압들의 인가 시점을 다르게 함으로써, 안정적으로 프리차지를 수행할 수 있다. 또한, 플래시 메모리 장치(2520)는 비트 라인 설정(bit line setup) 구간 동안 선택 스트링 선택 라인(SSL_SEL)에 VDD + VTH_SSL 이상의 전압 레벨을 갖는 전압을 인가함으로써 선택 스트링 선택 라인(SSL_SEL)에 연결된 스트링 선택 트랜지스터가 온 상태를 유지하여 비선택 비트라인(BL_UNSEL)의 전압이 스트링 선택 트랜지스터의 채널까지 전달될 수 있다. 또한, 플래시 메모리 장치(2520)는 비트 라인 설정(bit line setup) 구간 이전 초기 프리차지 구간 동안에 비선택 스트링 선택 라인(SSL_UNSEL)에 전원전압을 인가 하여 비선택 스트링 선택 라인(SSL_UNSEL)에 연결된 스트링 선택 트랜지스터를 턴온시킴으로써, 비선택 스트링 선택 라인(SSL_UNSEL)에 연결된 셀 스트링들을 안정적으로 프리차지할 수 있다.
도 28은 본 발명의 실시예들에 따른 NAND형 플래쉬 메모리 장치를 포함하는 정보처리 시스템(2700)의 하나의 예를 나타내는 블록도이다.
도 28을 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 컴퓨터 시스템(2700)에 플래시 메모리 장치(2711)가 장착될 수 있다. 컴퓨터 시스템(2700)은 시스템 버스(2760)에 전기적으로 연결되는 메모리 시스템(2710), 모뎀(2720), 중앙 처리장치(2750), RAM(2740) 및 유저 인터페이스(2730)를 구비할 수 있다.
메모리 시스템(2710)은 플래시 메모리 장치(2711)와 메모리 컨트롤러(2712)를 포함할 수 있다. 플래시 메모리 장치(2711)에는 중앙 처리 장치(2750)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다.
플래시 메모리 장치(2711)는 본 발명의 실시예에 따른 NAND형 플래쉬 메모리 장치일 수 있으며, 프로그램 과정 동안 더미 워드 라인(DMY_S)에 0V보다 높고 패스 전압(VPASS)보다 낮은 전압 레벨을 갖는 더미 패스 전압(VPASS_DMY)을 인가함으로써, 비트 라인(BL)에서 프리차지되는 전압이 더미 워드 라인에 연결된 메모리 트랜지스터의 채널 안으로 전달될 수 있다. 또한, 플래시 메모리 장치(2711)에서는 선택 스트링 선택 라인(SSL_SEL), 더미 워드 라인(DMY_S) 및 비선택 비트라인(BL_UNSEL)에 인가되는 전압들의 인가 시점을 다르게 함으로써, 안정적으로 프리차지를 수행할 수 있다. 또한, 플래시 메모리 장치(2711)는 비트 라인 설정(bit line setup) 구간 동안 선택 스트링 선택 라인(SSL_SEL)에 VDD + VTH_SSL 이상의 전압 레벨을 갖는 전압을 인가함으로써 선택 스트링 선택 라인(SSL_SEL)에 연결된 스트링 선택 트랜지스터가 온 상태를 유지하여 비선택 비트라인(BL_UNSEL)의 전압이 스트링 선택 트랜지스터의 채널까지 전달될 수 있다. 또한, 플래시 메모리 장치(2711)는 비트 라인 설정(bit line setup) 구간 이전 초기 프리차지 구간 동안에 비선택 스트링 선택 라인(SSL_UNSEL)에 전원전압을 인가 하여 비선택 스트링 선택 라인(SSL_UNSEL)에 연결된 스트링 선택 트랜지스터를 턴온시킴으로써, 비선택 스트링 선택 라인(SSL_UNSEL)에 연결된 셀 스트링들을 안정적으로 프리차지할 수 있다.
도 28에는 도시되지 않았으나, 정보 처리 시스템(2700)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 실시예들에 따른 NAND형 플래쉬 메모리 장치의 더미 워드 라인은 노말 워드 라인에 결함이 생기는 등의 경우에는 노말 워드 라인으로 사용될 수도 있다.
본 실시예에 따른 비휘발성 메모리 장치(1)의 동작 방법은 본 발명의 기술적 사상을 예시적으로 설명하기 위한 것이며, 본 발명의 기술적 특징이 이에 한정되는 것은 아니다. 이 분야에 종사하는 통상의 지식을 가진 자라면 공지된 기술들에 기초하여 상기 동작 방법의 변형을 용이하게 구현하는 것은 자명하므로, 동작 방법과 관련된 본 발명의 기술적 특징은 공지된 기술들에 기초하여 다양하게 변형되어 구현될 수 있음은 물론이다.
본 발명은 반도체 장치, 특히 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1, 100: NAND형 플래쉬 메모리 장치 110, 1300: 로우 제어 회로
120: 페이지 버퍼 회로 130: 공통 소스 라인 제어회로
140, 1700: 메모리 셀 어레이 150: 칼럼 게이트 회로
2500: 메모리 시스템 2700: 정보처리 시스템

Claims (10)

  1. 비선택 스트링 선택 라인(SSL_UNSEL)에 0V의 전압을 인가하는 단계;
    선택 비트라인(BL_SEL)에 0V의 전압을 인가하는 단계;
    선택 스트링 선택 라인(SSL_SEL)에 전원전압(VDD)을 인가하는 단계;
    0V보다 높고 패스 전압(VPASS)보다 낮은 전압 레벨을 갖는 더미 패스 전압(VPASS_DMY)을 더미 워드 라인(DMY_S)에 인가하는 단계;
    비선택 비트라인(BL_UNSEL)에 전원전압(VDD)을 인가하는 단계;
    선택 워드 라인(WL_SEL)에 패스 전압(VPASS)을 인가하는 단계;
    비선택 워드 라인(WL_UNSEL)에 패스 전압(VPASS)을 인가하는 단계; 및
    상기 선택 워드 라인(WL_SEL)에 프로그램 전압(VPGM)을 인가하는 단계를 포함하는 NAND형 플래쉬 메모리 장치의 프로그램 방법.
  2. 제 1 항에 있어서,
    프로그램 동작 모드에서, 상기 선택 스트링 선택 라인, 상기 더미 워드 라인 및 상기 비선택 비트라인에 인가되는 전압들의 인가 시점이 다른 것을 특징으로 하는 NAND형 플래쉬 메모리 장치의 프로그램 방법.
  3. 제 1 항에 있어서,
    프로그램 동작 모드에서, 상기 선택 스트링 선택 라인에 전원전압을 인가하고 제 1 시간 후에, 상기 더미 워드 라인에 더미 패스 전압을 인가하고 제 2 시간 후에 비선택 비트라인에 상기 전원전압을 인가하는 것을 특징으로 하는 NAND형 플래쉬 메모리 장치의 프로그램 방법.
  4. 제 1 항에 있어서,
    프로그램 동작 모드에서, 상기 선택 스트링 선택 라인에 비트 라인 설정 구간 동안 상기 전원전압에 스트링 선택 트랜지스터의 문턱전압을 더한 전압(VDD + VTH_SSL) 이상의 전압 레벨을 갖는 제 1 전압을 인가하고, 제 1 시간 후에 상기 선택 스트링 선택 라인에 인가되는 전압을 전원전압(VDD)으로 낮추는 것을 특징으로 하는 NAND형 플래쉬 메모리 장치의 프로그램 방법.
  5. 제 4 항에 있어서,
    상기 프로그램 동작 모드에서, 상기 선택 스트링 선택 라인에 상기 제 1 전압을 인가하고 제 1 시간 후에, 상기 더미 워드 라인에 상기 더미 패스 전압을 인가하는 것을 특징으로 하는 NAND형 플래쉬 메모리 장치의 프로그램 방법.
  6. 비선택 스트링 선택 라인(SSL_UNSEL)에 전원전압(VDD)을 인가하는 단계;
    선택 스트링 선택 라인(SSL_SEL)에 전원전압(VDD)을 인가하는 단계;
    0V보다 높고 패스 전압(VPASS)보다 낮은 전압 레벨을 갖는 더미 패스 전압(VPASS_DMY)을 더미 워드 라인(DMY_S)에 인가하는 단계;
    선택 비트라인(BL_SEL)에 전원전압(VDD)을 인가하는 단계;
    비선택 비트라인(BL_UNSEL)에 전원전압(VDD)을 인가하는 단계;
    상기 선택 비트라인(BL_SEL)에 0V의 전압을 인가하는 단계;
    상기 비선택 스트링 선택 라인(SSL_UNSEL)에 0V의 전압을 인가하는 단계;
    선택 워드 라인(WL_SEL)에 패스 전압(VPASS)을 인가하는 단계;
    비선택 워드 라인(WL_UNSEL)에 패스 전압(VPASS)을 인가하는 단계; 및
    상기 선택 워드 라인(WL_SEL)에 프로그램 전압(VPGM)을 인가하는 단계를 포함하는 NAND형 플래쉬 메모리 장치의 프로그램 방법.
  7. 제 6 항에 있어서,
    상기 프로그램 동작 모드에서, 초기 프리차지 구간 동안 상기 비선택 스트링 선택 라인(SSL_UNSEL)에 상기 전원전압(VDD)이 인가되는 것을 특징으로 하는 NAND형 플래쉬 메모리 장치의 프로그램 방법.
  8. 제 6 항에 있어서,
    프로그램 동작 모드에서, 상기 선택 스트링 선택 라인에 상기 전원전압을 인가하고 제 1 시간 후에, 상기 더미 워드 라인에 상기 더미 패스 전압을 인가하고 제 2 시간 후에 비선택 비트라인에 상기 전원전압을 인가하는 것을 특징으로 하는 NAND형 플래쉬 메모리 장치의 프로그램 방법.
  9. 워드 라인들, 더미 워드 라인들, 스트링 선택 라인들, 접지 선택 라인, 및 상기 워드 라인들에 수직 방향으로 배열된 비트 라인들을 갖는 메모리 셀 어레이; 및
    프로그램 전압, 패스 전압, 및 0V보다 높고 상기 패스 전압보다 낮은 전압 레벨을 갖는 더미 패스 전압을 발생하고, 상기 워드 라인들, 상기 스트링 선택 라인, 및 상기 접지 선택라인을 제어하는 로우 제어 회로를 포함하고,
    상기 로우 제어 회로는 프로그램 동작 모드에서, 상기 비트 라인들에서 프리차지되는 전압이 더미 워드 라인에 연결된 메모리 트랜지스터의 채널 안으로 전달될 수 있도록 프로그램 과정 동안 상기 더미 워드 라인들에 상기 더미 패스 전압을 인가하는 것을 특징으로 하는 NAND형 플래쉬 메모리 장치.
  10. 제 9 항에 있어서,
    상기 프로그램 동작 모드에서, 선택 스트링 선택 라인, 상기 더미 워드 라인들 및 비선택 비트라인에 인가되는 전압들의 인가 시점이 다른 것을 특징으로 하는 NAND형 플래쉬 메모리 장치.
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