JP5059437B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
本発明によれば、選択トランジスタが従来のようなP型チャネルトランジスタではなくN型チャネルトランジスタに変更される。これにより、書き込み対象外のメモリセルのドレイン電圧をVccより高くしても、書き込み対象外のメモリセルに接続する副ビット線を選択する選択トランジスタのみを選択的にオフすることが可能となり、書き込み禁止電圧の高電圧を保持できる。なお、メモリセル領域と選択トランジスタ領域でウエル分離が必要となるが、従来においても異なるブロック間においてはウエル分離領域が必要であるため、特にエリアペナルティが発生することはない。
図4は本実施形態の不揮発性半導体記憶装置の1ブロックを示す回路図であり、図5は本装置のビット線方向の断面図である。この装置構成では、P型チャネルトランジスタであるメモリセルトランジスタ(以下、単にメモリセルともいう。)MC00a,・・・,MCn0a,MC00b,・・・,MCn0b,MC01a,・・・,MCna,MC01b,・・・,MCn1b,・・・がN型ウェル領域内に形成され、N型トランジスタである選択トランジスタST0a,ST1a,ST0b,ST1b,・・・が前記N型ウェル領域にビット線方向の上下に隣接するP型ウェル領域内に形成されている。また、本実施形態では、ビット線方向に隣接する2つのブロック(N型ウェル)が、それぞれの選択トランジスタを配置するP型ウェル領域を共有しているため、装置全体の占める面積が低減されている。なお、本実施形態においては、一つのブロック内では各1本の主ビット線MBL0,MBL1,・・・に対して2本の副ビット線SBL0a,SBL1a,・・・,SBL0b,SBL1b,・・・が接続されているが、本発明はこれに限定されない。例えば、副ビット線が1本又は4本であっても本発明の実質的な効果を発揮することができる。
図7は本実施形態の不揮発性半導体記憶装置の1ブロックを示す回路図であり、図8は、本装置のビット線方向の断面図である。第1の実施形態と異なる点は、ワード線WL<0>,・・・,WL<n>の領域を挟む位置にプリチャージ専用トランジスタ(P型チャネルトランジスタ)を設けたことである。メモリセルトランジスタMC00a,・・・,MCn0a,MC00b,・・・,MCn0b,MC01a,・・・,MCna,MC01b,・・・,MCn1b,・・・は、N型ウェル領域内に形成されたP型チャネルトランジスタであり、選択トランジスタST0a,ST1a,ST0b,ST1b,・・・はP型ウェル領域内に形成されたN型チャネルトランジスタである。また、本実施形態では、ビット線方向に隣接する2つのブロック(N型ウェル)が、それぞれの選択トランジスタを配置するP型ウェル領域を共有しているため、装置全体の占める面積が低減されている
本実施形態では、プリチャージ専用トランジスタPCGの選択ゲートは、図7に示すように、ブロック上下端に各々1本ずつ配置されているが、この選択ゲートPCGは電気的にショートしているため、いずれか一方のみを配置してもよい。また、図8に示すように、メモリセル領域との段差を低減するため、プリチャージ専用トランジスタPCT,PCG及び選択トランジスタST0a,ST1a,ST0b,ST1b,・・・は、メモリセルと同様のポリ(多層)構造を有している。ただし、コントロールゲートとフローティングゲートをコンタクトでショートすることにより、電気的には通常の1ポリ(単層)構造のトランジスタと実質的に同じとなる。一つのブロック内では、1本の主ビット線MBL0,MBL1,・・・に2本の副ビット線SBL0a、SBL1a,・・・が接続されている。なお、本実施形態においては、1本の主ビット線MBL0,MBL1,・・・に対して2本の副ビット線SBL0a,SBL1a,・・・,SBL0b,SBL1b,・・・が接続されているが、本発明はこれに限定されない。例えば、副ビット線が1本又は4本であっても本発明の実質的な効果を発揮することができる。
なお、本願請求項7の発明は、上記(1),(2),(3)の全ての構造的特徴に限定されるものではない。
12…ソース
18…LLD層(電界緩和層)
19…Halo層
Claims (7)
- 半導体基板の表面に形成されたN型ウェルと、
前記N型ウェル内にマトリクス状に形成された各々がP型チャネルトランジスタからなる不揮発性の複数のメモリセルトランジスタと、
前記マトリクス状に形成された各々がP型チャネルトランジスタからなる不揮発性の複数のメモリセルトランジスタの複数の列毎に設けられた複数の主ビット線と、
前記マトリクス状に形成された各々がP型チャネルトランジスタからなる不揮発性の複数のメモリセルトランジスタの各列毎に設けられ、かつ前記P型チャネルトランジスタからなる不揮発性の複数のメモリセルトランジスタのドレインと接続された副ビット線と、
前記N型ウェルに隣接して形成されたP型ウェルと、
該P型ウェル領域内に前記各副ビット線に対応して形成され、対応する副ビット線と前記主ビット線との接続を開閉するN型チャネルトランジスタからなる選択トランジスタと、を備え、
書き込み時において、前記N型ウェルに所定の電圧を印加し、
書き込み対象外のP型チャネルトランジスタからなる不揮発性のメモリセルトランジスタに接続される前記副ビット線と前記主ビット線との接続を開閉する前記N型チャネルトランジスタからなる選択トランジスタをカットオフすることにより、前記書き込み対象外のP型チャネルトランジスタからなる不揮発性のメモリセルトランジスタに接続される前記副ビット線の電位を前記N型ウェルに印加された電圧とのカップリングにより昇圧することを特徴とし
た不揮発性半導体記憶装置。 - 前記マトリクス状に形成された各々がP型チャネルトランジスタからなる不揮発性の複数のメモリセルトランジスタの各列毎に、前記副ビット線および前記ソース線に接続される、少なくとも1つのMOS構造のトランジスタであるプリチャージ用トランジスタをさらに備えた請求項1に記載の不揮発性半導体記憶装置。
- 前記P型チャネルトランジスタからなる不揮発性のメモリセルトランジスタは、絶縁層を介してチャネル領域の上方に形成されたフローティングゲート、ナノクリスタル層またはシリコン窒化膜等の不導体電荷蓄積層からなる電荷蓄積層と、さらに絶縁層を介して前記電荷蓄積層の上方に形成されたコントロールゲートとを備えた請求項1または請求項2のいずれかに記載の不揮発性半導体記憶装置。
- 前記P型チャネルトランジスタからなる不揮発性のメモリセルトランジスタは、絶縁層を介してチャネル領域の上方に形成されたフローティングゲートと、さらに絶縁層を介して前記フローティングゲートの上方に形成されたコントロールゲートとを備え、
前記N型チャネルトランジスタからなる選択トランジスタは、絶縁層を介してチャネル領域の上方に形成されたフローティングゲートと、このフローティングゲートのさらに上方に形成されたコントロールゲートとを備え、前記フローティングゲートとコントロールゲートが電気的に接続されている
請求項1、請求項2または請求項3のいずれかに記載の不揮発性半導体記憶装置。 - 半導体基板の表面に形成されたN型ウェルと、
前記N型ウェル内にマトリクス状に形成された各々がP型チャネルトランジスタからなる不揮発性の複数のメモリセルトランジスタと、
前記マトリクス状に形成された各々がP型チャネルトランジスタからなる不揮発性の複数のメモリセルトランジスタの複数の列毎に設けられた複数の主ビット線と、
前記マトリクス状に形成された各々がP型チャネルトランジスタからなる不揮発性の複数のメモリセルトランジスタの各列毎に設けられ、かつ前記P型チャネルトランジスタからなる不揮発性の複数のメモリセルトランジスタのドレインと接続された副ビット線と、
前記N型ウェルに隣接して形成されたP型ウェルと、
該P型ウェル領域内に前記各副ビット線に対応して形成され、対応する副ビット線と前記主ビット線との接続を開閉するN型チャネルトランジスタからなる選択トランジスタとを備える不揮発性半導体記憶装置の書き込み方法であって、
書き込み時において、前記N型ウェルに所定の電圧を印加し、
書き込み対象外のP型チャネルトランジスタからなる不揮発性のメモリセルトランジスタに接続される前記副ビット線と前記主ビット線との接続を開閉する前記N型チャネルトランジスタからなる選択トランジスタをカットオフすることにより前記書き込み対象外のP型チャネルトランジスタからなる不揮発性のメモリセルトランジスタに接続される前記副ビット線の電位を前記N型ウェルに印加された電圧とのカップリングにより昇圧させることを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 半導体基板の表面に形成されたN型ウェルと、
前記N型ウェル内にマトリクス状に形成された各々がP型チャネルトランジスタからなる不揮発性の複数のメモリセルトランジスタと、
前記マトリクス状に形成された各々がP型チャネルトランジスタからなる不揮発性の複数のメモリセルトランジスタの複数の列毎に設けられた複数の主ビット線と、
前記マトリクス状に形成された各々がP型チャネルトランジスタからなる不揮発性の複数のメモリセルトランジスタに共通に接続されるソース線と、
前記マトリクス状に形成された各々がP型チャネルトランジスタからなる不揮発性の複数のメモリセルトランジスタの各列毎に設けられ、かつ前記P型チャネルトランジスタからなる不揮発性のメモリセルトランジスタのドレインと接続された副ビット線と、
前記N型ウェルに隣接して形成されたP型ウェルと、
該P型ウェル領域内に前記各副ビット線に対応して形成され、対応する副ビット線と前記主ビット線との接続を開閉するN型チャネルトランジスタからなる選択トランジスタとを備え、
書き込み時において、前記ソース線に所定の電圧を印加し、同じ副ビット線と前記ソース線に接続される複数の書き込み対象外のP型チャネルトランジスタからなる不揮発性のメモリセルトランジスタのうちいずれか1つをオンすることにより、前記複数の書き込み対象外のP型チャネルトランジスタからなる不揮発性のメモリセルトランジスタに接続される副ビット線の電位を前記ソース線の電位になるまで充電することを特徴とする不揮発性半導体記憶装置。 - 半導体基板の表面に形成されたN型ウェルと、
前記N型ウェル内にマトリクス状に形成された各々がP型チャネルトランジスタからなる不揮発性の複数のメモリセルトランジスタと、
前記マトリクス状に形成された各々がP型チャネルトランジスタからなる不揮発性の複数のメモリセルトランジスタの複数の列毎に設けられた複数の主ビット線と、
前記マトリクス状に形成された各々がP型チャネルトランジスタからなる不揮発性の複数のメモリセルトランジスタに共通に接続されるソース線と、
前記マトリクス状に形成された各々がP型チャネルトランジスタからなる不揮発性のメモリセルトランジスタの各列毎に設けられ、かつ前記P型チャネルトランジスタからなるメモリセルトランジスタのドレインと接続された副ビット線と、
前記N型ウェルに隣接して形成されたP型ウェルと、
該P型ウェル領域内に前記各副ビット線に対応して形成され、対応する副ビット線と前記主ビット線との接続を開閉するN型チャネルトランジスタからなる選択トランジスタとを備え、
書き込み時において、前記ソース線に所定の電圧を印加し、前記マトリクス状に形成された各々がP型チャネルトランジスタからなる不揮発性の複数のメモリセルトランジスタの各列毎に、前記副ビット線および前記ソース線に接続される、少なくとも1つのMOS構造のトランジスタであるプリチャージ用トランジスタであって、書き込み対象外のP型チャネルトランジスタからなる不揮発性のメモリセルトランジスタに接続されるMOS構造のトランジスタであるプリチャージ用トランジスタをオンすることにより前記ソース線に印加された所定の電圧を前記書き込み対象外のP型チャネルトランジスタからなる不揮発性のメモリセルトランジスタと接続される副ビット線の電位になるまで充電することを特徴とする不揮発性半導体記憶装置。
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