KR960016803B1 - 불휘발성 반도체 메모리장치 - Google Patents

불휘발성 반도체 메모리장치 Download PDF

Info

Publication number
KR960016803B1
KR960016803B1 KR1019940009986A KR19940009986A KR960016803B1 KR 960016803 B1 KR960016803 B1 KR 960016803B1 KR 1019940009986 A KR1019940009986 A KR 1019940009986A KR 19940009986 A KR19940009986 A KR 19940009986A KR 960016803 B1 KR960016803 B1 KR 960016803B1
Authority
KR
South Korea
Prior art keywords
film
transistor
bit line
memory
insulating film
Prior art date
Application number
KR1019940009986A
Other languages
English (en)
Other versions
KR950034270A (ko
Inventor
최정혁
Original Assignee
삼성전자 주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 김광호 filed Critical 삼성전자 주식회사
Priority to KR1019940009986A priority Critical patent/KR960016803B1/ko
Priority to JP10771395A priority patent/JP2731128B2/ja
Priority to US08/434,803 priority patent/US5590072A/en
Publication of KR950034270A publication Critical patent/KR950034270A/ko
Application granted granted Critical
Publication of KR960016803B1 publication Critical patent/KR960016803B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

요약 없음

Description

불휘발성 반도체 메모리장치
제1도는 본 발명에 따른 EEPROM의 낸드셀 스트링의 구체회로도.
제2도는 제1도에 도시한 낸드셀 스트링을 반도체 기판상에 집적한 레이아웃도.
제3도는 제2도의 절개선 a-a'-a''에 따른 단면구조를 보이는 도면.
제4도는 제3도에 도시한 메모리 트랜지스터중 하나를 나타낸 도면으로, 기판상에 집적된 메모리 트랜지스터의 단면구조를 보이는 제4(a)도와, 제4(a)도와 전기적인 등가회로를 보이는 제4(b)도로 구성된 도면.
제5도는 제1도에 도시한 이이피롬의 프로그램동작시 동작파형도.
제6도 내지 제9도는 본 발명에 따른 이이피롬의 낸드셀 스트링을 형성하는 제조공정을 순차적으로 보이는 단면구조도.
제10도는 본 발명의 다른 실시예에 따른 낸드셀 스트링을 반도체 기판상에 집적한 레이아웃도.
제11도는 제10도의 절개선 b-b'에 따른 단면구조를 보이는 도면.
제12도 내지 제14도는 본 발명에 다른 실시예에 따른 이이피롬의 낸드셀 스트링을 형성하는 제조공정을 순차적으로 보이는 단면구조도.
본 발명은 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리장치에 관한 것으로, 특히 낸드구조로 된 셀을 갖는 불휘발성 반도체 메모리장치에 관한 것이다.
전기적으로 소거 및 프로그램 가능한 독출전용 메모리장치(EEPROM)에서 가장 널리 사용되고 있는 플로팅 게이트 EEPROM셀은 얇은 게이트산화막을 통한 전자의 턴넬링을 이용하는 것에 의해 데이타의 소거 및 프로그램을 수행하는 기능을 가지고 있다. 메모리장치가 점점 고집적됨에 따라, 칩면적의 축소를 위하여 셀당 선택 트랜지스터의 갯수와 비트라인과의 접속 개구를 줄일 수 있는 낸드 구조로 된 셀들을 가지는 EEPROM이 개발되었다. 그러한 낸드구조셀들은 1988년에 발행된 IEDM, 페이지 412 내지 415에 걸쳐 "NEW DEVICE TECHNOLOGIES FOR 5V-ONLY 4Mb EEPROM WITH NAND STRUCTURE"의 제목으로 개시되어 있다. 이 낸드구조셀(이하 "낸드셀 스트링" 또는 "셀스트링"이라 함)은 드레인이 대응 비트라인에 접속개구를 통하여 접속된 제1선택 트랜지스터의 소오스와, 소오스가 소오스라인에 접속된 제2선택 트랜지스터의 드레인 사이에, 각각의 소오스와 드레인이 공통이 되도록 직렬 접속되어 있는 8개의 메모리 트랜지스터들로 배열되어 있다. 상기 낸드셀 스트링은 비트라인을 통하여 독출전류(on cell current)를 공급하여 선택된 메모리 트랜지스터의 문턱전압치를 읽어냄으로써 메모리 트랜지스터에 저장된 데이타를 독출한다. 낸드셀 스트링 구조는 접속개구의 갯수 및 메소리 트랜지스터당 선택 트랜지스터의 갯수를 줄일 수 있다는 장점을 갖는다.
그러나, 메모리장치가 다욱 대용량화 및 고집적화 됨에 따라 각 셀스트링에 대응하는 비트라인의 수가 증가함에 따라 셀들 사이의 교란이 발생하는 문제점과, 비트라인접속용 개구가 차지하는 면적이 많아짐에 따라 칩면적의 증가를 유발하는 문제점이 발생되었다. 이러한 문제점을 해결하기 위하여, 두개의 셀스트링이 하나의 비트라인을 공유하도록 하고, 스트링 선택 트랜지스터를 이용하여 두 셀스트링중 어느 하나를 비트라인과 접속되도록 하고, 각 셀스트링들의 직렬접속 타단을 기준전압선에 접속되도록 하여, 비트라인용 접속개구의 갯수를 감소시키고 셀스트링을 기준전압에 접속하기 위한 선택 트랜지스터를 제거할 수 있는 기술이, 본건 출원인에 의해 출원되어 특허허여된 대한민국 특허 제044755호(1991년 특허출원 공고 제017566호)에 상세히 개시되어 있다.
그러나 상기한 낸드셀 스트링구조를 가지는 EEPROM의 데이타 독출동작은 직렬접속된 메모리 트랜지스터들을 통하여 이루어짐에 따라, 각 메모리 트랜지스터들의 채널저항과 소오스/드레인으로 동작하는 불순물영역들이 갖는 저항에 의해 전류의 크기가 제한되므로, 더 많은 메모리 트랜지스터들로 이루어진 낸드셀 스트링 예컨대 직렬접속되는 16개 또는 32개의 메모리 트랜지스터들을 갖는 셀스트링에서는 독출동작이 대단히 느리거나, 또는 상기 저항들에 의해 전류의 양이 작아지게 되어 독출동작시 비트라인으로부터 멀리 접속되어 있는 메모리 트랜지스터에서는 독출동작이 제대로 이루어지지 못하는 오동작이 유발되는 문제점을 갖는다.
따라서 본 발명의 목적은 셀 구동전류를 크게 하여 안정된 독출동작을 보장하는 낸드셀 스트링을 갖는 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 셀스트링을 형성하는 직렬접속된 메모리 트랜지스터들의 갯수를 증대하여 고집적화에 유리한 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리장치를 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명은, 반도체 기판상에 채널영역과 터널산화막으로 이격되는 플로팅게이트 및 상기 플로팅게이트와 중간절연막을 개재하며 대응 워드라인에 접속되는 제어게이트를 구비하는 다수개의 메모리 트랜지스터가 소오스-드레인영역에 의해 채널이 서로 직렬접속된 낸드셀 스트링과, 상기 낸드셀 스트링의 일단을 대응 비트라인에 접속하는 제1선택수단을 구비하는 전기적으로 소거 및 프로그램 가능한 독출전용 메모리장치에 있어서, 상기 제1선택수단과 비트라인 사이에 접속되는 미리 설정된 저항값을 가지는 저항소자와, 상기 낸드셀 스트링을 통하여 흐르는 전류에 따라 상기 비트라인에 공급되는 전류의 방전경로를 증폭하는 증폭소자를 더 구비함을 특징으로 한다.
이하 본 발명의 전반적인 이해를 돕기 위하여, 첨부된 도면들을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.
제1도는 본 발명에 따른 EEPROM의 낸드셀 스트링의 구체회로도이다. 제1도의 구성을 살펴 보면, 2개의 낸드셀 스트링, 제1 및 제2낸드셀 스트링(10, 12)이 하나의 비트라인 BL에 공통연결되는 비트라인 공유형(shared bit line) EEPROM의 셀형태가 도시되어 있다. 각 낸드셀 스트링(10, 12)은 드레인-소오스 통로들이 차례로 직렬접속된 16개의 메모리 트랜지스터들 M1∼M16으로 구성된다. 각 낸드셀 스트링의 메모리 트랜지스터 M1의 드레인은, 직렬접속된 제1 및 제2선택 트랜지스터들(ST1, ST2)의 채널을 통하여, 에미터가 비트라인에 접속된 바이폴라 트랜지스터 BT의 베이스단자와 상기 비트라인에 일단이 접속된 저항 R의 타단의 공통접속점에 접속된다. 또한 각 낸드셀 스트링의 메모리 트랜지스터 M16의 소오스는, 제3선택 트랜지스터 ST3의 채널을 통하여 공통소오스라인 CSL에 접속된다. 상기 제1선택 트랜지스터 ST1의 게이트는 제1스트링선택라인 SSL1에 공통접속되고, 제2선택 트랜지스터 ST2의 게이트는 제2스트링선택라인 SSL2에 공통접속되고, 제3선택 트랜지스터 ST3의 게이트는 접지선택신호가 인가되는 접지선택라인 GSL에 공통접속된다. 각 낸드셀 스트링의 메모리 트랜지스터들 M1∼M16의 제어게이트단자에 대응접속되는 워드라인들 WL1∼WL16는 제어게이트 구동신호가 입력되는 통로이다. 상기 바이폴라 트랜지스터 BT는 에미터 단자가 비트라인 BL에 접속되고 콜렉터단자가 메모리 트랜지스터들의 벌크인 p웰에 접속된다.
제2도는 제1도에 도시한 낸드셀 스트링들을 반도체 기판상에 집적한 레이아웃도이고, 제3도는 제2도의 절개선 a-a'-a''에 따른 제1낸드셀 스트링(10)의 단면구조를 보이는 도면이다. 제3도를 참조하면, 메모리 트랜지스터들 M1∼M16은 p형 반도체 기판(10)상에 형성된 n형웰(12)의 내부에서 기판의 주표면에 접하도록 형성된 p웰(14)(소위 포켓 p웰)의 표면과 산화막(16)을 개재하는 플로팅게이트(floating gate)( 18)와, 상기 플로팅게이트(18)와 중간절연막(예컨대 O/N/O막)(20)을 개재하는 제어게이트(22)로 구성되며, 각 메모리 트랜지스터들은 n형불순물로 형성된 소오스-드레인 영역(14)에 의해 서로 직렬접속되어 있다. 또한 선택 트랜지스터들 ST1, ST2, ST3은 플로팅게이트와 제어게이트가 서로 전기적으로 접속되어 단일 게이트로 동작하며, 그에 따라 상기 선택 트랜지스터들 ST1, ST2, ST3은 하지층과 산화막(16)으로 이격된 엔채널 트랜지스터로 동작한다.
제3도에서, 제1선택 트랜지스터 ST1은 그 하부의 채널영역이 n형불순물로 이온주입되어 상기 채널이 존재하는 디플리션형으로 제조되며, 그에 따라 ST1은 게이트에 인가되는 제1스트링선택신호와 무관하게 항상 채널에 전류통로가 형성된다. 그러나, 제1도 내지 제2도를 참조하면, 제2낸드셀 스트링에서는 ST2의 채널영역 n형불순물이 이온주입되어 디플리션형으로 제조되어 있으며, 그에 따라 ST2는 게이트에 인가되는 제2스트링선택신호와 무관하에 항상 채널에 전류통로가 형성된다. 따라서 제1스트링선택신호가 하이레벨로 인가되면 제2낸드셀 스트링이 선택되어 비트라인과 접속하고, 제2스트링선택신호가 하이레벨로 인가되면 제1낸드셀스트링이 선택되어 비트라인과 접속된다. 제3도에서, 제2 및 제2선택 트랜지스터 ST2, ST3은 상기 p웰(14)의 표면과 산화막(16)을 개재하는 일반적인 엔채널 모오스 트랜지스터로 동작하며, 각각의 게이트단자는 제2스트링선택라인 SSL2 및 접지선택라인 GSL에 각각 접속된다.
상기 제1선택 트랜지스터 ST1의 드레인에 걸쳐 형성된 n-불순물영역(26)은 저항콘택(30) 및 바이폴라 트랜지스터의 에미터용 콘택(32)을 통하여 비트라인과 접속되며, 후술되는 바와 같이 바이폴라 트랜지스터의 베이스영역으로 동작한다. 저항콘텍(30)은 비트라인과 상기 n-불순물영역(26) 사이에서 형성되며 상기 n-불순물영역(26)보다 더 낮은 불순물농도를 갖는 n--불순물층으로 이루어지고, 에미터용 콘텍(32)은 비트라인과 상기 n-불순물영역(26) 사이에 형성된 p+ 불순물층으로 이루어진다. 상기 p+ 불순물층(32)과 n-불순물영역(26) 그리고 p웰(14)은 각각 에미터, 베이스, 콜렉터로 동작하는 바이폴라 트랜지스터를 형성한다. 상기 피형웰영역(14) 및 엔형웰영역(12)은 소거동작시에 소거전압 Vera를 인가받는다.
제3도에 도시한 본 발명에 따른 EEPROM은, 메모리 트랜지스터들 및 선택 트랜지스터들의 소오스-드레인 영역(24)이 LDD(Lightly Doped Drain)구조를 갖고 있으며, 그에 따라 선택 트랜지스터들 ST1, ST2, ST3의 게이트절연막과 메모리 트랜지스터들 M1∼M16의 터널산화막이 단일층인 산화막(16)을 사용하고 있다. 이는 LLD구조를 갖지 않는 종래의 기술에 대비하여 볼 때 다음과 같은 효과를 갖는다.
즉, 종래의 eeprom에서는 기판상에 게이트절연막을 형성한 다음 터널산화막 형성부위의 게이트절연막을 제거한 후 열산화방법으로 터널산화막을 형성하므로, 성막/사진식각/성막에 따른 공정의 복잡성과 사진식각에 따른 마스크의 추가가 유발된다. 또한, 상기한 공정의 결과로 선택 트랜지스터의 활성영역 폭이 메모리 트랜지스터의 활성영역 폭보다 좁아지게 되며 아울러 선택 트랜지스터의 게이트절연막이 두꺼워짐에 따라 문턱전압이 높아지게 되어 독출동작시의 독출전류의 크기를 제한하는 요소가 된다. 그에 따라 높아진 문턱전압을 조절하기 위한 이온주입을 추가로 실시하거나, 또는 독출시 게이트에 인가되는 전압을 높여주는 것이 필요하다. 그러나, 본 발명에 따른 EEPROM에서는 선택 트랜지스터의 게이트전극과 중첩되는 소오스-드레인영역(24)이 n-영역으로 형성되는 LDD구조를 채택함에 따라, 게이트전극에 0볼트가 인가될 때 프로그램 금지전압 Vpi로 충전된 소오스-드레인 영역(24)의 n+ 영역으로부터 게이트절연막에 미치는 전계(electric field)의 세기가 상기 n- 영역에 의해 줄어 들게 되므로, 선택 트랜지스터의 게이트절연막 두께를 메모리 트랜지스터의 터널산화막의 두께까지 낮추더라도 상기 전계에 기인된 리크전류가 발생되지 않는다. 따라서, 항복전압의 저하없이 선택 트랜지스터의 게이트절연막을 메모리 트랜지스터의 터널산화막과 같은 두께를 갖도록 단일공정으로 형성하는 것이 가능하며, 그 결과로 선택 트랜지스터에서는 최초설계된 활성영역 폭이 형성됨에 따라 안정된 문턱전압을 얻을 수 있어 독출시 전류특정이 개선되고, 종래 기술에 대비하여 제조공정이 매우 간단해지는 효과를 갖는다.
제4도는 제3도에 도시한 메모리 트랜지스터중 하나를 나타낸 것으로서, 기판상에 집적된 단면구조를 보이는 제4(a)도와, 제4(a)도의 전기적인 등가회로를 도시한 제4(b)도로 구성되어 있다. 먼저 제4(a)도를 참조하면, 메모리 트랜지스터는 LDD 구조를 채택하고 있으며, 그에 따라 드레인-소오스 영역(24)과 채널영역과의 접촉부상에는 비교적 낮은 불순물농도로 얇게 도핑된 n- 영역이 형성되어 있다. 제4(b)도를 참조하면, 각 메모리 트랜지스터는 제어게이트(22)와 플로팅게이트(18) 사이에 중간절연막(20)을 유전막으로 하는 캐패시턴스 Ci와, 플로팅게이트(18)와 채널영역 사이에 터널산화막(16)을 유전막으로 하는 캐패시턴스 Ct와, 채널영역이 가지는 캐패시턴스 Cch가 직렬접속되는 형태의 캐패시턴스를 갖는다.
제5도는 제1도 내지 제3도에 도시한 이이피롬의 프로그램동작시의 동작파형도이다. 이제 제2도 내지 제5도를 참조하여 본 발명에 따른 제1도의 동작을 살펴 본다.
소거동작
프로그램동작 전에 전체 메모리 트랜지스터들을 소거하는 소거동작을 살펴 본다. 소거동작은 메모리 트랜지스터의 플로팅게이트에 축적된 전자를 소거하여 문턱전압치를 -3볼트로 만드는 과정이다. 소거동작시, 메모리 트랜지스터들의 벌크인 p웰(14)에는 18볼트의 소거전압이 인가되고, 워드라인들 WL1∼WL16은 0볼트, 비트라인 BL 및 스트링선택라인 SSL1, SSL2 접지선택라인 GSL은 모두 플로팅시킨다. 그에 따라 각 메모리 트랜지스터들의 플로팅게이트(18)에 유도되는 전압은, p웰(14)에 인가된 18볼트의 소거전압에서 터널산화막(16)과 층간유전막(20) 각각의 캐패시턴스 Ci 및 Ct'(Ct에서 플로팅게이트(18)와 소오스-드레인 영역(24)이 중첩된 부분을 제외한 유효터널산화막이 가지는 캐패시턴스)에 따른 분배전압인×18볼트의 전압이 유도되므로, 터널산화막(16) 양단에 걸리는 전압차는×18 볼트가 된다. 이 전압에 의해 터널산화막을 통한 F-N터널링이 발생하고, 그에 따라 플로팅게이트에 충전되어 있는 전자들이 모두 피형웰영역(14) 및 소오스 드레인영역(24)으로 방전되며, 그에 따라 메모리 트랜지스터들 M1∼M16은 모두 -3볼트의 문턱전압을 갖는 디플리션 트랜지스터로 변환됨으로써 소거동작이 완료된다.
데이타 프로그램 동작
본 발명의 특징이 명확하게 드러나는 소거동작 후의 데이타 프로그램동작에 대하여 살펴 본다. 프로그램동작은, 선택된 메모리 트랜지스터의 플로팅게이트에 전자를 축적하여 문턱전압이 +1볼트인 인핸스먼트형 트랜지스터로 만드는 과정, 또는 최초 소거된 대로 문턱전압이 -3볼트를 갖는 디플리션형 트랜지스터로 만드는 동작이다. 설명의 편의를 위하여, 제1도에서 제1낸드셀 스트링(10)의 4번째 메모리 트랜지스터, 즉 M4를 프로그램하는 경우를 예로 들어 설명한다.
프로그램동작시, 선택된 낸드셀 스트링(10)의 메모리 트랜지스터 M4와 워드라인 WL4를 공유하는 비선택된 낸드셀 스트링(12)의 메모리 트랜지스터가 프로그램되는 것을 방지하기 위하여, 프로그램동작전에 모든 메모리 트랜지스터들의 채널영역이 고전압이 인가되는 대응 워드라인과 용량 커플링(capacitive coupling)에 의한 자기승압(self boosting)에 따라 프로그램 금지전압 Vpi레벨로 충전되도록 한 후 선택 메모리 트랜지스터의 프로그램동작이 이루어진다. 제5도를 참조하면, 충전동작이 개시되는 시점 t1에서, 제1 및 제2스트링선택라인 SSL1, SSL2 및 메모리 트랜지스터들의 벌크인 p웰(14)에는 기준전압 Vss를 인가하고, 비트라인 BL과 접지선택라인 GSL 및 공통소오스라인 CSL은 5볼트의 전원전압 Vcc를 인가하며, 선택된 워드라인 WL4에는 18볼트의 프로그램전압 Vpgm, 비선택된 워드라인들 WL1∼WL3 및 WL5∼WL16에는 10볼트의 패스전압 Vpas를 인가한다. 본 발명의 참조도면들에는 도시되지 아니하였으나, 기타 비선택된 낸드셀 스트링들 각각에 대응되는 비트라인들 역시 +5볼트의 전압을 인가한다. 그 결과로, 모든 메모리 트랜지스터들의 드레인-소오스영역들은 전기적으로 플로팅상태에 놓이게 된다. 이때, 제4(b)도를 참조하면, 상기 각 워드라인에 인가된 고전압에 의해 용량 커플링되어 상기 메모리 트랜지스터의 채널영역에 인가되는 전압 즉, 노드 N1에 인가되는 전압 VN1에 인가되는 전압 VN1은 적어도이 되고, 이 전압에 의해 t1에서 t2 사이의 시간 예컨대 100㎲의 시간동안 각 메모리 트랜지스터들의 채널영역에 존재하는 캐패시턴스 Cch가 충전되어진다.
충전동작이 완료되는 시점 t2에서 선택된 메모리 트랜지스터의 프로그램동작이 개시된다. 먼저 선택된 메모리 트랜지스터를 +1볼트의 문턱전압을 갖는 인핸스먼트형으로 변환시키는 프로그램동작을 살펴 본다. 이때에는 선택된 낸드셀 스트링에 대응되는 비트라인 BL에 0볼트를 인가하고(도시되지 아니한 기타 비선택된 낸드셀 스트링들에 대응되는 비트라인들은 5볼트를 유지시킴), 선택된 메모리 트랜지스터 M4가 소속된 제1낸드셀 스트링(10)을 선택하도록 제1스트링 선택라인 SSL1은 0볼트를 유지시키고 제2스트링 선택라인 SSL2에는 5볼트의 전원전압을 인가하며, 도시되지 아니한 다른 비트라인들에는 +5볼트의 전압을 유지시킨다. 그에 따라, 스트링 선택 트랜지스터 ST2가 턴온되어 제1낸드셀 스트링(10)의 메모리 트랜지스터 M4의 채널영역에 충전되어 있던 전압이 저항 R1을 통하여 0볼트를 갖고 있는 비트라인으로 방전된다. 그러나 제2낸드셀 스트링(12)은 제1선택 트랜지스터 ST1이 턴오프되어 있으므로 방전경로가 차단됨에 따라, 메모리 트랜지스터들의 채널영역에 저장된 충전전압을 유지하게 됨에 따라, 프로그램전압이 인가되는 워드라인 WL4에 접속된 메모리 트랜지스터의 제어게이트와 플로팅게이트의 전위차가 충분히 약화되므로 프로그램이 방지된다.
상기한 동작에 따라 낸드셀 스트링(10)이 메모리 트랜지스터들의 채널영역에 충전되었던 전압이 비트라인 BL로 방전되고, 그 결과 선택 메모리 트랜지스터 M4의 플로팅게이트(18)에는 워드라인 W4에 인가된 18볼트의 프로그램전압 Vpgm에 따른 용량 커플링에 의해×18볼트의 전압이 유도되고, 유도된 전압에 의해 산화막(16)을 통한 F-N 터널링이 발생하여 전자가 플로팅게이트(18)내로 주입됨으로써 +1볼트의 문턱전압을 갖는 인핸스먼트형 트랜지스터로 변환된다. 이때 상기 낸드셀 스트링(10)내의 다른 메모리 트랜지스터들 M1∼M4 및 M5∼M16의 제어게이트에는 F-N 터널링 발생을 일으켜 프로그램되는데 필요한 전압보다 낮은 패스전압 Vpas가 인가되고 있으므로 프로그램이 방지되어 디플리션형 트랜지스터를 유지하게 된다.
상기 저항 R이 1메가오옴의 크기를 갖고 낸드셀 스트링이 갖는 정션캐패시턴스 및 채널 캐패시턴스의 합이 10펨토(femto)패럿이라고 할 때, 방전에 소요되는 시간은 약 10나노초 정도로 매우 짧으며, 필요에 따라 상기 저항 R의 크기를 가감함으로써 방전시간을 조절할 수도 있다.
프로그램동작중 바이폴라 트랜지스터 BT의 베이스단자에는 상기 채널들의 충전전압에 따른 역바이어스전압이 인가됨에 따라 비활성화되고, 그에 따라 선택된 낸드셀 스트링의 방전동작이 기여하지 않는다.
t2와 t3 사이의 시간, 예컨대 2ms동안 프로그램동작이 수행된 후, 시점 t3에서 모든 비트라인들, SSL1, SSL2, GSL, CSL, WL1∼WL16을 모두 기준전위로 설정하여 낸드셀 스트링들의 채널영역에 충전되었던 전압을 방전시킴으로서 프로그램 동작이 종료된다.
프로그램동작시, 전술한 바와 같이, 스트링 선택 트랜지스터의 정션이 LDD구조를 갖기 때문에, 비선택 스트링(12)내의 채널영역에 충전된 전압 Vpi에 의해 게이트에 Vss가 인가되는 선택 트랜지스터 ST1의 게이트산화막에 미치는 전계는 소오스-드레인영역(24)의 n- 영역에 의해 충분히 감소되므로, 상기 ST1의 리크전류도 거의 발생되지 않는다.
독출모드
독출모드에서는 비트라인을 통하여 선택된 메모리 트랜지스터의 문턱 전압치를 독출함으로써 온셀인지 또는 오프셀인지를 판단함은 전술한 바 있다.
먼저, 독출하고자 하는 메모리 트랜지스터가 오프셀인 경우의 독출동작을, 전술한 프로그램모드와 같이, +1볼트의 문턱전압을 갖는 인핸스먼트형으로 프로그램된 낸드셀 스트링(10)의 메모리 트랜지스터 M4, 즉 오프셀인 경우의 독출동작에 대하여 살펴 본다.
독출모드에서는 선택된 비트라인에 접속된 센스앰프로부터 +2볼트의 전압이 비트라인에 인가된다. 이때, 비선택된 워드라인 WL1∼WL3 및 WL5∼WL16과 스트링선택라인 SSL2 및 접지선택라인 GSL에는 전원전압 Vcc를 인가하고, 선택된 워드라인 WL4와 공통소오스라인 CSL 및 스트링 선택라인 SSL1에는 모두 0볼트를 인가한다. 그 결과로, 낸드셀 스트링(10)이 비트라인과 공통소오스라인 사이에 접속되고, 제어게이트에 전원전압이 입력되는 메모리 트랜지스터 M1∼M3 및 M5∼M16은 모두 패스 트랜지스터로 동작하게 된다. 따라서 선택된 메모리 트랜지스터 M4의 채널은 +2볼트의 전압이 인가되는 비트라인 BL과 기준전위 Vss가 인가되는 공통소오스라인 CSL 사이에 접속된다. 상기 메모리 트랜지스터 M4가 +볼트의 문턱전압을 갖고 있으므로, 바이폴라 트랜지스터 BT의 베이스단자로부터 기준전위로 흐르는 베이스전류가 차단됨에 따라, 바이폴라 트랜지스터 BT는 비활성영역에 있게 된다. 따라서 비트라인 BL로부터 기준전위로 향하는 방전경로가 형성되지 않음에 따라, 비트라인 BL은 인가된 +2볼트를 유지한다. 상기 센스앰프는 비트라인의 전위레벨이 변하지 않음에 따라, 독출을 위하여 선택된 메모리 트랜지스터 M4가 오프셀, 즉 인핸스먼트형 메모리 트랜지스터임을 판독할 수 있다.
이때, 독출하고자 하는 메모리 트랜지스터 M4가 오프셀이라 하더라도, 상기 메모리 트랜지스터 M4까지는 바이폴라 트랜지스터 BT의 베이스 전류가 형성되기 때문에, 독출동작의 개시되는 초기에 메모리 트랜지스터들 M1∼M3들의 채널과 정션들에 따른 캐패시턴스들의 충전에 따라 차아지전류가 흐르고, 이 차아지전류가 베이스전류로 작용하여 바이폴라 트랜지스터 BT를 활성화시킴에 따라 증폭작용을 갖게 되며, 상기 캐패시턴스가 클 경우에는 증폭된 피크전류가 비트라인상에 발생하여 일시적으로 센스앰프가 오프셀을 온셀로 오독할 수도 있다. 이러한 문제점은, 상기 캐패시턴스의 충전시간을 고려하여 센스앰프의 감지동작이 독출동작의 개시후 소정시간 경과한 다음에 개시되도록 제어하거나, 또는 저항등을 이용하여 비트라인 전위가 긴 라이징타임(rising time)동안 완만히 상승되도록 하여 바이폴라 트랜지스터 BT의 빌트인(built-in)전압 이하의 전압에서 상기한 캐패시턴스의 충전이 완료되도록 한 다음 독출동작이 개시되도록 함으로써 해결할 수 있다.
다음, 독출하고자 하는 메모리 트랜지스터가 온셀인 경우, 즉 -3볼트의 문턱전압을 갖는 디플리션형인 경우의 독출동작을 살펴 본다. 설명의 편의상, 제1도에 도시한 낸드셀 스트링(10)의 메모리 트랜지스터 M4가 디플리션형으로 프로그램된 것으로 가정하고 그에 대한 독출동작을 설명한다.
독출동작이 개시됨에 따라 비트라인에 접속된 센스앰프로부터 +2볼트의 전압이 비트라인에 인가되고, 비선택된 워드라인 WL1∼WL3 및 WL5∼WL16과 스트링선택라인 SSL2 및 접지선택라인 GSL에는 전원전압 Vcc를 인가하고, 선택된 워드라인 WL4와 공통소오스라인 CSL 및 스트링 선택라인 SSL1에는 모두 0볼트를 인가한다. 그 결과로, 낸드셀 스트링(10)이 비트라인과 공통소오스라인 사이에 접속되고, 제어게이트에 전원전압이 입력되는 메모리 트랜지스터 M1∼M3 및 M5∼M16은 모두 패스 트랜지스터로 동작하게 된다. 따라서 선택된 메모리 트랜지스터 M4의 채널은 +2볼트의 전압이 인가되는 비트라인 BL과 기준전위 Vss가 인가되는 공통소오스라인 CSL 사이에 접속된다. 상기 메모리 트랜지스터 M4가 -3볼트의 문턱전압을 갖고 있으므로, 바이폴라 트랜지스터 BT의 베이스단자로부터 기준전위가 인가되는 공통소오스라인으로 흐르는 베이스전류가 형성되고, 그 결과로 바이폴라 트랜지스터 BT는 활성화되어 전류증폭작용을 갖게 된다. 이때, 바이폴라 트랜지스터 BT의 베이스전류를 Ib, 콜렉터전류를 Ic, 에미터전류 Ie라 하면, 에미터전류 Ie는 베이스전류와 콜렉터전류의 합 Ib+ Ic가 되며, 콜렉터전류 대 베이스전류의 비로 표시되는 전류 증폭률 hfe는이다. 상기 전류증폭률 hfe가 20이 되도록 바이폴라 트랜지스터를 설계할 경우, 베이스전류의 약 20배 이상의 전류가 에미터전류로서 나타난다. 따라서, 독출동작시 낸드셀 스트링을 통하여 흐르는 미소한 독출전류가 바이폴라 트랜지스터의 베이스전류로 작용하게 되고, 그에 따른 증폭작용에 의해 에미터에 접속된 비트라인에는 상기 독출전류의 20배 이상이 흐르게 됨으로, 센스앰프에서는 상기 비트라인의 전류흐름을 충분히 감지해 낼 수 있으며, 그에 따라 독출을 위하여 선택된 메모리 트랜지스터 M4가 온셀, 즉 디플리션형 메모리 트랜지스터임을 판독할 수 있다.
이때 비트라인측에서 저항 R을 통하여 낸드셀 스트링 축으로 흐르는 전류의 경로도 형성되나, 상기 저항은 수메가오옴 정도의 크기를 갖도록 설계되므로 이 전류는 매우 미소하며, 그에 따라 비트라인으로부터 공급되는 거의 대부분의 전류는 활성화된 바이폴라 트랜지스터 BT를 통해 접지단으로 흐르게 되므로, 상기 저항 R을 통하여 흐르는 전류는 독출동작에 영향을 미치지 않는다.
상술한 바와 같은 본 발명에 따른 이이피롬에서는, 프로그램동작시 메모리 트랜지스터에 미리 충전된 전압의 저항을 통하여 비트라인으로 방전되도록 하고, 독출동작시 낸드셀 스트링을 통하여 흐르는 미소한 독출전류를 바이폴라 트랜지스터의 증폭작용을 이용하여 비트라인상에 증폭되어 나타나도록 함으로써, 낸드셀 스트링에 직렬접속되는 메모리 트랜지스터의 갯수를 예컨데 16개 이상으로 증가시켜 칩면적을 축소시키는 것이 가능하다.
또한, 미소한 독출전류에도 독출이 가능함에 따라, 메모리 트랜지스터의 채널영역 폭을 0.4㎛ 이하로 줄이는 것도 가능하므로 고집적화에 대단히 유리하다.
제6도 내지 제9도는 본 발명에 따른 이이피롬의 낸드셀 스트링을 형성하는 제조공정을 순차적으로 도시하는 단면구조도이다. 제6도 내지 제9도를 참조하여 본 발명에 따른 이이피롬의 낸드셀 스트링을 형성하는 제조공정을 설명한다.
먼저 제6도를 참조하면, 18Ω.cm의 비저항을 가지는 p형 반도체기판(10)에 인(Phosphorous)을 1.7E13ions/㎠의 농도로 이온주입한 드라이브-인 공정을 실시하여 7㎛의 깊이를 가지는 n형웰(12)을 형성한 후, 다시 n형웰(12) 내부에 p형불순물 예컨대 보론(boron)을 2.1E13ions/㎠의 농도로 이온주입한 후 드라이브-인 공정을 실시하여 4㎛의 깊이를 가지는 포켓 p웰(14)을 형성한 다음, 소자간 절연을 담당하는 소자분리막(도시되지 않음)을 형성한다. 그 후, 기판전면에 100Å 두께의 산화막(16)을 형성하고, 디플리션형 선택 트랜지스터 ST1의 채널영역을 한정 노출시켜 아세닉(Asenic)을 3.0E12ions/㎠으로 이온주입하여 채널을 형성시킨 다음, 기판(10) 전체에 플로팅게이트용 폴리실리콘을 2000Å 증착하고 포클(POCl3)을 도핑하여 단위면적당 200Ω의 저항을 갖도록 하고, 각 트랜지스터마다 플로팅게이트를 분리하기 위하여 상기 폴리실리콘을 낸드셀 스트링의 길이방향으로 신장하며 소정폭을 갖도록 사진식각공정을 실시한다. 이후 중간절연막(20)으로 O/N/O막을 80Å/100Å/40Å의 두께로 적층한 후, 낸드셀 스트링들이 형성되는 부위를 제외한 나머지 영역들에 적층된 중간절연막(20)을 제거한 다음, 제어게이트막(22)용 폴리실리콘을 1500Å의 두께로 적층하고 포클도핑을 실시한 다음, 감광막(23)를 이용한 사진식각방법으로 제어게이트막(22)과 중간절연막(20) 및 플로팅게이트막(18)을 차례로 식각하여 스트링 선택 트랜지스터들 ST1, ST2, ST3(제6도에는 ST3은 도시되지 않음) 및 메모리 트랜지스터들 M1, M2, M3…M16(제6도에는 M3까지 도시됨)의 게이트전극들을 패터닝한 제조공정이 도시되어 있다. 이때 선택 트랜지스터들 ST1, ST2, ST3은 플로팅게이트와 제어게이트가 서로 접속됨에 따라 단일 게이트전극을 가진 모오스 트랜지스터로 동작한다. 상기 제어게이트전극막 상부에 텅스텐 실리사이드 WSi2를 1500Å의 두께로 적층하여 배선저항을 감소시킬 수도 있다. 상기 산화막(16)은 메모리 트랜지스터들 M1∼M16의 게이트절연막 및 선택 트랜지스터들 ST1, ST2, ST3의 터널산화막으로 사용된다.
다음, 제7도를 참조하면, 바이폴라 트랜지스터의 베이스영역이 형성될 부위를 감광막패턴으로 마스킹한 후, 상기 선택 트랜지스터들 및 메모리 트랜지스터들의 소오스-드레인영역에 인을 2.0E13ions/㎠의 도즈량으로 n-이온주입한 다음, 감광막 패턴을 제거한 뒤 HTO막을 1500Å의 두께로 증착한 후 이방성식각을 하여 각 게이트전극을 패턴의 측부에 스페이서(28)를 형성한다. 그 다음, 각 메모리 트랜지스터들 및 선택 트랜지스터들의 소오스-드레인영역이 노출되도록 감광막패턴을 형성한 후 아세닉을 6.0E15ions/㎠으로 n+ 이온주입하여 소오스-드레인영역(24)들을 LDD구조로 형성한다. 그 다음, 상기 메모리 트랜지스터들 및 선택 트랜지스터들의 상부에 걸쳐 감광막 패턴(29)을 형성한 후, 노출된 바이폴라 트랜지스터의 베이스영역(26)에 인을 3.0 E13ions/㎠으로 n-이온주입하는 제조공정이 수행된다. 이때, 바이폴라 트랜지스터의 베이스영역에 대한 이온주입은, LDD구조를 형성하기 위한 n- 이온주입공정시 같이 이루어지도록 함으로써 공정을 단순화할 수도 있다.
제8도를 참조하면, 상기 감광막 패턴(29)을 제거한 후, HTO막 및 BPSG막을 각각 1700Å 및 5000Å의 두께로 순차적으로 적층하고 800℃의 온도에서 20분간 리플로우(reflow)시킨 후, 베이스영역과 저항 및 에미터의 콘텍을 형성하기 위한 개구들을 형성한 다음 폴리실리콘을 2000Å 증착하여 상기 개구들을 완전히 채운 후 에치백하여, 상기 개구들의 내부에 폴리 플러그(poly plug)를 형성한 다음, 인을 2.0E12ions/㎠으로 n-- 이온주입하여 저항소자(30)를 완성한 제조공정이 도시되어 있다. 이때 n-- 이온주입시의 도즈량을 조절하여 사용될 저항의 크기를 조절가능하며, 또한 저항을 크게 할 경우에는 상기 n-- 이온주입을 생략할 수도 있다.
다음, 제9도를 참조하면, 상기 저항소자(30)를 감광막 패턴으로 마스킹한 후, 에미터형성을 위한 p+ 이온주입을 B(Boron) 또는 BF2를 4.0E15ions/㎠의 도즈량으로 이온주입한 다음 주입된 불순물을 활성화시키기 위하여 900℃에서 10분간 드라이브-인 공정을 수행하여 P+ 에미터(32)를 형성한 다음, 상기 에미터(32) 및 저항(30)과 접속되는 비트라인용 금속막을 적층한 후 패터닝하여 최종구조가 완성된다.
상기 에미터단자(32)와 저항(30)의 제조순서는 서로 바뀌어도 동일한 효과를 갖으며, 이를 형성하기 위한 여러가지 변형된 실시예들이 있음이 당분야의 통상지식인에게 자명할 것이다.
또한, 제8도에 도시한 공정에서, 베이스영역과 저항 및 에미터의 개구를 형성하고 각각을 채우는 폴리플러그를 형성한 다음, 저항소자(30)를 형성하기 위한 n-- 이온주입시 에미터전극이 형성될 폴리플러그를 감광막패턴으로 마스킹함으로써 최초 설계된 불순물농도를 갖는 에미터를 형성함으로써 정확한 바이폴라 트랜지스터를 얻을 수도 있다.
본 발명의 다른 실시예에 따른 이이피롬의 낸드셀 스트링의 레이아웃구조가 제10도에 도시되어 있다. 제10도에 도시한 이이피롬에서는 낸드셀 스트링을 비트라인과 접속시키기 위한 바이폴라 트랜지스터의 에미터콘텍과 저항콘텍이 단일 개구상에 형성되어 있다. 제11도는 상기 제10도의 콘텍부의 절개선 b-b'에 따른 단면구조를 보이는 도면이다. 제10도 내지 제11도를 참조하면, 개구의 내벽에 접하여 형성된 에미터(35a)와, 상기 에미터(35a)와 절연막(36)으로 이격되도록 상기 개구내에 위치한 저장소자(38a)가 형성되며, 개구의 하부에서 상기 에미터와 저항소자가 베이스영역(26)에 접속되어 있다. 제2도에 도시하고 전술한 실시예에서는 에미터와 저항소자가 각각의 개구내에 형성됨에 반하여, 제9도에 도시한 다른 실시예에서는 에미터 및 저항소자가 단일 콘텍안에 형성되어 있다. 따라서, 낸드셀 스트링을 바이폴라 트랜지스터 및 저항소자를 통하여 비트라인에 접속하기 위한 콘텍이 제10도에 도시한 실시예의 경우가 더 작은 면적상에 형성이 가능하므로 고집적 이이피롬의 형성에 더욱 유리하다.
제12도 내지 제14도는 제10도 내지 제11도에 도시한 셀 콘택의 제조공정을 순차적으로 도시한 단면구조도이다. 이때 선택 트랜지스터들 및 메모리 트랜지스터들과 바이폴라 트랜지스터이 베이스영역의 형성공정은 전술한 제6도 내지 제7도의 그것과 동일하다.
먼저 제12도를 참조하면, 제7도에 도시한 구조를 출발물질로 하여, 감광막 패턴(29)를 제거한 다음 HTO 절연막 및 BPSG막을 각각 1700Å 및 5000의 두께로 순차적으로 적층하고 800℃의 온도에서 20분간 리플로우(reflow)시킨 후, n- 이온주입된 베이스영역(26)상에 개구를 형성하고, 폴리실리콘(35)을 2000Å 증착하고 BF2를 2.0 E15ions/㎠으로 p+ 이온주입하는 제조공저잉 도시되어 있다.
다음 제13도를 참조하면, 이방성식각방법으로 상기 폴리실리콘을 에치백하여 상기 개구의 내부측벽에 스페이서형태의 에미터(35a)를 형성한 다음, 기판전면에 HTO막을 2000Å의 두께로 침적한 후 이방성식각방법으로 에치백하여 상기 에미터(35a)의 측벽에 HTO 절연막 스페이서(36)을 형성한다. 그 다음 기판전면에 인-시튜(In-Situ)방법으로 인을 1.0E17ions/㎠ 포함하는 폴리실리콘을 형성한 다음 에치백을 실시하여 n--불순물층인 저항소자(38a)를 형성한 제조공정이 도시되어 있다. 이때 상기 저항소자(38a)를 형성하기 위한 에치백공정시 상기 에미터(35a) 및 HTO 절연막(36)의 각각의 상부가 일부 식각되도록 하여, 저항소자(38a)와 에미터(35a)가 상기 HTO 절연막을 통하여 서로 이격될 수 있도록 한다. 상기 공정후, 상기 에미터(35a) 및 저항소자(38a)와 접속되는 비트라인용 금속막(40)을 적층한 후 패터닝하면, 제11도에 도시한 구조가 형성된다. 따라서, 본 발명의 다른 제조방법에 따르게 되면, 베이스영역상에 형성된 단일 개구상에 에미터 및 저항소자를 모두 형성이 가능하다.
상술한 바와 같이, 본 발명에 따른 이이피롬셀은 낸드셀 스트링과 비트라인과의연결이 바이폴라 트랜지스터 및 저항을 통하여 이루어지도록 하여, 독출동작시 미소한 셀 구동전류에도 비트라인측에서 이를 명확히 감지할 수 있는 효과를 가진다. 그에 따라 단위 낸드셀 스트링은 더 많은 수의 메모리 트랜지스터들의 직렬접속이 가능하므로,단위 메모리 트랜지스터당 접속개구의 수를 대폭줄여 셀 축소의 효과를 갖는다.
또한 셀 구동전류가 작아도 이를 충분히 비트라인측에서 감지할 수 있으므로, 단위 메모리 트랜지스터의 크리글 축소하는 것이 가능하므로 집적도를 높일 수 있는 효과도 갖는다.

Claims (7)

  1. 반도체 기판상에 채널영역과 터널산화막으로 이격되는 플로팅게이트 및 상기 플로팅게이트와 중간절연막을 개재하며 대응 워드라인에 접속되는 제어게이트를 구비하는 다수개의 메모리 트랜지스터가 소오스-드레인영역에 의해 채널이 서로 직렬접속되어 형성되는 낸드셀 스트링과, 상기 낸드셀 스트링의 일단을 대응 비트라인에 접속하는 제1선택수단을 구비하는 전기적으로 소거 및 프로그램 가능한 독출전용 메모리장치에 있어서, 상기 제1선택수단과 비트라인 사이에 접속되는 미리 설정된 저항값을 가지는 저항소자와, 상기 낸드셀 스트링을 통하여 흐르는 독출전류를 증폭하여 상기 비트라인에 제공하는 증폭소자를 더 구비함을 특징으로 하는 전기적으로 소거 및 프로그램 가능한 독출전용 메모리장치.
  2. 제1항에 있어서, 상기 증폭소자는 에미터와 콜렉터가 각각 비트라인과 접지단에 접속되며, 베이스가 상기 제1선택수단에 접속되는 바이폴라 트랜지스터임을 특징으로 하는 전기적으로 소거 및 프로그램 가능한 독출전용 메모리장치.
  3. 전기적으로 소거 및 프로그램 가능한 독출전용 메모리장치에 있어서, 반도체기판(10)상에 형성된 제1도전형웰(14)상의 채널영역과 제1절연막(16)으로 이격되는 플로팅게이트(18)와, 상기 플로팅게이트(18)와 중간절연낙(20)으로 이격되며 대응 워드라인에 접속되는 제어게이트(22)로 구성되며 제2도전형의 소오스-드레인영역(24)들에 의해 각각의 채널영역이 직렬접속되는 소정갯수의 메모리 트랜지스터(Mi)들과, 상기 메모리 트랜지스터(Mi)들의 직렬접속의 일단과 비트라인에 각각 채널의 양단이 연결되고 채널영역과 게이트 절연막을 통하여 이격되는 게이트를 갖는 선택 트랜지스터(ST)를 구비하여, 상기 소오스-드레인영역(24)은 그 중앙에서보다 상기 메모리 트랜지스터들의 플로팅게이트와 오버랩되는 부분이 낮은 농도를 갖도록 형성됨을 특징으로 하는 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리장치.
  4. 제3항에 있어서, 상기 선택 트랜지스터(ST)의 드레인은 1도전형의 베이스영역(26)에 접속되고, 상기 베이스영역(26)은 서로 병렬접속관계에 있는 2도전형의 저항콘텍(30) 및 제1도전형의 에미터콘텍(32)을 통하여 비트라인에 접속됨을 특징으로 하는 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리장치.
  5. 제3항에 있어서, 상기 선택 트랜지스터(ST)의 드레인은 1도전형의 베이스영역(26)에 접속되고, 상기 베이스영역(26)은 서로 병렬접속관계에 있는 제2도전형의 저항콘텍(30) 및 상기 저항콘텍(30)을 둘러싸면서 절연막으로 이격되는 제1도전형의 에미터콘텍(32)을 구비함을 특징으로 하는 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리장치.
  6. 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리장치의 제조방법에 있어서, 반도체기판(10)상에 n형 웰(12) 및 그 내부에 p형 웰(14)을 형성하는 과정과, 상기 p형웰상에서 소자간 절연을 담당하는 소자분리막을 형성한 후 기판전면에 제1절연막(16)과 폴리실리콘막을 증착한 다음, 선택 트랜지스터용 게이트전극과 메모리 트랜지스터용 플로팅게이트를 형성하기 위하여 상기 폴리실리콘을 낸드셀 스트링의 길이방향으로 신장하며 소정폭을 갖도록 사진식각공정을 실시하는 과정과, 기판전면에 중간절연막(20)을 적층한 후, 낸드셀 스트링들이 형성되는 부위를 제외한 나머지 영역들에 적층된 중간절연막(20)을 제거한 다음, 제어게이트막(22)용 폴리실리콘을 적층한 다음, 감광막(23)를 이용한 사진식각방법으로 제어게이트막(22)과 중간절연막(20) 및 플로팅게이트막(18)을 차례로 식각하여 선택 트랜지스터 및 메모리 트랜지스터들의 게이트전극들을 패터닝하는 과정과, 바이폴라 트랜지스터의 베이스영역이 형성될 부위를 감광막패턴으로 마스킹한 후, 상기 선택 트랜지스터들 및 메모리 트랜지스터들의 소오스-드레인영역에 n- 이온주입한 다음, 감광막 패턴을 제거한 뒤 HTO막을 증착한 후 이방성식각을 하여 각 게이트전극 패턴의 측부에 스페이서(28)를 형성하는 과정과, 각 메모리 트랜지스터들 및 선택 트랜지스터의 소오스-드레인영역이 노출되도록 감광막패턴을 형성한 후 n+ 이온주입하여 소오스-드레인영역(24)들을 LDD구조로 형성한 다음, 상기 메모리 트랜지스터 및 선택 트랜지스터의 상부에 걸쳐 감광막 패턴(29)을 형성한 후, 노출된 바이폴라 트랜지스터의 베이스영역(26)에 n- 이온주입하는 과정과, 상기 감광막 패턴(29)을 제거한 후, HTO막 및 BPSG막을 순차적으로 적층하고 리플로우시킨 후, 베이스영역(26)과 저항콘텍 및 에미터콘텍을 형성하기 위한 개구들을 형성한 다음 폴리실리콘을 2000Å 증착하여 상기 개구들을 완전히 채운 후 에치백하여, 상기 개구들의 내부에 폴리플러그(poly plug)를 형성한 다음, n-- 이온주입하여 저항콘텍(30)을 형성하는 과정과, 상기 저항콘텍(30)을 감광막 패턴으로 마스킹한 후, 에미터형성을 위한 p+ 이온주입한 다음 주입된 불순물을 활성화시키기 위한 드라이브-인 공정을 수행하여 p+ 에미터콘텍(32)을 형성한 다음, 상기 에미터콘택(32) 및 저항콘텍(30)과 접속되는 비트라인용 도전막을 적층한 후 패터닝하여 과정으로 이루어짐을 특징으로 하는 전기적으로 소거 및 프로그램가능한 불휘발성 반도체 메모리장치의 제조방법.
  7. 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리장치의 제조방법에 있어서, 반도체기판(10)상에 n형 웰(12) 및 그 내부에 p형 웰(14)을 형성하는 과정과, 상기 p형 웰상에 소자간 절연을 담당하는 소자분리막을 형성한 후 기판전면에 제1절연막(16)과 폴리실리콘막을 증착한 다음, 선택 트랜지스터용 게이트전극과 메모리 트랜지스터용 플로팅게이트를 형성하기 위하여 상기 폴리실리콘을 낸드셀 스트링의 길이방향으로 신장하며 소정폭을 갖도록 사진식각공정을 실시하는 과정과, 기판전면에 중간절연막(20)을 적층한 후, 낸드셀 스트링들이 형성되는 부위를 제외한 나머지 영역들에 적층된 중간절연막(20)을 제거한 다음, 제어게이트막(22)용 폴리실리콘을 적층한 다음, 감광막(23)를 이용한 사진식각방법으로 제어게이트막(22)과 중간절연막(20) 및 플로팅게이트막(18)을 차례로 식각하여 선택 트랜지스터 및 메모리 트랜지스터들의 게이트전극들을 패터닝하는 과정과, 바이폴라 트랜지스터의 베이스영역이 형성될 부위를 감광막패턴으로 마스킹한 후, 상기 선택 트랜지스터들 및 메모리 트랜지스터들의 소오스-드레인영역에 n- 이온주입한 다음, 감광막 패턴을 제거한 뒤 HTO막을 증착한 후 이방성식각을 하여 각 게이트전극 패턴의 측부에 스페이서(28)를 형성하는 과정과, 각 메모리 트랜지스터들 및 선택 트랜지스터의 소오스-드레인영역이 노출되도록 감광막패턴을 형성한 후 n+ 이온주입하여 소오스-드레인영역(24)들을 LDD구조로 형성한 다음, 상기 메모리 트랜지스터들 및 선택 트랜지스터의 상부에 걸쳐 감광막 패턴(29)을 형성한 후, 노출된 바이폴라 트랜지스터의 베이스영역(26)에 n- 이온주입하는 과정과, 상기 감광막 패턴(29)을 제거한 후, HTO막 및 BPSG막을 순차적으로 적층하고 리플로우시킨 후, 베이스영역(26)에 개구를 형성한 다음 다결정실리콘막(35)를 침적하고 p6 이온주입한 다음 이방성식각으로 에치백하여 상기 개구들의 내부측벽에 에미터콘텍(35a)을 형성하는 과정과, 기판전면에 절연막을 적층한 다음 이방성식각으로 에치백하여 상기 에미터콘텍(35a)의 내벽을 둘러싸는 절연막 스페이서(36)을 형성한 다음, 인-시튜방법으로 n--불순물을 가지는 폴리실리콘(38)을 증착하여 상기 개구들을 완전히 채운 다음 에치백하여, 상기 개구 내부에서 상기 절연막 스페이서(36)에 의해 상기 에미터콘텍(35a)과 이격되는 저항콘텍(38a)을 형성하는 과정과, 상기 에미터콘택(35a) 및 저항콘텍(38a)과 접속되는 비트라인용 도전막을 적층한 후 패터닝하여 과정으로 이루어짐을 특징으로 하는 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리장치의 제조방법.
KR1019940009986A 1994-05-07 1994-05-07 불휘발성 반도체 메모리장치 KR960016803B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019940009986A KR960016803B1 (ko) 1994-05-07 1994-05-07 불휘발성 반도체 메모리장치
JP10771395A JP2731128B2 (ja) 1994-05-07 1995-05-02 電気的消去可能でプログラム可能なリードオンリメモリとその製造方法
US08/434,803 US5590072A (en) 1994-05-07 1995-05-04 Nonvolatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940009986A KR960016803B1 (ko) 1994-05-07 1994-05-07 불휘발성 반도체 메모리장치

Publications (2)

Publication Number Publication Date
KR950034270A KR950034270A (ko) 1995-12-28
KR960016803B1 true KR960016803B1 (ko) 1996-12-21

Family

ID=19382634

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940009986A KR960016803B1 (ko) 1994-05-07 1994-05-07 불휘발성 반도체 메모리장치

Country Status (3)

Country Link
US (1) US5590072A (ko)
JP (1) JP2731128B2 (ko)
KR (1) KR960016803B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763556B1 (ko) * 2006-07-10 2007-10-04 삼성전자주식회사 마스크롬 셀, 이를 포함하는 노아형 마스크롬 소자 및 그제조 방법.

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0963290A (ja) * 1995-08-28 1997-03-07 Nec Corp 半導体記憶装置
KR0170714B1 (ko) * 1995-12-20 1999-03-30 김광호 낸드형 플래쉬 메모리 소자 및 그 구동방법
US5912489A (en) * 1996-06-18 1999-06-15 Advanced Micro Devices, Inc. Dual source side polysilicon select gate structure utilizing single tunnel oxide for NAND array flash memory
JP3586072B2 (ja) 1997-07-10 2004-11-10 株式会社東芝 不揮発性半導体記憶装置
JP4073525B2 (ja) * 1997-09-05 2008-04-09 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US6667511B1 (en) * 1997-12-18 2003-12-23 Advanced Micro Devices, Inc. NAND type core cell structure for a high density flash memory device having a unique select gate transistor configuration
US6057193A (en) * 1998-04-16 2000-05-02 Advanced Micro Devices, Inc. Elimination of poly cap for easy poly1 contact for NAND product
TW480714B (en) * 1998-07-15 2002-03-21 United Microelectronics Corp Flash memory structure
US6459625B1 (en) * 2000-02-25 2002-10-01 Advanced Micro Devices, Inc. Three metal process for optimizing layout density
US6429479B1 (en) 2000-03-09 2002-08-06 Advanced Micro Devices, Inc. Nand flash memory with specified gate oxide thickness
US7505321B2 (en) * 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
JP2004241558A (ja) 2003-02-05 2004-08-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システム
US20060113585A1 (en) * 2004-03-16 2006-06-01 Andy Yu Non-volatile electrically alterable memory cells for storing multiple data
JP4654671B2 (ja) * 2004-11-29 2011-03-23 ソニー株式会社 半導体記憶装置
US7283392B2 (en) * 2005-04-26 2007-10-16 Samsung Electronics Co., Ltd. NAND flash memory device and methods of its formation and operation
EP1814123A1 (en) * 2006-01-26 2007-08-01 Samsung Electronics Co.,Ltd. Nand-type nonvolatile memory device having common bit lines and methods of operating the same
US20080001233A1 (en) * 2006-05-11 2008-01-03 Ashok Kumar Kapoor Semiconductor device with circuits formed with essentially uniform pattern density
US7586157B2 (en) * 2006-10-17 2009-09-08 Sandisk Corporation Non-volatile memory with dual voltage select gate structure
US7616490B2 (en) * 2006-10-17 2009-11-10 Sandisk Corporation Programming non-volatile memory with dual voltage select gate structure
US7691710B2 (en) * 2006-10-17 2010-04-06 Sandisk Corporation Fabricating non-volatile memory with dual voltage select gate structure
WO2008048813A1 (en) * 2006-10-17 2008-04-24 Sandisk Corporation Non-volatile memory with dual voltage select gate structure
KR100822803B1 (ko) * 2006-10-20 2008-04-18 삼성전자주식회사 비휘발성 기억 장치 및 그 제조 방법
US9601493B2 (en) * 2006-11-29 2017-03-21 Zeno Semiconductor, Inc Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
US7468920B2 (en) * 2006-12-30 2008-12-23 Sandisk Corporation Applying adaptive body bias to non-volatile storage
JP5059437B2 (ja) * 2007-02-06 2012-10-24 株式会社Ｇｅｎｕｓｉｏｎ 不揮発性半導体記憶装置
JP4950702B2 (ja) 2007-03-01 2012-06-13 株式会社東芝 半導体記憶装置の製造方法
US7535764B2 (en) * 2007-03-21 2009-05-19 Sandisk Corporation Adjusting resistance of non-volatile memory using dummy memory cells
WO2008115874A1 (en) * 2007-03-21 2008-09-25 Sandisk Corporation Adjusting resistance of non-volatile memory using dummy memory cells
JP2008235936A (ja) * 2008-05-26 2008-10-02 Toshiba Corp 不揮発性半導体記憶装置
US10461084B2 (en) 2010-03-02 2019-10-29 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US9922981B2 (en) 2010-03-02 2018-03-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8638605B2 (en) * 2011-05-25 2014-01-28 Micron Technology, Inc. Apparatus and methods including a bipolar junction transistor coupled to a string of memory cells
US9111619B2 (en) * 2011-10-17 2015-08-18 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of manufacturing the same
US9058856B2 (en) 2013-02-28 2015-06-16 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2015050332A (ja) * 2013-09-02 2015-03-16 株式会社東芝 不揮発性半導体記憶装置
US9859007B2 (en) * 2015-06-17 2018-01-02 Macronix International Co., Ltd. Non-volatile memory device having multiple string select lines

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5974666A (ja) * 1982-10-20 1984-04-27 Ricoh Co Ltd 記憶素子
US4903236A (en) * 1987-07-15 1990-02-20 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device and a writing method therefor
EP0354457B1 (en) * 1988-08-08 1994-06-22 National Semiconductor Corporation A bipolar field-effect electrically erasable programmable read only memory cell and method of manufacture

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763556B1 (ko) * 2006-07-10 2007-10-04 삼성전자주식회사 마스크롬 셀, 이를 포함하는 노아형 마스크롬 소자 및 그제조 방법.

Also Published As

Publication number Publication date
US5590072A (en) 1996-12-31
KR950034270A (ko) 1995-12-28
JPH07302499A (ja) 1995-11-14
JP2731128B2 (ja) 1998-03-25

Similar Documents

Publication Publication Date Title
KR960016803B1 (ko) 불휘발성 반도체 메모리장치
USRE39697E1 (en) Method of making floating-gate memory-cell array with digital logic transistors
US5510638A (en) Field shield isolated EPROM
KR100306670B1 (ko) Pmos단일다결정비휘발성메모리구조체
US6212103B1 (en) Method for operating flash memory
US5150179A (en) Diffusionless source/drain conductor electrically-erasable, electrically-programmable read-only memory and method for making and using the same
US5862082A (en) Two transistor flash EEprom cell and method of operating same
US6157575A (en) Nonvolatile memory device and operating method thereof
EP1022780A2 (en) Method of forming a flash memory cell
WO1999057766A1 (en) Single poly memory cell and array
JP3060680B2 (ja) 不揮発性半導体記憶装置
JPH11163303A (ja) 不揮発性半導体記憶装置
US20040197993A1 (en) Non-volatile memory integrated circuit
US5411908A (en) Flash EEPROM array with P-tank insulated from substrate by deep N-tank
JP2002368141A (ja) 不揮発性半導体メモリ装置
US5604150A (en) Channel-stop process for use with thick-field isolation regions in triple-well structures
US6306737B1 (en) Method to reduce source-line resistance in flash memory with sti
US6268248B1 (en) Method of fabricating a source line in flash memory having STI structures
KR100273705B1 (ko) 불휘발성반도체메모리장치의웰구조및그에따른제조방법
US20020055228A1 (en) Sidewall process to improve the flash memory cell performance
US4460979A (en) Memory cell
US6072212A (en) EPROM cell array using N-tank as common source
US5032533A (en) Method of making a nonvolatile memory cell with field-plate switch
US6628550B1 (en) Structure, fabrication and operation method of flash memory device
US6770925B2 (en) Flush memory having source and drain edges in contact with the stacked gate structure

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111129

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 17

EXPY Expiration of term