JPH11163303A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH11163303A JPH11163303A JP32594597A JP32594597A JPH11163303A JP H11163303 A JPH11163303 A JP H11163303A JP 32594597 A JP32594597 A JP 32594597A JP 32594597 A JP32594597 A JP 32594597A JP H11163303 A JPH11163303 A JP H11163303A
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Abstract
(57)【要約】
【課題】 微細、高集積で、素子分離能力に優れ、寄生
抵抗、容量の小さいたフラッシュメモリを提供する。 【解決手段】 ＳＯＩ基板上にＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭが形成される。素子領域（活性層）は、格子
パターンで、その間の溝は、絶縁材により埋め込まれ
る。ロウ方向の素子同士は、完全に絶縁材により分離さ
れる。メモリセルが形成されるシリコン薄膜は、微量の
ｎ型不純物を含み、真性半導体に近い。周辺回路や選択
ゲートトランジスタが形成されるシリコン薄膜は、ｐ型
である。メモリセル及び選択ゲートトランジスタの拡散
層は、ｎ型である。ＮＡＮＤストリングを構成する各メ
モリセルのチャネルは、しきい値の異なる少なくとも２
つの領域から構成される。
抵抗、容量の小さいたフラッシュメモリを提供する。 【解決手段】 ＳＯＩ基板上にＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭが形成される。素子領域（活性層）は、格子
パターンで、その間の溝は、絶縁材により埋め込まれ
る。ロウ方向の素子同士は、完全に絶縁材により分離さ
れる。メモリセルが形成されるシリコン薄膜は、微量の
ｎ型不純物を含み、真性半導体に近い。周辺回路や選択
ゲートトランジスタが形成されるシリコン薄膜は、ｐ型
である。メモリセル及び選択ゲートトランジスタの拡散
層は、ｎ型である。ＮＡＮＤストリングを構成する各メ
モリセルのチャネルは、しきい値の異なる少なくとも２
つの領域から構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係わり、特に、不揮発性半導体記憶装置の微細
化および高性能化に関する。
憶装置に係わり、特に、不揮発性半導体記憶装置の微細
化および高性能化に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭは、電気的にデータの書き
換えが可能な不揮発性半導体記憶装置の一種であり、そ
のメモリセル構造としては、浮遊ゲート（電荷蓄積層）
と制御ゲートの積層構造を持つＭＯＳトランジスタを用
いたものが知られている。
換えが可能な不揮発性半導体記憶装置の一種であり、そ
のメモリセル構造としては、浮遊ゲート（電荷蓄積層）
と制御ゲートの積層構造を持つＭＯＳトランジスタを用
いたものが知られている。
【０００３】図１５及び図１６は、ＥＥＰＲＯＭの一つ
であるＦＥＴＭＯＳ型ＥＥＰＲＯＭのメモリセル構造を
示している。シリコン基板１０１上の素子分離領域に
は、素子分離絶縁膜１０２が形成されている。素子分離
絶縁膜１０２の直下には、チャネルストッパとしてのp
+ 型拡散層１０３が形成されている。シリコン基板１０
１の活性領域には、トンネル電流が流れ得る薄いゲート
絶縁膜１０４が形成されている。ゲート絶縁膜１０４上
には、浮遊ゲート（電荷蓄積層）１０５が形成され、浮
遊ゲート１０５上には、絶縁膜１０６を介して制御ゲー
ト１０７が形成されている。
であるＦＥＴＭＯＳ型ＥＥＰＲＯＭのメモリセル構造を
示している。シリコン基板１０１上の素子分離領域に
は、素子分離絶縁膜１０２が形成されている。素子分離
絶縁膜１０２の直下には、チャネルストッパとしてのp
+ 型拡散層１０３が形成されている。シリコン基板１０
１の活性領域には、トンネル電流が流れ得る薄いゲート
絶縁膜１０４が形成されている。ゲート絶縁膜１０４上
には、浮遊ゲート（電荷蓄積層）１０５が形成され、浮
遊ゲート１０５上には、絶縁膜１０６を介して制御ゲー
ト１０７が形成されている。
【０００４】浮遊ゲート１０５と制御ゲート１０７は、
チャネル長方向については、同じマスクにより同時に形
成されるため、両ゲートのチャネル長方向のエッジは、
互いに揃っている。メモリセルのソース・ドレイン拡散
層１０８は、浮遊ゲート１０５及び制御ゲート１０７を
マスクにしてイオン注入法により自己整合的に形成され
る。
チャネル長方向については、同じマスクにより同時に形
成されるため、両ゲートのチャネル長方向のエッジは、
互いに揃っている。メモリセルのソース・ドレイン拡散
層１０８は、浮遊ゲート１０５及び制御ゲート１０７を
マスクにしてイオン注入法により自己整合的に形成され
る。
【０００５】従来、素子分離絶縁膜１０２には、シリコ
ン基板１０１を熱酸化して形成したフィールド酸化膜が
用いられている。フィールド酸化膜の形成方法として
は、ＬＯＣＯＳ法がよく知られている。ＬＯＣＯＳ法で
は、シリコン窒化膜をマスクとして用い、熱酸化により
シリコン窒化膜で覆われていない領域に厚いシリコン酸
化膜（素子分離絶縁膜）を形成する。
ン基板１０１を熱酸化して形成したフィールド酸化膜が
用いられている。フィールド酸化膜の形成方法として
は、ＬＯＣＯＳ法がよく知られている。ＬＯＣＯＳ法で
は、シリコン窒化膜をマスクとして用い、熱酸化により
シリコン窒化膜で覆われていない領域に厚いシリコン酸
化膜（素子分離絶縁膜）を形成する。
【０００６】しかし、ＬＯＣＯＳ法により素子分離絶縁
膜（フィールド酸化膜）１０２を形成する場合、素子分
離絶縁膜１０２には、バーズビークと呼ばれるくさび型
の部分が形成される。このバーズビークは、実際に形成
される素子分離絶縁膜１０２の寸法を、デザイン上の素
子分離領域の寸法よりも大きくすることはよく知られて
いる。このため、一般に、ＬＯＣＯＳ法では、０．５μ
ｍ以下の微細な素子分離領域を形成することに向いてい
ない。
膜（フィールド酸化膜）１０２を形成する場合、素子分
離絶縁膜１０２には、バーズビークと呼ばれるくさび型
の部分が形成される。このバーズビークは、実際に形成
される素子分離絶縁膜１０２の寸法を、デザイン上の素
子分離領域の寸法よりも大きくすることはよく知られて
いる。このため、一般に、ＬＯＣＯＳ法では、０．５μ
ｍ以下の微細な素子分離領域を形成することに向いてい
ない。
【０００７】また、ＬＯＣＯＳ法では、素子分離絶縁膜
１０２のうちシリコン基板１０１表面よりも内部に潜り
込む部分は、素子分離絶縁膜１０２のおよそ下半分でし
かないため、素子分離能力が非常に劣っている。つま
り、この点からしても、ＬＯＣＯＳ法では、素子分離間
隔を狭くすることが非常に困難であるといえる。
１０２のうちシリコン基板１０１表面よりも内部に潜り
込む部分は、素子分離絶縁膜１０２のおよそ下半分でし
かないため、素子分離能力が非常に劣っている。つま
り、この点からしても、ＬＯＣＯＳ法では、素子分離間
隔を狭くすることが非常に困難であるといえる。
【０００８】さらに、ＬＯＣＯＳ法の場合、素子分離絶
縁膜１０２のうちシリコン基板１０１表面よりも上部に
突出している部分は、シリコン基板１０１上における段
差の原因となる。シリコン基板１０１上の段差は、フォ
トリソグラフィ工程において微細な寸法のパターンの加
工マージンを低下させる。
縁膜１０２のうちシリコン基板１０１表面よりも上部に
突出している部分は、シリコン基板１０１上における段
差の原因となる。シリコン基板１０１上の段差は、フォ
トリソグラフィ工程において微細な寸法のパターンの加
工マージンを低下させる。
【０００９】以上の問題を解決する素子分離技術とし
て、シリコン基板にトレンチ溝を形成し、このトレンチ
溝を絶縁材で埋め込むトレンチ素子分離法（“Shallow
TrenchIsolation”と呼ばれる）が知られている。
て、シリコン基板にトレンチ溝を形成し、このトレンチ
溝を絶縁材で埋め込むトレンチ素子分離法（“Shallow
TrenchIsolation”と呼ばれる）が知られている。
【００１０】図１７は、トレンチ素子分離法を適用した
不揮発性半導体記憶装置のメモリセルを示している。ト
レンチ素子分離法は、ＬＯＣＯＳ法と比べると、実際の
寸法がデザイン上の寸法にほぼ等しくなり、微細な素子
分離領域の形成に向いている、素子分離絶縁膜１０２の
ほぼ全体がシリコン基板１０１表面よりも内部に形成さ
れるため、素子分離能力に優れている、素子分離絶縁膜
１０２の表面が平坦でシリコン基板１０１の表面にほぼ
一致しているため、シリコン基板１０１上の段差の原因
とならない、などの利点を有する。
不揮発性半導体記憶装置のメモリセルを示している。ト
レンチ素子分離法は、ＬＯＣＯＳ法と比べると、実際の
寸法がデザイン上の寸法にほぼ等しくなり、微細な素子
分離領域の形成に向いている、素子分離絶縁膜１０２の
ほぼ全体がシリコン基板１０１表面よりも内部に形成さ
れるため、素子分離能力に優れている、素子分離絶縁膜
１０２の表面が平坦でシリコン基板１０１の表面にほぼ
一致しているため、シリコン基板１０１上の段差の原因
とならない、などの利点を有する。
【００１１】本例の素子分離絶縁膜１０２は、浮遊ゲー
ト（電荷蓄積層）１０５と自己整合的に形成されるた
め、浮遊ゲート１０５には、素子分離絶縁膜１０２との
オーバーラップ部（“ウイング部”と呼ばれる）が存在
しない。よって、本例の場合、素子分離絶縁膜１０２の
幅は、素子分離特性のみによって決まる。
ト（電荷蓄積層）１０５と自己整合的に形成されるた
め、浮遊ゲート１０５には、素子分離絶縁膜１０２との
オーバーラップ部（“ウイング部”と呼ばれる）が存在
しない。よって、本例の場合、素子分離絶縁膜１０２の
幅は、素子分離特性のみによって決まる。
【００１２】しかし、トレンチ素子分離法であっても、
素子分離能力は、隣接する素子（メモリセル）間の距
離、即ち、素子分離絶縁膜１０２の幅（トレンチの幅）
と素子分離絶縁膜１０２の深さ（トレンチの深さ）に依
存する。よって、微細化のために素子分離絶縁膜１０２
の幅を狭くすると、十分な素子分離能力を得るために
は、素子分離膜１０２の深さをより深くしなければなら
ない。これは、トレンチ溝のアスペクト比を高くするこ
とを意味しているため、トレンチ溝形成時のエッチング
やトレンチ溝への絶縁材埋め込みなどのプロセスの実現
が非常に困難となる。
素子分離能力は、隣接する素子（メモリセル）間の距
離、即ち、素子分離絶縁膜１０２の幅（トレンチの幅）
と素子分離絶縁膜１０２の深さ（トレンチの深さ）に依
存する。よって、微細化のために素子分離絶縁膜１０２
の幅を狭くすると、十分な素子分離能力を得るために
は、素子分離膜１０２の深さをより深くしなければなら
ない。これは、トレンチ溝のアスペクト比を高くするこ
とを意味しているため、トレンチ溝形成時のエッチング
やトレンチ溝への絶縁材埋め込みなどのプロセスの実現
が非常に困難となる。
【００１３】一方、トランジスタとしての性能の面から
考えると、シリコン基板表面を熱酸化して素子領域の基
板表面を露出させて素子を形成するプレーナ技術は、集
積回路の大規模化、高集積化に極めて有効であったが、
半導体素子の微細化及び集積化が進み半導体素子の動作
速度が高まるに連れて素子間の金属配線とシリコン基板
の間の寄生容量の影響が非常に大きくなってきた。
考えると、シリコン基板表面を熱酸化して素子領域の基
板表面を露出させて素子を形成するプレーナ技術は、集
積回路の大規模化、高集積化に極めて有効であったが、
半導体素子の微細化及び集積化が進み半導体素子の動作
速度が高まるに連れて素子間の金属配線とシリコン基板
の間の寄生容量の影響が非常に大きくなってきた。
【００１４】半導体素子に印加する電圧とこれにより流
れる電流による消費電力と半導体素子の遅延時間の積
は、寄生容量及び寄生抵抗からなるＣＲ時定数として一
定値となる。従って、消費電力を下げつつ、高速動作を
実現するためには、寄生ＣＲを低減しなければならな
い。
れる電流による消費電力と半導体素子の遅延時間の積
は、寄生容量及び寄生抵抗からなるＣＲ時定数として一
定値となる。従って、消費電力を下げつつ、高速動作を
実現するためには、寄生ＣＲを低減しなければならな
い。
【００１５】寄生抵抗の原因となる配線抵抗、コンタク
ト抵抗、素子抵抗などは、プロセスの改良により大幅に
低減されつつある。一方、寄生容量は、素子同士の距離
が狭くなるに連れて一層大きくなるため、非常に問題と
なる。例えば、配線間容量は、微細化により急激に増加
するため、低誘電率絶縁材による層間埋め込み等が必要
となる。しかし、シリコン基板上に素子を形成している
以上、基板と配線間の寄生容量は無くすことができな
い。
ト抵抗、素子抵抗などは、プロセスの改良により大幅に
低減されつつある。一方、寄生容量は、素子同士の距離
が狭くなるに連れて一層大きくなるため、非常に問題と
なる。例えば、配線間容量は、微細化により急激に増加
するため、低誘電率絶縁材による層間埋め込み等が必要
となる。しかし、シリコン基板上に素子を形成している
以上、基板と配線間の寄生容量は無くすことができな
い。
【００１６】さらなる高集積化の点から考えると、半導
体素子の３次元集積化が必要となる。半導体素子を垂直
方向に集積化できれば、単位面積当たりの素子密度を高
めることができるため、半導体集積回賂の低コスト化が
図れる。ところが、従来の半導体素子は、一部の抵抗や
容量などを除けば、シリコン基板上に形成されているた
め、３次元集積化を行うことができない。
体素子の３次元集積化が必要となる。半導体素子を垂直
方向に集積化できれば、単位面積当たりの素子密度を高
めることができるため、半導体集積回賂の低コスト化が
図れる。ところが、従来の半導体素子は、一部の抵抗や
容量などを除けば、シリコン基板上に形成されているた
め、３次元集積化を行うことができない。
【００１７】
【発明が解決しようとする課題】以上のように、従来の
不揮発性半導体記憶装置では、素子の微細化、高集積化
により十分な素子分離特性を備えた素子分離絶縁膜を形
成することが非常に困難になっている。また、寄生抵抗
や寄生容量なども大きくなり、これらを簡易に低減でき
る技術の開発が望まれている。
不揮発性半導体記憶装置では、素子の微細化、高集積化
により十分な素子分離特性を備えた素子分離絶縁膜を形
成することが非常に困難になっている。また、寄生抵抗
や寄生容量なども大きくなり、これらを簡易に低減でき
る技術の開発が望まれている。
【００１８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、素子の微細化、高集積
化が可能であり、素子分離能力に優れ、寄生抵抗や寄生
容量なども低減された不揮発性半導体記憶装置を提供す
ることにある。
ので、その目的とするところは、素子の微細化、高集積
化が可能であり、素子分離能力に優れ、寄生抵抗や寄生
容量なども低減された不揮発性半導体記憶装置を提供す
ることにある。
【００１９】
【課題を解決するための手段】［Ａ］ 上記目的を達成
するため、本発明の不揮発性半導体記憶装置は、絶縁層
上に形成された活性層と、前記活性層に形成されるメモ
リセルアレイとを備え、前記メモリセルアレイは、互い
に直列接続された複数のメモリセルトランジスタからな
るＮＡＮＤストリングがマトリクス状に配置されてい
る。
するため、本発明の不揮発性半導体記憶装置は、絶縁層
上に形成された活性層と、前記活性層に形成されるメモ
リセルアレイとを備え、前記メモリセルアレイは、互い
に直列接続された複数のメモリセルトランジスタからな
るＮＡＮＤストリングがマトリクス状に配置されてい
る。
【００２０】本発明の不揮発性半導体記憶装置は、電荷
蓄積層を備えたメモリセルトランジスタが複数個直列接
続されてなるＮＡＮＤストリングを備え、前記ＮＡＮＤ
ストリングのドレイン側及びソース側にそれぞれ接続さ
れるビット線及びソース線のうちの少なくとも一方に第
１電位を与え、前記メモリセルトランジスタの制御ゲー
ト電極に前記第１電位よりも高い第２電位又は前記第１
電位よりも低い第３電位を与えることで、前記メモリセ
ルトランジスタのチャネルと前記電荷蓄積層の間で電荷
の授受を行う。
蓄積層を備えたメモリセルトランジスタが複数個直列接
続されてなるＮＡＮＤストリングを備え、前記ＮＡＮＤ
ストリングのドレイン側及びソース側にそれぞれ接続さ
れるビット線及びソース線のうちの少なくとも一方に第
１電位を与え、前記メモリセルトランジスタの制御ゲー
ト電極に前記第１電位よりも高い第２電位又は前記第１
電位よりも低い第３電位を与えることで、前記メモリセ
ルトランジスタのチャネルと前記電荷蓄積層の間で電荷
の授受を行う。
【００２１】前記第１電位は、接地電位であり、前記第
２電位は、正極性の電位であり、前記第３電位は、負極
性の電位である。データの読み出し時に、前記制御ゲー
ト電極に前記第２電位と前記第３電位の間の第４電位を
印加する。前記第４電位は、前記第１電位に等しい。
２電位は、正極性の電位であり、前記第３電位は、負極
性の電位である。データの読み出し時に、前記制御ゲー
ト電極に前記第２電位と前記第３電位の間の第４電位を
印加する。前記第４電位は、前記第１電位に等しい。
【００２２】前記メモリセルトランジスタは、チャネル
がしきい値の異なる少なくとも２つの領域から構成さ
れ、しきい値の最も高い領域は、しきい値の最も低い領
域よりもソース側に配置されている。
がしきい値の異なる少なくとも２つの領域から構成さ
れ、しきい値の最も高い領域は、しきい値の最も低い領
域よりもソース側に配置されている。
【００２３】前記メモリセルトランジスタのドレイン及
びソースを構成する拡散層の導電型は、前記メモリセル
トランジスタが形成される基板面の導電型と同極性であ
る。前記メモリセルトランジスタが形成される基板面の
不純物濃度は、１×１０12ｃｍ-3以下である。
びソースを構成する拡散層の導電型は、前記メモリセル
トランジスタが形成される基板面の導電型と同極性であ
る。前記メモリセルトランジスタが形成される基板面の
不純物濃度は、１×１０12ｃｍ-3以下である。
【００２４】前記ＮＡＮＤストリングの両端の少なくと
も一方に選択ゲートトランジスタを備え、前記選択ゲー
トトランジスタのドレイン及びソースを構成する拡散層
の導電型は、前記選択ゲートトランジスタが形成される
基板面の導電型と逆極性である。
も一方に選択ゲートトランジスタを備え、前記選択ゲー
トトランジスタのドレイン及びソースを構成する拡散層
の導電型は、前記選択ゲートトランジスタが形成される
基板面の導電型と逆極性である。
【００２５】本発明の不揮発性半導体記憶装置は、ゲー
ト電極に印加する電圧Ｖｇとそのときに流れるセル電流
Ｉｄに関し、基準電圧よりも高い所定電圧以上の第１領
域と前記基準電圧よりも低い所定電圧以下の第２領域と
を有し、前記第１及び第２の領域では、前記電圧Ｖｇが
前記基準電圧のときに流れるセル電流に比べて１０4倍
以上のセル電流を得ることができるメモリセルトランジ
スタを備えている。
ト電極に印加する電圧Ｖｇとそのときに流れるセル電流
Ｉｄに関し、基準電圧よりも高い所定電圧以上の第１領
域と前記基準電圧よりも低い所定電圧以下の第２領域と
を有し、前記第１及び第２の領域では、前記電圧Ｖｇが
前記基準電圧のときに流れるセル電流に比べて１０4倍
以上のセル電流を得ることができるメモリセルトランジ
スタを備えている。
【００２６】前記メモリセルトランジスタのチャネル
は、実質的にしきい値の異なる少なくとも２つの領域か
ら構成されている。前記少なくとも２つの領域は、しき
い値の高い領域としきい値の低い領域から構成され、前
記しきい値の高い領域は、前記メモリセルトランジスタ
のソース側に配置され、前記しきい値の低い領域は、前
記メモリセルトランジスタのドレイン側に配置されてい
る。
は、実質的にしきい値の異なる少なくとも２つの領域か
ら構成されている。前記少なくとも２つの領域は、しき
い値の高い領域としきい値の低い領域から構成され、前
記しきい値の高い領域は、前記メモリセルトランジスタ
のソース側に配置され、前記しきい値の低い領域は、前
記メモリセルトランジスタのドレイン側に配置されてい
る。
【００２７】前記少なくとも２つの領域は、しきい値の
高い領域としきい値の低い二つの領域から構成され、前
記しきい値の高い領域は、前記しきい値の低い二つの領
域により挟まれている。
高い領域としきい値の低い二つの領域から構成され、前
記しきい値の高い領域は、前記しきい値の低い二つの領
域により挟まれている。
【００２８】前記メモリセルトランジスタは、複数個直
列接続されてＮＡＮＤストリングを構成し、前記少なく
とも２つの領域における最も高いしきい値と最も低いし
きい値の電位差は、データ読み出し時に前記ＮＡＮＤス
トリングのうち選択されたメモリセルトランジスタのゲ
ート電極に印加される電位とそれ以外のメモリセルトラ
ンジスタのゲート電圧に印加される電位の電位差よりも
大きい。
列接続されてＮＡＮＤストリングを構成し、前記少なく
とも２つの領域における最も高いしきい値と最も低いし
きい値の電位差は、データ読み出し時に前記ＮＡＮＤス
トリングのうち選択されたメモリセルトランジスタのゲ
ート電極に印加される電位とそれ以外のメモリセルトラ
ンジスタのゲート電圧に印加される電位の電位差よりも
大きい。
【００２９】前記メモリセルトランジスタが書き込み状
態である場合に、前記基準電圧は、データ読み出し時
に、選択された前記メモリセルトランジスタのゲート電
極に印加される読み出し電圧に等しい。
態である場合に、前記基準電圧は、データ読み出し時
に、選択された前記メモリセルトランジスタのゲート電
極に印加される読み出し電圧に等しい。
【００３０】データ書き込み時には、前記第１領域内の
電圧が前記メモリセルトランジスタのゲート電極に印加
され、データ消去時には、前記第２領域の電圧が前記メ
モリセルトランジスタのゲート電極に印加される。
電圧が前記メモリセルトランジスタのゲート電極に印加
され、データ消去時には、前記第２領域の電圧が前記メ
モリセルトランジスタのゲート電極に印加される。
【００３１】前記メモリセルトランジスタのドレイン及
びソースを構成する拡散層の導電型は、前記メモリセル
トランジスタが形成される基板面の導電型と同極性であ
る。前記メモリセルトランジスタが形成される基板面の
不純物濃度は、１×１０12ｃｍ-3以下である。
びソースを構成する拡散層の導電型は、前記メモリセル
トランジスタが形成される基板面の導電型と同極性であ
る。前記メモリセルトランジスタが形成される基板面の
不純物濃度は、１×１０12ｃｍ-3以下である。
【００３２】前記メモリセルトランジスタは、絶縁層上
の活性層に形成される。前記メモリセルトランジスタ
は、前記メモリセルトランジスタのチャネルとの間で電
荷の授受を行う電荷蓄積層を備えている。
の活性層に形成される。前記メモリセルトランジスタ
は、前記メモリセルトランジスタのチャネルとの間で電
荷の授受を行う電荷蓄積層を備えている。
【００３３】
【実施の形態】以下、図面を参照しながら本発明の不揮
発性半導体記憶装置について詳細に説明する。図１は、
本発明の実施の形態に関わるＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭのレイアウトを示している。図２は、図１のＩ
Ｉ−ＩＩ線に沿う断面図、図３は、図１のＩＩＩ−ＩＩ
Ｉ線に沿う断面図である。
発性半導体記憶装置について詳細に説明する。図１は、
本発明の実施の形態に関わるＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭのレイアウトを示している。図２は、図１のＩ
Ｉ−ＩＩ線に沿う断面図、図３は、図１のＩＩＩ−ＩＩ
Ｉ線に沿う断面図である。
【００３４】シリコン基板１０上には、絶縁層１１が形
成され、絶縁層１１上には、シリコン薄膜１２が形成さ
れている。絶縁層１１は、シリコン基板１０を熱酸化し
たり、又はシリコン基板１０中に酸素をイオン注入する
ことにより形成される。シリコン薄膜１２は、例えば、
非晶質シリコンや多結晶シリコンを単結晶化することに
より形成される。このように、シリコン薄膜１２を絶縁
層１１上に形成する技術は、ＳＯＩ（Silicon On Insul
ator）と呼ばれている。
成され、絶縁層１１上には、シリコン薄膜１２が形成さ
れている。絶縁層１１は、シリコン基板１０を熱酸化し
たり、又はシリコン基板１０中に酸素をイオン注入する
ことにより形成される。シリコン薄膜１２は、例えば、
非晶質シリコンや多結晶シリコンを単結晶化することに
より形成される。このように、シリコン薄膜１２を絶縁
層１１上に形成する技術は、ＳＯＩ（Silicon On Insul
ator）と呼ばれている。
【００３５】シリコン薄膜１２は、絶縁層１１上におい
て格子状に形成され、活性層として用いられる。格子状
のシリコン薄膜１２の間には、絶縁材料（シリコン酸化
膜など）１３が満たされ、この絶縁材料１３は、素子分
離の機能を果たす。本例では、シリコン薄膜１２を格子
状にパターニングした後に、格子状のシリコン薄膜１２
の間に絶縁材料１３を満たすことでロウ方向に隣接する
素子同士を完全に分離できる。このため、ロウ方向にお
ける絶縁材料１３の幅（素子の間隔）は、原則としてリ
ソグラフィ技術やエッチング技術により定まる最小幅に
設定可能である。
て格子状に形成され、活性層として用いられる。格子状
のシリコン薄膜１２の間には、絶縁材料（シリコン酸化
膜など）１３が満たされ、この絶縁材料１３は、素子分
離の機能を果たす。本例では、シリコン薄膜１２を格子
状にパターニングした後に、格子状のシリコン薄膜１２
の間に絶縁材料１３を満たすことでロウ方向に隣接する
素子同士を完全に分離できる。このため、ロウ方向にお
ける絶縁材料１３の幅（素子の間隔）は、原則としてリ
ソグラフィ技術やエッチング技術により定まる最小幅に
設定可能である。
【００３６】シリコン薄膜１２には、例えば、ｐ型の不
純物が導入されている。格子状のシリコン薄膜１２のう
ちロウ方向に伸びる部分には、ｎ型のソース拡散層１８
−Ｓが形成されている。格子状のシリコン薄膜１２のう
ちカラム方向に伸びる部分であってソース拡散層１８−
Ｓの間には、ドレイン拡散層１８−Ｄが形成されてい
る。ソース拡散層１８−Ｓとドレイン拡散層１８−Ｄの
間には、例えば、直列接続された１６個のメモリセルト
ランジスタからなるＮＡＮＤストリングとその両端に１
つずつ配置される２つの選択ゲートトランジスタが形成
されている。
純物が導入されている。格子状のシリコン薄膜１２のう
ちロウ方向に伸びる部分には、ｎ型のソース拡散層１８
−Ｓが形成されている。格子状のシリコン薄膜１２のう
ちカラム方向に伸びる部分であってソース拡散層１８−
Ｓの間には、ドレイン拡散層１８−Ｄが形成されてい
る。ソース拡散層１８−Ｓとドレイン拡散層１８−Ｄの
間には、例えば、直列接続された１６個のメモリセルト
ランジスタからなるＮＡＮＤストリングとその両端に１
つずつ配置される２つの選択ゲートトランジスタが形成
されている。
【００３７】各メモリセルトランジスタは、ｎ型拡散層
１８と、ｎ型拡散層１８間のチャネル領域上にゲート酸
化膜（トンネル酸化膜）１４を介して形成された電荷蓄
積層としての浮遊ゲート電極１５と、浮遊ゲート電極１
５上に絶縁膜（ＯＮＯ膜など）１６を介して形成された
制御ゲート電極１７とから構成されている。
１８と、ｎ型拡散層１８間のチャネル領域上にゲート酸
化膜（トンネル酸化膜）１４を介して形成された電荷蓄
積層としての浮遊ゲート電極１５と、浮遊ゲート電極１
５上に絶縁膜（ＯＮＯ膜など）１６を介して形成された
制御ゲート電極１７とから構成されている。
【００３８】各選択ゲートトランジスタは、ｎ型拡散層
１８，１８−Ｓ，１８−Ｄと、ｎ型拡散層１８，１８−
Ｓ，１８−Ｄ間のチャネル上にゲート酸化膜１４Ａを介
して形成されたゲート電極ＳＧＳ，ＳＧＤとから構成さ
れている。
１８，１８−Ｓ，１８−Ｄと、ｎ型拡散層１８，１８−
Ｓ，１８−Ｄ間のチャネル上にゲート酸化膜１４Ａを介
して形成されたゲート電極ＳＧＳ，ＳＧＤとから構成さ
れている。
【００３９】なお、１９は、ドレインコンタクト部、２
０は、層間絶縁膜である。また、ドレインコンタクト部
１９には、ビット線が形成され、ソース拡散層１８−Ｓ
には、ソースコンタクト部を介してソース配線が接続さ
れる。
０は、層間絶縁膜である。また、ドレインコンタクト部
１９には、ビット線が形成され、ソース拡散層１８−Ｓ
には、ソースコンタクト部を介してソース配線が接続さ
れる。
【００４０】上記ＮＡＮＤ型フラッシュＥＥＰＲＯＭの
特徴は、メモリセルセルアレイがＳＯＩ基板上のシリコ
ン薄膜１２に形成されている点にある。しかも、シリコ
ン薄膜１２は、格子状を有しており、格子状のシリコン
薄膜１２の間には、素子分離の機能を有する絶縁材料１
３が満たされている。このため、ロウ方向に隣接する素
子同士を完全に分離でき、ロウ方向における絶縁材料１
３の幅（素子の間隔）は、原則としてリソグラフィ技術
やエッチング技術により定まる最小幅に設定可能となる
（メモリセル間のパンチスルー耐圧やフィールド反転耐
圧などを考慮する必要がなくなる）。
特徴は、メモリセルセルアレイがＳＯＩ基板上のシリコ
ン薄膜１２に形成されている点にある。しかも、シリコ
ン薄膜１２は、格子状を有しており、格子状のシリコン
薄膜１２の間には、素子分離の機能を有する絶縁材料１
３が満たされている。このため、ロウ方向に隣接する素
子同士を完全に分離でき、ロウ方向における絶縁材料１
３の幅（素子の間隔）は、原則としてリソグラフィ技術
やエッチング技術により定まる最小幅に設定可能となる
（メモリセル間のパンチスルー耐圧やフィールド反転耐
圧などを考慮する必要がなくなる）。
【００４１】また、絶縁層１１上にメモリセルが形成さ
れるため、ビット線などの配線の寄生容量が非常に小さ
くなり、メモリの高性能化を図ることができる。また、
絶縁層１１上にトランジスタなどの薄膜素子を形成して
いるため、将来的には、絶縁層上の薄膜素子上に、さら
に絶縁層を形成し、その絶縁層上のシリコン薄膜に新た
に薄膜素子を形成するという３次元集積化も可能であ
る。
れるため、ビット線などの配線の寄生容量が非常に小さ
くなり、メモリの高性能化を図ることができる。また、
絶縁層１１上にトランジスタなどの薄膜素子を形成して
いるため、将来的には、絶縁層上の薄膜素子上に、さら
に絶縁層を形成し、その絶縁層上のシリコン薄膜に新た
に薄膜素子を形成するという３次元集積化も可能であ
る。
【００４２】しかし、上述のＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭの場合、各ＮＡＮＤストリングは、ＳＯＩを構
成する絶縁層１１と素子分離用の絶縁材料１３により完
全に分離されている。つまり、各ＮＡＮＤストリングに
共通のウエルをシリコン薄膜１２に形成することができ
ない。
ＰＲＯＭの場合、各ＮＡＮＤストリングは、ＳＯＩを構
成する絶縁層１１と素子分離用の絶縁材料１３により完
全に分離されている。つまり、各ＮＡＮＤストリングに
共通のウエルをシリコン薄膜１２に形成することができ
ない。
【００４３】ところで、メモリセルのしきい値は、浮遊
ゲート電極と活性領域（チャネル）との間における電荷
の授受によって可変することができる。例えば、制御ゲ
ート電極に正の高電圧を印加し、ビット線及びソース線
に０Ｖを印加すれば、メモリセルの活性領域に反転電子
チャネルが形成されるため、活性領域の反転チャネルか
ら浮遊ゲートに電子の注入が行われてメモリセルのしき
い値が高くなる。
ゲート電極と活性領域（チャネル）との間における電荷
の授受によって可変することができる。例えば、制御ゲ
ート電極に正の高電圧を印加し、ビット線及びソース線
に０Ｖを印加すれば、メモリセルの活性領域に反転電子
チャネルが形成されるため、活性領域の反転チャネルか
ら浮遊ゲートに電子の注入が行われてメモリセルのしき
い値が高くなる。
【００４４】データの読み出しは、選択されたメモリセ
ルの制御ゲート電極に０Ｖを印加し、メモリセルに電流
が流れるか否かによって、メモリセルのしきい電圧が０
Ｖより高いか低いかを判別する。即ち、しきい値が０Ｖ
より高くなっていると、メモリセルがオンしないのでチ
ャネル電流が流れない。一方、しきい値が０Ｖより低く
なっていると、メモリセルがオンするのでチャネル電流
が流れる。この時、非選択メモリセルの制御ゲート電極
には、しきい値が高くなっていてもチャネル電流が流れ
るように、データの値にかかわらずメモリセルがオンす
るような正の電位を印加する。
ルの制御ゲート電極に０Ｖを印加し、メモリセルに電流
が流れるか否かによって、メモリセルのしきい電圧が０
Ｖより高いか低いかを判別する。即ち、しきい値が０Ｖ
より高くなっていると、メモリセルがオンしないのでチ
ャネル電流が流れない。一方、しきい値が０Ｖより低く
なっていると、メモリセルがオンするのでチャネル電流
が流れる。この時、非選択メモリセルの制御ゲート電極
には、しきい値が高くなっていてもチャネル電流が流れ
るように、データの値にかかわらずメモリセルがオンす
るような正の電位を印加する。
【００４５】しかし、このような動作を行うＳＯＩ基板
を用いたＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、浮遊
ゲート電極から活性領域に電子を引き抜いて、しきい値
を０Ｖ以下にすることが非常に困難であるという問題が
ある。
を用いたＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、浮遊
ゲート電極から活性領域に電子を引き抜いて、しきい値
を０Ｖ以下にすることが非常に困難であるという問題が
ある。
【００４６】即ち、制御ゲート電極に負の高電圧を印加
し、ビット線及びソース線に０Ｖを印加すると、メモリ
セルの活性領域表面に正孔が蓄積されるが、活性領域と
拡散層からなるＰＮ接合が正孔の拡散層への流出入をブ
ロックするので、ビット線及びソース線の電位をメモリ
セルの活性領域に転送することができない。
し、ビット線及びソース線に０Ｖを印加すると、メモリ
セルの活性領域表面に正孔が蓄積されるが、活性領域と
拡散層からなるＰＮ接合が正孔の拡散層への流出入をブ
ロックするので、ビット線及びソース線の電位をメモリ
セルの活性領域に転送することができない。
【００４７】つまり、ＮＡＮＤストリングを構成する全
メモリセルトランジスタのワード線ＷＬ０〜ＷＬ１５に
負の高電圧を印加したのでは、ビット線及びソース線の
電位が転送されないメモリセルにおいては、フローティ
ング状態にある活性領域が制御ゲート電極との容量結合
により負の電位となり、浮遊ゲート電極と活性領域間に
高電界が印加されないので、電子の浮遊ゲート電極から
の引き抜きを行うことができない。
メモリセルトランジスタのワード線ＷＬ０〜ＷＬ１５に
負の高電圧を印加したのでは、ビット線及びソース線の
電位が転送されないメモリセルにおいては、フローティ
ング状態にある活性領域が制御ゲート電極との容量結合
により負の電位となり、浮遊ゲート電極と活性領域間に
高電界が印加されないので、電子の浮遊ゲート電極から
の引き抜きを行うことができない。
【００４８】従って、図１乃至図３に示すようなＳＯＩ
基板を用いたＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、
データ消去が行われるメモリセルトランジスタよりビッ
ト線側又はソース線側のメモリセルトランジスタにはビ
ット線又はソース線に印加された電位、例えば０Ｖを転
送できる正の電圧を印加して、ＮＡＮＤストリング中の
メモリセルトランジスタごとに順次データ消去を行うこ
とが必要となり、ＮＡＮＤストリング中の全メモリセル
トランジスタの浮遊ゲート電極からの電子の引き抜きに
よるブロック一括消去が出来ないという問題がある。
基板を用いたＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、
データ消去が行われるメモリセルトランジスタよりビッ
ト線側又はソース線側のメモリセルトランジスタにはビ
ット線又はソース線に印加された電位、例えば０Ｖを転
送できる正の電圧を印加して、ＮＡＮＤストリング中の
メモリセルトランジスタごとに順次データ消去を行うこ
とが必要となり、ＮＡＮＤストリング中の全メモリセル
トランジスタの浮遊ゲート電極からの電子の引き抜きに
よるブロック一括消去が出来ないという問題がある。
【００４９】以下に説明する実施の形態は、このような
問題を解決したＮＡＮＤ型フラッシュＥＥＰＲＯＭに関
する。図４は、本発明の実施の形態に関わるＮＡＮＤ型
フラッシュＥＥＰＲＯＭのレイアウトを示している。図
５は、図４のＶ−Ｖ線に沿う断面図、図６は、図４のＶ
Ｉ−ＶＩ線に沿う断面図である。
問題を解決したＮＡＮＤ型フラッシュＥＥＰＲＯＭに関
する。図４は、本発明の実施の形態に関わるＮＡＮＤ型
フラッシュＥＥＰＲＯＭのレイアウトを示している。図
５は、図４のＶ−Ｖ線に沿う断面図、図６は、図４のＶ
Ｉ−ＶＩ線に沿う断面図である。
【００５０】シリコン基板１０上には、絶縁層１１が形
成され、絶縁層１１上には、シリコン薄膜１２が形成さ
れている。絶縁層１１は、シリコン基板１０を熱酸化し
たり、又はシリコン基板１０中に酸素をイオン注入する
ことにより形成される。シリコン薄膜１２は、例えば、
非晶質シリコンや多結晶シリコンを単結晶化することに
より形成される。このように、シリコン薄膜１２を絶縁
層１１上に形成する技術は、ＳＯＩ（Silicon On Insul
ator）と呼ばれている。
成され、絶縁層１１上には、シリコン薄膜１２が形成さ
れている。絶縁層１１は、シリコン基板１０を熱酸化し
たり、又はシリコン基板１０中に酸素をイオン注入する
ことにより形成される。シリコン薄膜１２は、例えば、
非晶質シリコンや多結晶シリコンを単結晶化することに
より形成される。このように、シリコン薄膜１２を絶縁
層１１上に形成する技術は、ＳＯＩ（Silicon On Insul
ator）と呼ばれている。
【００５１】シリコン薄膜１２は、絶縁層１１上におい
て格子状に形成され、活性層として用いられる。格子状
のシリコン薄膜１２の間には、絶縁材料（シリコン酸化
膜など）１３が満たされ、この絶縁材料１３は、素子分
離の機能を果たす。本例では、シリコン薄膜１２を格子
状にパターニングした後に、格子状のシリコン薄膜１２
の間に絶縁材料１３を満たすことでロウ方向に隣接する
素子同士を完全に分離できる。このため、ロウ方向にお
ける絶縁材料１３の幅（素子の間隔）は、原則としてリ
ソグラフィ技術やエッチング技術により定まる最小幅に
設定可能である。
て格子状に形成され、活性層として用いられる。格子状
のシリコン薄膜１２の間には、絶縁材料（シリコン酸化
膜など）１３が満たされ、この絶縁材料１３は、素子分
離の機能を果たす。本例では、シリコン薄膜１２を格子
状にパターニングした後に、格子状のシリコン薄膜１２
の間に絶縁材料１３を満たすことでロウ方向に隣接する
素子同士を完全に分離できる。このため、ロウ方向にお
ける絶縁材料１３の幅（素子の間隔）は、原則としてリ
ソグラフィ技術やエッチング技術により定まる最小幅に
設定可能である。
【００５２】シリコン薄膜１２のうち選択ゲートトラン
ジスタが形成される部分には、ｐ型不純物が導入されて
いる。また、シリコン薄膜１２のうちＮＡＮＤストリン
グ（直列接続された１６個のメモリセルトランジスタ）
が形成される部分には、微量のｎ型不純物（高抵抗で、
真性半導体に近くなっている）が導入されている。メモ
リセルが形成される部分の活性層は、例えば、不純物濃
度が１×１０12ｃｍ-3以下で、抵抗率が１×１０5 Ωｃ
ｍ以上となるように設定される。
ジスタが形成される部分には、ｐ型不純物が導入されて
いる。また、シリコン薄膜１２のうちＮＡＮＤストリン
グ（直列接続された１６個のメモリセルトランジスタ）
が形成される部分には、微量のｎ型不純物（高抵抗で、
真性半導体に近くなっている）が導入されている。メモ
リセルが形成される部分の活性層は、例えば、不純物濃
度が１×１０12ｃｍ-3以下で、抵抗率が１×１０5 Ωｃ
ｍ以上となるように設定される。
【００５３】シリコン薄膜１２のうちロウ方向に伸びる
部分には、ｎ型のソース拡散層１８−Ｓが形成されてい
る。格子状のシリコン薄膜１２のうちカラム方向に伸び
る部分であってソース拡散層１８−Ｓの間には、ドレイ
ン拡散層１８−Ｄが形成されている。ソース拡散層１８
−Ｓとドレイン拡散層１８−Ｄの間には、例えば、直列
接続された１６個のメモリセルトランジスタからなるＮ
ＡＮＤストリングとその両端に１つずつ配置される２つ
の選択ゲートトランジスタが形成されている。
部分には、ｎ型のソース拡散層１８−Ｓが形成されてい
る。格子状のシリコン薄膜１２のうちカラム方向に伸び
る部分であってソース拡散層１８−Ｓの間には、ドレイ
ン拡散層１８−Ｄが形成されている。ソース拡散層１８
−Ｓとドレイン拡散層１８−Ｄの間には、例えば、直列
接続された１６個のメモリセルトランジスタからなるＮ
ＡＮＤストリングとその両端に１つずつ配置される２つ
の選択ゲートトランジスタが形成されている。
【００５４】各メモリセルトランジスタは、ｎ型拡散層
１８と、ｎ型拡散層１８間のチャネル領域上にゲート酸
化膜（トンネル酸化膜）１４を介して形成された電荷蓄
積層としての浮遊ゲート電極１５と、浮遊ゲート電極１
５上に絶縁膜（ＯＮＯ膜など）１６を介して形成された
制御ゲート電極１７とから構成されている。
１８と、ｎ型拡散層１８間のチャネル領域上にゲート酸
化膜（トンネル酸化膜）１４を介して形成された電荷蓄
積層としての浮遊ゲート電極１５と、浮遊ゲート電極１
５上に絶縁膜（ＯＮＯ膜など）１６を介して形成された
制御ゲート電極１７とから構成されている。
【００５５】各選択ゲートトランジスタは、ｎ型拡散層
１８，１８−Ｓ，１８−Ｄと、ｎ型拡散層１８，１８−
Ｓ，１８−Ｄ間のチャネル上にゲート酸化膜１４Ａを介
して形成されたゲート電極ＳＧＳ，ＳＧＤとから構成さ
れている。
１８，１８−Ｓ，１８−Ｄと、ｎ型拡散層１８，１８−
Ｓ，１８−Ｄ間のチャネル上にゲート酸化膜１４Ａを介
して形成されたゲート電極ＳＧＳ，ＳＧＤとから構成さ
れている。
【００５６】なお、１９は、ドレインコンタクト部、２
０は、層間絶縁膜である。また、ドレインコンタクト部
１９には、ビット線が形成され、ソース拡散層１８−Ｓ
には、ソースコンタクト部を介してソース配線が接続さ
れる。
０は、層間絶縁膜である。また、ドレインコンタクト部
１９には、ビット線が形成され、ソース拡散層１８−Ｓ
には、ソースコンタクト部を介してソース配線が接続さ
れる。
【００５７】図７は、図４乃至図６のＮＡＮＤ型フラッ
シュＥＥＰＲＯＭの消去（Erase ）、書き込み（Write
）、読み出し（Read）時の電位関係を示している。ブ
ロックー括消去は、ブロック内のビット線ＢＬ１，ＢＬ
２…及びソース線ＳＬを低電位（例えば、基準電位０
Ｖ）とし、選択ゲートトランジスタのゲート電極ＳＧ
Ｄ，ＳＧＳにそれらがオン状態となるような中間電圧
（例えば、４Ｖ）を印加する。メモリセルのワード線Ｗ
Ｌ０〜ＷＬ１５には、全て負の高電圧（例えば、−１８
Ｖ）を印加する。この時、活性領域（チャネル）と浮遊
ゲート電極（電荷蓄積層）の間には高電界が印加され、
電子が電荷蓄積層からゲート酸化膜を介して活性領域に
移動する。その結果、ブロック内のメモリセルのしきい
値は、基準電位（例えば、０Ｖ）よりも低くなる。
シュＥＥＰＲＯＭの消去（Erase ）、書き込み（Write
）、読み出し（Read）時の電位関係を示している。ブ
ロックー括消去は、ブロック内のビット線ＢＬ１，ＢＬ
２…及びソース線ＳＬを低電位（例えば、基準電位０
Ｖ）とし、選択ゲートトランジスタのゲート電極ＳＧ
Ｄ，ＳＧＳにそれらがオン状態となるような中間電圧
（例えば、４Ｖ）を印加する。メモリセルのワード線Ｗ
Ｌ０〜ＷＬ１５には、全て負の高電圧（例えば、−１８
Ｖ）を印加する。この時、活性領域（チャネル）と浮遊
ゲート電極（電荷蓄積層）の間には高電界が印加され、
電子が電荷蓄積層からゲート酸化膜を介して活性領域に
移動する。その結果、ブロック内のメモリセルのしきい
値は、基準電位（例えば、０Ｖ）よりも低くなる。
【００５８】選択書き込みは、選択ビット線ＢＬ１に、
０Ｖ、非選択ビット線ＢＬ２に、書き込み禁止電圧（例
えば、８Ｖ）を印加する。選択ワード線ＷＬ１に正の高
電圧（例えば、１８Ｖ）を印加し、選択ワード線ＷＬ１
以外の非選択ワード線ＷＬ０，ＷＬ２〜ＷＬ１５及びド
レイン側の選択ゲートトランジスタのゲート電極ＳＧＤ
に、書き込み禁止電圧を転送するための電圧（例えば、
１０Ｖ）を印加する。この電圧は、書き込み禁止電圧よ
りもメモリセルトランジスタ及び選択ゲートトランジス
タのしきい値分だけ高い。
０Ｖ、非選択ビット線ＢＬ２に、書き込み禁止電圧（例
えば、８Ｖ）を印加する。選択ワード線ＷＬ１に正の高
電圧（例えば、１８Ｖ）を印加し、選択ワード線ＷＬ１
以外の非選択ワード線ＷＬ０，ＷＬ２〜ＷＬ１５及びド
レイン側の選択ゲートトランジスタのゲート電極ＳＧＤ
に、書き込み禁止電圧を転送するための電圧（例えば、
１０Ｖ）を印加する。この電圧は、書き込み禁止電圧よ
りもメモリセルトランジスタ及び選択ゲートトランジス
タのしきい値分だけ高い。
【００５９】ソース側の選択ゲートトランジスタのゲー
ト電極ＳＧＳには、低電圧（例えば、０Ｖ）を印加して
これをオフ状態とし、ビット線ＢＬ１，ＢＬ２，…から
ソース線ＳＬに貫通する電流をカットオフする。これに
より、選択ワード線ＷＬ１下の活性領域と浮遊ゲート電
極（電荷蓄積層）間に高電界が印加されるため、電子が
活性領域からゲート酸化膜を介して浮遊ゲート電極に注
入される。その結果、選択メモリセルのしきい値は、基
準電位よりも高くなる。
ト電極ＳＧＳには、低電圧（例えば、０Ｖ）を印加して
これをオフ状態とし、ビット線ＢＬ１，ＢＬ２，…から
ソース線ＳＬに貫通する電流をカットオフする。これに
より、選択ワード線ＷＬ１下の活性領域と浮遊ゲート電
極（電荷蓄積層）間に高電界が印加されるため、電子が
活性領域からゲート酸化膜を介して浮遊ゲート電極に注
入される。その結果、選択メモリセルのしきい値は、基
準電位よりも高くなる。
【００６０】読み出しは、選択ビット線ＢＬ１に、例え
ば、１Ｖ、非選択ビット線ＢＬ２に、例えば、０Ｖを印
加する。選択ワード線ＷＬ１に、低電圧（例えば０Ｖ）
を印加し、選択ワード線ＷＬ１以外の非選択ワード線Ｗ
Ｌ０，ＷＬ２〜ＷＬ１５及び選択ゲートトランジスタの
ゲート電極ＳＧＤ，ＳＧＳに中間電位（例えば、４Ｖ）
を印加してオン状態とする。この時、選択セルが消去状
態であれば電流が流れ、選択セルが書き込み状態であれ
ば電流が流れないため、メモリセルのしきい値の判別を
行うことができる。
ば、１Ｖ、非選択ビット線ＢＬ２に、例えば、０Ｖを印
加する。選択ワード線ＷＬ１に、低電圧（例えば０Ｖ）
を印加し、選択ワード線ＷＬ１以外の非選択ワード線Ｗ
Ｌ０，ＷＬ２〜ＷＬ１５及び選択ゲートトランジスタの
ゲート電極ＳＧＤ，ＳＧＳに中間電位（例えば、４Ｖ）
を印加してオン状態とする。この時、選択セルが消去状
態であれば電流が流れ、選択セルが書き込み状態であれ
ば電流が流れないため、メモリセルのしきい値の判別を
行うことができる。
【００６１】ＳＯＩ基板に形成されたＮＡＮＤ型フラッ
シュＥＥＰＲＯＭにおいて、上述の一括消去、選択書き
込み及び読み出しを行うためには、特に以下の２つの点
を満足させなければならない。
シュＥＥＰＲＯＭにおいて、上述の一括消去、選択書き
込み及び読み出しを行うためには、特に以下の２つの点
を満足させなければならない。
【００６２】第一の点は、一括消去時において、全ての
メモリセルトランジスタをオン状態にしてビット線及び
（又は）ソース線の低電位（０Ｖ）を、消去を実行する
全てのメモリセルに転送しなければならないことであ
る。しかし、通常のメモリセルでは、そのしきい値以下
においてはカットオフ状態となる。このため、負の高電
圧をメモリセルの制御ゲート電極に印加すると、消去を
実行する全てのメモリセルにビット線及び（又は）ソー
ス線の低電位（０Ｖ）を転送することができない。
メモリセルトランジスタをオン状態にしてビット線及び
（又は）ソース線の低電位（０Ｖ）を、消去を実行する
全てのメモリセルに転送しなければならないことであ
る。しかし、通常のメモリセルでは、そのしきい値以下
においてはカットオフ状態となる。このため、負の高電
圧をメモリセルの制御ゲート電極に印加すると、消去を
実行する全てのメモリセルにビット線及び（又は）ソー
ス線の低電位（０Ｖ）を転送することができない。
【００６３】第二の点は、読み出し時に選択メモリセル
が書き込み状態にある場合、制御ゲート電極に印加され
る低電位（０Ｖ）で、メモリセルが確実にカットオフし
なければならないことである。しかし、リーク電流など
によってメモリセルに電流が流れると、センスアンプに
おいて選択メモリセルが消去状態であるように認識され
てしまう。
が書き込み状態にある場合、制御ゲート電極に印加され
る低電位（０Ｖ）で、メモリセルが確実にカットオフし
なければならないことである。しかし、リーク電流など
によってメモリセルに電流が流れると、センスアンプに
おいて選択メモリセルが消去状態であるように認識され
てしまう。
【００６４】図８は、以上の二つの条件を満足するメモ
リセルの電流電圧特性の理想特性を示している。メモリ
セルトランジスタとしては、図８（ａ）に示されるよう
に、そのしきい値以上の正の電圧を印加した場合と消去
時に印加されるような負の高電圧を印加した場合に、ソ
ース・ドレイン間に電流が流れ、書き込み時のしきい値
と読み出し時に印加される電圧（０Ｖ程度）の差（４Ｖ
程度）だけ、しきい値よりも低いゲート電圧では、カッ
トオフして電流が流れないようなものを用いなければな
らない。
リセルの電流電圧特性の理想特性を示している。メモリ
セルトランジスタとしては、図８（ａ）に示されるよう
に、そのしきい値以上の正の電圧を印加した場合と消去
時に印加されるような負の高電圧を印加した場合に、ソ
ース・ドレイン間に電流が流れ、書き込み時のしきい値
と読み出し時に印加される電圧（０Ｖ程度）の差（４Ｖ
程度）だけ、しきい値よりも低いゲート電圧では、カッ
トオフして電流が流れないようなものを用いなければな
らない。
【００６５】但し、ＮＡＮＤセルアレイでは、メモリセ
ルのソース、ドレイン間に電位差が発生する動作は読み
出し時のみであり、印加される電圧も、例えば３Ｖ以下
と非常に低い。また、消去状態のメモリセルにゲート電
圧０Ｖを印加して、ソース・ドレイン間に流れるセル電
流、例えば数μＡに対して、書き込み状態としてセンス
アンプにより認識が可能なオフ電流とのオン／オフ比
は、４桁以上である。
ルのソース、ドレイン間に電位差が発生する動作は読み
出し時のみであり、印加される電圧も、例えば３Ｖ以下
と非常に低い。また、消去状態のメモリセルにゲート電
圧０Ｖを印加して、ソース・ドレイン間に流れるセル電
流、例えば数μＡに対して、書き込み状態としてセンス
アンプにより認識が可能なオフ電流とのオン／オフ比
は、４桁以上である。
【００６６】従って、上記の二つの条件でのメモリセル
トランジスタのオン／オフ比を４桁以上にすれば十分で
ある。換言すれば、基準電圧（例えば０Ｖ）でのセル電
流に対しデータ書き込み時にビット線の電圧を転送する
ために、非選択ワード線に印加される正の電圧の領域
（図８（ｂ）中の第１領域）及びデータ消去時に制御ゲ
ート電極に印加される負の電圧の領域（図８（ｂ）中の
第２領域）におけるセル電流が１０4 倍以上程度に設定
されればよい。
トランジスタのオン／オフ比を４桁以上にすれば十分で
ある。換言すれば、基準電圧（例えば０Ｖ）でのセル電
流に対しデータ書き込み時にビット線の電圧を転送する
ために、非選択ワード線に印加される正の電圧の領域
（図８（ｂ）中の第１領域）及びデータ消去時に制御ゲ
ート電極に印加される負の電圧の領域（図８（ｂ）中の
第２領域）におけるセル電流が１０4 倍以上程度に設定
されればよい。
【００６７】一方、選択ゲートトランジスタは、消去
時、書き込み時、読み出し時のいずれにおいてもビット
線電位を転送しなければならず、かつ、書き込み時にお
いてソース側の選択ゲートトランジスタは、ゲートに低
電圧（０Ｖ）を印加したときにカットオフしていなけれ
ばならない。特に、カットオフ状態は、ビット線からソ
ース線に流れる貫通電流をなくして、昇圧回路における
消費電力を低減するために１ｐＡ以下に十分低くしなけ
ればならない。
時、書き込み時、読み出し時のいずれにおいてもビット
線電位を転送しなければならず、かつ、書き込み時にお
いてソース側の選択ゲートトランジスタは、ゲートに低
電圧（０Ｖ）を印加したときにカットオフしていなけれ
ばならない。特に、カットオフ状態は、ビット線からソ
ース線に流れる貫通電流をなくして、昇圧回路における
消費電力を低減するために１ｐＡ以下に十分低くしなけ
ればならない。
【００６８】図９は、上記の条件を満たすメモリセル特
性を有するセルトランジスタ構造を示している。シリコ
ン基板１０上には、絶縁層（酸化シリコンなど）１１が
形成され、絶縁層１１上には、シリコン薄膜（活性領
域）１２が形成されている。シリコン薄膜１２は、真性
半導体に近いｎ型低不純物密度状態、例えば、１×１０
12ｃｍ-3以下のｎ型不純物を含んでいるとする。シリコ
ン薄膜（活性領域）１２の抵抗率は、１×１０5 Ωｃｍ
以上と非常に高抵抗である。
性を有するセルトランジスタ構造を示している。シリコ
ン基板１０上には、絶縁層（酸化シリコンなど）１１が
形成され、絶縁層１１上には、シリコン薄膜（活性領
域）１２が形成されている。シリコン薄膜１２は、真性
半導体に近いｎ型低不純物密度状態、例えば、１×１０
12ｃｍ-3以下のｎ型不純物を含んでいるとする。シリコ
ン薄膜（活性領域）１２の抵抗率は、１×１０5 Ωｃｍ
以上と非常に高抵抗である。
【００６９】図１０は、図９のメモリセルトランジスタ
の書き込み状態における電流電圧特性を示している。ゲ
ートに正の電圧、ソースに０Ｖ、ドレインに正の電圧を
印加すると、n + 拡散層１８から電子が供給されて活性
領域界面に蓄積電子層が形成される。従って、メモリセ
ルのソース・ドレイン間に電子電流が流れる。実際は、
拡散によってしきい値以下でも電子電流が流れる。
の書き込み状態における電流電圧特性を示している。ゲ
ートに正の電圧、ソースに０Ｖ、ドレインに正の電圧を
印加すると、n + 拡散層１８から電子が供給されて活性
領域界面に蓄積電子層が形成される。従って、メモリセ
ルのソース・ドレイン間に電子電流が流れる。実際は、
拡散によってしきい値以下でも電子電流が流れる。
【００７０】一方、ゲートに負の電圧、ソースに０Ｖ、
ドレインに正の電圧をを印加した場合、熱エネルギーに
より発生する電子・正孔対の内電子は、ドレインに流れ
出て正孔がゲート界面に蓄積する。正孔は、ソース・ド
レイン間電界によりソース側へ流れ出る。n + 拡散層１
８とｎ- シリコン薄膜（活性領域）１２間におけるn+
−n - 接合は、ｐｎ接合と異なり、正孔に対するブロッ
キング効果は非常に小さい。よって、ソース側へ流れ出
た正孔を補うようにドレイン側から正孔が供給されて正
孔電流が流れる。電子電流と正孔電流の最も小さい状態
において、ドレイン電流は最小値を示す。但し、この値
は、ドレイン電圧により変化する。
ドレインに正の電圧をを印加した場合、熱エネルギーに
より発生する電子・正孔対の内電子は、ドレインに流れ
出て正孔がゲート界面に蓄積する。正孔は、ソース・ド
レイン間電界によりソース側へ流れ出る。n + 拡散層１
８とｎ- シリコン薄膜（活性領域）１２間におけるn+
−n - 接合は、ｐｎ接合と異なり、正孔に対するブロッ
キング効果は非常に小さい。よって、ソース側へ流れ出
た正孔を補うようにドレイン側から正孔が供給されて正
孔電流が流れる。電子電流と正孔電流の最も小さい状態
において、ドレイン電流は最小値を示す。但し、この値
は、ドレイン電圧により変化する。
【００７１】図１０のメモリセルトランジスタでは、ゲ
ートに負の高電圧を印加した場合に正孔電流によってビ
ット線の電位を転送することができるため、ブロック一
括消去が実現できる。しかし、オフ状態は、非常に狭い
ゲート電圧領域にしか生じないため、メモリセルが書き
込み状態にある場合に、ゲート電圧０Ｖでは正孔電流が
流れてしまい、読み出し時にカットオフすることができ
ない問題点が残る。
ートに負の高電圧を印加した場合に正孔電流によってビ
ット線の電位を転送することができるため、ブロック一
括消去が実現できる。しかし、オフ状態は、非常に狭い
ゲート電圧領域にしか生じないため、メモリセルが書き
込み状態にある場合に、ゲート電圧０Ｖでは正孔電流が
流れてしまい、読み出し時にカットオフすることができ
ない問題点が残る。
【００７２】図１１は、上記の問題を解決するセルトラ
ンジスタ構造を示している。メモリセルトランジスタの
ソース・ドレインの間の活性領域（チャネル）を、少な
くともしきい電圧の異なる２つの領域で構成する。ま
た、しきい値の最も低い活性領域をドレイン側に配置
し、しきい値の最も高い活性領域をソース側に配置す
る。本例では、２つのしきい値（ＶｔｈＬ、ＶｔｈＨ）
を有する活性領域で構成されたセルトランジスタを示し
ている。
ンジスタ構造を示している。メモリセルトランジスタの
ソース・ドレインの間の活性領域（チャネル）を、少な
くともしきい電圧の異なる２つの領域で構成する。ま
た、しきい値の最も低い活性領域をドレイン側に配置
し、しきい値の最も高い活性領域をソース側に配置す
る。本例では、２つのしきい値（ＶｔｈＬ、ＶｔｈＨ）
を有する活性領域で構成されたセルトランジスタを示し
ている。
【００７３】このセルトランジスタの電気的特性を考察
するために、図１２に、図１１のセルトランジスタの簡
単な等価回路を示す。また、図１３には、図１１のセル
トランジスタの書き込み状態における電流電圧特性を示
す。
するために、図１２に、図１１のセルトランジスタの簡
単な等価回路を示す。また、図１３には、図１１のセル
トランジスタの書き込み状態における電流電圧特性を示
す。
【００７４】異なる２つのしきい値を有するトランジス
タが直列接続されて、ソースに０Ｖ、ドレインに４Ｖ、
ゲートにＶｇが印加された場合を考える。２つのトラン
ジスタのドレインとソースは短絡されて中間電位ＶＭと
なっている。ＶｔｈＨのトランジスタ特性は、ＶＭ電位
を１Ｖから４Ｖまで変化させた場合、サブスレッシホー
ルド領域の電子電流はほとんど変わらない。しかし、正
孔電流は、ＶＭ電位の増加分だけ正側に水平移動した特
性となる。
タが直列接続されて、ソースに０Ｖ、ドレインに４Ｖ、
ゲートにＶｇが印加された場合を考える。２つのトラン
ジスタのドレインとソースは短絡されて中間電位ＶＭと
なっている。ＶｔｈＨのトランジスタ特性は、ＶＭ電位
を１Ｖから４Ｖまで変化させた場合、サブスレッシホー
ルド領域の電子電流はほとんど変わらない。しかし、正
孔電流は、ＶＭ電位の増加分だけ正側に水平移動した特
性となる。
【００７５】一方、ＶｔｈＬのトランジスタ特性は、Ｖ
Ｍ電位を０Ｖから３Ｖまで変化させた場合、サブスレッ
シホールド領域の正孔電流はほとんど変わらない。しか
し、電子電流は、ＶＭ電位の増加分だけ正側に水平移動
した特性となる。ＶＭ電位が同一の両者の特性の交点が
実際のトランジスタの特性を示している。
Ｍ電位を０Ｖから３Ｖまで変化させた場合、サブスレッ
シホールド領域の正孔電流はほとんど変わらない。しか
し、電子電流は、ＶＭ電位の増加分だけ正側に水平移動
した特性となる。ＶＭ電位が同一の両者の特性の交点が
実際のトランジスタの特性を示している。
【００７６】図１３で示されているトランジスタ特性で
は、しきい値の異なる２つのトランジスタを直列接続す
ることにより、オフ状態のゲート電圧範囲は、ＶｔｈＨ
とＶｔｈＬとの差以上に広がり、単一のトランジスタよ
りもオフ状態のゲート電圧範囲を広げることができるこ
とがわかる。
は、しきい値の異なる２つのトランジスタを直列接続す
ることにより、オフ状態のゲート電圧範囲は、ＶｔｈＨ
とＶｔｈＬとの差以上に広がり、単一のトランジスタよ
りもオフ状態のゲート電圧範囲を広げることができるこ
とがわかる。
【００７７】また、このとき、オフ状態のゲート電圧範
囲は、メモリセルが書き込み状態である場合のしきい値
（Ｖｔｈｗ）以下の領域で少なくともデータ読み出し時
にトランジスタのゲート電極に印加される読み出し電圧
０Ｖに至る範囲までが含まれればよいことが、図１０よ
り明らかである。
囲は、メモリセルが書き込み状態である場合のしきい値
（Ｖｔｈｗ）以下の領域で少なくともデータ読み出し時
にトランジスタのゲート電極に印加される読み出し電圧
０Ｖに至る範囲までが含まれればよいことが、図１０よ
り明らかである。
【００７８】従って、しきい値の異なる領域における最
も高いしきい値と最も低いしきい値の差は、書き込まれ
たセルのしきい値の最大値と読み出し時の選択ワード線
に印加される電位（例えば０Ｖ）の間の電位差以上、換
言すれば、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの場合、
ＮＡＮＤストリング中の選択されたメモリセルの制御ゲ
ート電極に印加される電位とそれ以外の制御ゲート電極
に印加される電位との電位差以上に設定しておけば、読
み出し時にゲートに０Ｖが印加された場合にオフ状態に
することができる。
も高いしきい値と最も低いしきい値の差は、書き込まれ
たセルのしきい値の最大値と読み出し時の選択ワード線
に印加される電位（例えば０Ｖ）の間の電位差以上、換
言すれば、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの場合、
ＮＡＮＤストリング中の選択されたメモリセルの制御ゲ
ート電極に印加される電位とそれ以外の制御ゲート電極
に印加される電位との電位差以上に設定しておけば、読
み出し時にゲートに０Ｖが印加された場合にオフ状態に
することができる。
【００７９】また、消去状態であるメモリセルトランジ
スタでは、図１３に示される電流電圧特性がそのまま負
側に水平移動した特性となるので、読み出し時に制御ゲ
ート電極にしきい値電圧よりも高い０Ｖが印加されるこ
とでオン状態となる。
スタでは、図１３に示される電流電圧特性がそのまま負
側に水平移動した特性となるので、読み出し時に制御ゲ
ート電極にしきい値電圧よりも高い０Ｖが印加されるこ
とでオン状態となる。
【００８０】本実施の形態で示されているセルトランジ
スタのオフ状態は、ｐｎ接合による正孔のブロッキング
とは異なり、活性領域（チャネル）の抵抗値によって得
られるため、活性領域の抵抗率をできるだけ高くする必
要がある。読み出し時のセル電流を数μＡ程度とすれ
ば、オン／オフ比を４桁程度得るためには、オフ電流
は、数十ｎＡ以下にしなければならない。
スタのオフ状態は、ｐｎ接合による正孔のブロッキング
とは異なり、活性領域（チャネル）の抵抗値によって得
られるため、活性領域の抵抗率をできるだけ高くする必
要がある。読み出し時のセル電流を数μＡ程度とすれ
ば、オン／オフ比を４桁程度得るためには、オフ電流
は、数十ｎＡ以下にしなければならない。
【００８１】また、活性領域厚さを、例えば、１００ｎ
ｍ程度として、ドレインに１Ｖを印加した場合、抵抗率
は、１×１０5 Ωｃｍ程度が必要となる。これは、ｎ型
シリコンの場合、不純物密度が１×１０12ｃｍ-3以下の
場合である。
ｍ程度として、ドレインに１Ｖを印加した場合、抵抗率
は、１×１０5 Ωｃｍ程度が必要となる。これは、ｎ型
シリコンの場合、不純物密度が１×１０12ｃｍ-3以下の
場合である。
【００８２】なお、本実施の形態では、セルトランジス
タのソース・ドレインの間の活性領域をしきい電圧の異
なる２つの領域で構成したが、セルトランジスタのソー
ス・ドレインの間の活性領域は、しきい電圧の異なる３
つ以上の領域で構成してもよい。その一例として、図１
４に、活性領域を、しきい電圧の異なる３つの領域で構
成した場合を示す。
タのソース・ドレインの間の活性領域をしきい電圧の異
なる２つの領域で構成したが、セルトランジスタのソー
ス・ドレインの間の活性領域は、しきい電圧の異なる３
つ以上の領域で構成してもよい。その一例として、図１
４に、活性領域を、しきい電圧の異なる３つの領域で構
成した場合を示す。
【００８３】この場合、二つの拡散層１８のいずれか一
方をソース、他方をドレインと固定する必要がなく、い
ずれの拡散層１８も、ソース又はドレインとして使用可
能となる。つまり、双方向に電流を流すことができるＭ
ＯＳトランジスタを提供することができる。
方をソース、他方をドレインと固定する必要がなく、い
ずれの拡散層１８も、ソース又はドレインとして使用可
能となる。つまり、双方向に電流を流すことができるＭ
ＯＳトランジスタを提供することができる。
【００８４】また、上述したように、メモリセルのソー
ス・ドレイン間に印加される電位差は、読み出し時のビ
ット線電位（例えば１Ｖ）程度であるが、選択ゲートト
ランジスタでは、８Ｖ程度が印加される。また、選択ゲ
ートトランジスタは、書き込み時にビット線からソース
線の間の貫通電流を抑制するために、非常にリーク電流
が小さいことが要とされる。そのため、本実施例で示し
たようなメモリセルの電流電圧特性では用いることがで
きない。
ス・ドレイン間に印加される電位差は、読み出し時のビ
ット線電位（例えば１Ｖ）程度であるが、選択ゲートト
ランジスタでは、８Ｖ程度が印加される。また、選択ゲ
ートトランジスタは、書き込み時にビット線からソース
線の間の貫通電流を抑制するために、非常にリーク電流
が小さいことが要とされる。そのため、本実施例で示し
たようなメモリセルの電流電圧特性では用いることがで
きない。
【００８５】図４乃至図６に示した実施の形態では、選
択ゲートトランジスタが形成される活性領域（基板面）
は、従来のバルクシリコントランジスタと同様にｐ型と
しており、ｎ型拡散層とｐ型活性領域によって形成され
るｐｎ接合によって正孔電流をプロッキングする構造と
なっている。一方、メモリセルが形成される活性領域
（基板面）は、ｎ型であり、拡散層も、ｎ型である。つ
まり、選択ゲートトランジスタの活性領域とメモリセル
の活性領域は、逆極性であり、選択ゲートトランジスタ
の活性領域は、その拡散層と逆極性であり、メモリセル
の活性領域は、その拡散層と同一極性である。
択ゲートトランジスタが形成される活性領域（基板面）
は、従来のバルクシリコントランジスタと同様にｐ型と
しており、ｎ型拡散層とｐ型活性領域によって形成され
るｐｎ接合によって正孔電流をプロッキングする構造と
なっている。一方、メモリセルが形成される活性領域
（基板面）は、ｎ型であり、拡散層も、ｎ型である。つ
まり、選択ゲートトランジスタの活性領域とメモリセル
の活性領域は、逆極性であり、選択ゲートトランジスタ
の活性領域は、その拡散層と逆極性であり、メモリセル
の活性領域は、その拡散層と同一極性である。
【００８６】なお、メモリセルを駆動する周辺回路（Ｍ
ＯＳトランジスタ）も、ＳＯＩ領域上に形成することが
可能である。ＣＭＯＳ回路に用いられるＮチャネルＭＯ
Ｓトランジスタでは、選択ゲートトランジスタと同様
に、ｐ型活性領域とｎ型拡散層を用い、ＣＭＯＳ回路に
用いられるＰチャネルＭＯＳトランジスタでは、ｎ型活
性領域とｐ型拡散層を用いればよい。
ＯＳトランジスタ）も、ＳＯＩ領域上に形成することが
可能である。ＣＭＯＳ回路に用いられるＮチャネルＭＯ
Ｓトランジスタでは、選択ゲートトランジスタと同様
に、ｐ型活性領域とｎ型拡散層を用い、ＣＭＯＳ回路に
用いられるＰチャネルＭＯＳトランジスタでは、ｎ型活
性領域とｐ型拡散層を用いればよい。
【００８７】また、所望の設定値に合わせたしきい値を
選択することは可能であり、メモリセルは、張り合わせ
ＳＯＩ基板上に形成しても、ＳＩＭＯＸ基板上に形成し
ても、あるいは絶縁性基板上の固層成長によるエピタキ
シャル層に形成しても構わない。活性領域の材料として
は、単結晶シリコンにとどまらず、多結晶シリコンでも
非晶質シリコンであっても構わないし、シリコン系材料
以外であっても構わない。
選択することは可能であり、メモリセルは、張り合わせ
ＳＯＩ基板上に形成しても、ＳＩＭＯＸ基板上に形成し
ても、あるいは絶縁性基板上の固層成長によるエピタキ
シャル層に形成しても構わない。活性領域の材料として
は、単結晶シリコンにとどまらず、多結晶シリコンでも
非晶質シリコンであっても構わないし、シリコン系材料
以外であっても構わない。
【００８８】また、絶縁性材料としては層間絶縁膜を用
いて３次元集積化しても構わない。あるいは、ガラス基
板等の透明絶縁基板上に形成して、ディスプレイデバイ
ス等とオンチップ化しても構わない。
いて３次元集積化しても構わない。あるいは、ガラス基
板等の透明絶縁基板上に形成して、ディスプレイデバイ
ス等とオンチップ化しても構わない。
【００８９】図１１に示したように、活性領域内に、し
きい値の異なる２つの領域を形成する方法としては、例
えば、チャネルイオン注入量を部分的に変える方法や、
ゲート絶縁膜厚を部分的に変える方法などが考えられる
が、これに限定されるものではない。
きい値の異なる２つの領域を形成する方法としては、例
えば、チャネルイオン注入量を部分的に変える方法や、
ゲート絶縁膜厚を部分的に変える方法などが考えられる
が、これに限定されるものではない。
【００９０】以下に、図４乃至図６のＮＡＮＤ型フラッ
シュＥＥＰＲＯＭの製造方法の一例について述べる。ま
ず、絶縁材（例えば、シリコン基板上の絶縁層）上に活
性層となる低不純物濃度のシリコン膜を形成し、ＳＯＩ
基板を形成する。なお、ＳＯＩ基板の絶縁材は、例え
ば、シリコン基板の表面を熱酸化することにより、又は
シリコン基板上に二酸化シリコン膜や窒化シリコン膜な
どの絶縁膜を堆積することにより形成することができ
る。また、ＳＯＩ基板自体は、上記の他に、張り合せ法
によるものや、ＳＩＭＯＸ基板などを使用することがで
きる。
シュＥＥＰＲＯＭの製造方法の一例について述べる。ま
ず、絶縁材（例えば、シリコン基板上の絶縁層）上に活
性層となる低不純物濃度のシリコン膜を形成し、ＳＯＩ
基板を形成する。なお、ＳＯＩ基板の絶縁材は、例え
ば、シリコン基板の表面を熱酸化することにより、又は
シリコン基板上に二酸化シリコン膜や窒化シリコン膜な
どの絶縁膜を堆積することにより形成することができ
る。また、ＳＯＩ基板自体は、上記の他に、張り合せ法
によるものや、ＳＩＭＯＸ基板などを使用することがで
きる。
【００９１】次に、絶縁材上のシリコン膜のうち不純物
濃度を高めたい領域、例えば、周辺回路（ＭＯＳトラン
ジスタ）が形成される領域や、選択ゲートトランジスタ
が形成される領域に、リン（Ｐ）やボロン（Ｂ）など不
純物を所望のドーズ量だけイオン注入する。
濃度を高めたい領域、例えば、周辺回路（ＭＯＳトラン
ジスタ）が形成される領域や、選択ゲートトランジスタ
が形成される領域に、リン（Ｐ）やボロン（Ｂ）など不
純物を所望のドーズ量だけイオン注入する。
【００９２】また、メモリセルのチャネル領域にしきい
値の異なる少なくとも２つの領域を形成するために、例
えば、少なくとも２回のイオン注入を実行し、メモリセ
ルのチャネル領域に、不純物濃度の異なる少なくとも２
つの領域を形成する。
値の異なる少なくとも２つの領域を形成するために、例
えば、少なくとも２回のイオン注入を実行し、メモリセ
ルのチャネル領域に、不純物濃度の異なる少なくとも２
つの領域を形成する。
【００９３】続いて、リソグラフィ技術を用いて、シリ
コン膜上に格子パターンのマスクを形成する。この格子
パターンにおいて、カラム方向に伸びる複数本のライン
パターンのピッチは、リソグラフィの限界まで微細化し
ても問題ない。そして、この格子パターンのマスクを用
いて、絶縁材上のシリコン膜をエッチングし、格子状の
活性層を形成する。
コン膜上に格子パターンのマスクを形成する。この格子
パターンにおいて、カラム方向に伸びる複数本のライン
パターンのピッチは、リソグラフィの限界まで微細化し
ても問題ない。そして、この格子パターンのマスクを用
いて、絶縁材上のシリコン膜をエッチングし、格子状の
活性層を形成する。
【００９４】次に、絶縁材、例えば、ＴＥＯＳ膜や窒化
シリコン膜などを用いて、活性層の間の溝を埋め込み、
かつ、ＣＭＰやＲＩＥなどを用いて、絶縁材の表面を平
坦化し、素子分離を完了させる。
シリコン膜などを用いて、活性層の間の溝を埋め込み、
かつ、ＣＭＰやＲＩＥなどを用いて、絶縁材の表面を平
坦化し、素子分離を完了させる。
【００９５】熱酸化により、活性層の表面にゲート酸化
膜（トンネル酸化膜）を形成し、また、ＬＰＣＶＤ法に
より、ゲート酸化膜上に浮遊ゲート電極となる導電体を
形成する。浮遊ゲート電極となる導電体にスリット状の
溝を形成した後、この導電体上にＯＮＯ（Silicon oxid
e-Silicon nitride-Silicon oxide ）膜などの絶縁膜を
形成し、さらに、ＬＰＣＶＤ法により、絶縁膜上に制御
ゲート電極となる導電体を形成する。
膜（トンネル酸化膜）を形成し、また、ＬＰＣＶＤ法に
より、ゲート酸化膜上に浮遊ゲート電極となる導電体を
形成する。浮遊ゲート電極となる導電体にスリット状の
溝を形成した後、この導電体上にＯＮＯ（Silicon oxid
e-Silicon nitride-Silicon oxide ）膜などの絶縁膜を
形成し、さらに、ＬＰＣＶＤ法により、絶縁膜上に制御
ゲート電極となる導電体を形成する。
【００９６】次に、リソグラフィ工程により、ロウ方向
に伸びるラインパターンのマスクを形成する。そして、
このラインパターンのマスクを用いて、各導電体をエッ
チングし、制御ゲート電極及び浮遊ゲート電極を形成す
る。また、これらゲートをマスクにして、シリコン膜
（活性層）中に、当該シリコン膜と同極性の不純物（例
えば、リンやヒ素など）をイオン注入し、ソース・ドレ
イン拡散層を形成する。
に伸びるラインパターンのマスクを形成する。そして、
このラインパターンのマスクを用いて、各導電体をエッ
チングし、制御ゲート電極及び浮遊ゲート電極を形成す
る。また、これらゲートをマスクにして、シリコン膜
（活性層）中に、当該シリコン膜と同極性の不純物（例
えば、リンやヒ素など）をイオン注入し、ソース・ドレ
イン拡散層を形成する。
【００９７】以上の工程によりメモリセルが形成され
る。これ以降は、通常の層間膜形成、配線形成などの工
程を行う。本発明は、上述した各実施の形態に限定され
るのものではない。例えば、図４乃至図６に示したＮＡ
ＮＤフラッシュＥＥＰＲＯＭについてブロック一括消去
を行わず、ＮＡＮＤストリング中の各メモリセルごとに
順次データ消去を行っても何ら差し支えない。つまり、
本発明は、その要旨を逸脱しない範囲で、種々変形して
実施する事ができる。
る。これ以降は、通常の層間膜形成、配線形成などの工
程を行う。本発明は、上述した各実施の形態に限定され
るのものではない。例えば、図４乃至図６に示したＮＡ
ＮＤフラッシュＥＥＰＲＯＭについてブロック一括消去
を行わず、ＮＡＮＤストリング中の各メモリセルごとに
順次データ消去を行っても何ら差し支えない。つまり、
本発明は、その要旨を逸脱しない範囲で、種々変形して
実施する事ができる。
【００９８】
【発明の効果】第一に、ＳＯＩ基板上にＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭを形成し、かつ、素子領域（活性
層）は、格子パターンを有し、素子領域間の溝は、絶縁
材により埋め込まれている。つまり、ロウ方向の素子同
士は、完全に絶縁材により分離され、カラム方向に伸び
るライン同士（ロウ方向の素子同士）の間隔をリソグラ
フィ工程で可能な最小幅に設定できる。これにより、素
子の微細化、高集積化が可能であり、素子分離能力に優
れ、寄生抵抗や寄生容量なども低減されたＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭを提供できる。
ッシュＥＥＰＲＯＭを形成し、かつ、素子領域（活性
層）は、格子パターンを有し、素子領域間の溝は、絶縁
材により埋め込まれている。つまり、ロウ方向の素子同
士は、完全に絶縁材により分離され、カラム方向に伸び
るライン同士（ロウ方向の素子同士）の間隔をリソグラ
フィ工程で可能な最小幅に設定できる。これにより、素
子の微細化、高集積化が可能であり、素子分離能力に優
れ、寄生抵抗や寄生容量なども低減されたＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭを提供できる。
【００９９】第二に、上記のように、ＳＯＩ基板上にＮ
ＡＮＤ型フラッシュＥＥＰＲＯＭを形成する場合、ブロ
ック内のメモリセルのデータを同時に消去する一括ブロ
ック消去を実現可能にすることが望まれる。そこで、Ｎ
ＡＮＤストリングを構成する各メモリセルのチャネル
を、しきい値の異なる少なくとも２つの領域から構成す
るようにした。これにより、上記第一の効果（ＳＯＩに
よる特徴）を生かしつつ、フラッシュＥＥＰＲＯＭの特
徴である一括ブロック消去も実現可能としている。
ＡＮＤ型フラッシュＥＥＰＲＯＭを形成する場合、ブロ
ック内のメモリセルのデータを同時に消去する一括ブロ
ック消去を実現可能にすることが望まれる。そこで、Ｎ
ＡＮＤストリングを構成する各メモリセルのチャネル
を、しきい値の異なる少なくとも２つの領域から構成す
るようにした。これにより、上記第一の効果（ＳＯＩに
よる特徴）を生かしつつ、フラッシュＥＥＰＲＯＭの特
徴である一括ブロック消去も実現可能としている。
【０１００】なお、第二の効果は、ＳＯＩ構造又はＮＡ
ＮＤ型フラッシュＥＥＰＲＯＭに限定されるものではな
い。つまり、例えば、図１３に示すような特性を有する
新規なＭＩＳトランジスタを開発したことに意義を有す
るものである。
ＮＤ型フラッシュＥＥＰＲＯＭに限定されるものではな
い。つまり、例えば、図１３に示すような特性を有する
新規なＭＩＳトランジスタを開発したことに意義を有す
るものである。
【図１】本発明の実施の形態に関わる不揮発性半導体記
憶装置の平面図。
憶装置の平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】本発明の実施の形態に関わる不揮発性半導体記
憶装置の平面図。
憶装置の平面図。
【図５】図４のＶ−Ｖ線に沿う断面図。
【図６】図４のＶＩ−ＶＩ線に沿う断面図。
【図７】本発明の不揮発性半導体記憶装置の各モードで
の電圧関係を示す図。
の電圧関係を示す図。
【図８】本発明の不揮発性半導体記憶装置の電流電圧特
性を示す図。
性を示す図。
【図９】図４乃至図６のメモリセルトランジスタの構造
を示す断面図。
を示す断面図。
【図１０】図９のメモリセルトランジスタの電流電圧特
性を示す図。
性を示す図。
【図１１】本発明のメモリセルトランジスタの構造を示
す断面図。
す断面図。
【図１２】図１１のメモリセルトランジスタの等価回路
を示す図。
を示す図。
【図１３】図１１のメモリセルトランジスタの電流電圧
特性を示す図。
特性を示す図。
【図１４】図１１のメモリセルトランジスタの変形例を
示す断面図。
示す断面図。
【図１５】従来の不揮発性半導体記憶装置のメモリセル
を示す断面図。
を示す断面図。
【図１６】従来の不揮発性半導体記憶装置のメモリセル
を示す断面図。
を示す断面図。
【図１７】従来の自己整合トレンチ素子分離による不揮
発性半導体記憶装置を示す図。
発性半導体記憶装置を示す図。
１０，１０１ ：シリコン基板、 １１ ：絶縁層、 １２ ：シリコン薄膜、 １３ ：絶縁材料、 １４，１０４ ：ゲート酸化膜、 １５，１０５ ：浮遊ゲート電極、 １６，１０６ ：絶縁膜、 １７，１０７ ：制御ゲート電極、 １８，１０８ ：拡散層、 １８−Ｓ ：ソース拡散層、 １８−Ｄ ：ドレイン拡散層、 １９ ：ドレインコンタクト部、 ２０ ：層間絶縁膜、 １０２ ：フィールド酸化膜、 １０３ ：チャネルストッパ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/786
Claims (20)
- 【請求項１】 絶縁層上に形成された活性層と、前記活
性層に形成されるメモリセルアレイとを具備し、前記メ
モリセルアレイは、互いに直列接続された複数のメモリ
セルトランジスタからなるＮＡＮＤストリングがマトリ
クス状に配置されてなることを特徴とする不揮発性半導
体記憶装置。 - 【請求項２】 電荷蓄積層を備えたメモリセルトランジ
スタが複数個直列接続されてなるＮＡＮＤストリングを
具備し、前記ＮＡＮＤストリングのドレイン側及びソー
ス側にそれぞれ接続されるビット線及びソース線のうち
の少なくとも一方に第１電位を与え、前記メモリセルト
ランジスタの制御ゲート電極に前記第１電位よりも高い
第２電位又は前記第１電位よりも低い第３電位を与える
ことで、前記メモリセルトランジスタのチャネルと前記
電荷蓄積層の間で電荷の授受を行うことを特徴とする不
揮発性半導体記憶装置。 - 【請求項３】 前記第１電位は、接地電位であり、前記
第２電位は、正極性の電位であり、前記第３電位は、負
極性の電位であることを特徴とする請求項２記載の不揮
発性半導体記憶装置。 - 【請求項４】 データの読み出し時に、前記制御ゲート
電極に前記第２電位と前記第３電位の間の第４電位を印
加することを特徴とする請求項２又は３記載の不揮発性
半導体記憶装置。 - 【請求項５】 前記第４電位は、前記第１電位に等しい
ことを特徴とする請求項４記載の不揮発性半導体記憶装
置。 - 【請求項６】 前記メモリセルトランジスタは、チャネ
ルがしきい値の異なる少なくとも２つの領域から構成さ
れ、しきい値の最も高い領域は、しきい値の最も低い領
域よりもソース寄りに配置されていることを特徴とする
請求項１又は２記載の不揮発性半導体記憶装置。 - 【請求項７】 前記メモリセルトランジスタのドレイン
及びソースを構成する拡散層の導電型は、前記メモリセ
ルトランジスタが形成される基板面の導電型と同極性で
あることを特徴とする請求項６記載の不揮発性半導体記
憶装置。 - 【請求項８】 前記メモリセルトランジスタが形成され
る基板面の不純物濃度は、１×１０12ｃｍ-3以下である
ことを特徴とする請求項７記載の不揮発性半導体記憶装
置。 - 【請求項９】 前記ＮＡＮＤストリングの両端の少なく
とも一方に選択ゲートトランジスタを備え、前記選択ゲ
ートトランジスタのドレイン及びソースを構成する拡散
層の導電型は、前記選択ゲートトランジスタが形成され
る基板面の導電型と逆極性であることを特徴とする請求
項１又は２記載の不揮発性半導体記憶装置。 - 【請求項１０】 ゲート電極に印加する電圧Ｖｇとその
ときに流れるセル電流Ｉｄに関し、基準電圧よりも高い
所定電圧以上の第１領域と前記基準電圧よりも低い所定
電圧以下の第２領域とを有し、前記第１及び第２の領域
では、前記電圧Ｖｇが前記基準電圧のときに流れるセル
電流に比べて１０4 倍以上のセル電流を得ることができ
るメモリセルトランジスタを具備することを特徴とする
不揮発性半導体記憶装置。 - 【請求項１１】 前記メモリセルトランジスタのチャネ
ルは、実質的にしきい値の異なる少なくとも２つの領域
から構成されていることを特徴とする請求項１０記載の
不揮発性半導体記憶装置。 - 【請求項１２】 前記少なくとも２つの領域は、しきい
値の高い領域としきい値の低い領域から構成され、前記
しきい値の高い領域は、前記メモリセルトランジスタの
ソース側に配置され、前記しきい値の低い領域は、前記
メモリセルトランジスタのドレイン側に配置されている
ことを特徴とする請求項１１記載の不揮発性半導体記憶
装置。 - 【請求項１３】 前記少なくとも２つの領域は、しきい
値の高い領域としきい値の低い二つの領域から構成さ
れ、前記しきい値の高い領域は、前記しきい値の低い二
つの領域により挟まれていることを特徴とする請求項１
１記載の不揮発性半導体記憶装置。 - 【請求項１４】 前記メモリセルトランジスタは、複数
個直列接続されてＮＡＮＤストリングを構成し、前記少
なくとも２つの領域における最も高いしきい値と最も低
いしきい値の電位差は、データ読み出し時に前記ＮＡＮ
Ｄストリングのうち選択されたメモリセルトランジスタ
のゲート電極に印加される電位とそれ以外のメモリセル
トランジスタのゲート電極に印加される電位の電位差よ
りも大きいことを特徴とする請求項１１記載の不揮発性
半導体記憶装置。 - 【請求項１５】 前記メモリセルトランジスタが書き込
み状態である場合に、前記基準電圧は、データ読み出し
時に選択された前記メモリセルトランジスタのゲート電
極に印加される読み出し電圧に等しいことを特徴とする
請求項１０記載の不揮発性半導体記憶装置。 - 【請求項１６】 データ書き込み時には、前記第１領域
内の所定電圧が前記メモリセルトランジスタのゲート電
極に印加され、データ消去時には、前記第２領域内の所
定電圧が前記メモリセルトランジスタのゲート電極に印
加されることを特徴とする請求項１０記載の不揮発性半
導体記憶装置。 - 【請求項１７】 前記メモリセルトランジスタのドレイ
ン及びソースを構成する拡散層の導電型は、前記メモリ
セルトランジスタが形成される基板面の導電型と同極性
であることを特徴とする請求項１１記載の不揮発性半導
体記憶装置。 - 【請求項１８】 前記メモリセルトランジスタが形成さ
れる基板面の不純物濃度は、１×１０12ｃｍ-3以下であ
ることを特徴とする請求項１７記載の不揮発性半導体記
憶装置。 - 【請求項１９】 前記メモリセルトランジスタは、前記
メモリセルトランジスタのチャネルとの間で電荷の授受
を行う電荷蓄積層を備えることを特徴とする請求項１０
乃至１８のいずれか１項記載の不揮発性半導体記憶装
置。 - 【請求項２０】 前記メモリセルトランジスタは、絶縁
層上の活性層に形成されることを特徴とする請求項１０
乃至１９のいずれか１項記載の不揮発性半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32594597A JP3959165B2 (ja) | 1997-11-27 | 1997-11-27 | 不揮発性半導体記憶装置 |
| US09/200,129 US6115287A (en) | 1997-11-27 | 1998-11-25 | Nonvolatile semiconductor memory device using SOI |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32594597A JP3959165B2 (ja) | 1997-11-27 | 1997-11-27 | 不揮発性半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006337208A Division JP3940758B2 (ja) | 2006-12-14 | 2006-12-14 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163303A true JPH11163303A (ja) | 1999-06-18 |
| JP3959165B2 JP3959165B2 (ja) | 2007-08-15 |
Family
ID=18182366
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| Application Number | Title | Priority Date | Filing Date |
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