JP2009094313A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】本発明の実施の形態に係る半導体記憶装置は、コンタクト領域、選択ゲート領域及びメモリセル領域を有する半導体基板と、前記コンタクト領域に設けられた第1の幅及び第1の深さを有する第1の素子分離領域と、前記選択ゲート領域に設けられた第2の幅及び第2の深さを有する第2の素子分離領域と、前記メモリセル領域に第3の幅及び前記第1の深さ及び第2の深さより浅い第3の深さを有する第3の素子分離領域と、を具備する。
【選択図】図5
Description
グ膜の厚さによる導電膜残り、下層膜の過剰エッチングを防止する半導体装置を提供することが開示されている。
具備することを特徴とする。
本発明の第1の実施の形態は、NAND型フラッシュメモリ内のメモリセル部において、コンタクト領域と、選択ゲート領域と、メモリセル領域のうち、メモリセル領域内でメモリセル間を分離するSTIの深さを、コンタクト領域及び選択ゲート領域のSTIの深さより浅く形成して、メモリセル領域の電気的特性の信頼性を向上するとともに、製品としての特性のバラツキを低減する例を説明する。
MTm1の各ゲート端子には、共通のワード線WL1が接続される。メモリセルトランジスタMT12,MT22,・・・・,MTm2、MT1n,MT2n,・・・・,MTmnの各ゲート端子には、共通のワード線WL2〜WLnが接続される。ワード線WL1〜WLnは、ロウデコーダ101に接続される。第2の選択ゲートトランジスタSTD1〜STDmの各ドレイン端子には、ビット線BL1〜BLmがそれぞれ接続される。
択ゲート線SGD,SGSが形成される。これらの選択ゲート領域203,204のうち、選択ゲート領域203のB−B´線矢視断面図を図3(B)に示す。図3(B)に示すように、選択ゲート領域203の選択ゲート線SGDの下層には、図2の列方向に所定間隔を置いて形成される第1の選択ゲートトランジスタSTD1〜STD3を分離するSTI21〜STI23(第2の素子分離領域)が形成されている。なお、図示はしていないが、図2の選択ゲート領域204側も同様の断面構造である。STI21〜STI23の各幅はw2(第2の幅)、各深さはd2(第2の深さ)である。この場合、深さd2とは、図3(B)に示すシリコン基板200の表面(AA表面)から各STI21〜STI23の底部までの距離のことである。
がかかり難くなり、データの消去動作等が困難になる。このような状態を改善するためには、メモリセル領域205のSTI31〜STI33の深さを、コンタクト領域201及び選択ゲート領域203のSTISTI1〜STI3,STI21〜STI23の深さより浅く形成することが有効である。なお、図3(A)〜(C)に示すコンタクト領域201、選択ゲート領域203及びメモリセル領域205における各STI1〜STI3,STI21〜STI23,STI31〜STI33の深さd1,d2,d3は、同一である。
コンタクト領域201、選択ゲート領域203に形成されたSTI1〜STI3,STI21〜STI23の深さd1,d2より浅くした深さd31を有するSTI311〜STI313が形成されている。深さd31とは、図5(C)に示すシリコン基板200の表面(AA表面)から各STI311〜313の底部までの距離のことである。この場合、深さd1,d2と深さd31の関係は、d1,d2>d31である。ここで、選択ゲート領域203及びコンタクト領域201の各STI21〜STI23,STI1〜STI3の深さは、選択ゲート領域203とコンタクト領域201との間のパンチスルー耐圧が確保できる深さにする必要がある。すなわち、コンタクト領域201では、シリコン基板200中の拡散層の不純物濃度が接合リークを許容されるのに対して、ビット線コンタクトCB1〜CB3及びソース線コンタクトCS1〜CS3のコンタクト間では、パンチスルー耐圧が確保できるようなSTIの深さを設定する必要がある。すなわち、コンタクト領域202においてもSTI1〜STI3の深さは、パンチスルー耐圧が確保できる深さにする必要がある。そこで、本第1の実施の形態では、コンタクト領域201,202のSTI1〜STI3の深さd1をメモリセル領域305のSTI311〜STI313の深さd31より深く設定している。なお、図示はしていないが、メモリセルトランジスタMT12〜MT1n,MT22〜MT2n,MT32〜MT3nも図5(C)と同様の断面構造である。
本発明の第2の実施の形態は、前述の第1の実施の形態に係るNAND型フラッシュメモリ内のセルアレイ100において、選択ゲート領域及びメモリセル領域の各STIの深さを、コンタクト領域のSTIの深さより浅く形成した例を説明するものである。
を浅く形成したメモリセル部の構造について、図6及び図7を参照して説明する。図7は、セルアレイ100の構造を示す平面図であり、図7(A)〜(C)は図6のA−A′線、B−B′線及びC−C′線の各矢視断面図である。なお、図6及び図7において、図2、図3及び図4に示したセルアレイ100の構造と同様の部分には同一符号を付している。
本発明の第3の実施の形態は、前述の第1の実施の形態に係るNAND型フラッシュメモリ内のセルアレイ100において、メモリセル領域がSOI(Silicon on Insulator)上に形成され、メモリセル領域のSTIの深さをコンタクト領域及び選択ゲート領域のSTIの深さより浅く形成した例を説明するものである。
I513が形成されている。深さd51とは、図9(C)に示すシリコン基板200の表面(AA表面)から各STI511〜513の底部(SOI501の表面)までの距離のことである。この場合、深さd1,d2と深さd51の関係は、d1,d2>d51である。図9(C)に示すようにメモリセル領域505がSOI(絶縁層)501上に形成され、同図(A)、(B)に示すようにコンタクト領域201及び選択ゲート領域203がシリコン基板200上に形成されている場合には、SOI領域とそれ以外の領域でSTIの深さを個別に形成することが可能である。この場合、SOI上では、電気的なメモリセル間の分離のためには、埋め込み酸化膜(Buried Oxide:BOX)に達するSTIを形成すればよい。
本発明の第4の実施の形態は、前述の第1の実施の形態に係るNAND型フラッシュメモリ内のセルアレイ100において、コンタクト領域及びメモリセル領域がSOI上に形成され、コンタクト領域及びメモリセル領域のSTIの深さを選択ゲート領域のSTIの深さより浅く形成した例を説明するものである。
い。なお、本第4の実施の形態では、メモリセル領域505及びコンタクト領域601がSOI501上に形成された場合を示したが、メモリセル領域505の一部がバルク200上に形成されている場合は、バルク200に形成されたメモリセル領域のSTIの深さは、SOI501上に形成されたメモリセル領域505のSTI511〜STI513の深さd51より深く設定すればよい。このようにSOI501上に形成されたメモリセル領域505のSTI511〜STI513の深さd51と、バルク200上に形成されたメモリセル領域のSTIの深さは、メモリセル間のリーク防止等の電気的特性条件が満たされるように決定すればよい。
バルク200上にSTIを形成する場合は、RIE(Reactive Ion Etching,反応性イオンエッチング)を2回に分けて行う。まず、バルク200上に酸化膜を成長させた後、STIとなる領域にレジストパターンを形成する。次に、レジストパターンをマスクにしてイオン注入を行い、拡散層を形成する。次に、その拡散層を1回目のRIEによりエッチングし、浅いSTI311〜STI313,STI411〜STI413を形成する。次に、浅いSTIをマスクし、2回目のRIEにより深いSTI1〜STI3,STI21〜STI23を形成する。このようにRIEを2回に分けて行うことにより、上記第1の実施の形態及び第2の実施の形態に示したようにメモリセル領域305、又は、メモリセル領域305及び選択ゲート領域403に浅いSTI311〜STI313,STI411〜STI413を形成し、コンタクト領域201及び選択ゲート領域203、又は、コンタクト領域201に深いSTI1〜STI3,STI21〜STI23を形成することができる。
SOI上のSTIを形成するRIEにおいて、Si/SiO2との選択比を大きくすることにより、SOI領域のRIEによるエッチング深さを浅く形成する。このようにSi/SiO2との選択比を大きくして、部分SOI上のSTI511〜STI513,STI611〜STI613の深さを変更することにより、上記第3の実施の形態及び第4の実施の形態に示したようにメモリセル領域505、又は、メモリセル領域505及びコンタクト領域601に浅いSTI511〜STI513,STI611〜STI613を形成し、コンタクト領域201及び選択ゲート領域203、又は、選択ゲート領域203に深いSTI1〜STI3,STI21〜STI23を形成することができる。
1〜STI413,STI511〜513:第3の素子分離領域
Claims (4)
- コンタクト領域、選択ゲート領域及びメモリセル領域を有する半導体基板と、
前記コンタクト領域に設けられた第1の幅及び第1の深さを有する第1の素子分離領域と、
前記選択ゲート領域に設けられた第2の幅及び第2の深さを有する第2の素子分離領域と、
前記メモリセル領域に設けられた第3の幅及び前記第1の深さ及び前記第2の深さより浅い第3の深さを有する第3の素子分離領域と、
を具備することを特徴とする半導体記憶装置。 - 前記第2の素子分離領域は、前記第2の幅及び前記第1の深さより浅い第2の深さを有すること、
を特徴とする請求項1記載の半導体記憶装置。 - 前記第3の素子形成領域は基板上に形成された絶縁層上に形成され、
前記第3の素子分離領域は、前記第3の素子形成領域に第3の幅及び前記第1の深さ及び第2の深さより浅く、かつ前記絶縁層より浅い深さに形成されたことを特徴とする請求項1又は2記載の半導体記憶装置。 - コンタクト領域、選択ゲート領域及びメモリセル領域を有する半導体基板と、
前記コンタクト領域に設けられた第1の幅及び第1の平均深さを有する第1の素子分離領域と、
前記選択ゲート領域に設けられた第2の幅及び第1の平均深さを有する第2の素子分離領域と、
前記メモリセル領域に設けられた第3の幅及び前記第1の平均深さより浅い第2の平均深さを有する第3の素子分離領域と、
を具備することを特徴とする半導体記憶装置。
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