KR101088998B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명의 반도체 장치는, 반도체 기판 상에 제공된 제1 게이트 절연막 상에 형성된 제1 게이트 전극을 갖는 복수의 제1 MOS 트랜지스터 및 반도체 기판 상에 제공된 제2 게이트 절연막(제2 게이트 절연막은 제1 게이트 절연막보다 두께가 얇음) 상에 형성된 제2 게이트 전극을 갖는 복수의 제2 MOS 트랜지스터를 포함한다. 제1 소자 분리 영역은 제1 영역과 제2 영역을 가지며, 제2 영역의 저면은, 상기 제1 게이트 절연막과 제2 게이트 절연막 간의 막 두께 차만큼 제1 영역의 저면보다도 깊으며, 제1 영역의 저면은 제2 소자 분리 영역의 저면과 깊이가 동일하다.
Figure R1020090080382
반도체 장치, 소자 분리 영역, MOS 트랜지스터, 게이트 절연막, 에칭 레이트, 리소그래피 공정, STI 반전 리크, 소자 분리홈

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
<관련 출원의 상호 참조>
본 출원은 2008년 8월 29일자로 출원된 우선권인 일본 특허 출원 제2008-221464호에 기초하며, 이로부터의 우선권의 이익을 주장하며, 그 전체 내용은 참조함으로써 본 명세서에 포함된다.
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은, 주변 회로부에 저전압(LV)계 트랜지스터 영역과 고전압(HV)계 트랜지스터 영역을 갖고, 각 영역에서 소자 분리 구조가 상이한 불휘발성의 반도체 기억 장치에 관한 것이다.
NAND형 플래시 메모리는, 예를 들어, 데이터의 전기적 재기입(기입 및 소거)이 가능한 불휘발성의 반도체 기억 장치이다. 이 플래시 메모리의 경우, 메모리 셀부의 주변에 복수의 트랜지스터 회로(주변 회로부)가 배치되어 있다. 플래시 메모리의 주변 회로부는, LV계 트랜지스터 영역과 HV계 트랜지스터 영역으로 크게 분류된다.
최근, NAND형 플래시 메모리에서는, 소자 분리 영역이 점점 더 미세화되고 있다. 이미, STI(shallow trench isolation)로서 기능하는 매립 소자 분리용 절연막의 형성 프로세스에서, 도포법에 의해 NSG(non-doped silicate glass) 등의 실리콘 산화막을 형성하는 방법이 제안되어 있다(예를 들면, 일본 출원 특허 KOKAI 공보 제2006-80942호 참조). 즉, 미세한 STI를 형성하기 위해, 매립 소자 분리용 절연막의 형성에 도포법을 이용한다.
특히, 폴리실리콘 막에 비해, 도포법에 의해 형성된 폴리실라잔(PSZ)막은 커버리지 특성이 좋기 때문에, 미세한 STI를 형성하는 데에 유리하다.
그러나, PSZ막은 강한 수축 응력을 갖고 있다. 그 때문에, 주변 회로부의 STI에 PSZ막을 사용한 경우, LV계 트랜지스터 영역에서는 결정 결함이 발생하기 쉬워져, 접합 리크 등의 문제가 염려된다. 이 문제는, PSZ막의 양에 의존하고 있으며, 막의 양을 줄임으로써 즉 STI의 깊이를 얕게 함으로써 경감될 수 있다. 그런데, 주변 회로부의 LV계 및 HV계 트랜지스터 영역의 STI는 동시에 형성되기 때문에, STI의 깊이를 얕게 하면, HV계 트랜지스터 영역에서의 STI 반전 리크 등의 문제가 생긴다.
또한, 상기한 문제를 해결하는 방법으로서는, STI를, 하향으로 볼록부를 갖는 형상으로 하는 제안이 이미 이루어져 있다(예를 들면, 미국 특허 제6,833,602호 참조).
상기한 바와 같이, LV계 트랜지스터 영역은 얕은 STI를, HV계 트랜지스터 영역은 깊은 STI를 동시에 구비하는 장치가 요망되고 있었다.
본 발명의 제1 양태에 따르면, 반도체 기판, 상기 반도체 기판 상의 제1 트랜지스터 영역에 형성된 제1 게이트 절연막 및 상기 반도체 기판 상의 제2 트랜지스터 영역에 형성되며 상기 제1 게이트 절연막보다도 막 두께가 얇은 제2 게이트 절연막, 상기 제1 게이트 절연막 상에 형성되고 제1 게이트 전극을 각각 갖는 복수의 제1 MOS 트랜지스터, 상기 제2 게이트 절연막 상에 형성되고 제2 게이트 전극을 각각 갖는 복수의 제2 MOS 트랜지스터, 상기 복수의 제1 M0S 트랜지스터들 간에 제공되고, 상기 반도체 기판 내에 절연막을 매립해서 형성되는, 상기 제1 트랜지스터 영역의 제1 소자 분리 영역,및 상기 복수의 제2 MOS 트랜지스터들 간에 제공되고, 상기 반도체 기판 내에 절연막을 매립해서 형성되는, 상기 제2 트랜지스터 영역의 제2 소자 분리 영역을 포함하고, 상기 제1 소자 분리 영역은 제1 영역과 제2 영역을 가지며, 상기 제2 영역의 저면은 상기 제1 게이트 절연막과 상기 제2 게이트 절연막 간의 두께의 차만큼 상기 제1 영역의 저면보다 깊으며, 상기 제1 영역의 저면은 상기 제2 소자 분리 영역의 저면과 깊이가 동일한 반도체 장치가 제공된다.
본 발명의 제2의 양태에 따르면, 제1 트랜지스터 영역, 제2 트랜지스터 영역 및 메모리 셀 영역을 갖는 제1 도전형의 반도체 기판, 상기 반도체 기판 상의 상기 제1 트랜지스터 영역에 형성된 제1 게이트 절연막, 상기 반도체 기판 상의 상기 제2 트랜지스터 영역에 형성되고 상기 제1 게이트 절연막보다도 막 두께가 얇은 제2 게이트 절연막, 및 상기 반도체 기판 상의 상기 메모리 셀 영역에 형성되고 상기 제2 게이트 절연막과 막 두께가 동일한 제3 게이트 절연막, 상기 제1 게이트 절연막 상에 형성되고 제1 게이트 전극을 각각 갖는 복수의 제1 MOS 트랜지스터, 상기 제2 게이트 절연막 상에 형성되고 제2 게이트 전극을 각각 가지며 상기 복수의 제1 MOS 트랜지스터보다도 저전압에서 동작하는 복수의 제2 MOS 트랜지스터, 상기 제3 게이트 절연막 상에 형성되고 제3 게이트 전극을 갖는 복수의 메모리 셀 트랜지스터, 상기 복수의 제1 MOS 트랜지스터들 간에 제공되고, 상기 반도체 기판 내에 절연막을 매립해서 형성되는, 상기 제1 트랜지스터 영역의 제1 소자 분리 영역, 상기 복수의 제2 MOS 트랜지스터들 간에 제공되고, 상기 반도체 기판 내에 절연막을 매립해서 형성되는, 상기 제2 트랜지스터 영역의 제2 소자 분리 영역, 및 상기 복수의 메모리 셀 트랜지스터들 사이에 제공되고 상기 반도체 기판 내에 상기 절연막을 매립해서 형성되는, 상기 메모리 셀 영역의 제3 소자 분리 영역을 포함하고, 상기 제1 소자 분리 영역은 제1 영역과 제2 영역을 가지고, 상기 제2 영역의 저면은 상기 제1 게이트 절연막과 상기 제2 게이트 절연막 간의 두께의 차만큼 상기 제1 영역의 저면보다 깊으며, 상기 제1 영역의 저면은 상기 제2 소자 분리 영역의 저면과 깊이가 동일한 반도체 장치가 제공된다.
본 발명의 제3의 양태에 따르면, 반도체 기판 상의 제1 트랜지스터 영역의 제1 부분에 제1 게이트 절연막을 형성하는 스텝, 상기 반도체 기판 상의 제2 트랜지스터 영역에, 또한 상기 제1 트랜지스터 영역의 제2 부분에 상기 제1 게이트 절연막보다도 막 두께가 얇은 제2 게이트 절연막을 형성하는 스텝, 상기 제1 트랜지 스터 영역의 상기 제1 부분에 제1 홈을 형성하고, 상기 제2 부분에, 저면이 상기 제1 홈의 저면보다도 상기 제1 게이트 절연막과 상기 제2 게이트 절연막 간의 막 두께 차만큼 깊은 제2 홈을 형성하고, 상기 제2 트랜지스터 영역에, 저면이 상기 제1 홈의 저면과 깊이가 동일한 제3 홈을 형성하는 스텝, 상기 제1 홈 및 상기 제2 홈 내에 절연막을 매립해서 제1 소자 분리 영역을 형성하고, 상기 제3 홈 내에 상기 절연막을 매립해서 제2 소자 분리 영역을 형성하는 스텝, 및 상기 제1 소자 분리 영역이 형성된 상기 제1 트랜지스터 영역에, 상기 제1 게이트 절연막을 개재하여, 제1 게이트 전극을 갖는 복수의 제1 MOS 트랜지스터를 형성하고, 상기 제2 소자 분리 영역이 형성된 상기 제2 트랜지스터 영역에, 상기 제2 게이트 절연막을 개재하여, 제2 게이트 전극을 갖는 복수의 제2 MOS 트랜지스터를 형성하는 스텝을 포함하는 반도체 장치의 제조 방법이 제공된다.
본 발명에 따르면, LV계 트랜지스터에서의 결정 결함의 발생을 억제하면서, HV계 트랜지스터에서의 STI 반전 리크를 방지하는 것이 가능해진다.
본 발명의 실시예는 첨부된 도면을 참조하여 설명될 것이다. 도면은 모식도이며, 따라서 크기 조정(scale)되지 않음을 유의해야 한다. 이하의 실시예들은 본 발명의 기술적인 개념을 채용한 장치 및 방법에 관한 것이며, 이 기술적인 개념은 본 발명의 구성성분의 재료, 형상, 구조 또는 구성을 특정하지 않는다. 청구되는 발명의 범위를 벗어나지 않고 이 기술적인 개념에 각종 변경 및 변형이 행해질 수 있다.
[제1 실시예]
도 1의 (a) 내지 도 1의 (c) 및 도 2의 (a) 내지 도 2의 (d)는, 본 발명의 제1 실시예에 따른 반도체 장치의 구성예를 도시하는 것이다. 본 실시예에서는, LV계 트랜지스터 영역과 HV계 트랜지스터 영역에서 소자 분리 구조가 상이한 반도체 장치의 예로서, 불휘발성의 반도체 기억 장치인 NAND형 플래시 메모리를 설명한다. 도 1의 (a)는 메모리 칩에서의 주변 회로부의 HV계 트랜지스터 영역을 모식적으로 도시하는 평면도이고, 도 1의 (b)는 주변 회로부의 LV계 트랜지스터 영역을 모식적으로 도시하는 평면도이고, 도 1의 (c)는 메모리 셀부를 모식적으로 도시하는 평면도이다. 도 2의 (a)는 도 1의 (a)의 IIA-IIA선(채널 폭 방향)을 따르는 HV계 트랜지스터 영역의 단면도이고, 도 2의 (b)는 도 1의 (a)의 IIB-IIB선(채널 길이 방향)을 따르는 HV계 트랜지스터 영역의 단면도이고, 도 2의 (c)는 도 1의 (b)의 IIC-IIC선(채널 길이 방향)을 따르는 LV계 트랜지스터 영역의 단면도이고, 도 2의 (d)는 도 1의 (c)의 IID-IID선(워드선 방향)을 따르는 메모리 셀부의 단면도이다.
도 1의 (a)에 도시하는 바와 같이, 칩 상의 주변 회로부(101)에서의 HV계 트랜지스터 영역(제1 트랜지스터 영역)(102)에는, 복수의 HV계 트랜지스터(본 예에서는, n형의 제1 MOS(metal oxide semiconductor) 트랜지스터)(201)가 형성되어 있다. HV계 트랜지스터(201) 각각은, 소자 영역(202)과 게이트 전극부(203)의 교차부에 배치되어 있다. 본 예의 경우, 게이트 전극부(제1 게이트 전극부)(203)가, 2 개의 소자 영역(202)에 걸치도록 배치되어, 1조(한 쌍)의 HV계 트랜지스터(201, 201)를 구성하고 있다. 소자 영역(202)은, 강한 수축 응력을 갖는 PSZ막 등의 도포막(절연막)을 매립해서 이루어지는 소자 분리 영역(STI)(204)에 의해 둘러싸여 있다. 또한, HV계 트랜지스터(201, 201)는 통상 HV계 트랜지스터 영역(102) 내에 랜덤하게 배치되어 있다.
IIA-IIA선을 따르는 단면에서, HV계 트랜지스터(201)의 게이트 전극부(203)는, 예를 들면 도 2의 (a)에 도시하는 바와 같이, 제1 도전형인 P형의 Si(실리콘) 기판(10) 상에 40㎚ 정도의 두께를 갖는 게이트 절연막(제1 게이트 절연막)(11)을 개재해서 형성되어 있다. 게이트 전극부(203)는, 제1 전극막(12) 상에 선택적으로 형성된 게이트간 절연막(제3 절연막)(13) 및 제2 전극막(14)을 개재해서 제3 전극막(15)을 적층하여 이루어지는 구성을 갖는다. 게이트 전극부(203) 상에는, 저항을 감소시키기 위한 금속 살리사이드막(16)이 형성되어 있다. 게이트간 절연막(13) 및 제2 전극막(14)은, 일부가 제1 전극막(12) 상에 위치하며, 또한, 소자 영역들(202) 사이의 STI(204)의 상면을 덮도록 해서 형성되어 있다. 이 단면에서의 STI(204)의 상면은, 제1 전극막(12)의 상면과 거의 동일한 높이로 되어 있다.
또한, STI(204)는 PSZ막의 단층막을 갖는 대신, 예를 들면, 2층 구조를 가질 수 있다. 이 2층 구조는, Si 기판(10)과 접하는 부분에 형성된 실리콘 산화막과 같은 절연막과, 이 실리콘 산화막 상에 형성된 PSZ막을 포함한다.
한편, IIB-IIB선을 따르는 단면에서, 소자 영역(202)에 대응하는 Si 기판(10) 상에는, 예를 들어 도 2의 (b)에 도시하는 바와 같이, 게이트 전극부(203) 의 측벽을 따라 제4 절연막으로 형성되는 스페이서막(17)이 형성되어 있다. 소자 영역(202)에 대응하는 Si 기판(10)의 표면부에는, LDD 구조를 갖는 확산층 영역(18a(n-), 18b(n+))이 형성되어 있다. 이 확산층 영역(18a, 18b) 상에 뿐만 아니라 상기 STI(204) 상에는, 제5 절연막(19) 및 제6 절연막(20)이 형성되어 있다. 이 단면(IIB-IIB)에서의 STI(204)의 상면은, Si 기판(10)의 상면과 거의 동일한 높이로 되어 있지만, 이것에 한하지 않는다.
도 1의 (b)에 도시하는 바와 같이, 칩 상의 주변 회로부(101)에서의 LV계 트랜지스터 영역(제2 트랜지스터 영역)(103)에는, 복수의 LV계 트랜지스터(본 예에서는, n형의 제2 MOS 트랜지스터)(301)가 형성되어 있다. LV계 트랜지스터(301) 각각은, 소자 영역(302)과 게이트 전극부(제2 게이트 전극부)(303)의 교차부에 배치되고 있다. 본 예의 경우, 게이트 전극부(303)가, 2개의 소자 영역(302)에 걸치도록 해서 배치되어, 1조(한 쌍)의 LV계 트랜지스터(301, 301)를 구성하고 있다. 소자 영역(302)은, 강한 수축 응력을 갖는 PSZ막 등의 도포막을 매립해서 형성되는 소자 분리 영역(STI)(304)에 의해 둘러싸여 있다. 또한, LV계 트랜지스터(301, 301)는, 통상, LV계 트랜지스터 영역(103) 내에 랜덤하게 배치되어 있다.
IIC-IIC선을 따르는 단면에서, LV계 트랜지스터(301)의 게이트 전극부(303)는, 예를 들어 도 2의 (c)에 도시하는 바와 같이, Si 기판(10) 상에 8㎚ 정도의 두께를 갖는 게이트 절연막(제2 게이트 절연막)(21)을 개재해서 형성되어 있다. LV계 트랜지스터(301)가 n형 트랜지스터인 경우, LV계 트랜지스터 영역(103)에 대응하는 Si 기판(10)에는, Si 기판(10)보다도 불순물 농도가 높은 P-웰 영역(10a)이 형성되어 있다. 또한, LV계 트랜지스터(301)가 p형 트랜지스터인 경우, LV계 트랜지스터 영역(103)에 대응하는 Si 기판(10)에는, N-웰 영역이 형성되게 된다.
게이트 전극부(303)는, 제1 전극막(12) 상에 선택적으로 형성된 게이트간 절연막(제3 절연막)(13) 및 제2 전극막(14)을 개재하여, 제3 전극막(15)을 적층하여 이루어지는 구성을 갖는다. 게이트 전극부(303) 상에는, 저항을 감소시키기 위한 금속 살리사이드막(16)이 형성되어 있다. 게이트간 절연막(13) 및 제2 전극막(14)은, 다른 단면(IIC-IIC선과 직교하는 방향을 따르는 도시하지 않은 단면)에서, 일부가 제1 전극막(12) 상에 위치하며, 또한, 소자 영역들 (302) 사이의 STI(304)의 상면을 덮도록 해서 형성되어 있다. 이 단면에서의 STI(304)의 상면은, Si 기판(10)의 상면과 거의 동일한 높이로 되어 있지만, 이것에 한하지 않는다.
또한, STI(304)는 PSZ막의 단층막을 갖는 대신, 예를 들면, 2층 구조를 가질 수 있다. 이 2층 구조는, Si 기판(10)과 접하는 부분에 형성된 실리콘 산화막과 같은 절연막과, 이 실리콘 산화막 상에 형성된 PSZ막을 포함한다.
또한, IIC-IIC선을 따르는 단면에서, 소자 영역(302)에 대응하는 Si 기판(10) 상에는, 예를 들어 도 2의 (c)에 도시하는 바와 같이, 게이트 전극부(303)의 측벽을 따라 제4 절연막으로 형성되는 스페이서막(17)이 형성되어 있다. 소자 영역(302)에 대응하는 Si 기판(10)의 표면부에는, LDD 구조를 갖는 확산층 영역(18a(n-), 18b(n+))이 형성되어 있다. 이 확산층 영역(18b) 상에 뿐만 아니라 상기 STI(304) 상에는, 제5 절연막(19) 및 제6 절연막(20)이 형성되어 있다.
또한, 이 LV계 트랜지스터 영역(103)에 형성된 게이트 절연막(21)의 상면은, 상기한 HV계 트랜지스터 영역(102)에 형성된 게이트 절연막(11)의 상면과 거의 동일한 높이로 되어 있다.
도 1의 (c)에 도시하는 바와 같이, 칩 상의 메모리 셀부(401)에서의 셀 영역(셀 어레이)(104)에는, 복수의 메모리 셀 트랜지스터 MC가 형성되어 있다. 메모리 셀 트랜지스터 MC는, 적층 게이트 전극 구조의 게이트 전극부(제3 게이트 전극부)(403)를 갖는 MOS 트랜지스터이며, 워드선(제어 게이트 전극) WL과 비트선 BL의 교차부에 각각 배치되어 있다. 게이트 전극부(403)는 제어 게이트 전극과 부유 게이트 전극을 포함한다. 예를 들어, FN 터널 전류를 사용해서 부유 게이트 전극에 대한 전하(전자)의 출입을 행함으로써, 데이터는 메모리 셀 트랜지스터 MC에서 재기입(프로그램 및 소거)된다. 통상은, 부유 게이트 전극에 전자가 주입된 상태가 "0" 데이터이며, 전자가 주입되지 않는 상태가 "1" 데이터이다. 부유 게이트 전극은 소자 영역(402)에 대응해서 형성되고, 제어 게이트 전극은 복수의 소자 영역(402)에 걸치도록 해서 배치되어 있다. 소자 영역(402)은, 강한 수축 응력을 갖는 PSZ막 등의 도포막을 매립해서 형성된 소자 분리 영역(STI)(404)에 의해서 둘러싸여 있다.
또한, STI(404)는 PSZ막의 단층막을 갖는 대신, 예를 들면, 2층 구조를 가질 수 있다. 이 2층 구조는, Si 기판(10)과 접하는 부분에 형성된 실리콘 산화막과 같은 절연막과, 이 실리콘 산화막 상에 형성된 PSZ막을 포함한다.
IID-IID선을 따르는 WL 방향의 단면에서, 메모리 셀 트랜지스터 MC의 게이트 전극부(403)는, 예를 들어 도 2의 (d)에 도시하는 바와 같이, Si 기판(10) 상에 터 널 절연막으로서의 8㎚ 정도의 두께를 갖는 게이트 절연막(제3 게이트 절연막)(21)을 개재해서 형성된 부유 게이트 전극으로서 기능하는 제1 전극막(12), 이 제1 전극막(12)의 상면 및 측면으로부터 STI(404) 상에 연속해서 형성된 게이트간 절연막(제3 절연막)(13)을 개재해서 형성된 제1 제어 게이트 전극으로서 기능하는 제2 전극막(14), 및, 제2 제어 게이트 전극으로서 기능하는 제3 전극막(15)을 포함하는 적층 구성을 갖는다. 게이트 전극부(403) 상에는 저항을 감소시키기 위한 금속 살리사이드막(16)이 형성되어 있다. 이 영역에서의 STI(404)의 상면은, 게이트 절연막(21)의 상면보다도 높고, 제1 전극막(12)의 상면보다 낮게 되어 있다.
또한, 셀 영역(104)의 Si 기판(10)의 상면은, 상기한 LV계 트랜지스터 영역(103)의 Si 기판(10)의 상면과 거의 동일한 높이로 되어 있다. 그 때문에, LV계 트랜지스터 영역(103) 및 셀 영역(104)에서의 게이트 절연막(21)의 상면들은 높이가 서로 일치하고 있다. 또한, 셀 영역(104)에 대응하는 Si 기판(10)에는, P-웰 영역(10a)이 형성되어 있다. 또한, P-웰 영역(10a) 아래에는 N-웰 영역(10b)이 형성되어 있다.
통상, NAND형 플래시 메모리의 경우, 복수의 메모리 셀 트랜지스터 MC가 직렬로 접속된다. 그 셀열의 일단부가 드레인측 셀렉트 트랜지스터를 통하여 비트선 BL에, 타단부가 소스측 셀렉트 트랜지스터를 통하여 소스선에 각각 접속되어 있다.
HV계 트랜지스터 영역(102)에는, 콘택트(상층 배선)(205)와 콘택트(상층 배선)(206)가 형성되어 있다. 콘택트(205)는 제7 절연막(22) 및 제8 절연막(23)을 관통하여, 금속 살리사이드막(16)에 연결된다. 콘택트(206)는 제5 절연막(19) 및 제6 절연막(20), 제7 절연막(22) 및 제8 절연막(23)을 관통하여, 확산층 영역(18b)에 연결된다.
또한, LV계 트랜지스터 영역(103)에는, 콘택트(상층 배선)(305)와 콘택트(상층 배선)(306)가 형성되어 있다. 콘택트(305)는 제7 절연막(22) 및 제8 절연막(23)을 관통하여, 금속 살리사이드막(16)에 연결된다. 콘택트(306)는 제5 절연막(19), 제6 절연막(20), 제7 절연막(22) 및 제8 절연막(23)을 관통하여, 확산층 영역(18b)에 연결된다.
또한, HV계 트랜지스터(201)의 게이트 전극부(203)의 상면, LV계 트랜지스터(301)의 게이트 전극부(303)의 상면, 및 메모리 셀 트랜지스터 MC의 게이트 전극부(403)의 상면은, 각각 거의 동일한 높이이다.
본 실시예의 경우에서, HV계 트랜지스터 영역(102)과 LV계 트랜지스터 영역(103)은 상이한 소자 분리 구조를 갖는다. 즉, HV계 트랜지스터 영역(102)의 STI(204)는 제1 영역(204Y)과, 제1 영역(204Y)의 저면보다도 깊은 저면을 갖는 제2 영역(204X)을 갖고 있다. 제1 영역(204Y)의 저면은 LV계 트랜지스터 영역(103)의 STI(304)의 저면과 깊이가 동일하다. 도 2의 (a)에 도시하는 바와 같이, 제1 영역(204Y)의 측면은, 채널 폭 방향에서, 게이트 절연막(11) 및 제1 전극막(12)과 접하고 있다. 또한, 제2 영역(204X)은, 채널 폭 방향에서, 제1 영역들 (204Y) 사이에 형성되어 있다. 즉, 채널 폭 방향에서, 제1 영역(204Y)과 제2 영역(204X)은 서로 접속되어 있다.
한편, 도 2의 (b)에 도시하는 바와 같이, 채널 길이 방향에서는, STI(204)는 제1 영역(204Y)만으로 형성되어 있다. 즉, STI(204)는 LV계 트랜지스터 영역(103)의 채널 길이 방향에서 제1 영역(204Y)만으로 구성되어 있다. 제1 영역(204Y)과 제2 영역(204X) 간의 저면의 차는, 게이트 절연막(11)과 제1 전극막(12) 간의 막 두께 차와 동일하다(본 예의 경우, 약 30㎚). 이에 의해, LV계 트랜지스터 영역(103)의 STI(304)를, 결정 결함의 발생을 방지할 수 있을 정도로 얕게 한 경우에는, HV계 트랜지스터 영역(102)의 STI(204)를, 형성된 제2 영역(204X)에 의해, STI 반전 리크의 증가를 억제하기에 충분한 깊이로 할 수 있다. 또한, 이 제1 영역(204Y)으로부터 제2 영역(204X)까지의 접속 부분은, 제1 영역(204Y)으로부터 서서히 깊게 되는 완만한 형상을 가져, 접속 부분에서의 전계 집중을 완화할 수 있다. 그 때문에, 접속 부분에서의 채널 형성을 방지하고, STI 반전 리크의 증가를 효과적으로 억제할 수 있다. 이러한 형상을 갖는 제2 영역(204X)은, 예를 들어 후술하는 게이트 절연막 가공을 실시함으로써, STI(204, 304)의 가공 시에 자동적으로 형성될 수 있다. 즉, 게이트 절연막(21)은 주변 회로부(101)의 HV계 트랜지스터 영역(102)의 STI(204)의 형성부에 형성된다.
높은 불순물 농도를 갖는 P형의 확산층 FT(제1 도전형의 불순물 영역)는, 예를 들면, Si 기판(10) 상에서, 채널 폭 방향에서 STI(204)의 제2 영역(204X) 아래에서, 그리고 채널 길이 방향에서 STI(204)의 제1 영역(204Y) 아래에서 형성될 수 있다. 이 경우, STI 반전 리크가 효과적으로 방지될 수 있다.
HV계 트랜지스터(201)의 게이트 길이는 1㎛ 내지 10㎛이고, HV계 트랜지스터(201)가 소자 영역(202)의 소스와 드레인 간에 고전압을 부가해도 브레이크 다운 하지 않도록 길게 되어 있다. 한편, LV계 트랜지스터(301)의 게이트 길이는 0.15㎛ 내지 0.5㎛이고, 고속 동작을 위해 짧게 되어 있다. 즉, 채널 길이 방향에서, HV계 트랜지스터(201)의 소자 영역(202)은, LV계 트랜지스터(301)의 소자 영역(302)보다도 길어진다. 이 결과, HV계 트랜지스터(201)는 PSZ막의 응력에 대하여 강한 구조를 갖고 있다고 할 수 있으며, 채널 길이 방향에서의 STI(204)의 단면적이 크게 되어도 HV계 트랜지스터(201)에서는 결정 결함이 발생하기 어렵다.
다음으로, 도 3의 (a) 내지 도 3의 (d)에서부터 도 15의 (a) 내지 도 15의 (d)를 참조하여, 상술한 NAND형 플래시 메모리의 제조 방법에 대해서 설명한다. 또한, 각 도면의 "a"는 도 2의 (a)에 대응하는 단면도이며, 각 도면의 "b"는 도 2의 (b)에 대응하는 단면도이고, 각 도면의 "c"는 도 2의 (c)에 대응하는 단면도이며, 각 도면의 "d"는 도 2의 (d)에 대응하는 단면도이다.
우선, 도 3의 (a) 내지 도 3의 (d)에 도시하는 바와 같이, HV계 트랜지스터(201)의 게이트 전극부(203), LV계 트랜지스터(301)의 게이트 전극부(303), 및 메모리 셀 트랜지스터 MC의 게이트 전극부(403)의 상면의 높이가 일정하게 될 수 있도록, HV계 트랜지스터 영역(102)에 대응하는 Si 기판(10)의 상면을 에칭한다.
다음으로, 도 4의 (a) 내지 도 4의 (d)에 도시하는 바와 같이, Si 기판(10)의 전체면에, HV계 트랜지스터(201)의 게이트 절연막(11)으로서 기능하는 실리콘 산화막과 같은 제1 절연막을, 40㎚ 정도의 두께가 되도록 퇴적한다. 또한, 제1 절연막의 형성 전후에, LV계 트랜지스터 영역(103) 및 셀 영역(104)에 대응하는 Si 기판(10)의 표면부에는, 각각, P-웰 영역(10a)이 형성된다. LV계 트랜지스터(301) 가 p형 트랜지스터인 경우, LV계 트랜지스터 영역(103)에 대응하는 Si 기판(10)에는 N-웰 영역이 형성된다. 또한, 셀 영역(104)에서는, P-웰 영역(10a) 아래에 N-웰 영역(10b)이 형성된다.
다음으로, 도 5의 (a) 내지 도 5의 (d)에 도시하는 바와 같이, 리소그래피 기술과 에칭 기술을 사용하여, LV계 트랜지스터 영역(103)에 대응하는 Si 기판(10)의 상면에는, LV계 트랜지스터(301)의 게이트 절연막(21)으로서 기능하는 제2 절연막을 8㎚ 정도의 두께가 되도록 형성한다. 또한, 셀 영역(104)에 대응하는 Si 기판(10)의 상면에는, 메모리 셀 트랜지스터 MC의 게이트 절연막(터널 절연막)(21)으로서 기능하는 제2 절연막을, 열산화법 또는 CVD법 등에 의해, 각각 8㎚ 정도의 두께가 되도록 형성한다. 동시에, HV계 트랜지스터 영역(102)의, 소자 분리용의 STI(204)를 형성하는 제2 영역(204X)에도, 게이트 절연막(21)을 8㎚ 정도의 두께가 되도록 형성한다(게이트 절연막 가공). 그 결과, HV계 트랜지스터 영역(102)의 STI(204)의 형성부에 대하여, 게이트 절연막(11)과 게이트 절연막(21) 간의 의 막 두께 차(본 예의 경우, 약 30㎚)에 대응하는 단차(step)가 형성된다.
여기서, HV계 트랜지스터 영역(102)의 채널 폭 방향에서의 STI(204)에서, 게이트 절연막(21)으로서 기능하는 영역이 제2 영역(204X)이고, 게이트 절연막(11)으로서 기능하는 영역이 제1 영역(204Y)이다. 또한, 제1 영역(204Y)과 제2 영역(204X) 간의 접속 부분은, 제2 영역(204X)을 향해 서서히 낮아지는 형상을 갖고 있다.
이때, HV계 트랜지스터 영역(102)의 제1 영역(204Y) 및 제2 영역(204X)에서 의, Si 기판(10)의 상면의 높이는 거의 동일하다. 한편, HV계 트랜지스터 영역(102)의 제1 영역(204Y) 및 제2 영역(204X)에서의 Si 기판(10)의 상면보다도, LV계 트랜지스터 영역(103)에 대응하는 Si 기판(10)의 상면은 높다. 즉, HV계 트랜지스터 영역(102)의 제2 영역(204X)의 게이트 절연막(21)의 막 두께는, LV계 트랜지스터 영역(103)의 게이트 절연막(21)의 막 두께와 동일하지만, HV계 트랜지스터 영역(102)의 제2 영역(204X)의 게이트 절연막(21)의 하면은, LV계 트랜지스터 영역(103)의 게이트 절연막(21)의 하면보다도 낮게 되어 있다.
STI 반전 리크를 방지하기 위해서는, 제2 영역(204X)의 용량이 클수록 좋다. 이 제2 영역(204X)이 채널 폭 방향에서 지나치게 커지면, 리소그래피 공정 동안의 맞춤 어긋남(process flunctuation) 등에 의해, STI(204)의 근방에 위치한 게이트 절연막(11)의 막 두께가 게이트 절연막(21)의 막 두께와 동일할 수 있다. 즉, 제2 영역(204X)은, 리소그래피 공정에서의 맞춤 어긋남 등을 고려해서 최대 사이즈로 되도록 형성하는 것이 바람직하다.
도 6의 (a) 내지 도 6의 (d)에 도시하는 바와 같이, 메모리 셀 트랜지스터 MC의 부유 게이트 전극으로서 기능하는 제1 전극막(12)을 전체면에 퇴적한다. 제1 전극막(12) 위에 STI(204, 304, 404)를 형성하기 위한 제1 마스크재(31)를 일정한 막 두께가 되도록 퇴적시킨다.
도 7의 (a) 내지 도 7의 (d)에 도시하는 바와 같이, 리소그래피 기술과 에칭 기술을 사용하여, STI(204, 304, 404)를 형성하기 위한 소자 분리홈(제1, 제2, 제3 및 제4 홈)(204a, 304a, 404a)을 각각 형성한다. 이 경우, 적어도 STI(304)가, LV 계 트랜지스터 영역(103)에서의 결정 결함의 발생을 방지하여, HV계 트랜지스터 영역(102)에서의 접합 리크 등의 문제를 발생시키지 않을 정도의 깊이를 갖도록, 소자 분리홈(204a, 304a, 404a)의 깊이가 조정된다. 이 소자 분리홈(204a, 304a, 404a)의 형성 시에서는, HV계 트랜지스터 영역(102)의 STI(204)의 형성부에 형성되고, 게이트 절연막(11)과 게이트 절연막(21) 간의 막 두께 차에 대응하는 단차가, 소자 분리홈(204a)의 저부에 전사된다. 이에 의해, HV계 트랜지스터 영역(102)의 STI(204)의 저면의 일부에, LV계 트랜지스터 영역(103)의 STI(304)보다도 깊은 제2 영역(204X)을 형성할 수 있다.
또한, 여기서의 에칭은, 게이트 절연막(11, 21)과 Si 기판(10) 사이에 선택비가 없는 상태에서 에칭을 행한 경우를 상정하고 있다. 예를 들어, 게이트 절연막(11, 21)의 에칭 레이트와 Si 기판(10)의 에칭 레이트가 동일한 경우, 소자 분리홈(204a)의 제1 영역(204Y)의 저면의 위치와 소자 분리홈(304a, 404a)의 저면의 위치는, HV계 트랜지스터 영역(102), LV계 트랜지스터 영역(103) 및 셀 영역(104)의 제1 영역(204Y)에서 거의 동일하게 된다. 그러나, 소자 분리홈은 폭이 가늘어지면 에칭 레이트가 저하하기 때문에, LV계 트랜지스터 영역(103)의 소자 분리홈(304a)보다도 셀 영역(104)의 소자 분리홈(404a)이 낮아질 수 있다. 따라서, "소자 분리홈(204a, 304a, 404a)의 저면의 위치가 거의 동일하게 된다"라는 것은, HV계 트랜지스터 영역(102), LV계 트랜지스터 영역(1003) 및 셀 영역(104)을 동시에 동일 조건 하에서 에칭을 행한 경우를 의미한다.
이와는 대조적으로, Si 기판(10)의 에칭 레이트가 게이트 절연막(11, 21)의 에칭 레이트보다 빠른 경우, Si 기판(10)의 표면으로부터 소자 분리홈(204a)의 제1 영역(204Y) 및 제2 영역(204X)의 저면까지의 거리는, 게이트 절연막(11, 21)과 Si 기판(10) 간의 선택비가 없는 경우와 동일하게 된다. 또한, Si 기판(10)의 표면으로부터 소자 분리홈(204a)의 제2 영역(204X)의 저면까지의 거리는, Si 기판(10)의 표면으로부터 소자 분리홈(204a)의 제1 영역(204Y)의 저면까지의 거리보다도 커진다. 즉, 게이트 절연막(11, 21)의 에칭 레이트와 Si 기판(10)의 에칭 레이트가 상이한 경우라도, HV계 트랜지스터 영역(102)의 소자 분리홈(204a)의 제2 영역(204X)이, STI 반전 리크를 방지하기에 충분한 깊이로 되도록 형성될 필요가 있다.
다음으로, 도 8의 (a) 내지 도 8의 (d)에 도시하는 바와 같이, 소자 분리홈(204a, 304a, 404a) 내에 PSZ막 등의 도포막을 매립한 후, 도포막의 상면을 제1 마스크 재(31)를 스토퍼로 해서 평탄화한다. 이에 의해, HV계 트랜지스터 영역(102)의 STI(204), LV계 트랜지스터 영역(103)의 STI(304) 및 셀 영역(104)의 STI(404)를 형성한다.
또한, STI(204, 304, 404)를 형성한 후에, 예를 들어, STI(204)의 제2 영역(204X)의 하부의 Si 기판(10) 내에, 불순물 농도가 짙은 P형의 확산층 영역(제1 도전형의 불순물 영역)을 형성할 수 있다. 이 경우, STI 반전 리크를 효과적으로 방지할 수 있다.
도 9의 (a) 내지 도 9의 (d)에 도시하는 바와 같이, 에칭에 의해, STI(204, 304, 404)의 상면의 높이를 제1 전극막(12)의 상면의 높이에 맞춘다.
도 10의 (a) 내지 도 10의 (d)에 도시하는 바와 같이, 셀 영역(104)의 STI(404)의 상면의 높이를, 에칭에 의해, 제1 전극막(12)의 상면의 높이보다도, 더욱 낮춘다. 또한, 제1 마스크재(31)를 제거한 후, 전체면에, 메모리 셀 트랜지스터 MC의 게이트간 절연막(13)을 형성하기 위한 제3 절연막, 및 메모리 셀 트랜지스터 MC의 제1 제어 게이트 전극을 형성하기 위한 제2 전극막(14)을 순서대로 퇴적한다.
도 11의 (a) 내지 도 11의 (d)에 도시하는 바와 같이, 메모리 셀 트랜지스터 MC의 제2 제어 게이트 전극으로서 기능하는 제3 전극막(15)과 제1, 제2 전극막(12, 14)을 전기적으로 접속하기 위해, HV계 트랜지스터 영역(102) 및 LV계 트랜지스터 영역(103)에서, 제2 전극막(14)과 제3 절연막(13)을 일부 박리한다. 이어서, 전체면에, 제3 전극막(15) 및 절연막(32)을 순서대로 퇴적시킨다.
도 12의 (a) 내지 도 12의 (d)에 도시하는 바와 같이, 리소그래피 기술과 에칭 기술을 사용하여, HV계 트랜지스터(201)의 게이트 전극부(203), LV계 트랜지스터(301)의 게이트 전극부(303), 및 메모리 셀 트랜지스터 MC의 게이트 전극부(403)를 각각 가공(패터닝)한다. 또한, 예를 들어 도 12의 (b 및 도 12의 (c에 도시하는 바와 같이, 소자 영역(202, 302)에 대응하는, Si 기판(10)의 표면부에 N형 불순물을 주입해서 확산층 영역(18a)을 형성한다. 그리고, 제4 절연막을 퇴적한 후, 선택 에칭 기술을 사용하여, 게이트 전극부(203)의 측벽부에 HV계 트랜지스터(201)의 게이트 측벽 구조인 스페이서막(17)과, 게이트 전극부(303)의 측벽부에 LV계 트랜지스터(301)의 게이트 측벽 구조인 스페이서막(17)을 형성한다. 이어서, Si 기판(10)의 표면부에 선택적으로 N형 불순물을 주입해서 확산층 영역(18b)을 형성한 다.
또한, 제4 절연막은, 제1 전극막(12), 제2 전극막(14), 및 제3 전극막(15) 사이에, 원하는 에칭 선택비를 제공할 수 있는 절연막이다. 또한, p형 트랜지스터를 형성하고자 하는 경우에는, N형 불순물 대신에, P형 불순물을 주입한다.
도 13의 (a) 내지 도 13의 (d)에 도시하는 바와 같이, 전체면에, 제5 절연막(19) 및 제6 절연막(20)을 순서대로 퇴적시킨다.
도 14의 (a) 내지 도 14의 (d)에 도시하는 바와 같이, 스페이서막(17)의 상면의 높이와 동일하게 되도록 제5 절연막(19) 및 제6 절연막(20)의 상면을 평탄화하고, 에칭 기술을 사용하여, HV계 트랜지스터(201) 및 LV계 트랜지스터(301)의 게이트 전극부(203, 303) 상의 절연막(32)을 박리한다. 이어서, 그 절연막(32)을 박리한 부분에 금속 살리사이드막(16)을 형성한다.
도 15의 (a) 내지 도 15의 (d)에 도시하는 바와 같이, 전체면에, 제7 절연막(22) 및 제8 절연막(23)을 순서대로 퇴적시킨다.
일반적인 콘택트 형성 공정과 배선 형성 공정을 거쳐, 도 1의 (a) 내지 도 1의 (c) 및 도 2의 (a) 내지 도 2의 (d)에 도시한 구성을 갖는 NAND형 플래시 메모리가 완성된다. 즉, 콘택트(205) 및 콘택트(206)가 HV계 트랜지스터 영역(102)에 형성되고, 콘택트(205)는 제7 절연막(22) 및 제8 절연막(23)을 관통하여, 금속 살리사이드막(16)에 연결되고, 콘택트(206)는 제5 절연막(19), 제6 절연막(20), 제7 절연막(22) 및 제8 절연막(23)을 관통하여, 확산층 영역(18b)에 연결된다. LV계 트랜지스터 영역(103)에서는, 콘택트(305) 및 콘택트(306)가 형성되고, 콘택 트(305)는 제7 절연막(22) 및 제8 절연막(23)을 관통하여, 금속 살리사이드막(16)에 연결되고, 콘택트(306)는 제5 절연막(19), 제6 절연막(20), 제7 절연막(22) 및 제8 절연막(23)을 관통하여, 확산층 영역(18b)에 연결된다. 셀 영역(104)에서는, 도시하고 있지 않은, 소스선 콘택트, 소스선, 비트선 콘택트 및 비트선 등이 형성된다.
상기한 바와 같이, HV계 트랜지스터 영역의 STI와 LV계 트랜지스터 영역의 STI를 동시에 형성하는 프로세스에서, 매립 소자 분리용 절연막에 큰 수축 응력을 갖는 PSZ막과 같은 도포막을 사용하는 경우, 주변 회로부의 HV계 트랜지스터 영역 내의 매립 소자 분리용 절연막의 저면의 일부를 하향으로 돌출시키도록 하고 있다. 즉, HV계 트랜지스터 영역의 STI의 형성부에 게이트 절연막 가공을 실시함으로써, STI의 형성 시에, HV계 트랜지스터 영역의 STI의 저면에 다른 부분보다도 깊은 하향의 볼록부(제2 영역)를 형성하도록 하고 있다. 이에 의해, LV계 트랜지스터 영역에서의 결정 결함의 발생을 억제할 수 있는 깊이를 갖는 STI를 형성할 때에, 동시에, HV계 트랜지스터 영역의 STI의 저면에, 게이트 절연막들 간의 막 두께 차에 대응하는 깊이를 갖는 제2 영역을 자동적으로 형성할 수 있게 된다. 따라서, 제2 영역의 양만큼, HV계 트랜지스터 영역의 STI에서의 매립 소자 분리용 절연막의 막 두께(양)를 증가시킬 수 있다. 이에 의해, LV계 트랜지스터 영역에서의 결정 결함의 발생을 억제할 수 있다. 또한, HV계 트랜지스터 영역에서는, 충분한 막 두께를 갖는 매립 소자 분리용 절연막에 의해, STI 반전 리크를 방지할 수 있다.
특히, 채널 폭 방향에서의 STI(204) 상에는 게이트 전극부(203)가 형성되어 있다. 그 때문에, 게이트 전극부(203)에 전압을 가하면 STI 반전 리크가 발생하기 쉽다. 따라서, 채널 폭 방향에서의 STI(204)의 저면을 본 실시예에서와 같이 깊게 함으로써, STI 반전 리크의 증가를 효과적으로 방지할 수 있다.
게다가, 게이트 절연막 가공은 마스크 패턴의 간단한 수정만으로 용이하게 실시하는 것이 가능하기 때문에, 공정의 추가 또는 제조의 복잡화하는 일 없이, LV계 트랜지스터 영역과 HV계 트랜지스터 영역에서 상이한 소자 분리 구조의 STI를 구비하는 NAND형 플래시 메모리를 용이하게 획득할 수 있다.
[제1 실시예의 변형예 1]
도 16의 (a) 내지 도 16의 (d)는, 제1 실시예의 변형예 1을 도시하는 것이다. 이 변형예 1이 상기한 제1 실시예와 상이한 점은, 채널 길이 방향에 대해서도, 제2 영역(204X)이 제1 영역들(204Y) 사이에 형성되어 있다는 점이다. 즉, STI(204)의 채널 길이 방향의 형상이, 채널 폭 방향과 동일하게 되어 있다. 그 결과, 제1 실시예의 경우에서보다도, 채널 길이 방향에서, STI(204)의 저부를 깊게 할 수 있으므로, STI(204)를 사이에 두고 서로 이웃하는 HV계 트랜지스터(201)의 확산층 영역들(18a, 18b) 사이에 큰 전위차가 있더라도, STI 반전 리크를 방지할 수 있다.
이하에, 제1 실시예의 변형예 1에 따른, 반도체 장치의 제조 방법에 대해서 설명한다. 또한, 상기한 제1 실시예와 동일 부분에는 동일한 부호가 제공되며 상세한 설명은 생략됨을 유의한다.
높은 불순물 농도를 갖는 P형의 확산층 영역 FT(제1 도전형의 불순물 영역) 는, 예를 들면, Si 기판(10) 상에서, 채널 폭 방향에서 및 채널 길이 방향에서 STI(204)의 제2 영역(204X) 아래에서 형성될 수 있다. 이 경우, STI 반전 리크가 효과적으로 방지될 수 있다.
본 실시예는 도 4의 (a) 내지 도 4의 (d)까지는, 제1 실시예와 동일하다. 그 후, 도 17의 (a) 내지 도 17의 (d)에 도시하는 바와 같이, 채널 길이 방향에서의 HV계 트랜지스터 영역(102)의 STI(204)의 형성부에 대하여, 채널 폭 방향과 마찬가지로, HV계 트랜지스터 영역(102)의 게이트 절연막(11)과 LV계 트랜지스터 영역(103)의 게이트 절연막(21) 간의 막 두께 차에 대응하는 단차(게이트 절연막(21))를 형성한다.
여기서, 게이트 절연막(21)으로서 기능하는 영역이 제2 영역(204X)이고, 게이트 절연막(11)으로서 기능하는 영역이 제1 영역(204Y)이다. 또한, 제1 영역(204Y)과 제2 영역(204X) 간의 접속 부분은, 제2 영역(204X)에 향해 서서히 낮아지는 형상을 갖고 있다.
다음으로, 도 18의 (a) 내지 도 18의 (d)에 도시하는 바와 같이, 소자 분리홈(204a, 304a, 404a)를 동시에 형성한 후, PSZ막 등의 도포막을 매립하고, HV계 트랜지스터 영역(102)의 STI(204), LV계 트랜지스터 영역(103)의 STI(304), 및 셀 영역(104)의 STI(404)를 형성한다.
도 19의 (a) 내지 도 19의 (d)에 도시하는 바와 같이, 에칭에 의해, STI(204, 304, 404)의 상면의 높이를, 제1 전극막(12)의 상면의 높이에 맞춘다.
도 20의 (a) 내지 도 20의 (d)에 도시하는 바와 같이, 셀 영역(104)의 STI(404)의 상면의 높이를, 에칭에 의해, 제1 전극막(12)의 상면의 높이보다도 더욱 낮춘다. 또한, 제1 마스크재(31)를 제거한 후, 전체면에 메모리 셀 트랜지스터 MC의 게이트간 절연막(13)을 형성하기 위한 제3 절연막, 및 메모리 셀 트랜지스터 MC의 제1 제어 게이트 전극을 형성하기 위한 제2 전극막(14)을 순서대로 퇴적한다.
도 21의 (a) 내지 도 21의 (d)에 도시하는 바와 같이, 메모리 셀 트랜지스터 MC의 제2 제어 게이트 전극으로서 기능하는 제3 전극막(15)과 제1, 제2 전극막(12, 14)을 전기적으로 접속하기 위해서, HV계 트랜지스터 영역(102) 및 LV계 트랜지스터 영역(103)에서, 제2 전극막(14)과 제3 절연막(13)을 일부 박리한다. 이어서, 전체면에, 제3 전극막(15) 및 절연막(32)을 순서대로 퇴적시킨다.
도 22의 (a) 내지 도 22의 (d)에 도시하는 바와 같이, 리소그래피 기술과 에칭 기술을 사용하여, HV계 트랜지스터(201)의 게이트 전극부(203), LV계 트랜지스터(301)의 게이트 전극부(303), 및 메모리 셀 트랜지스터 MC의 게이트 전극부(403)를 각각 가공(패터닝)한다. 또한, 예를 들어 도 22의 (b) 및 도 22의 (c)에 도시하는 바와 같이, 소자 영역(202, 302)에 대응하는, Si 기판(10)의 표면부에 N형 불순물을 주입해서 확산층 영역(18a)을 형성한다. 그리고, 제4 절연막을 퇴적한 후, 선택 에칭 기술을 사용하여, 게이트 전극부(203)의 측벽부에 HV계 트랜지스터(201)의 게이트 측벽 구조인 스페이서막(17)과, 게이트 전극부(303)의 측벽부에 LV계 트랜지스터(301)의 게이트 측벽 구조인 스페이서막(17)을 형성한다. 그 후, Si 기판(10)의 표면부에 선택적으로 N형 불순물을 주입해서 확산층 영역(18b)을 형성한다.
또한, 제4 절연막은, 제1 전극막(12), 제2 전극막(14), 및 제3 전극막(15) 사이에 원하는 에칭 선택비를 제공할 수 있는 절연막이다. p형 트랜지스터를 형성하고자 하는 경우에는, N형 불순물 대신에, P형 불순물을 주입한다.
도 23의 (a) 내지 도 23의 (d)에 도시하는 바와 같이, 전체면에, 제5 절연막(19) 및 제6 절연막(20)을 순서대로 퇴적시킨다.
도 24의 (a) 내지 도 24의 (d)에 도시하는 바와 같이, 스페이서막(17)의 상면의 높이와 동일하게 되도록, 제5 절연막(19) 및 제6 절연막(20)의 상면을 평탄화하고, 에칭 기술을 사용하여, HV계 트랜지스터(201) 및 LV계 트랜지스터(301)의 게이트 전극부(203, 303) 상의 절연막(32)을 박리한다. 그 후, 그 절연막(32)을 박리한 부분에 금속 살리사이드막(16)을 형성한다.
도 25의 (a) 내지 도 25의 (d)에 도시하는 바와 같이, 전체면에, 제7 절연막(22) 및 제8 절연막(23)을 순서대로 퇴적시킨다.
일반적인 콘택트 형성 공정과 배선 형식 공정을 거쳐, 도 16의 (a) 내지 도 16의 (d)에 도시한 구성의 NAND형 플래시 메모리가 완성된다. 즉, HV계 트랜지스터 영역(102)에는 콘택트(205)와 콘택트(206)가 형성되어 있고, 콘택트(205)는 제7 절연막(22) 및 제8 절연막(23)을 관통하여, 금속 살리사이드막(16)에 연결되는 반면, 콘택트(206)는 제5 절연막(19) 및 제6 절연막(20), 제7 절연막(22) 및 제8 절연막(23)을 관통하여, 확산층 영역(18b)에 연결된다. LV계 트랜지스터 영역(103)에는, 콘택트(305)와 콘택트(306)가 형성되어 있고, 콘택트(305)는 제7 절연막(22) 및 제8 절연막(23)을 관통하여, 금속 살리사이드막(16)에 연결되는 반면, 콘택 트(306)는 제5 절연막(19), 제6 절연막(20), 제7 절연막(22) 및 제8 절연막(23)을 관통하여, 확산층 영역(18b)에 연결된다. 셀 영역(104)에서는, 도시하고 있지 않은，소스선 콘택트, 소스선, 비트선 콘택트 및 비트선 등이 형성된다.
본 변형예 1의 구성에서도, 트레이드 오프인, LV계 트랜지스터에서의 결정 결함의 발생을 억제하면서, HV계 트랜지스터에서의 STI 반전 리크를 방지하는 것이 가능해진다.
상기한 실시예에서는, NAND형 플래시 메모리를 예로 설명하였지만, 본 발명은 이에 한정되지 않는다. 예를 들어, LV계 트랜지스터 영역과 HV계 트랜지스터 영역에서 상이한 소자 분리 구조를 갖는 각종 반도체 장치에 또한 적용할 수 있다.
또한, PSZ막에 한하지 않고, 예를 들어, NSG 또는 스핀 온 글라스(spin on glass;SOG)의 도포막 외에, 큰 수축 응력을 갖는 각종 절연막을 사용하는 것도 가능하다.
추가의 이점 및 변형이 당업자들에게 쉽게 일어날 수 있다. 그러므로, 더 넓은 양상에서의 본 발명은 본 명세서에서 도시되고 설명된 특정 상세사항 및 대표적인 실시예에 한정되지 않는다. 따라서, 첨부되는 특허청구범위와 그 동등물에 의해 규정되는 일반적인 발명의 개념의 취지 및 범위를 벗어나지 않고 각종 변형이 일어날 수 있다.
도 1의 (a) 내지 도 1의 (c)는 본 발명의 제1 실시예에 따른 반도체 장치(NAND형 플래시 메모리)의 구성예를 도시하는 평면도.
도 2의 (a) 내지 도 2의 (d)는 제1 실시예에 따른 NAND형 플래시 메모리의 구성예를 도시하는 단면도.
도 3의 (a) 내지 도 3의 (d)는 제1 실시예에 따른 NAND형 플래시 메모리의 제조 프로세스를 설명하기 위해 도시하는 단면도.
도 4의 (a) 내지 도 4의 (d)는 제1 실시예에 따른 NAND형 플래시 메모리의 제조 프로세스를 설명하기 위해 도시하는 단면도.
도 5의 (a) 내지 도 5의 (d)는 제1 실시예에 따른 NAND형 플래시 메모리의 제조 프로세스를 설명하기 위해 도시하는 단면도.
도 6의 (a) 내지 도 6의 (d)는 제1 실시예에 따른 NAND형 플래시 메모리의 제조 프로세스를 설명하기 위해 도시하는 단면도.
도 7의 (a) 내지 도 7의 (d)는 제1 실시예에 따른 NAND형 플래시 메모리의 제조 프로세스를 설명하기 위해 도시하는 단면도.
도 8의 (a) 내지 도 8의 (d)는 제1 실시예에 따른 NAND형 플래시 메모리의 제조 프로세스를 설명하기 위해 도시하는 단면도.
도 9의 (a) 내지 도 9의 (d)는 제1 실시예에 따른 NAND형 플래시 메모리의 제조 프로세스를 설명하기 위해 도시하는 단면도.
도 10의 (a) 내지 도 10의 (d)는 제1 실시예에 따른 NAND형 플래시 메모리의 제조 프로세스를 설명하기 위해 도시하는 단면도.
도 11의 (a) 내지 도 11의 (d)는 제1 실시예에 따른 NAND형 플래시 메모리의 제조 프로세스를 설명하기 위해 도시하는 단면도.
도 12의 (a) 내지 도 12의 (d)는 제1 실시예에 따른 NAND형 플래시 메모리의 제조 프로세스를 설명하기 위해 도시하는 단면도.
도 13의 (a) 내지 도 13의 (d)는 제1 실시예에 따른 NAND형 플래시 메모리의 제조 프로세스를 설명하기 위해 도시하는 단면도.
도 14의 (a) 내지 도 14의 (d)는 제1 실시예에 따른 NAND형 플래시 메모리의 제조 프로세스를 설명하기 위해 도시하는 단면도.
도 15의 (a) 내지 도 15의 (d)는 제1 실시예에 따른 NAND형 플래시 메모리의 제조 프로세스를 설명하기 위해 도시하는 단면도.
도 16의 (a) 내지 도 16의 (d)는 제1 실시예의 변형예 1에 따른 NAND형 플래시 메모리의 구성예를 도시하는 단면도.
도 17의 (a) 내지 도 17의 (d)는 제1 실시예의 변형예 1에 따른 NAND형 플래시 메모리의 제조 프로세스를 설명하기 위해 도시하는 단면도.
도 18의 (a) 내지 도 18의 (d)는 제1 실시예의 변형예 1에 따른 NAND형 플래시 메모리의 제조 프로세스를 설명하기 위해 도시하는 단면도.
도 19의 (a) 내지 도 19의 (d)는 제1 실시예의 변형예 1에 따른 NAND형 플래시 메모리의 제조 프로세스를 설명하기 위해 도시하는 단면도.
도 20의 (a) 내지 도 20의 (d)는 제1 실시예의 변형예 1에 따른 NAND형 플래시 메모리의 제조 프로세스를 설명하기 위해 도시하는 단면도.
도 21의 (a) 내지 도 21의 (d)는 제1 실시예의 변형예 1에 따른 NAND형 플래시 메모리의 제조 프로세스를 설명하기 위해 도시하는 단면도.
도 22의 (a) 내지 도 22의 (d)는 제1 실시예의 변형예 1에 따른 NAND형 플래시 메모리의 제조 프로세스를 설명하기 위해 도시하는 단면도.
도 23의 (a) 내지 도 23의 (d)는 제1 실시예의 변형예 1에 따른 NAND형 플래시 메모리의 제조 프로세스를 설명하기 위해 도시하는 단면도.
도 24의 (a) 내지 도 24의 (d)는 제1 실시예의 변형예 1에 따른 NAND형 플래시 메모리의 제조 프로세스를 설명하기 위해 도시하는 단면도.
도 25의 (a) 내지 도 25의 (d)는 제1 실시예의 변형예 1에 따른 NAND형 플래시 메모리의 제조 프로세스를 설명하기 위해 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : Si 기판(10)
102 : HV계 트랜지스터 영역
103 : LV계 트랜지스터 영역
11, 21 : 게이트 절연막
203, 303, 403 : 게이트 전극부
201 : HV계 트랜지스터
301 : LV계 트랜지스터

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 상의 제1 트랜지스터 영역에 형성된 제1 게이트 절연막 및 상기 반도체 기판 상의 제2 트랜지스터 영역에 형성되며 상기 제1 게이트 절연막보다도 막 두께가 얇은 제2 게이트 절연막;
    상기 제1 게이트 절연막 상에 형성되고 제1 게이트 전극을 각각 갖는 복수의 제1 MOS 트랜지스터;
    상기 제2 게이트 절연막 상에 형성되고 제2 게이트 전극을 각각 갖는 복수의 제2 MOS 트랜지스터;
    상기 복수의 제1 M0S 트랜지스터들 간에 제공되고, 상기 반도체 기판 내에 절연막을 매립해서 형성되는, 상기 제1 트랜지스터 영역의 제1 소자 분리 영역; 및
    상기 복수의 제2 MOS 트랜지스터들 간에 제공되고, 상기 반도체 기판 내에 절연막을 매립해서 형성되는, 상기 제2 트랜지스터 영역의 제2 소자 분리 영역
    을 포함하고,
    상기 제1 소자 분리 영역은 제1 영역과 제2 영역을 가지며,
    상기 제2 영역의 저면은 상기 제1 게이트 절연막과 상기 제2 게이트 절연막 간의 두께의 차만큼 상기 제1 영역의 저면보다 깊으며,
    상기 제1 영역의 저면은 상기 제2 소자 분리 영역의 저면과 깊이가 동일한 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 소자 분리 영역은 상기 제2 영역을 포함하며, 상기 제1 영역은 상기 제2 영역의 양측에 배치되는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 소자 분리 영역의 상기 제2 영역은 상기 복수의 제1 MOS 트랜지스터들 간에 채널 폭 방향으로 형성되는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 소자 분리 영역의 상기 제1 영역은 상기 복수의 제1 MOS 트랜지스터의 채널 길이 방향으로만 형성되는 반도체 장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 제1 소자 분리 영역의 상기 제2 영역의 일부분 아래의 상기 반도체 기판 내에는, 상기 반도체 기판과 동일한 도전형의 불순물 영역이 형성되는 반도체 장치.
  7. 제3항에 있어서,
    상기 제1 게이트 전극은 상기 채널 폭 방향으로 상기 제1 소자 분리 영역 상에 형성되는 반도체 장치.
  8. 제1항에 있어서,
    복수의 메모리 셀 트랜지스터가 배치되고, 상기 복수의 메모리 셀 트랜지스터들 간의 상기 반도체 기판 내에 상기 절연막을 매립해서 형성되는 제3 소자 분리 영역이 제공되는, 반도체 기판 상의 메모리 셀 영역
    을 더 포함하고,
    상기 제3 소자 분리 영역의 저면은 상기 제2 소자 분리 영역의 저면과 깊이가 동일한 반도체 장치.
  9. 제1 트랜지스터 영역, 제2 트랜지스터 영역 및 메모리 셀 영역을 갖는 제1 도전형의 반도체 기판;
    상기 반도체 기판 상의 상기 제1 트랜지스터 영역에 형성된 제1 게이트 절연막, 상기 반도체 기판 상의 상기 제2 트랜지스터 영역에 형성되고 상기 제1 게이트 절연막보다도 막 두께가 얇은 제2 게이트 절연막, 및 상기 반도체 기판 상의 상기 메모리 셀 영역에 형성되고 상기 제2 게이트 절연막과 막 두께가 동일한 제3 게이트 절연막;
    상기 제1 게이트 절연막 상에 형성되고 제1 게이트 전극을 각각 갖는 복수의 제1 MOS 트랜지스터;
    상기 제2 게이트 절연막 상에 형성되고 제2 게이트 전극을 각각 가지며 상기 복수의 제1 MOS 트랜지스터보다도 저전압에서 동작하는 복수의 제2 MOS 트랜지스터;
    상기 제3 게이트 절연막 상에 형성되고 제3 게이트 전극을 갖는 복수의 메모리 셀 트랜지스터;
    상기 복수의 제1 MOS 트랜지스터들 간에 제공되고, 상기 반도체 기판 내에 절연막을 매립해서 형성되는, 상기 제1 트랜지스터 영역의 제1 소자 분리 영역;
    상기 복수의 제2 MOS 트랜지스터들 간에 제공되고, 상기 반도체 기판 내에 절연막을 매립해서 형성되는, 상기 제2 트랜지스터 영역의 제2 소자 분리 영역; 및
    상기 복수의 메모리 셀 트랜지스터들 사이에 제공되고 상기 반도체 기판 내에 상기 절연막을 매립해서 형성되는, 상기 메모리 셀 영역의 제3 소자 분리 영역
    을 포함하고,
    상기 제1 소자 분리 영역은 제1 영역과 제2 영역을 가지고,
    상기 제2 영역의 저면은 상기 제1 게이트 절연막과 상기 제2 게이트 절연막 간의 두께의 차만큼 상기 제1 영역의 저면보다 깊으며,
    상기 제1 영역의 저면은 상기 제2 소자 분리 영역의 저면과 깊이가 동일한 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 소자 분리 영역은 상기 제2 영역을 포함하며, 상기 제1 영역은 상기 제2 영역의 양측에 배치되는 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 소자 분리 영역의 상기 제2 영역은 상기 복수의 제1 MOS 트랜지스터들 간에 채널 폭 방향으로 형성되는 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 소자 분리 영역의 상기 제1 영역은 상기 복수의 제1 MOS 트랜지스터의 채널 길이 방향으로만 형성되는 반도체 장치.
  13. 삭제
  14. 제9항에 있어서,
    제1 도전형의 불순물 영역은 상기 제1 소자 분리 영역의 상기 제2 영역의 일부분 아래의 상기 반도체 기판 내에 형성되는 반도체 장치.
  15. 반도체 기판 상의 제1 트랜지스터 영역의 제1 부분에 제1 게이트 절연막을 형성하는 스텝;
    상기 반도체 기판 상의 제2 트랜지스터 영역에, 또한 상기 제1 트랜지스터 영역의 제2 부분에 상기 제1 게이트 절연막보다도 막 두께가 얇은 제2 게이트 절연막을 형성하는 스텝;
    상기 제1 트랜지스터 영역의 상기 제1 부분에 제1 홈을 형성하고, 상기 제2 부분에, 저면이 상기 제1 홈의 저면보다도 상기 제1 게이트 절연막과 상기 제2 게이트 절연막 간의 막 두께 차만큼 깊은 제2 홈을 형성하고, 상기 제2 트랜지스터 영역에, 저면이 상기 제1 홈의 저면과 깊이가 동일한 제3 홈을 형성하는 스텝;
    상기 제1 홈 및 상기 제2 홈 내에 절연막을 매립해서 제1 소자 분리 영역을 형성하고, 상기 제3 홈 내에 상기 절연막을 매립해서 제2 소자 분리 영역을 형성하는 스텝; 및
    상기 제1 소자 분리 영역이 형성된 상기 제1 트랜지스터 영역에, 상기 제1 게이트 절연막을 개재하여, 제1 게이트 전극을 갖는 복수의 제1 MOS 트랜지스터를 형성하고, 상기 제2 소자 분리 영역이 형성된 상기 제2 트랜지스터 영역에, 상기 제2 게이트 절연막을 개재하여, 제2 게이트 전극을 갖는 복수의 제2 MOS 트랜지스터를 형성하는 스텝
    을 포함하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 트랜지스터 영역의 상기 제1 게이트 절연막의 상면은 상기 제2 트랜지스터 영역의 상기 제1 게이트 절연막의 상면과 높이가 동일하고,
    상기 제1 트랜지스터 영역의 상기 제2 게이트 절연막의 상면은 상기 제1 트랜지스터 영역의 상기 제1 게이트 절연막의 상면보다도 높이가 낮은 반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 제1 내지 제3 홈을 형성할 때, 상기 제1 및 제2 게이트 절연막과 반도체 기판 사이에 선택비가 없는 반도체 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 제1 트랜지스터 영역의 상기 제2 게이트 절연막의 상면은 상기 제1 트랜지스터 영역의 상기 제1 게이트 절연막의 상면보다도 상기 제1 게이트 절연막과 상기 제2 게이트 절연막 간의 막 두께 차만큼 높이가 낮은 반도체 장치의 제조 방법.
  19. 삭제
  20. 제15항에 있어서,
    제3 게이트 절연막의 상면이 상기 제2 게이트 절연막의 상면과 높이가 동일하도록, 상기 반도체 기판 상의 메모리 셀 영역에, 상기 제2 게이트 절연막과 막 두께가 동일한 제3 게이트 절연막을 형성하는 스텝;
    상기 메모리 셀 영역에, 상기 제3 홈의 저면과 깊이가 동일한 저면을 갖는 제4 홈을 형성하는 스텝;
    상기 제4 홈 내에 상기 절연막을 매립해서 제3 소자 분리 영역을 형성하는 스텝; 및
    상기 제3 소자 분리 영역이 형성된 상기 메모리 셀 영역에, 상기 제3 게이트 절연막을 개재하여, 제3 게이트 전극을 갖는 복수의 메모리 셀 트랜지스터를 형성하는 스텝
    을 더 포함하는 반도체 장치의 제조 방법.
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