JP2013062419A - 半導体メモリ及びその製造方法 - Google Patents
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Abstract
【解決手段】本実施形態の半導体メモリは、第1のゲート絶縁膜上の電荷蓄積層と電荷蓄積層上に積層される制御ゲート電極とを含む第1のアクティブ領域AA内のメモリセルMCと、第2のゲート絶縁膜20L上の第1の電極層21Lと、を含む、第2のアクティブ領域AAL内の第1のトランジスタLTとを具備する。第2のアクティブ領域AALを定義する第2の素子分離絶縁膜19Xは、第1の膜190と、第1の膜190と第2のアクティブ領域AALとの間の第2の膜195とを含み、第1の膜190の上面は、第2の膜195の上面よりも、半導体基板10の底部側に位置している。
【選択図】図4
Description
(1) 第1の実施形態
図1乃至図15を参照して、第1の実施形態の半導体メモリについて説明する。
図1を用いて、第1の実施形態の半導体メモリの全体構成について、説明する。
例えば、本実施形態の半導体メモリは、フラッシュメモリである。図1は、フラッシュメモリのメモリセルアレイ2近傍の構成を示す模式図である。
同一のロウに配列されたセレクトトランジスタST1,ST2のゲートは、それぞれセレクトゲート線SGDL,SGSLに共通接続されている。
ロウデコーダ31は、外部からのロウアドレス信号をデコードし、そのデコード信号を、ワード線ドライバ33に転送する。
ワード線ドライバ33は、ゲートが共通の転送ゲート線TGLに接続されたトランスファゲートトランジスタTGD,TGS及び複数の電界効果トランジスタHTを含んでいる。
また、図2の(c)、図5の(a)及び図5の(b)に示されるように、高耐圧トランジスタHTは、素子分離領域STIHによって定義されたアクティブ領域AAH内に、設けられている。四角形状の平面形状のアクティブ領域AAHは、素子分離領域STIHに取り囲まれている。
図2の(b)及び図4に示されるように、低耐圧トランジスタ形成領域LAの素子分離領域STILは、2つのアクティブ領域AAL間に設けられている。素子分離領域STILは、2つのアクティブ領域AALを電気的に分離している。素子分離領域STILは、第1の領域SS1と第2の領域SS2とを含んでいる。
図3乃至図15を用いて、第1の実施形態の半導体メモリの製造方法について、説明する。
図3乃至図13を参照して、本実施形態のフラッシュメモリの製造方法1について、説明する。
図14及び図15を用いて、第1の実施形態の半導体メモリの製造方法2について、説明する。尚、ここで述べる製造方法2において、上述の製造方法1と同じ工程に関しては、詳細な説明及び図示を省略する。
図16を参照して、第2の実施形態の半導体メモリについて、説明する。
ここでは、第1の実施形態と共通の部材、機能及び製造工程の説明は、必要に応じて行う。メモリセル及びセレクトトランジスタの構造は、図2乃至図4に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。
このように、第2の実施形態のフラッシュメモリは、第1の実施形態と同様に、メモリの製造工程が、増加されることもない。
図17を参照して、第3の実施形態の半導体メモリについて、説明する。
ここでは、第1及び第2の実施形態と共通の部材、機能及び製造工程の説明は、必要に応じて行う。メモリセル及びセレクトトランジスタの構造は、図2乃至図4に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。
図18及び図19を参照して、第4の実施形態の半導体メモリについて、説明する。
図20及び図21を参照して、実施形態の半導体メモリ(例えば、フラッシュメモリ)の変形例について、説明する。
それゆえ、図20の(b)に示されるように、素子分離領域STIL内において、第2のアイソレーション膜195を挟んでチャネル領域(ゲート電極)に隣り合う部分にのみ、第1のアイソレーション膜190を選択的に形成してもよい。
上述の実施形態及において、NAND型フラッシュメモリを例示して、実施形態に係る半導体メモリについて説明した。但し、実施形態に係る半導体メモリは、NAND型フラッシュメモリに限定されず、電荷蓄積層を含む積層ゲート構造のメモリセル及び周辺トランジスタを含んでいる半導体メモリであれば、他の半導体メモリでもよい。
Claims (5)
- 半導体基板内に設けられ、第1の素子分離絶縁膜によって囲まれた第1のアクティブ領域を含むメモリセルアレイと、
前記半導体基板内に設けられ、第2の素子分離絶縁膜によって囲まれた複数の第2のアクティブ領域を含むトランジスタ領域と、
前記第1のアクティブ領域上の第1のゲート絶縁膜と、前記第1のゲート絶縁膜上の電荷蓄積層と、前記電荷蓄積層上の第1の絶縁体と、前記第1の絶縁体を介して前記電荷蓄積層上に積層される制御ゲート電極と、を含む、前記メモリセルアレイ内のメモリセルと、
前記第2のアクティブ領域上に設けられる第2のゲート絶縁膜と、前記第2のゲート絶縁膜上の第1の電極層と、を含む、前記トランジスタ領域内の第1のトランジスタと、
を具備し、
前記第2の素子分離絶縁膜は、第1の膜と、前記第1の膜と前記第2のアクティブ領域との間の第2の膜とを含み、
前記第1の膜の上面は、前記第2の膜の上面よりも、前記半導体基板の底部側に位置している、
ことを特徴とする半導体メモリ。 - 前記第1のトランジスタのチャネル幅方向において、前記第1の膜は、前記第2の膜を挟んで前記第2のアクティブ領域に隣り合う、ことを特徴とする請求項1に記載の半導体メモリ。
- 前記第1のトランジスタのチャネル長方向において、前記第1の膜は、前記第2の膜を挟んで前記第2のアクティブ領域に隣り合う、ことを特徴とする請求項1又は2に記載の半導体メモリ。
- 前記第1のトランジスタは、前記第1の電極層上に設けられ、第1の開口部を有する第2の絶縁体を介して前記第1の電極層上に設けられる第2の電極層と、をさらに含み、前記第2の電極層は、トランジスタのチャネル幅方向において前記第1の電極層上から前記第2の素子分離絶縁膜上に延在し、
前記第1の膜は、前記第2の電極層の下方に配置されている、ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体メモリ。 - 半導体基板上に、第1の層を形成する工程と、
半導体基板内に、第1の素子分離絶縁膜によって囲まれる第1のアクティブ領域と、第2の素子分離絶縁膜によって囲まれる第2のアクティブ領域と、を形成する工程と、
前記第1の素子分離絶縁膜の上面及び前記第2の素子分離絶縁膜内の第1の部分を露出させ、前記第1の部分と前記第2のアクティブ領域との間の前記第2の素子分離絶縁膜内の第2の部分を覆う第1のマスクを前記半導体基板上に形成する工程と、
前記第1のマスク層に基づく前記第1及び前記第2の素子分離絶縁膜に対するエッチングによって、前記第1の素子分離絶縁膜の上面を、前記半導体基板の底部側へ後退させ、前記第1の部分の上面を、前記半導体基板の底部側へ後退させる工程と、
前記第1及び第2のアクティブ領域内の前記第1の層上の絶縁体上に、第2の層を形成する工程と、
前記第1の層、前記絶縁体及び前記第2の層を加工して、電荷蓄積層と制御ゲート電極とを有するメモリセルを前記第1のアクティブ領域内に形成し、下部電極層と上部電極層とを含むトランジスタを前記第2のアクティブ領域内に形成する工程と、
を具備することを特徴とする半導体メモリの製造方法。
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