JP2010056391A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 本発明は、周辺回路部にLV系トランジスタ領域とHV系トランジスタ領域とを有するNAND型フラッシュメモリにおいて、LV系トランジスタでの結晶欠陥の発生を抑制しつつ、HV系トランジスタでの反転リークなどの増加を抑制できるようにする。
【解決手段】 たとえば、HV系トランジスタ領域102のSTI204の形成部にゲート絶縁膜加工を施すことにより、そのSTI204の底部に、HV系トランジスタ領域102のゲート下絶縁膜11とLV系トランジスタ領域103のゲート下絶縁膜21との膜厚差に応じた深さの第2領域204Xを形成する。この第2領域204Xの分だけ、LV系トランジスタ領域103のSTI304よりも、HV系トランジスタ領域102のSTI204での埋め込み素子分離用絶縁膜の膜厚(膜量)を増加させることが可能となる。
【選択図】 図2
【解決手段】 たとえば、HV系トランジスタ領域102のSTI204の形成部にゲート絶縁膜加工を施すことにより、そのSTI204の底部に、HV系トランジスタ領域102のゲート下絶縁膜11とLV系トランジスタ領域103のゲート下絶縁膜21との膜厚差に応じた深さの第2領域204Xを形成する。この第2領域204Xの分だけ、LV系トランジスタ領域103のSTI304よりも、HV系トランジスタ領域102のSTI204での埋め込み素子分離用絶縁膜の膜厚(膜量)を増加させることが可能となる。
【選択図】 図2
Description
本発明は、半導体装置およびその製造方法に関するもので、たとえば、周辺回路部に低電圧(LV)系トランジスタ領域と高電圧(HV)系トランジスタ領域とを有し、各領域で素子分離構造の異なる不揮発性半導体記憶装置に関する。
データの電気的書き換え(書き込みおよび消去)が可能な不揮発性の半導体記憶装置として、たとえばNAND型フラッシュメモリがある。このフラッシュメモリの場合、メモリセル部の周辺に複数のトランジスタ回路(周辺回路部)が配置されている。フラッシュメモリの周辺回路部は、LV系トランジスタ領域とHV系トランジスタ領域とに大別される。
近年、NAND型フラッシュメモリにおいては、素子分離領域の微細化が進められている。すでに、STI(Shallow Trench Isolation)となる埋め込み素子分離用絶縁膜の形成プロセスにおいて、塗布法によりNSG(Non−doped Silicate Glass)などのシリコン酸化膜を形成する方法が提案されている(たとえば、特許文献1参照)。つまり、埋め込み素子分離用絶縁膜の形成に塗布法を採用することによって、微細なSTIを形成しようとするものである。
特に、塗布法によるPSZ(ポリシラザン)膜の形成はカバレッジ特性がよいため、微細なSTIを形成するのに有利である。
しかしながら、塗布法により形成されるPSZ膜は収縮応力により変形しやすいという性質がある。そのため、周辺回路部のSTIにPSZ膜を用いた場合、LV系トランジスタ領域では結晶欠陥を発生しやすく、接合リークなどの問題が懸念される。この問題は、PSZ膜の量に依存しており、膜量を減らす、つまり、STIの深さを浅くすることで軽減することが可能である。ところが、周辺回路部のLV系およびHV系トランジスタ領域のSTIは同時に形成されることから、STIの深さを浅くすると、今度は、HV系トランジスタ領域でのSTI反転リークなどが問題となってくる。
この問題を解決する方法として、STIを下向きに凸部を有する形状とする提案がすでになされている(たとえば、特許文献2参照)。
そこで、LV系トランジスタ領域は浅いSTIを、HV系トランジスタ領域は深いSTIを、それぞれ同時に備える装置の実現が望まれていた。
特開2006−80942号公報
米国特許第6,833,602号明細書
本発明は、トレードオフとなる、LV系トランジスタでの結晶欠陥の発生を抑制しつつ、HV系トランジスタでのSTI反転リークなどの増加を抑制することが可能な半導体装置およびその製造方法を提供することを目的としている。
本願発明の一態様によれば、第1導電型の半導体基板と、前記半導体基板上の第1のトランジスタ領域に設けられた第1のゲート絶縁膜、および、前記半導体基板上の第2のトランジスタ領域に設けられた、前記第1のゲート絶縁膜よりも膜厚の薄い第2のゲート絶縁膜と、前記第1のゲート絶縁膜上にそれぞれ形成された第1のゲート電極部を有する複数の第1のMOSトランジスタと、前記第2のゲート絶縁膜上にそれぞれ形成された第2のゲート電極部を有する複数の第2のMOSトランジスタと、前記第1のトランジスタ領域の、前記複数の第1のMOSトランジスタの相互間に配設された、前記半導体基板中に収縮応力の大きい絶縁膜を埋め込んでなる第1の素子分離領域と、前記第2のトランジスタ領域の、前記複数の第2のMOSトランジスタの相互間に配設された、前記半導体基板中に前記絶縁膜を埋め込んでなる第2の素子分離領域とを具備し、前記第1の素子分離領域は、第1領域と、前記第1のゲート絶縁膜と前記第2のゲート絶縁膜との膜厚差に応じた深い第2領域とを有し、前記第2の素子分離領域は前記第1領域と同じ深さとなることを特徴とする半導体装置が提供される。
また、本願発明の一態様によれば、半導体基板上の、第1のトランジスタ領域の上面を掘り下げ、前記第1のトランジスタ領域の第1部分に第1のゲート絶縁膜を形成し、上面が同じ高さとなるように、第2のトランジスタ領域に前記第1のゲート絶縁膜よりも膜厚の薄い第2のゲート絶縁膜を形成するとともに、前記第1のトランジスタ領域の第2部分に前記第2のゲート絶縁膜を形成し、前記第1のトランジスタ領域の前記第1部分に第1の溝を形成するとともに、前記第2部分に前記第1の溝より前記第1のゲート絶縁膜と前記第2のゲート絶縁膜との膜厚差だけ深い第2の溝と、前記第2のトランジスタ領域に、前記第1の溝と同じ深さの第3の溝とを形成し、前記第1の溝および前記第2の溝内に絶縁膜を埋め込んで第1の素子分離領域を形成するとともに、前記第3の溝内に前記絶縁膜を埋め込んで第2の素子分離領域を形成し、前記第1の素子分離領域が形成された前記第1のトランジスタ領域に、前記第1のゲート絶縁膜を介して、第1のゲート電極部をそれぞれ有する複数の第1のMOSトランジスタを形成するとともに、前記第2の素子分離領域が形成された前記第2のトランジスタ領域に、前記第2のゲート絶縁膜を介して、第2のゲート電極部をそれぞれ有する複数の第2のMOSトランジスタを形成することを特徴とする半導体装置の製造方法が提供される。
本発明によれば、トレードオフとなる、LV系トランジスタでの結晶欠陥の発生を抑制しつつ、HV系トランジスタでのSTI反転リークなどの増加を抑制することが可能な半導体装置およびその製造方法を提供できる。
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および/または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
[第1の実施形態]
図1および図2は、本発明の第1の実施形態にしたがった、半導体装置の構成例を示すものである。なお、本実施形態では、LV系トランジスタ領域とHV系トランジスタ領域とで素子分離構造の異なる半導体装置として、不揮発性の半導体記憶装置であるNAND型フラッシュメモリを例に説明する。因みに、図1(a)は、メモリチップにおける周辺回路部のHV系トランジスタ領域を示す平面図、図1(b)は、周辺回路部のLV系トランジスタ領域を示す平面図、図1(c)は、メモリセル部の平面図である。また、図2(a)は、図1(a)の2a−2a線(チャネル幅方向)に沿うHV系トランジスタ領域の断面図、図2(b)は、図1(a)の2b−2b線(チャネル長方向)に沿うHV系トランジスタ領域の断面図、図2(c)は、図1(b)の2c−2c線(チャネル長方向)に沿うLV系トランジスタ領域の断面図、図2(d)は、図1(c)の2d−2d線(ワード線方向)に沿うメモリセル部の断面図である。
図1および図2は、本発明の第1の実施形態にしたがった、半導体装置の構成例を示すものである。なお、本実施形態では、LV系トランジスタ領域とHV系トランジスタ領域とで素子分離構造の異なる半導体装置として、不揮発性の半導体記憶装置であるNAND型フラッシュメモリを例に説明する。因みに、図1(a)は、メモリチップにおける周辺回路部のHV系トランジスタ領域を示す平面図、図1(b)は、周辺回路部のLV系トランジスタ領域を示す平面図、図1(c)は、メモリセル部の平面図である。また、図2(a)は、図1(a)の2a−2a線(チャネル幅方向)に沿うHV系トランジスタ領域の断面図、図2(b)は、図1(a)の2b−2b線(チャネル長方向)に沿うHV系トランジスタ領域の断面図、図2(c)は、図1(b)の2c−2c線(チャネル長方向)に沿うLV系トランジスタ領域の断面図、図2(d)は、図1(c)の2d−2d線(ワード線方向)に沿うメモリセル部の断面図である。
図1(a)に示すように、チップ上の周辺回路部101におけるHV系トランジスタ領域102には、複数のHV系トランジスタ(MOSトランジスタ)201が形成されている。HV系トランジスタ201は、素子領域202とゲート電極部203との交差部にそれぞれ配置されている。本例の場合、ゲート電極部203が、2つの素子領域202にまたがるようにして配置されて、1組(対)のHV系トランジスタ201,201を構成している。素子領域202は、その周囲が、収縮応力により変形しやすいPSZ膜などの塗布膜を埋め込んでなる素子分離領域(STI)204によって囲まれている。なお、各組のHV系トランジスタ201,201は、通常、HV系トランジスタ領域102内にランダムに配置されている。
2a−2a線に沿う断面において、HV系トランジスタ201のゲート電極部203は、たとえば図2(a)に示すように、第1導電型であるP型のSi(シリコン)基板10上に、40nm厚程度のゲート下絶縁膜(第1の絶縁膜)11を介して設けられている。ゲート電極部203は、第1の電極膜12上に、選択的に設けられたゲート間絶縁膜(第3の絶縁膜)13および第2の電極膜14を介して、第3の電極膜15を積層してなる構成とされている。ゲート電極部203上には、低抵抗化のための金属サリサイド膜16が設けられている。ゲート間絶縁膜13および第2の電極膜14は、一部が第1の電極膜12上に位置し、素子領域202間の、STI204の上面を覆うようにして設けられている。この断面におけるSTI204の上面は、第1の電極膜12の上面とほぼ同じ高さとなっている。
また、STI204はPSZ膜の単層膜でなく、Si基板10と接する部分にシリコン酸化膜などの絶縁膜が形成された2層構造をしていてもよい。少なくとも、PSZ膜がSi基板10間(Si基板の主平面の表面より低い位置)に形成されていると、PSZ膜の応力により結晶欠陥が発生してしまうからである。
一方、2b−2b線に沿う断面において、素子領域202に対応するSi基板10上には、たとえば図2(b)に示すように、ゲート電極部203の側壁に沿って第4の絶縁膜からなるスペーサ膜17が設けられている。また、素子領域202に対応するSi基板10の表面部には、LDD構造の拡散層領域18a(n−),18b(n+)が形成されている。そして、この拡散層領域18a,18b上を含む、STI204上には、第5の絶縁膜19および第6の絶縁膜20が形成されている。なお、この断面におけるSTI204の上面は、Si基板10の上面とほぼ同じ高さとなっているが、この限りではない。
図1(b)に示すように、チップ上の周辺回路部101におけるLV系トランジスタ領域103には、複数のLV系トランジスタ(MOSトランジスタ)301が形成されている。LV系トランジスタ301は、素子領域302とゲート電極部303との交差部にそれぞれ配置されている。本例の場合、ゲート電極部303が、2つの素子領域302にまたがるようにして配置されて、1組(対)のLV系トランジスタ301,301を構成している。素子領域302は、その周囲が、収縮応力により変形しやすいPSZ膜などの塗布膜を埋め込んでなる素子分離領域(STI)304によって囲まれている。なお、各組のLV系トランジスタ301,301は、通常、LV系トランジスタ領域103内にランダムに配置されている。
2c−2c線に沿う断面において、LV系トランジスタ301のゲート電極部303は、たとえば図2(c)に示すように、Si基板10上に、8nm厚程度のゲート下絶縁膜(第2の絶縁膜)21を介して設けられている。LV系トランジスタ301がN型トランジスタの場合、LV系トランジスタ領域103に対応するSi基板10には、Si基板10よりも不純物濃度の高いP−well領域10aが形成されている。なお、LV系トランジスタ301がP型トランジスタの場合、LV系トランジスタ領域103に対応するSi基板10には、N−well領域が形成されることになる。
ゲート電極部303は、第1の電極膜12上に、選択的に設けられたゲート間絶縁膜(第3の絶縁膜)13および第2の電極膜14を介して、第3の電極膜15を積層してなる構成とされている。ゲート電極部303上には、低抵抗化のための金属サリサイド膜16が設けられている。ゲート間絶縁膜13および第2の電極膜14は、他の断面(図示していない、2c−2c線に直交する方向に沿う断面)において、一部が第1の電極膜12上に位置し、素子領域302間の、STI304の上面を覆うようにして設けられている。この断面におけるSTI304の上面は、Si基板10の上面とほぼ同じ高さとなっているが、この限りではない。
また、STI304はPSZ膜の単層膜でなく、Si基板10と接する部分にシリコン酸化膜などの絶縁膜が形成された2層構造をしていてもよい。少なくとも、PSZ膜がSi基板10間(Si基板の主平面の表面より低い位置)に形成されていると、PSZ膜の応力により結晶欠陥が発生してしまうからである。
また、2c−2c線に沿う断面において、素子領域302に対応するSi基板10上には、たとえば図2(c)に示すように、ゲート電極部303の側壁に沿って第4の絶縁膜からなるスペーサ膜17が設けられている。また、素子領域302に対応するSi基板10の表面部には、LDD構造の拡散層領域18a(n−),18b(n+)が形成されている。そして、この拡散層領域18b上を含む、STI304上には、第5の絶縁膜19および第6の絶縁膜20が形成されている。
なお、このLV系トランジスタ領域103のゲート下絶縁膜21の上面は、HV系トランジスタ領域102のゲート下絶縁膜11の上面とほぼ同じ高さとなっている。
図1(c)に示すように、チップ上のメモリセル部401におけるセル領域(セルアレイ)104には、複数のメモリセルトランジスタMCが形成されている。メモリセルトランジスタMCは、積層ゲート電極構造のゲート電極部403を有するMOSトランジスタであって、ワード線(制御ゲート電極)WLとビット線BLとの交差部にそれぞれ配置されている。ゲート電極部403は制御ゲート電極と浮遊ゲート電極とからなり、メモリセルトランジスタMCは、たとえば、FNトンネル電流を用いて浮遊ゲート電極に対する電荷(電子)の出し入れを行うことにより、データの書き換え(書き込みおよび消去)が行われる。通常は、浮遊ゲート電極に電子が注入された状態を“0”書き込み、電子が注入されない状態を“1”書き込みとしている。浮遊ゲート電極は素子領域402に対応して設けられ、ワード線WLは、複数の素子領域402にまたがるようにして配置されている。素子領域402は、その周囲が、収縮応力により変形しやすいPSZ膜などの塗布膜を埋め込んでなる素子分離領域(STI)404によって囲まれている。
また、STI404はPSZ膜の単層膜でなく、Si基板10と接する部分にシリコン酸化膜などの絶縁膜が形成された2層構造をしていてもよい。少なくとも、PSZ膜がSi基板10間(Si基板の主平面の表面より低い位置)に形成されていると、PSZ膜の応力により結晶欠陥が発生してしまうからである。
2d−2d線に沿う断面において、メモリセルトランジスタMCのゲート電極部403は、たとえば図2(d)に示すように、Si基板10上に、トンネル絶縁膜としての8nm厚程度のゲート下絶縁膜(第2の絶縁膜)21を介して設けられた浮遊ゲート電極となる第1の電極膜12、この第1の電極膜12上およびSTI404上に、ゲート間絶縁膜(第3の絶縁膜)13を介して設けられた第1の制御ゲート電極となる第2の電極膜14、第2の制御ゲート電極となる第3の電極膜15を積層してなる構成とされている。ゲート電極部403上には、低抵抗化のための金属サリサイド膜16が設けられている。この断面におけるSTI404の上面は、ゲート下絶縁膜21の上面よりも高く、第1の電極膜12の上面よりか低くなっている。
また、このセル領域104のSi基板10の上面は、LV系トランジスタ領域103のSi基板10の上面とほぼ同じ高さとなっている。セル領域104に対応するSi基板10には、P−well領域10aが形成されている。また、P−well領域10aの下にはN−well領域10bが形成されている。
なお、NAND型フラッシュメモリの場合、所定個のメモリセルトランジスタMCが直列に接続され、そのセル列の一端がドレイン側セレクトトランジスタを介してビット線BLに、他端がソース側セレクトトランジスタを介してソース線に、それぞれ接続されている。
HV系トランジスタ領域102においては、第7の絶縁膜22および第8の絶縁膜23を貫通し、金属サリサイド膜16につながるコンタクト(上層配線)205と、第5の絶縁膜19、第6の絶縁膜20、第7の絶縁膜22および第8の絶縁膜23を貫通し、拡散層領域18bにつながるコンタクト(上層配線)206とが、形成されている。
また、LV系トランジスタ領域103においては、第7の絶縁膜22および第8の絶縁膜23を貫通し、金属サリサイド膜16につながるコンタクト(上層配線)305と、第5の絶縁膜19、第6の絶縁膜20、第7の絶縁膜22および第8の絶縁膜23を貫通し、拡散層領域18bにつながるコンタクト(上層配線)306とが、形成されている。
なお、HV系トランジスタ201のゲート電極部203、LV系トランジスタ301のゲート電極部303、および、メモリセルトランジスタMCのゲート電極部403は、それぞれ、ほぼ同一の高さとなるようにして形成されている。
本実施形態の場合、HV系トランジスタ領域102とLV系トランジスタ領域103とで素子分離構造が異なる。すなわち、HV系トランジスタ領域102のSTI204は、LV系トランジスタ領域103のSTI304とほぼ同じ深さを有する第1領域204Yと、第1領域204Yの底面より深い第2領域204Xと、を有している。図2(a)に示すように、第1領域204Yは、チャネル幅方向において、ゲート下絶縁膜11および第1の電極膜12と接している。また、第2領域204Xは、HV系トランジスタ201が隣接するチャネル幅方向において、第1領域204Yに挟まれるように形成されている。つまり、チャネル幅方向において、第1領域204Yと第2領域204Xとは互いに接続されている。
一方、図2(b)に示すように、チャネル長方向においては、STI204は第1領域204Yのみで形成されている。
第1領域204Yと第2領域204Xとの深さの差は、ゲート下絶縁膜11とゲート下絶縁膜21との膜厚差の分の深さに等しい(本例の場合、約30nm)。これにより、LV系トランジスタ領域103のSTI304を、結晶欠陥の発生を防止できる程度の深さとした場合には、HV系トランジスタ領域102のSTI204を、第2領域204Xにより、反転リークの増加を抑えるのに十分な深さとすることができる。なお、この第1領域204Yから第2領域204Xまでの接続部分は、徐々に深くなるようななだらかな形状を有し、接続部分での電界集中を緩和できるようになっている。そのため、接続部分でのチャネル形成を防止し、反転リークの増加を効果的に抑えることができる。このような形状の第2領域204Xは、たとえば周辺回路部101のHV系トランジスタ領域102のSTI204の形成部に対して、後述するゲート絶縁膜加工を施すことによって、STI204,304の加工時に自動的に形成できる。
また、HV系トランジスタ201のゲート長は、ソース・ドレイン間に高電圧を加えてもブレイクダウンしないように、1μm〜10μmと長くなっている。一方、LV系トランジスタ301のゲート長は、高速動作のために、0.15μm〜0.5μmと短くなっている。すなわち、チャネル長方向において、HV系トランジスタ201の素子領域202は、LV系トランジスタ301の素子領域302よりも長くなる。この結果、HV系トランジスタ201はPSZ膜の応力に対して強い構造を有しているといえ、チャネル長方向における、STI204の断面積が大きくなっても結晶欠陥は発生しにくい。
次に、図3〜図15を参照して、上述したNAND型フラッシュメモリの製造方法について説明する。なお、各図(a)は図2(a)にそれぞれ対応する断面であり、各図(b)は図2(b)にそれぞれ対応する断面であり、各図(c)は図2(c)にそれぞれ対応する断面図であり、各図(d)は図2(d)にそれぞれ対応する断面図である。
まず、図3(a)〜(d)に示すように、HV系トランジスタ201のゲート電極部203、LV系トランジスタ301のゲート電極部303、および、メモリセルトランジスタMCのゲート電極部403の高さを揃えるために、HV系トランジスタ領域102に対応するSi基板10の上面をエッチングする。
次いで、図4(a)〜(d)に示すように、Si基板10の全面に、HV系トランジスタ201のゲート下絶縁膜11となる第1の絶縁膜を、40nm程度の厚さとなるように堆積する。なお、第1の絶縁膜の形成に前後して、LV系トランジスタ領域103およびセル領域104に対応するSi基板10の表面部には、それぞれ、P−well領域10aが形成される。なお、LV系トランジスタ301がP型トランジスタの場合、LV系トランジスタ領域103に対応するSi基板10には、N−well領域が形成されることになる。また、セル領域104においては、P−well領域10aの下に、N−well領域10bが形成される。
次いで、図5(a)〜(d)に示すように、リソグラフィー技術とエッチング技術とを用いて、LV系トランジスタ領域103に対応するSi基板10の上面には、LV系トランジスタ301のゲート下絶縁膜21となる第2の絶縁膜を、また、セル領域104に対応するSi基板10の上面には、メモリセルトランジスタMCのゲート下絶縁膜(トンネル絶縁膜)21となる第2の絶縁膜を、熱酸化法またはCVD法などにより、それぞれ8nm程度の厚さとなるように形成する。同時に、HV系トランジスタ領域102の、素子分離用のSTI204を形成する第2領域204Xにも、第2の絶縁膜21を8nm程度の厚さとなるように形成する(ゲート絶縁膜加工)。これにより、HV系トランジスタ領域102のSTI204の形成部に対して、ゲート下絶縁膜11とゲート下絶縁膜21との膜厚差(この例の場合、約30nm)に応じた段差が形成される。
ここで、HV系トランジスタ領域102のチャネル幅方向におけるSTI204において、ゲート下絶縁膜21となる領域が第2領域204Xとなり、ゲート下絶縁膜11となる領域が第1領域204Yとなる。また、第1領域204Yと第2領域204Xとの接続部分は、第2領域204Xに行くにしたがって徐々に低くなる形状を有している。
この時、HV系トランジスタ領域102の第1領域204Yおよび第2領域204Xにおける、Si基板10の上面の高さはほぼ等しい。一方、HV系トランジスタ領域102の第1領域204Yおよび第2領域204XにおけるSi基板10の上面より、LV系トランジスタ領域103に対応するSi基板10の上面は高い。すなわち、HV系トランジスタ領域102の第2領域204Xのゲート下絶縁膜21の膜厚は、LV系トランジスタ領域103のゲート下絶縁膜21の膜厚と同じであるが、HV系トランジスタ領域102の第2領域204Xのゲート下絶縁膜21の下面は、LV系トランジスタ領域103のゲート下絶縁膜21の下面よりも低くなっている。
ここで、反転リークの増加を抑えるためには、第2領域204Xの容量が大きいほどよいが、この第2領域204Xがゲート下絶縁膜11に近づきすぎると、リソグラフィー時の合わせずれなどにより、ゲート下絶縁膜11の膜厚がゲート下絶縁膜21の膜厚になる可能性がある。すなわち、第2領域204Xは、リソグラフィーの合わせずれなどを考慮して最大になるように形成されるのが好ましい。
次いで、図6(a)〜(d)に示すように、メモリセルトランジスタMCの浮遊ゲート電極となる第1の電極膜12を全面に堆積するとともに、その上に、STI204,304,404を形成するための第1のマスク材31を一定の膜厚となるように堆積させる。
次いで、図7(a)〜(d)に示すように、リソグラフィー技術とエッチング技術とを用いて、STI204,304,404を形成するための素子分離溝204a,304a,404aを形成する。この場合、少なくともSTI304が、LV系トランジスタ領域103での結晶欠陥の発生を防いで、接合リークなどの問題が生じない程度の深さとなるように、素子分離溝204a,304a,404aの深さが調整される。また、この素子分離溝204a,304a,404aの形成時においては、HV系トランジスタ領域102のSTI204の形成部に形成された、ゲート下絶縁膜11とゲート下絶縁膜21との膜厚差に応じた段差が、素子分離溝204aの底に転写される。これにより、HV系トランジスタ領域102のSTI204の底面の一部に、LV系トランジスタ領域103のSTI304よりも深い、第2領域204Xを形成することが可能となる。
なお、ここでのエッチングは、ゲート下絶縁膜11,21とSi基板10との間に選択比がない状態でエッチングを行った場合を想定している。たとえば、ゲート下絶縁膜11,21とSi基板10のエッチングレートが同じ場合、素子分離溝204aの第1領域204Y,304a,404aの底面の位置は、HV系トランジスタ領域102とLV系トランジスタ領域103とセル領域104とでほぼ同じになる。ただし、素子分離溝は幅が細くなるとエッチングレートが下がるため、LV系トランジスタ領域103の素子分離溝304aの底面よりもセル領域104の素子分離溝404aの底面のほうが浅くなる場合がある。よって、「素子分離溝204a,304a,404aの底面の位置は、ほぼ同じになる」とは、HV系トランジスタ領域102とLV系トランジスタ領域103とセル領域104とを同時に同じ条件でエッチングを行った場合を意味する。
これに対し、Si基板10の方がゲート下絶縁膜11,21よりもエッチングレートが早い状態でエッチングを行った場合、Si基板10の表面から素子分離溝204aの第2領域204Xの底面までの距離は、等しくなる。また、Si基板10の表面から素子分離溝204aの第1領域204Yの底面までの距離は、Si基板10の表面から素子分離溝204aの第2領域204Xの底面までの距離よりも浅くなる。つまり、ゲート下絶縁膜11,21とSi基板10のエッチングレートが異なる場合でも、HV系トランジスタ領域102の素子分離溝204aを、反転リークの増加を抑えるのに十分な深さとなるように形成すればよい。
次いで、図8(a)〜(d)に示すように、素子分離溝204a,304a,404a内にそれぞれPSZ膜などの塗布膜を埋め込んで、第1のマスク材31をストッパとして平坦化することにより、HV系トランジスタ領域102のSTI204、LV系トランジスタ領域103のSTI304、および、セル領域104のSTI404を形成する。
また、STI204,304,404を形成した後に、たとえば、STI204の第2領域204Xの下部のSi基板10中に、Si基板10よりも不純物濃度の濃いP型の不純物層を形成することも可能である。この場合、STI反転リークを効果的に防止することができる。
次いで、図9(a)〜(d)に示すように、エッチングによりSTI204,304,404の上面の高さを第1の電極膜12の上面の高さに合せる。
次いで、図10(a)〜(d)に示すように、セル領域104のSTI404の上面の高さを、エッチングにより第1の電極膜12の上面の高さよりも下げる。また、第1のマスク材31を除去した後、全面に、メモリセルトランジスタMCのゲート間絶縁膜13を形成するための第3の絶縁膜、および、メモリセルトランジスタMCの第1の制御ゲート電極を形成するための第2の電極膜14を、順に堆積する。
次いで、図11(a)〜(d)に示すように、後工程で形成されるメモリセルトランジスタMCの第2の制御ゲート電極となる第3の電極膜15と第1,第2の電極膜12,14とを電気的に接続するため、HV系トランジスタ領域102およびLV系トランジスタ領域103の一部の第2の電極膜14と第3の絶縁膜13とを剥離した後、全面に、第3の電極膜15および絶縁膜32とを順に堆積させる。
次いで、図12(a)〜(d)に示すように、リソグラフィー技術とエッチング技術とを用いて、HV系トランジスタ201のゲート電極部203、LV系トランジスタ301のゲート電極部303、および、メモリセルトランジスタMCのゲート電極部403を、それぞれ加工(パターニング)する。また、たとえば図12(b),(c)に示すように、素子領域202,302に対応する、Si基板10の表面部にN型不純物を打ち込んで拡散層領域18aを形成する。その後、第4の絶縁膜を堆積した後、選択エッチング技術を用いて、ゲート電極部203の側壁部にHV系トランジスタ201のゲート側壁構造であるスペーサ膜17と、ゲート電極部303の側壁部にLV系トランジスタ301のゲート側壁構造であるスペーサ膜17と、を形成する。その後、Si基板10の表面部に選択的にN型不純物を打ち込んで拡散層領域18bを形成する。
なお、第4の絶縁膜としては、第1の電極膜12、第2の電極膜14、および、第3の電極膜15との間に、所望のエッチング選択比が得られる絶縁膜である。また、P型トランジスタを形成したい場合は、N型不純物に代えて、P型不純物を打ち込む。
次いで、図13(a)〜(d)に示すように、全面に、第5の絶縁膜19および第6の絶縁膜20を順に堆積させる。
次いで、図14(a)〜(d)に示すように、スペーサ膜17の上面の高さで第5の絶縁膜19および第6の絶縁膜20を平坦化するとともに、エッチング技術を用いて、HV系トランジスタ201およびLV系トランジスタ301のゲート電極部203,303上の絶縁膜32を剥離した後、その絶縁膜32を剥離した部分に金属サリサイド膜16を形成する。
次いで、図15(a)〜(d)に示すように、全面に、第7の絶縁膜22および第8の絶縁膜23を順に堆積させる。
最後に、一般的なコンタクト形成工程と配線形成工程とを経て、図1および図2に示した構成のNAND型フラッシュメモリが完成する。すなわち、HV系トランジスタ領域102においては、第7の絶縁膜22および第8の絶縁膜23を貫通し、金属サリサイド膜16につながるコンタクト205と、第5の絶縁膜19、第6の絶縁膜20、第7の絶縁膜22および第8の絶縁膜23を貫通し、拡散層領域18bにつながるコンタクト206とが形成される。また、LV系トランジスタ領域103においては、第7の絶縁膜22および第8の絶縁膜23を貫通し、金属サリサイド膜16につながるコンタクト305と、第5の絶縁膜19、第6の絶縁膜20、第7の絶縁膜22および第8の絶縁膜23を貫通し、拡散層領域18bにつながるコンタクト306とが形成される。また、セル領域104においては、図示していない、ソース線コンタクトとソース線およびビット線コンタクトとビット線などが形成される。
上記したように、HV系トランジスタ領域のSTIとLV系トランジスタ領域のSTIとを同時に形成するプロセスにおいて、埋め込み素子分離用絶縁膜にPSZ膜のような収縮応力の大きい塗布膜を用いる場合、周辺回路部のHV系トランジスタ領域内の埋め込み素子分離用絶縁膜の底部の一部を突出させるようにしている。すなわち、HV系トランジスタ領域のSTIの形成部にゲート絶縁膜加工を施すことによって、STIの形成時に、HV系トランジスタ領域のSTIの底面に他の部分よりも深い凸部(第2領域)を同時に形成するようにしている。これにより、HV系トランジスタ領域のSTIの底面に、ゲート下絶縁膜の膜厚差に応じた深さの第2領域を自動的に形成できるようになる。したがって、第2領域の分だけ、HV系トランジスタ領域のSTIでの埋め込み素子分離用絶縁膜の膜厚(膜量)を増加できるため、LV系トランジスタ領域での結晶欠陥の発生を抑制しつつ、HV系トランジスタ領域では十分な膜厚を有する埋め込み素子分離用絶縁膜によって、STI反転リークなどの増加を抑制することが可能となるものである。
特に、チャネル幅方向におけるSTI204上にはゲート電極部203が形成されている。そのため、ゲート電極部203に電圧を加えるとSTI反転リークが生じやすい。よって、本実施形態のように、チャネル長方向におけるSTI204の底面を深くすることにより、STI反転リークの増加を効果的に抑制することが可能となる。
しかも、ゲート絶縁膜加工はマスクパターンの簡単な修正のみで容易に実施することが可能であるため、工程の追加または製造の複雑化を招いたりすることなしに、このLV系トランジスタ領域とHV系トランジスタ領域とで素子分離構造の異なるNAND型フラッシュメモリを容易に実現できる。
[第1の実施形態の変形例1]
図16は、第1の実施形態の変形例1を示すものである。この変形例1が第1の実施形態と異なる点は、チャネル長方向において、第2領域204Xが第1領域204Yに挟まれるように形成されている。すなわち、STI204の形状が、チャネル幅方向と同一となっている。
図16は、第1の実施形態の変形例1を示すものである。この変形例1が第1の実施形態と異なる点は、チャネル長方向において、第2領域204Xが第1領域204Yに挟まれるように形成されている。すなわち、STI204の形状が、チャネル幅方向と同一となっている。
その結果、第1の実施形態よりも、チャネル長方向において、STI204の底部を深くすることができるので、STI204を挟んで向かい合うHV系トランジスタ101とHV系トランジスタ101との拡散層領域18a,18bに大きな電位差が加わっても、STI反転リークなどの増加を抑制することができる。
以下に、この第1の実施形態の変形例1にしたがった、半導体装置の製造方法について説明する。
図4の工程までは、第1の実施形態と同様の工程を経る。その後、図17に示すように、チャネル長方向における、HV系トランジスタ領域102のSTI204の形成部に対して、チャネル幅方向と同様に、HV系トランジスタ領域102のゲート下絶縁膜11とLV系トランジスタ領域103のゲート下絶縁膜21との膜厚差に応じた段差(ゲート下絶縁膜21)を形成する。
ここで、ゲート下絶縁膜21となる領域が第2領域204Xとなり、ゲート下絶縁膜11となる領域が第1領域204Yとなる。また、第1領域204Yと第2領域204Xとの接続部分は、第2領域204Xに行くにしたがって徐々に低くなる形状を有している。
次いで、図18(a)〜(d)に示すように、素子分離溝204a,304a,404a内にそれぞれPSZ膜などの塗布膜を埋め込んで、HV系トランジスタ領域102のSTI204、LV系トランジスタ領域103のSTI304、および、セル領域104のSTI404を形成する。
次いで、図19(a)〜(d)に示すように、エッチングによりSTI204,304,404の上面の高さを、第1の電極膜12の上面の高さに合せる。
次いで、図20(a)〜(d)に示すように、セル領域104のSTI404の上面の高さを、エッチングにより、第1の電極膜12の上面の高さよりも下げる。また、第1のマスク材31を除去した後、全面に、メモリセルトランジスタMCのゲート間絶縁膜13を形成するための第3の絶縁膜、および、メモリセルトランジスタMCの第1の制御ゲート電極を形成するための第2の電極膜14を、順に堆積する。
次いで、図21(a)〜(d)に示すように、後工程で形成される、メモリセルトランジスタMCの第2の制御ゲート電極となる第3の電極膜15と第1,第2の電極膜12,14とを電気的に接続するため、HV系トランジスタ領域102およびLV系トランジスタ領域103の一部の第2の電極膜14と第3の絶縁膜13とを剥離した後、全面に、第3の電極膜15および絶縁膜32とを順に堆積させる。
次いで、図22(a)〜(d)に示すように、リソグラフィー技術とエッチング技術とを用いて、HV系トランジスタ201のゲート電極部203、LV系トランジスタ301のゲート電極部303、および、メモリセルトランジスタMCのゲート電極部403を、それぞれ加工(パターニング)する。また、たとえば図22(b),(c)に示すように、素子領域202,302に対応する、Si基板10の表面部にN型不純物を打ち込んで拡散層領域18aを形成する。その後、第4の絶縁膜を堆積した後、選択エッチング技術を用いて、ゲート電極部203の側壁部にHV系トランジスタ201のゲート側壁構造であるスペーサ膜17と、ゲート電極部303の側壁部にLV系トランジスタ301のゲート側壁構造であるスペーサ膜17と、を形成する。その後、Si基板10の表面部に選択的にN型不純物を打ち込んで拡散層領域18bを形成する。
なお、第4の絶縁膜としては、第1の電極膜12、第2の電極膜14、および、第3の電極膜15との間に、所望のエッチング選択比が得られる絶縁膜である。また、P型トランジスタを形成したい場合は、N型不純物に代えて、P型不純物を打ち込む。
次いで、図23(a)〜(d)に示すように、全面に、第5の絶縁膜19および第6の絶縁膜20を順に堆積させる。
次いで、図24(a)〜(d)に示すように、スペーサ膜17の上面の高さで第5の絶縁膜19および第6の絶縁膜20を平坦化するとともに、エッチング技術を用いて、HV系トランジスタ201およびLV系トランジスタ301のゲート電極部203,303上の絶縁膜32を剥離した後、その絶縁膜32を剥離した部分に金属サリサイド膜16を形成する。
次いで、図25(a)〜(d)に示すように、全面に、第7の絶縁膜22および第8の絶縁膜23を順に堆積させる。
最後に、一般的なコンタクト形成工程と配線形成工程とを経て、図16に示した構成のNAND型フラッシュメモリが完成する。すなわち、HV系トランジスタ領域102においては、第7の絶縁膜22および第8の絶縁膜23を貫通し、金属サリサイド膜16につながるコンタクト205と、第5の絶縁膜19、第6の絶縁膜20、第7の絶縁膜22および第8の絶縁膜23を貫通し、拡散層領域18bにつながるコンタクト206とが形成される。また、LV系トランジスタ領域103においては、第7の絶縁膜22および第8の絶縁膜23を貫通し、金属サリサイド膜16につながるコンタクト305と、第5の絶縁膜19、第6の絶縁膜20、第7の絶縁膜22および第8の絶縁膜23を貫通し、拡散層領域18bにつながるコンタクト306とが形成される。また、セル領域104においては、図示していない、ソース線コンタクトとソース線およびビット線コンタクトとビット線などが形成される。
なお、上記した実施形態においては、いずれも、NAND型フラッシュメモリを例に説明したが、これに限らず、LV系トランジスタ領域とHV系トランジスタ領域とで素子分離構造の異なる各種の半導体装置に同様に適用できる。
また、PSZ膜に限らず、NSGまたはSOG(Spin on Glass)などの塗布膜のほか、収縮応力の大きい各種の絶縁膜を用いることも可能である。
また、第2領域または第2領域の周辺部に、反転防止用のP型拡散層領域(第2導電型の不純物領域)を形成するようにしてもよい。
その他、本願発明は、上記(各)実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記(各)実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、(各)実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題(の少なくとも1つ)が解決でき、発明の効果の欄で述べられている効果(の少なくとも1つ)が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
11,21…ゲート下絶縁膜、101…周辺回路部、102…HV系トランジスタ領域、103…LV系トランジスタ領域、104…セル領域(セルアレイ)、201…HV系トランジスタ、204…STI(HV系用)、204X…第2領域、204Y…第1領域、301…LV系トランジスタ、304…STI(LV系用)、401…メモリセル部、404…STI(セル用)、MC…メモリセルトランジスタ。
Claims (5)
- 第1導電型の半導体基板と、
前記半導体基板上の第1のトランジスタ領域に設けられた第1のゲート絶縁膜、および、前記半導体基板上の第2のトランジスタ領域に設けられた、前記第1のゲート絶縁膜よりも膜厚の薄い第2のゲート絶縁膜と、
前記第1のゲート絶縁膜上にそれぞれ形成された第1のゲート電極部を有する複数の第1のMOSトランジスタと、
前記第2のゲート絶縁膜上にそれぞれ形成された第2のゲート電極部を有する複数の第2のMOSトランジスタと、
前記第1のトランジスタ領域の、前記複数の第1のMOSトランジスタの相互間に配設された、前記半導体基板中に収縮応力の大きい絶縁膜を埋め込んでなる第1の素子分離領域と、
前記第2のトランジスタ領域の、前記複数の第2のMOSトランジスタの相互間に配設された、前記半導体基板中に前記絶縁膜を埋め込んでなる第2の素子分離領域と
を具備し、
前記第1の素子分離領域は、第1領域と、前記第1のゲート絶縁膜と前記第2のゲート絶縁膜との膜厚差に応じた深い第2領域とを有し、前記第2の素子分離領域は前記第1領域と同じ深さとなることを特徴とする半導体装置。 - 前記第1の素子分離領域の前記第1領域もしくは前記第1領域の周辺部下の前記半導体基板中に、前記第1導電型の不純物領域が形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第1の素子分離領域の前記第1領域と前記第2領域との接続部分は、徐々に深くなるようななだらかな形状を有することを特徴とする請求項1に記載の半導体装置。
- 半導体基板上の、第1のトランジスタ領域の上面を掘り下げ、
前記第1のトランジスタ領域の第1部分に第1のゲート絶縁膜を形成し、
上面が同じ高さとなるように、第2のトランジスタ領域に前記第1のゲート絶縁膜よりも膜厚の薄い第2のゲート絶縁膜を形成するとともに、前記第1のトランジスタ領域の第2部分に前記第2のゲート絶縁膜を形成し、
前記第1のトランジスタ領域の前記第1部分に第1の溝を形成するとともに、前記第2部分に前記第1の溝より前記第1のゲート絶縁膜と前記第2のゲート絶縁膜との膜厚差だけ深い第2の溝と、前記第2のトランジスタ領域に、前記第1の溝と同じ深さの第3の溝とを形成し、
前記第1の溝および前記第2の溝内に絶縁膜を埋め込んで第1の素子分離領域を形成するとともに、前記第3の溝内に前記絶縁膜を埋め込んで第2の素子分離領域を形成し、
前記第1の素子分離領域が形成された前記第1のトランジスタ領域に、前記第1のゲート絶縁膜を介して、第1のゲート電極部をそれぞれ有する複数の第1のMOSトランジスタを形成するとともに、前記第2の素子分離領域が形成された前記第2のトランジスタ領域に、前記第2のゲート絶縁膜を介して、第2のゲート電極部をそれぞれ有する複数の第2のMOSトランジスタを形成する
ことを特徴とする半導体装置の製造方法。 - さらに、
上面が前記第2のゲート絶縁膜の上面と同じ高さになるようにして、前記半導体基板上のメモリセル領域に、前記第2のゲート絶縁膜と同じ膜厚の第3のゲート絶縁膜を形成し、
前記メモリセル領域に、前記第3の溝と同じ深さの第4の溝を形成し、
前記第4の溝内に前記絶縁膜を埋め込んで第3の素子分離領域を形成し、
前記第3の素子分離領域が形成された前記メモリセル領域に、前記第3のゲート絶縁膜を介して、第3のゲート電極部をそれぞれ有する複数のメモリセルトランジスタを形成する工程を含む
ことを特徴とする請求項4に記載の半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008221464A JP2010056391A (ja) | 2008-08-29 | 2008-08-29 | 半導体装置およびその製造方法 |
US12/484,526 US7994587B2 (en) | 2008-08-29 | 2009-06-15 | Semiconductor device and semiconductor device manufacturing method |
KR1020090080382A KR101088998B1 (ko) | 2008-08-29 | 2009-08-28 | 반도체 장치 및 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008221464A JP2010056391A (ja) | 2008-08-29 | 2008-08-29 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010056391A true JP2010056391A (ja) | 2010-03-11 |
Family
ID=41724033
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008221464A Pending JP2010056391A (ja) | 2008-08-29 | 2008-08-29 | 半導体装置およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7994587B2 (ja) |
JP (1) | JP2010056391A (ja) |
KR (1) | KR101088998B1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011077405A (ja) * | 2009-09-30 | 2011-04-14 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2013115433A (ja) * | 2011-11-25 | 2013-06-10 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
US9224608B2 (en) | 2013-07-11 | 2015-12-29 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013062419A (ja) | 2011-09-14 | 2013-04-04 | Toshiba Corp | 半導体メモリ及びその製造方法 |
JP2014187199A (ja) | 2013-03-22 | 2014-10-02 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002100675A (ja) * | 2000-08-29 | 2002-04-05 | Samsung Electronics Co Ltd | トレンチ素子分離型半導体装置及びその形成方法 |
JP2003086766A (ja) * | 2001-06-28 | 2003-03-20 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2004087843A (ja) * | 2002-08-27 | 2004-03-18 | Toshiba Corp | 半導体装置 |
JP2006080310A (ja) * | 2004-09-09 | 2006-03-23 | Toshiba Corp | 半導体装置及びその製造方法 |
US20060220171A1 (en) * | 2005-03-29 | 2006-10-05 | Eun-Young Choi | Trench isolation structures for semiconductor devices and methods of fabricating the same |
JP2007165856A (ja) * | 2005-11-15 | 2007-06-28 | Toshiba Corp | 不揮発性半導体記憶装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6833602B1 (en) | 2002-09-06 | 2004-12-21 | Lattice Semiconductor Corporation | Device having electrically isolated low voltage and high voltage regions and process for fabricating the device |
JP4276510B2 (ja) * | 2003-10-02 | 2009-06-10 | 株式会社東芝 | 半導体記憶装置とその製造方法 |
KR100616540B1 (ko) | 2004-03-31 | 2006-08-29 | 삼성전기주식회사 | 2파장 반도체 레이저 소자 및 그 제조방법 |
JP4947931B2 (ja) | 2004-08-12 | 2012-06-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2007049111A (ja) | 2005-07-12 | 2007-02-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
2008
- 2008-08-29 JP JP2008221464A patent/JP2010056391A/ja active Pending
-
2009
- 2009-06-15 US US12/484,526 patent/US7994587B2/en active Active
- 2009-08-28 KR KR1020090080382A patent/KR101088998B1/ko not_active IP Right Cessation
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002100675A (ja) * | 2000-08-29 | 2002-04-05 | Samsung Electronics Co Ltd | トレンチ素子分離型半導体装置及びその形成方法 |
JP2003086766A (ja) * | 2001-06-28 | 2003-03-20 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2004087843A (ja) * | 2002-08-27 | 2004-03-18 | Toshiba Corp | 半導体装置 |
JP2006080310A (ja) * | 2004-09-09 | 2006-03-23 | Toshiba Corp | 半導体装置及びその製造方法 |
US20060220171A1 (en) * | 2005-03-29 | 2006-10-05 | Eun-Young Choi | Trench isolation structures for semiconductor devices and methods of fabricating the same |
JP2007165856A (ja) * | 2005-11-15 | 2007-06-28 | Toshiba Corp | 不揮発性半導体記憶装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011077405A (ja) * | 2009-09-30 | 2011-04-14 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2013115433A (ja) * | 2011-11-25 | 2013-06-10 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
US9224608B2 (en) | 2013-07-11 | 2015-12-29 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
US7994587B2 (en) | 2011-08-09 |
US20100052061A1 (en) | 2010-03-04 |
KR101088998B1 (ko) | 2011-12-01 |
KR20100027050A (ko) | 2010-03-10 |
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