JP2009021489A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】アスペクト比が高い素子分離用溝に素子分離絶縁膜を確実に充填した状態で埋め込み形成する。
【解決手段】シリコン基板１にシリコン酸化膜５、多結晶シリコン膜６およびハードマスク材としてのシリコン窒化膜７を積層形成する。フォトリソグラフィ処理でレジストでマスクを形成し、ＲＩＥによりシリコン窒化膜７を加工してハードマスクを形成し、ハードマスクを利用して多結晶シリコン膜６、シリコン酸化膜５およびシリコン基板１をＲＩＥにより加工してトレンチ４を形成する。このとき、エッチング条件としてフロロカーボン系ガスを添加することで、底面部の端部を除いた中間部に凸部１ａを形成する。ＨＤＰ酸化膜８を埋め込むときにボイド発生を防止して埋め込みを確実に行なえ、絶縁耐圧も確保することができる。
【選択図】図３

Description

本発明は、半導体基板に素子分離用溝を形成して素子分離膜を埋め込むことで素子分離領域の構造を形成する構成の半導体装置およびその製造方法に関する。

集積回路を形成する半導体装置においては、その集積度を高めるべく微細化が進められている。その微細化の要素の一つとして素子分離領域の縮小化がある。近年では、ＳＴＩ（Shallow Trench Isolation）技術が導入され、狭い幅での素子分離が可能となってきているが、半導体基板に形成した溝内への絶縁膜の埋め込み性が悪いと絶縁特性に影響を及ぼすことになる。

現状のプロセスでは、パターンの微細化に伴ってＳＴＩ構造を形成する部分の溝のアスペクト比が高くなると、溝内へのＨＤＰ（high density plasma）酸化膜の埋め込み時に、溝内が完全に埋め込まれる前にゲート電極間の開口部に過剰に堆積したＨＤＰ酸化膜によって溝内部に充填される前に開口部が閉じてしまう為、結果としてＳＴＩ構造のＨＤＰ酸化膜中つまり素子分離用絶縁膜中にボイドが形成されてしまうという問題があった。

そこで、たとえば特許文献１に示すものでは、このような不具合を回避すべくＨＤＰ酸化膜を形成する際に、開口部が塞がれる前に成膜を一旦止めて、溝の側壁や開口部を狭めている部分のＨＤＰ酸化膜を除去する処理を実施することで、ＨＤＰ酸化膜の形成中に開口部が閉じてしまうことを抑制している。これにより、この後、再びＨＤＰ酸化膜を成膜して溝内に確実に充填されるようにして素子分離用絶縁膜を形成している。

しかしながら、上記した特許文献１に示すものでは、ＨＤＰ酸化膜の成膜工程中、一旦成膜を止めてウェット処理などのエッチング処理をすることで溝内の側壁や開口部のＨＤＰ酸化膜を除去する工程を行う必要があり、工程が多く手間がかかってしまう不具合がある。
特開２００２−２０８６２９号公報

本発明は、半導体基板に形成する素子分離用溝に素子分離絶縁膜としてのＨＤＰ酸化膜を埋め込み形成する工程で、工程数を増加させることなく溝内部に確実に充填した状態で埋め込み形成することができるようにした半導体装置およびその製造方法を提供することを目的とする。

本発明の半導体装置は、上面に所定間隔を存した位置に形成された素子分離用の複数の溝であって当該溝の底面の端部を除いた中間部に当該半導体基板を所定高さに凸状に残すように設けられた素子分離用溝を備えた半導体基板と、前記素子分離用溝を充填するように埋め込み形成されたＨＤＰ（high density plasma）酸化膜からなる素子分離膜と、前記素子分離用溝により区画された前記半導体基板の素子形成領域にゲート絶縁膜を介して形成されたゲート電極とを備えたところに特徴を有する。

また、本発明の半導体装置は、表面に溝部が形成された半導体基板と、前記溝部に隣接した前記半導体基板の表面上にゲート絶縁膜を介して形成されたゲート電極と、前記溝部に埋め込まれた素子分離絶縁膜とを備えた半導体装置において、前記溝部は、その底面の中間部の高さが端部の高さより浅く形成されているところに特徴を有する。

本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜およびゲート電極材料ならびにハードマスク材を積層形成する工程と、少なくともゲート電極の一部の形成を兼ねた素子分離用溝形成のためのレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記ハードマスク材の層を反応性イオンエッチング処理により加工してハードマスクを形成し、続けて前記ハードマスクをマスクとして前記ゲート電極材料およびゲート絶縁膜ならびに前記半導体基板を加工し、前記半導体基板に底面の端部を除いた中間部に当該半導体基板を所定高さに凸状に残すように前記素子分離用溝を形成する工程と、前記素子分離用溝にＨＤＰ酸化膜を埋め込み形成することで素子分離膜を形成する工程とを備えたところに特徴を有する。

本発明によれば、半導体基板に形成する素子分離用溝に素子分離絶縁膜を工程を増加することなく確実に充填した状態で埋め込み形成することができる。

（第１の実施の形態）
以下、本発明をＮＯＲ型フラッシュメモリ装置に適用した場合の一実施形態について図１〜図７を参照しながら説明する。なお、以下の図面の記載において、同一または類似の部分には同一または類似の符号で表している。ただし図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。

先ず、本実施形態のＮＯＲ型フラッシュメモリ装置の構成を説明する。
図１は、フローティングゲート型のＮＯＲ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。図２は、図１のＮＯＲ型フラッシュメモリ装置のセルアレイの一部を取り出してレイアウトの一例を示したものである。

図１および図２に示すＮＯＲ型フラッシュメモリ装置のセルアレイは、半導体基板としてのシリコン基板１の表層部に形成されたウェル領域上にメモリセルトランジスタＴｒｍが行列状（行方向：Ｘ方向、列方向：Ｙ方向）に配列されて構成されている。各メモリセルトランジスタＴｒｍは、ウェル領域に形成された活性領域（ソース・ドレイン用の拡散層およびチャネル領域）２を有し、ウェル領域上にゲート絶縁膜を介して二層ゲート構造（フローティングゲートの上にゲート間絶縁膜を介してコントロールゲートが形成された構造）を有するゲート電極ＧＭを備えている。

上記ＮＯＲ型フラッシュメモリ装置のセルアレイでは、隣り合う２個で１組をなすメモリセルトランジスタＴｒｍがそれぞれのドレイン領域Ｄを共有し、隣り合う２組のメモリセルトランジスタＴｒｍがそれぞれのソース領域Ｓを共有し、メモリセルトランジスタＴｒｍのＹ方向に並んだ各列の間がトレンチ型の素子分離領域であるＳＴＩ（shallow trench isolation）領域３で分離されている。

そして、セルアレイ上で同一行のメモリセルトランジスタＴｒｍのコントロール電極に共通に連なるように複数のワード線ＷＬがＸ方向（行方向）に配設され、同一行のメモリセルの各ソース領域Ｓに共通に接続された金属配線からなる共通ソース線としての複数のローカルソース線ＬＳがＸ方向（行方向）に配設されている。

また、セルアレイ上で同一列のメモリセルトランジスタＴｒｍのドレイン領域Ｄに共通にコンタクトするように金属配線からなる複数のビット線ＢＬがＹ方向（列方向）に配設され、複数のローカルソース線ＬＳに共通にコンタクトする金属配線からなる複数のソース線（メインソース線）ＭＳがビット線ＢＬ配列内で間欠的にＹ方向（列方向）に配設されている。

上記したように隣り合う２個のメモリセルトランジスタＴｒｍで共有するドレインＤは、ドレインコンタクトＤＣを介して低抵抗のビット線ＢＬに繋がっている。また、隣り合う２個のメモリセルトランジスタＴｒｍで共有するソースＳは、ワード線ＷＬ間でワード線ＷＬと平行して存在するローカルソース線ＬＳに繋がっており、このローカルソース線ＬＳはソース線コンタクトを介して低抵抗のメインソース線ＭＳに繋がり、セルアレイ外部から電位が与えられる。

上記構成のＮＯＲ型フラッシュメモリ装置は、メモリセルトランジスタにデータを書き込むためにチャネルホットエレクトロン注入を用いてフローティングゲート電極へ電子注入を行う時、メモリセルトランジスタＴｒｍのソースＳとウェル領域には接地電位を与える。そして、制御ゲートとドレインＤに対してはホットエレクトロンの発生効率が最大となるような所望の電位を、それぞれ対応してワード線ＷＬとビット線ＢＬを介して外部回路から与える。

図３は、上記したＮＯＲ型フラッシュメモリ装置の製造工程の途中段階における模式的な断面構造を示すもので、図２中切断線Ａ−Ａで示す部分すなわちワード線ＷＬに沿って切断した部分の断面を示している。図示の状態は、素子分離領域としてＳＴＩ３を形成する工程での断面を示している。

この図３において、シリコン基板１には、活性領域２で挟まれた部分にＳＴＩ３を形成するためのトレンチ（溝）４が形成されている。トレンチ４は、シリコン基板１をほぼ垂直にエッチングして形成された側壁部と底面部から構成される。このトレンチ４の底面部は、底面部の端部を除いた中間部が中央で盛り上がる形状に形成された凸状部１ａを有している。すなわち、トレンチ４の底面部は、その中間部の高さが端部の高さに比べて浅く（高く）形成されている。

また、トレンチ４は、シリコン基板１の上面からの深さ寸法ｄが、隣接するゲート電極ＧＭ間での絶縁耐圧を確保できる程度の寸法が確保されるように設定されている。また、トレンチ４の凸部１ａの高さ寸法ｈは、後述するようにトレンチ４内へのＨＤＰ酸化膜８の埋め込みを確実にすることができる寸法に設定されている。

活性領域２の上面にはゲート絶縁膜としてのシリコン酸化膜５、フローティングゲート電極としての多結晶シリコン膜６およびハードマスク材としてのシリコン窒化膜７が積層形成され、ゲート電極ＧＭを構成している。これらシリコン酸化膜５、多結晶シリコン膜６およびシリコン窒化膜７の側面は活性領域２の部分のシリコン基板１の側壁面と垂直方向に揃うように面一に形成されている。

トレンチ４の内部およびゲート電極ＧＭ間にＨＤＰ酸化膜８が埋め込み形成されている。図示の状態では、ＨＤＰ酸化膜８を埋め込んだ直後の状態を示しており、ゲート電極ＧＭ部分で盛り上がった形状となっている。また、トレンチ４が底面部に凸状部１ａを有する形状に形成されていることにより、トレンチ４およびゲート電極ＧＭ間の部分は確実に充填され、ボイドなどの空乏部分の発生はない状態となっている。

なお、この後、上記構成の状態から、シリコン窒化膜７をストッパとしてＣＭＰ（chemical mechanical polishing）処理により、ＨＤＰ酸化膜８の平坦化を行い、さらに、シリコン窒化膜７を剥離する。この後、フローティングゲート電極としての多結晶シリコン膜６とともにゲート電極ＧＭを構成するコントロールゲート電極の材料を上部に積層形成してフォトリソグラフィ処理により加工を行い、コンタクトホール、電極形成などの一般的な製造工程を経てＮＯＲ型フラッシュメモリ装置が形成される。
上記のように構成しているので、ゲート電極ＧＭ間のアスペクト比が高くなっても、ゲート電極ＧＭ間の絶縁性を確保しつつＨＤＰ酸化膜８の埋め込み性も高めることができるようになる。

次に、上記構成の製造工程について図４〜図６を参照して説明する。
まず、図４に示すように、シリコン基板１にゲート絶縁膜としてのシリコン酸化膜５、フローティングゲート電極となる多結晶シリコン膜６を積層形成すると共に、ハードマスク材となるシリコン窒化膜７を積層形成する。

次に、図５に示すように、フォトリソグラフィ処理によりトレンチ４を形成する。ここでは、フォトレジストをパターンニングしてマスクを形成し、これによってまずハードマスク材であるシリコン窒化膜７をハードマスクとして加工する。この後、ハードマスクを利用して多結晶シリコン膜６およびシリコン酸化膜５およびシリコン基板１を加工してトレンチ４を形成する。

トレンチ４を形成する加工では、ＲＩＥ法による異方性エッチングを用いる。この異方性エッチングにおいて、シリコン窒化膜７、多結晶シリコン膜６およびシリコン酸化膜５のエッチング条件は通常のエッチング条件で行うが、シリコン基板１のエッチングでは、通常のシリコンのエッチング条件と異なり、次のようなエッチング条件で行う。

すなわち、このシリコン基板１のエッチングでは、トレンチ４の底面部の中間部にシリコン基板１に凸部１ａを形成するため、ＲＩＥエッチング時に発生するデポ物（エッチングしたシリコンが再堆積する）が多くなるようなエッチング条件を用いる。たとえば、エッチング条件としては、その要素の一つであるガス条件を、ハロゲン系ガスにフロロカーボン系ガスおよび酸素を添加したエッチングガスを用いる。一般的には、ここで添加しているフロロカーボン系ガスはシリコンのエッチングには用いないもので、これがデポ物を多くする要素として機能する。

なお、このとき用いる実際のエッチングガスのガス種としては、例えば、ハロゲン系ガスとして塩素ガス（Ｃｌ_２）、臭化水素ガス（ＨＢｒ）などであり、フロロカーボン系ガスとして、四フッ化メタンガス（ＣＦ_４）、三フッ化メタンガス（ＣＨＦ_３）、二フッ化メタンガス（ＣＨ_２Ｆ_２）、オクタフルオロペンテン（Ｃ_５Ｆ_８）、パーフルオロブタジエン（Ｃ_４Ｆ_６）などである。

また、具体的なエッチング時の他の条件の例は以下のとおりである。
ガス流量比 ハロゲン系ガス：酸素：フロロカーボン系ガス＝２：１：１
ＲＦパワー ４００Ｗ程度
以上のようなエッチング条件を用いてＲＩＥ法によるエッチングを行うことで、シリコン基板１にトレンチ４を形成し、底面部に凸部１ａを形成することができる。

次に、図６に示すように、トレンチ４内にＨＤＰ酸化膜８を埋め込み形成する。図示の状態は、ＨＤＰ法によりＨＤＰ酸化膜８を堆積している途中の状態を示しており、トレンチ４の底面およびその側壁と、トレンチ４の両側の活性領域２上に形成されたゲート電極ＧＭの側壁および上面に徐々にＨＤＰ酸化膜８が堆積されていく様子である。

ここで、図６の状態で形成しているＨＤＰ酸化膜８の膜厚は、ゲート電極ＧＭ間を埋め込むに至らない程度であり、ゲート電極ＧＭの側壁部およびトレンチ４の側壁、底面部に堆積した状態である。このうち、トレンチ４の底面部においては、端部つまり側壁部と接する近傍ではシリコン基板１の表面から深さｄまでＨＤＰ酸化膜８が埋め込まれた状態となっており、中間部すなわちシリコン基板１の凸部１ａにおいては、凸部１ａの高さｈだけ持ち上げられた高さＡまで堆積した状態となっている。

つまり、ゲート電極ＧＭの側壁部ではまだＨＤＰ酸化膜の堆積膜厚が薄い状態であるが、底面部ではすでに凸部１ａで持ち上げられた分だけ高い位置ＡまでＨＤＰ酸化膜８が埋められた状態となるのである。これにより、この後のＨＤＰ酸化膜８の埋め込みに関して実質的にアスペクト比を低くしたのと同等の効果を得ることができ、ゲート電極ＧＭ間の開口部が閉塞する前にゲート電極ＧＭ間およびトレンチ４内にＨＤＰ酸化膜８を確実に充填することができる。また、これによって、ゲート電極ＧＭ間にボイドを発生させることなくＨＤＰ酸化膜８を埋め込み形成することができ、しかも、ゲート電極ＧＭ間の絶縁性を確保したものとすることができる。

（第２の実施の形態）
図７および図８は、本発明の第２の実施の形態を示すもので、以下、第１の実施の形態と異なるところについて説明する。
第２の実施の形態では、ハードマスク材の加工を変えており、これによってその後の多結晶シリコン膜６やシリコン基板１のエッチングの条件を一般的なシリコンのエッチング条件をそのまま使って行うものである。最終的な加工形状は、第１の実施の形態と同じように、トレンチ４の底面部の中間部にシリコン基板１が盛り上がった凸部１ａを設けた状態とするもので、途中の加工工程の相違点を以下に説明する。

すなわち、製造工程において、第１の実施の形態における図４の工程の際に、シリコン基板１にゲート絶縁膜としてのシリコン酸化膜５、フローティングゲート電極としての多結晶シリコン膜６を積層し、この後、シリコン窒化膜７およびＴＥＯＳ酸化膜９を積層形成する。この実施の形態においては、シリコン窒化膜７およびＴＥＯＳ酸化膜９の積層構造がハードマスク材として設けられる。

そして、この後、図７に示すように、フォトリソグラフィ処理によりハードマスクを形成する。ここでは、ＲＩＥ法によりエッチングを行ってハードマスク加工を行うが、ゲート電極ＧＭ間の開口部に、端部を除いた中間部においてシリコン窒化膜７を完全に除去する前でエッチングをストップすることで凸部形成用マスク７ａを設けるようにしている。

上記したハードマスクを形成する加工では、ＲＩＥによるエッチング条件の一つとして、使用ガスを、フロロカーボン系ガス、Ａｒガス、酸素の混合ガスとしている。また、混合ガスのガス流量比およびＲＦパワーは、
ガス流量比 フロロカーボン系ガス：Ａｒガス：酸素＝５：１０：１
ＲＦパワー ３００〜６００Ｗ程度
としている。

なお、このとき用いる実際のエッチングガスのガス種としては、第１の実施の形態の場合と同様に、例えば、ハロゲン系ガスとして塩素ガス（Ｃｌ_２）、臭化水素ガス（ＨＢｒ）などであり、フロロカーボン系ガスとして、四フッ化メタンガス（ＣＦ_４）、三フッ化メタンガス（ＣＨＦ_３）、二フッ化メタンガス（ＣＨ_２Ｆ_２）、オクタフルオロペンテン（Ｃ_５Ｆ_８）、パーフルオロブタジエン（Ｃ_４Ｆ_６）などである。

以上のようなエッチング条件を用いてＲＩＥ法により、エッチング時間をシリコン窒化膜７が完全に除去される時間よりも短く設定して行うことで（いわゆるアンダーエッチ条件として時間管理を行うことで）、ハードマスク材の下層に設けられたシリコン窒化膜７を凸部形成用マスク７ａとして残すことができる。

続けて、図８に示すように、多結晶シリコン膜６、シリコン酸化膜５およびシリコン基板１をＲＩＥ法によりエッチングを行うが、このときのエッチング条件は、一般的なシリコンのエッチング条件を用いる。このエッチングでは、ハードマスクとして形成された凸部形成用マスク７ａがゲート電極ＧＭ間の開口部における多結晶シリコン膜６のエッチングを阻害することになり、両端部が先に深くエッチングされ、中間部がエッチングされずに残された状態となる。シリコン基板１のエッチングを進行させるに従って、中間部の凸形状がそのままの形状でトレンチ４の形成に際して底面部の形成まで反映されるので、結果としてトレンチ４の底面部に凸部１ａを形成することができるようになる。

このような第２の実施の形態によっても、トレンチ４内へのＨＤＰ酸化膜８の埋め込みに関して実質的にアスペクト比を低くしたのと同等の効果を得ることができ、ゲート電極ＧＭ間の開口部が閉塞する前にゲート電極ＧＭ間およびトレンチ４内にＨＤＰ酸化膜８を確実に充填することができる。また、これによって、ゲート電極ＧＭ間にボイドを発生させることなくＨＤＰ酸化膜８を埋め込み形成することができ、しかも、ゲート電極ＧＭ間の絶縁性を確保したものとすることができる。

（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
凸部１ａの形状は、上に凸な曲率を有する山形を中央に一つ設ける構成としているが、これに限らず、複数の山形が形成されていてもよいし、矩形状あるいは三角形状など種々のものを採用することができ、トレンチの底面部の端部を除いた中間部に形成され、ＨＤＰ酸化膜８の埋め込みをボイドなく行えるものであれば良い。

トレンチ４の底面部にシリコン基板１の凸部１ａを形成するＲＩＥ法によるエッチングでは、第１および第２の実施の形態で示した方法以外の方法を適用することもできる。
ＲＩＥ法によるエッチングで使用するガスの種類や流量比についても適宜変更設定することができる。

ハードマスク材は、シリコン窒化膜以外の材料を利用することができる。第２の実施の形態で用いるハードマスク材もシリコン窒化膜およびＴＥＯＳ酸化膜以外にも適宜設定することができる。
ＮＡＮＤ型フラッシュメモリ装置にも適用することができる。

本発明の第１の実施の形態を示すＮＯＲ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図 メモリセル領域の一部のレイアウトパターンを示す模式的な平面図 トレンチ内へのＨＤＰ酸化膜埋め込み時の模式的な断面図 製造工程の一段階における模式的断面図（その１） 製造工程の一段階における模式的断面図（その２） 製造工程の一段階における模式的断面図（その３） 本発明の第２の実施の形態を示す製造工程の一段階における模式的断面図（その１） 製造工程の一段階における模式的断面図（その２）

符号の説明

図面中、１はシリコン基板（半導体基板）、１ａは凸部、２は活性領域（素子形成領域）、３はＳＴＩ（素子分離領域）、４はトレンチ（溝）、７はシリコン窒化膜（ハードマスク材）、７ａは凸部形成用マスク、８はＨＤＰ酸化膜、９はＴＥＯＳ酸化膜（ハードマスク材）である。

Claims (5)

1. 上面に所定間隔を存した位置に形成された素子分離用の複数の溝であって当該溝の底面の端部を除いた中間部に当該半導体基板を所定高さに凸状に残すように設けられた素子分離用溝を備えた半導体基板と、
   前記素子分離用溝を充填するように埋め込み形成されたＨＤＰ（high density plasma）酸化膜からなる素子分離膜と、
   前記素子分離用溝により区画された前記半導体基板の素子形成領域にゲート絶縁膜を介して形成されたゲート電極とを備えたことを特徴とする半導体装置。
2. 表面に溝部が形成された半導体基板と、
   前記溝部に隣接した前記半導体基板の表面上にゲート絶縁膜を介して形成されたゲート電極と、
   前記溝部に埋め込まれた素子分離絶縁膜とを備えた半導体装置において、
   前記溝部は、その底面の中間部の高さが端部の高さより浅く形成されていることを特徴とする半導体装置。
3. 半導体基板上にゲート絶縁膜およびゲート電極材料ならびにハードマスク材を積層形成する工程と、
   少なくともゲート電極の一部の形成を兼ねた素子分離用溝形成のためのレジストパターンを形成する工程と、
   前記レジストパターンをマスクとして前記ハードマスク材の層を反応性イオンエッチング法により加工してハードマスクを形成し、続けて前記ハードマスクをマスクとして前記ゲート電極材料およびゲート絶縁膜ならびに前記半導体基板を加工し、前記半導体基板に底面の端部を除いた中間部に当該半導体基板を所定高さに凸状に残すように前記素子分離用溝を形成する工程と、
   前記素子分離用溝にＨＤＰ酸化膜を埋め込み形成することで素子分離膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
4. 請求項３に記載の半導体装置の製造方法において、
   前記素子分離用溝を形成する工程では、前記ガス条件として、ハロゲン系ガス、酸素、フロロカーボン系ガスの三種混合ガスを用いることを特徴とする半導体装置の製造方法。
5. 請求項３に記載の半導体装置の製造方法において、
   前記素子分離用溝を形成する工程では、前記反応性イオンエッチング法により前記ハードマスクを加工形成する際に、前記素子分離用溝の中間部に対応する部分で前記ハードマスク材が部分的に残るように加工し、続けて前記ハードマスクおよび前記部分的に残したハードマスク材をマスクとして前記半導体基板を加工することで、前記半導体基板に底面の端部を除いた中間部に当該半導体基板を所定高さに凸状に残すように前記素子分離用溝を形成することを特徴とする半導体装置の製造方法。

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