JP2023106301A - 半導体装置における均一なトレンチおよびその製造方法 - Google Patents

半導体装置における均一なトレンチおよびその製造方法 Download PDF

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Abstract

【課題】トレンチ分離構造によって分離された放射感知領域を有する半導体構造、半導体装置及び半導体装置の製造方法を提供する。【解決手段】半導体装置は、第２基板１１２上の第１トレンチ充填（分離）構造及び基板上の第２トレンチ充填（分離）構造を含むトレンチ分離構造を有する。第１トレンチ充填構造は、第１幅及び凸状底面を有する。第２トレンチ充填構造は、凹状底面１２４Ｂｓ及び第１幅よりも大きい第２幅１２４Ｂｗを有する。【選択図】図４Ｂ

Description

半導体イメージセンサ装置は、可視光や赤外光等の入射する可視または非可視放射を感知するために使用される。これらのイメージセンサは、フォトダイオードおよびトランジスタを含むことのできる画素のアレイを利用して、入射放射を吸収（例えば、感知）し、感知した放射を電気信号に変換する。半導体イメージセンサの例は、相補型金属酸化膜半導体（complementary metal-oxide-semiconductor, CMOS）イメージセンサである。ＣＭＯＳイメージセンサは、コンピュータ、デジタルカメラ、携帯電話、タブレット、ゴーグル、科学機器等の様々な応用において使用される。
トレンチを形成するエッチングプロセスの間、より大きな幅を有するトレンチは、プラズマエッチングプロセスのローディング効果によって、より大きな深さを有する可能性がある。したがって、エッチンブプロセス中にトレンチ分離構造におけるＣＭＯＳイメージセンサの転送トランジスタの損傷をいかにして回避するかが、本産業における重要な課題となっている。
いくつかの実施形態において、半導体構造は、基板上の第１トレンチ充填構造、および基板上の第２トレンチ充填構造を含む。第１トレンチ充填構造は、第１幅および凸状底面を有する。第２トレンチ充填構造は、凹状底面および第１幅よりも大きい第２幅を有する。
いくつかの実施形態において、半導体装置は、第１チップを含む。第１チップは、第１チップの第１側にある複数の画素、および複数の画素を隔離する第１および第２トレンチ充填構造を含む。第１トレンチ充填構造は、凸状底面を有する。第２トレンチ充填構造は、第１トレンチ充填構造と接触している。第２トレンチ充填構造は、凹状底面を有する。半導体装置は、さらに、第１チップの第２側に接合された第２チップを含む。第２側は、第１側の反対側にある。
いくつかの実施形態において、方法は、基板上に、第１幅を有する第１パターン、および第１幅よりも大きい第２幅を有する第２パターンを形成することと、第２パターン内に、第２幅よりも小さい第３幅を有する第３パターンを形成することと、基板上に、第１パターンの下方の第１トレンチ、および第２および第３パターンの下方の第２トレンチを形成することと、を含む。
トレンチ分離構造の深さ均一性および半導体装置のデバイス性能を向上させることのできる半導体装置およびその製造方法を提供する。
添付図面は、本発明の原理がさらに理解されるために含まれており、本明細書に組み込まれ、且つその一部を構成するものである。図面は、本発明の実施形態を例示しており、説明とともに、本発明の原理を説明する役割を果たしている。
図１は、いくつかの実施形態に係るトレンチ分離構造によって分離された放射感知領域を有する半導体装置の断面図である。 図２は、いくつかの実施形態に係るトレンチ分離構造によって分離された放射感知領域を有する半導体装置の部分的等角図である。 図３は、いくつかの実施形態に係るトレンチ分離構造によって分離された放射感知領域を有する半導体装置の部分的平面図である。 図４Ａおよび図４Ｂは、いくつかの実施形態に係るトレンチ分離構造によって分離された放射感知領域を有する半導体装置の部分的断面図である。 図５Ａおよび図５Ｂは、いくつかの実施形態に係る半導体装置の追加のトレンチ充填構造の部分的平面図である。 図６は、いくつかの実施形態に係るトレンチ分離構造によって分離された放射感知領域を有する半導体装置の形成方法を示すフロー図である。 図７～図２２Ｂは、いくつかの実施形態に係る製造プロセスの様々な段階におけるトレンチ分離構造によって分離された放射感知領域を有する半導体装置の平面図および断面図である。 図７～図２２Ｂは、いくつかの実施形態に係る製造プロセスの様々な段階におけるトレンチ分離構造によって分離された放射感知領域を有する半導体装置の平面図および断面図である。 図７～図２２Ｂは、いくつかの実施形態に係る製造プロセスの様々な段階におけるトレンチ分離構造によって分離された放射感知領域を有する半導体装置の平面図および断面図である。 図７～図２２Ｂは、いくつかの実施形態に係る製造プロセスの様々な段階におけるトレンチ分離構造によって分離された放射感知領域を有する半導体装置の平面図および断面図である。 図７～図２２Ｂは、いくつかの実施形態に係る製造プロセスの様々な段階におけるトレンチ分離構造によって分離された放射感知領域を有する半導体装置の平面図および断面図である。 図７～図２２Ｂは、いくつかの実施形態に係る製造プロセスの様々な段階におけるトレンチ分離構造によって分離された放射感知領域を有する半導体装置の平面図および断面図である。 図７～図２２Ｂは、いくつかの実施形態に係る製造プロセスの様々な段階におけるトレンチ分離構造によって分離された放射感知領域を有する半導体装置の平面図および断面図である。 図７～図２２Ｂは、いくつかの実施形態に係る製造プロセスの様々な段階におけるトレンチ分離構造によって分離された放射感知領域を有する半導体装置の平面図および断面図である。 図７～図２２Ｂは、いくつかの実施形態に係る製造プロセスの様々な段階におけるトレンチ分離構造によって分離された放射感知領域を有する半導体装置の平面図および断面図である。 図７～図２２Ｂは、いくつかの実施形態に係る製造プロセスの様々な段階におけるトレンチ分離構造によって分離された放射感知領域を有する半導体装置の平面図および断面図である。 図７～図２２Ｂは、いくつかの実施形態に係る製造プロセスの様々な段階におけるトレンチ分離構造によって分離された放射感知領域を有する半導体装置の平面図および断面図である。 図７～図２２Ｂは、いくつかの実施形態に係る製造プロセスの様々な段階におけるトレンチ分離構造によって分離された放射感知領域を有する半導体装置の平面図および断面図である。 図７～図２２Ｂは、いくつかの実施形態に係る製造プロセスの様々な段階におけるトレンチ分離構造によって分離された放射感知領域を有する半導体装置の平面図および断面図である。 図７～図２２Ｂは、いくつかの実施形態に係る製造プロセスの様々な段階におけるトレンチ分離構造によって分離された放射感知領域を有する半導体装置の平面図および断面図である。 図７～図２２Ｂは、いくつかの実施形態に係る製造プロセスの様々な段階におけるトレンチ分離構造によって分離された放射感知領域を有する半導体装置の平面図および断面図である。 図７～図２２Ｂは、いくつかの実施形態に係る製造プロセスの様々な段階におけるトレンチ分離構造によって分離された放射感知領域を有する半導体装置の平面図および断面図である。
以下、図面を参照しながら、例示的実施形態について説明する。図面において、同一の参照番号は、概して、同一の、機能的に類似する、および／または構造的に類似する要素を示す。
以下の開示は、提供される主題の異なる特徴を実施するための多くの異なる実施形態または例を提供する。本発明を単純化するために、構成要素および配置の具体例を以下に記載する。これらはもちろん単なる例であり、限定することを意図しない。例えば、以下の説明における第１の特徴の上または第２の特徴の上への形成は、第１および第２の特徴が直接接触するように形成される実施形態を含み、また、第１と第２の特徴は直接接触せずに、追加の特徴が第１の特徴と第２の特徴との間に形成されるような実施形態も含み得る。さらに、本発明は、様々な例において参照番号および／または文字を繰り返すことがある。この繰り返しは、単純さと明瞭さの目的のためであって、それ自体は、議論された様々な実施形態間および／または構成間の関係を指示するものではない。
さらに、「下に」、「下方に」、「下位に」、「上方に」、「上位に」などの空間的に相対的な用語は、図に示されるような１つの要素または特徴の別の要素または特徴に対する関係を記載するために、説明を容易にするためにここでは使用され得る。空間的に相対的な用語は、図に示されている方向に加えて、使用中または動作中の装置の異なる向きを包含することを意図している。装置は他の方向を向いていてもよく（９０度または他の方向に回転される）、本明細書で使用される空間的に相対的な記述はそれに応じて同様に解釈され得る。
注意すべきこととして、本明細書における「１つの実施形態」、「ある実施形態」、「例示的な実施形態」、「例示的な」等の言い方は、記載された実施形態が特定の特徴、構造、または特性を含むことがあることを示すが、全ての実施形態が特定の特徴、構造、または特性を必ずしも含むものではない。また、このような用語は、必ずしも同じ実施形態に関するものではない。さらに、特定の特徴、構造、または特性がある実施態様との関係で記載されたとき、そのような特徴、構造、または特性を、明示的に記載されているか否かに拘らず、他の実施態様との関係で適用することは、当業者の知識の範囲内であると考えられる。
理解すべきこととして、本明細書における表現法または用語法は、限定ではなく、説明を目的としているため、本明細書の表現法または用語法は、本明細書に提示される教示の観点から、当業者によって解釈されるべきである。
いくつかの実施形態において、「約（about）」および「実質的（substantially）」という用語は、その値の５％以内（例えば、その値の±１％、±２％、±３％、±４％、±５％）で変動する所定量の値を示すことができる。これらの値は、単なる例であって、限定する意図はない。この「約（about）」および「実質的（substantially）」という用語は、本明細書に提示される教示の観点から、当業者によって解釈される値の割合を示すことができる。
ＣＭＯＳイメージセンサは、画素のアレイまたはその中に形成された放射感知領域を有する半導体基板（例えば、シリコン基板）を含む。本明細書において開示されているように、「放射感知領域」および「画素」という用語は、明細書全体にわたって互換的に使用される。放射感知領域（または、画素）は、入射放射を電気信号に変換するよう構成される。ＣＭＯＳイメージセンサは、さらに、転送トランジスタ、拡散ウェル、ソースフォロワ（source follower）、リセットトランジスタ、およびインピクセル（in-pixel）回路を含み、電気信号を分配および処理することができる。電気信号は、続いて、ＣＭＯＳイメージセンサに取り付けられた信号処理素子に渡される。この理由から、画素アレイは、放射感知領域内に生成された電気信号を適切な処理素子に割り当てるよう構成された多層金属化層（multilevel metallization layer）（例えば、相互接続構造）を覆う。
多層金属化層は、半導体基板の第１表面（ここでは、半導体基板の「前側」面を指す）に形成された相互接続構造を含む。さらに、画素アレイは、半導体基板に延伸し、半導体基板の前側面の反対側にある半導体基板の第２表面から放射を受け取るよう構成される。ここで、この放射を受け取る（および半導体基板の前側面の反対側にある）半導体基板の第２表面は、半導体基板の「裏側」面を指す。
半導体基板における隣接する放射感知領域（または画素）は、深いトレンチ分離（deep trench isolation, DTI）構造等の分離構造と電気的に隔離され、放射感知領域間のクロストークおよび信号損失を最小化する。上述した分離構造に各格子構造を並べる（および半導体基板の裏面に形成する）。前記各格子構造は隣接する画素または放射感知領域の間に光分離を提供する。隣接する格子構造は、共同でセルを形成する。
限定ではなく、例示として、放射感知領域（または画素）を有する基板、処理素子、多層金属化層、およびその上に形成された格子構造は、ウェハ接合構造を介して、異なる基板上に形成された特定用途向け集積回路（application specific integrated circuit, ASIC）に取り付けることができる。ＡＳＩＣは、例えば、上述した信号処理操作を実行するよう構成されたＣＭＯＳウェハ（ＣＭＯＳイメージセンサ装置から分離して製造された）であってもよい。
ＣＭＯＳイメージセンサの課題は、トレンチ分離構造の不均一な深さである。トレンチ分離構造は、放射感知領域を水平および垂直に隔離することができる。トレンチ分離構造は、交差部分で交わることができる。トレンチ分離構造の交差部分は、水平および垂直な直線部分よりも大きな幅を有することができる。トレンチを形成するエッチングプロセスの間、より大きな幅を有するトレンチは、プラズマエッチングプロセスのローディング効果によって、より大きな深さを有する可能性がある。トレンチ隔離構造の下方に、ＣＭＯＳイメージセンサの転送トランジスタが設置される。その結果、交差部分のより深いトレンチが転送トランジスタの少なくとも一部を損傷するため、ＣＭＯＳイメージセンサのデバイス性能を下げる可能性がある。
本発明の様々な実施形態は、トレンチ分離構造によって分離された（例えば、実質的に均一なトレンチ分離構造によって分離された）放射感知領域を有する半導体装置の例およびその製造方法の例を提供する。いくつかの実施形態に基づき、半導体装置は、イメージセンサチップの第１側（例えば、前側）に接合されたＡＳＩＣチップを含むことができる。イメージセンサチップは、その第２側（例えば、裏側）にＣＯＭＳイメージセンサを有することができる。ＣＯＭＳイメージセンサの放射感知領域は、トレンチ分離構造によって隔離することができる。トレンチ分離構造は、隣接する放射感知領域間の直線部分と、直線部分が交差する交差部分とを有することができる。交差部分は、直線部分の幅より大きな幅を有することができる。いくつかの実施形態において、放射感知領域間の交差トレンチは、交差部分に追加のパターンを形成することができる。その結果、交差部分は、直線部分の深さと実質的に同じ深さを有することができる。いくつかの実施形態において、トレンチ分離構造の直線部分は、凸状底面を有することができ、交差部分は、凹状底面を有することができる。いくつかの実施形態において、交差部分の深さと直線部分の深さの差は、約１Å～約８０００Åの間の範囲であってもよい。直線部分の深さに対する差の比率は、約２０％より小さくてもよい。いくつかの実施形態において、交差部分において追加のパターンを有することによって、直線部分および交差部分におけるトレンチ分離構造の深さ均一性を約２０％～約４０％向上させることができ、且つＣＯＭＳイメージセンサのデバイス性能を約５％～約１０％向上させることができる。
図１は、いくつかの実施形態に係るトレンチ分離構造１２４によって分離された放射感知領域１２２を有する半導体装置１００の断面図である。いくつかの実施形態に基づき、トレンチ分離構造１２４は、実質的に均一なトレンチ分離構造であってもよい。図１に示すように、半導体装置１００は、インターフェース１３０において接合された第１チップ１１０および第２チップ１２０を含むことができる。第１チップ１１０は、第２チップ１２０の第１側１２０ｓ１に接合することができる。いくつかの実施形態において、第１チップ１１０は、ＡＳＩＣチップであってもよく、第１基板１０２、第１誘電体層１０４、特定用途向け回路１０６、および第１相互接続構造１０８を含むことができる。いくつかの実施形態において、第２チップ１２０は、イメージセンサ装置を有するイメージセンサチップであってもよく、第２基板１１２、第２誘電体層１１４、第２相互接続層１１８、フロート（float）装置１１６、放射感知領域１２２、およびトレンチ分離構造１２４を含むことができる。放射感知領域１２２およびトレンチ分離構造１２４は、第１側１２０ｓ１の反対側にある第２側１２０ｓ２に配置することができる。
第１および第２基板１０２および１１２は、それぞれシリコンおよびゲルマニウム等の半導体材料を含むことができる。いくつかの実施形態において、第１および第２基板１０２および１１２は、結晶シリコン基板（例えば、ウェハ）を含むことができる。いくつかの実施形態において、第１および第２基板１０２および１１２は、（ｉ）ゲルマニウム等の元素半導体、（ｉｉ）シリコンカーバイド、ガリウム砒素、ガリウムリン、インジウムリン、インジウム砒素、および／またはインジウムアンチモン等の化合物半導体、（ｉｉｉ）シリコンゲルマニウムカーバイド、シリコンゲルマニウム、ガリウム砒素リン、ガリウムインジウムリン、ガリウムインジウム砒素、ガリウムインジウム砒素リン、アルミニウムインジウム砒素、および／またはアルミニウムガリウム砒素を含む合金半導体、または（ｉｖ）その組み合わせを含むことができる。いくつかの実施形態において、第１および第２基板１０２および１１２は、同じ半導体材料を含むことができる。いくつかの実施形態において、第１および第２基板１０２および１１２は、互いに異なる半導体材料を含むことができる。さらに、第１および第２基板１０２および１１２は、設計要求（例えば、ｐ型基板またはｎ型基板）に応じて、ドープされてもよい。いくつかの実施形態において、第１および第２基板１０２および１１２は、シリコンを含むことができ、ｐ型ドーパント（例えば、ホウ素、インジウム、アルミニウム、またはガリウム）またはｎ型ドーパント（例えば、リンまたは砒素）でドープされてもよい。
図１を参照すると、第１誘電体層１０４は、第１基板１０２上に配置することができ、第２誘電体層１１４は、第２基板１１２上に配置することができる。第１および第２誘電体層１０４および１１４は、インターフェース１３０において接合することができる。いくつかの実施形態において、第１および第２誘電体層１０４および１１４は、それぞれ酸化ケイ素（silicon oxide, SiO2）、酸窒化ケイ素（silicon oxynitride, SiON）、窒化ケイ素（silicon nitride, SiNx）、オキシ炭化ケイ素（silicon oxycarbide, SiOC）、酸窒化炭化ケイ素（silicon oxynitride carbide, SiOCN）等の誘電材料、およびその組み合わせを含むことができる。いくつかの実施形態において、第１および第２誘電体層１０４および１１４は、同じ誘電材料を含むことができる。いくつかの実施形態において、第１および第２誘電体層１０４および１１４は、互いに異なる誘電材料を含むことができる。いくつかの実施形態において、第１および第２誘電体層１０４および１１４は、誘電体層のスタックを含むことができ、第１チップ１１０を第２チップ１２０に接合することができる。
いくつかの実施形態において、インターフェース１３０において第１誘電体層１０４を第２誘電体層１１４に接合した後、第１相互接続構造１０８は、第２相互接続構造１１８に接合して、電気接続することができる。第１チップ１１０と第２チップ１２０の間の接合は、第１誘電体層１０４と第２誘電体層１１４の間の誘電体－誘電体接合、および第１相互接続構造１０８と第２相互接続構造１１８の間の金属－金属接合を含むことができる。第１チップ１１０と第２チップ１２０の間の接合は、「ウェハ接合（wafer bond）」と称することができる。いくつかの実施形態において、誘電体－誘電体接合は、酸化物－酸化物接合を含むことができる。いくつかの実施形態において、第１誘電体層１０４は、Ｚ軸に沿って、約２μｍ～約８μｍの範囲の垂直距離１０４ｔ（例えば、厚さ）を有することができる。第２誘電体層１１４は、Ｚ軸に沿って、約２μｍ～約８μｍの範囲の垂直距離１１４ｔ（例えば、厚さ）を有することができる。
図１を参照すると、第１相互接続構造１０８は、第１誘電体層１０４の中に配置することができ、第２相互接続構造１１８は、第２誘電体層１１４の中に配置することができる。いくつかの実施形態において、第１および第２相互接続構造１０８および１１８のそれぞれは、１つまたはそれ以上の金属線および／または金属ビア（via）を含むことができる。第１および第２相互接続構造１０８および１１８は、アルミニウム（Ａｌ）、タングステン（Ｗ）、銅（Ｃｕ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、ビスマス（Ｂｉ）、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、銀（Ａｇ）、窒化チタン（titanium nitride, TiN）、窒化タンタル（tantalum nitride, TaN）、窒化タングステン（tungsten nitride, WN）、炭化チタン（titanium carbide, TiC）、チタンアルミニウムカーバイド（titanium aluminum carbide, TiAlC）、タンタルアルミニウムカーバイド（tantalum aluminum carbide, TaAlC）、金属合金、および他の適切な導電材料を含むことができる。第１および第２相互接続構造１０８および１１８は、第２チップ１２０上の放射感知領域１２２におけるイメージセンサを第１チップ１１０上の特定用途向け回路１０６に接続することができる。
特定用途向け回路１０６は、第１基板１０２上に配置することができ、第１および第２相互接続構造１０８および１１８とフロート装置１１６を介して、第２チップ１２０上のイメージセンサ装置に接続することができる。特定用途向け回路１０６は、アナログ－デジタルコンバータ（analog-to-digital converter, ADC）、カウンタ、メモリ記憶デバイス、およびその組み合わせを含み、第２チップ１２０上のイメージセンサ装置によって生成された電気信号を処理することができる。
図１を参照すると、放射感知領域１２２およびトレンチ分離構造１２４は、第２チップ１２０の第２側１２０ｓ２に配置することができる。いくつかの実施形態において、放射感知領域１２２は、所望の放射波長に応じて、シリコン、ゲルマニウム、およびシリコンゲルマニウム等の半導体材料を含むことができる。例えば、シリコンは、可視光アプリケーション（例えば、約３８０ｎｍ～７４０ｎｍの間の波長）に使用することができ、ゲルマニウムは、赤外アプリケーション（例えば、約９４０ｎｍ～１５５０ｎｍの間の波長）に使用することができる。シリコンゲルマニウムは、可視光と赤外の間の波長に使用することができる。限定ではなく、例示として、放射感知領域１２２に使用することのできる追加の材料は、ガリウム砒素、ガリウムリン、インジウムリン、およびガリウムナイトライド等のIII－Ｖグループの半導体材料を含む。いくつかの実施形態において、放射感知領域１２２は、イメージセンサ装置を含み、感知した入射放射を電気信号に変換して、第１チップ１１０内でさらなる処理を行うことができる。
いくつかの実施形態において、フロート装置１１６は、第２基板１１２内に、および放射感知領域１２２と第２相互接続構造１１８の間に配置することができる。いくつかの実施形態において、フロート装置１１６は、転送トランジスタを含み、放射感知領域１２２によって生成された電気信号を第２相互接続構造１１８に転送することができる。いくつかの実施形態において、図１および図２に示すように、フロート装置１１６の少なくとも一部は、トレンチ分離構造１２４の下に配置することができる。図２は、いくつかの実施形態に係る図１に示した半導体装置１００における領域１５０の等角図である。説明を簡潔にするため、図２においてトレンチ分離構造１２４を示さない。
トレンチ分離構造１２４は、隣接する放射感知領域１２２の間に配置され、放射感知領域１２２間のクロストークおよび信号損失を最小化することができる。図３は、いくつかの実施形態に係る図１および図２に示した半導体装置１００における領域１５０の平面図である。図４Ａは、いくつかの実施形態に係る図３に示した線Ａ－Ａ’に沿った半導体装置１００の断面図である。図４Ｂは、いくつかの実施形態に係る図３に示した線Ｂ－Ｂ’に沿った半導体装置１００の断面図である。図３、図４Ａおよび図４Ｂに示すように、トレンチ分離構造１２４は、直線部分１２４Ａおよび交差部分１２４Ｂを含むことができる。直線部分１２４Ａは、隣接する放射感知領域１２２の間に水平または垂直に延伸することができる。交差部分１２４Ｂは、トレンチ分離構造１２４の水平な直線部分と垂直な直線部分が交差する部分に位置することができる。
図３、図４Ａおよび図４Ｂに示すように、トレンチ分離構造１２４の直線部分１２４Ａは、線Ａ－Ａ’（例えば、Ｘ軸）に沿って、約４０ｎｍ～約１００ｎｍの範囲の幅１２４Ａｗを有することができる。トレンチ分離構造１２４の交差部分１２４Ｂは、線Ｂ－Ｂ’に沿って、約８０ｎｍ～約４００ｎｍの範囲の幅１２４Ｂｗを有することができる。いくつかの実施形態において、幅１２４Ａｗに対する幅１２４Ｂｗの比率は、トレンチ分離構造１２４を形成している間に放射感知領域１２２がＲ面取り（corner rounding）されることにより、約２～約４の範囲であってもよい。
図４Ａを参照すると、トレンチ分離構造１２４の直線部分１２４Ａは、Ｚ軸に沿って、約２μｍ～約４μｍの範囲の深さ１２４Ａｄを有することができる。いくつかの実施形態において、直線部分１２４Ａの幅１２４Ａｗに対する深さ１２４Ａｄの比率は、約２０～約１００の範囲であってもよい。幅１２４Ａｗに対する深さ１２４Ａｄの比率は、トレンチ分離構造１２４の直線部分１２４Ａのアスペクト比（aspect ratio）と称することができる。図４Ｂを参照すると、トレンチ分離構造１２４の交差部分１２４Ｂは、Ｚ軸に沿って、約２μｍ～約４μｍの範囲の深さ１２４Ｂｄを有することができる。いくつかの実施形態において、交差部分１２４Ｂの幅１２４Ｂｗに対する深さ１２４Ｂｄの比率は、約５～約５０の範囲であってもよい。幅１２４Ｂｗに対する深さ１２４Ｂｄの比率は、トレンチ分離構造１２４の交差部分１２４Ｂのアスペクト比と称することができる。いくつかの実施形態において、トレンチ分離構造１２４の高アスペクト比により、トレンチ分離構造１２４は、深いトレンチ分離（ＤＴＩ）構造と称することもできる。いくつかの実施形態において、トレンチ分離構造１２４は、酸化ケイ素および高ｋ誘電体材料（high-k dielectric material）等の隔離材料でトレンチを充填することによって形成することができる。「高ｋ」という用語は、高誘電率を指すことができる。半導体装置構造および製造プロセスの分野において、高ｋは、ＳｉＯ２の誘電率より大きい（例えば、約３．９より大きい）誘電率を指すことができる。高ｋ誘電体材料は、酸化ハフニウム（hafnium oxide, HfO2）、酸化ジルコニウム（zirconium oxide, ZrO2）、および他の適切な高ｋ誘電体材料を含むことができる。いくつかの実施形態において、隔離材料は、トレンチを充填することができ、第２チップ１２０の第２側１２０ｓ２に堆積することができる。したがって、トレンチ分離構造１２４は、トレンチ充填構造と称することもできる。
いくつかの実施形態において、深さ１２４Ａｄと１２４Ｂｄの間の差は、約８０００Åより小さくてもよい。深さ１２４Ａｄに対する差の比率（すなわち、［深さ１２４Ａｄ］に対する［深さ１２４Ｂｄ－深さ１２４Ａｄ］の比率）（深度差比率と称す）は、約２０％より小さくてもよい。差が約８０００Åより大きい場合、または比率が約２０％より大きい場合、トレンチ分離構造１２４の交差部分１２４Ｂがより大きな深さを有し、トレンチ分離構造１２４の下にあるフロート装置１１６を損傷させる可能性がある。トレンチ分離構造１２４の直線部分１２４Ａと交差部分１２４Ｂの間の深度差を小さくすることによって、半導体装置１００は、実質的に均一な深さのトレンチ分離構造１２４を有することができる。その結果、交差部分１２４Ｂの下にあるフロート装置１１６に対する損傷を減らすことができ、且つ半導体装置１００のデバイス性能を向上させることができる。いくつかの実施形態において、トレンチ分離構造１２４の深度差比率を約２０％より小さくすることによって、トレンチ分離構造１２４の深さ均一性を約２０％～約４０％向上させることができる。いくつかの実施形態に基づくと、深さ均一性を向上させることによって、半導体装置１００のデバイス性能を約５％～約１０％向上させることができる。
図４Ａおよび図４Ｂを参照すると、トレンチ分離構造１２４の直線部分１２４Ａは、凸状底面１２４Ａｓを有することができ、交差部分１２４Ｂは、凹状底面１２４Ｂｓを有することができる。図４Ｂに示すように、交差部分１２４Ｂの凹状底面１２４Ｂｓは、第１凸部１２４ｐ１、第２凸部１２４ｐ２、および凹部１２４ｒを含むことができる。いくつかの実施形態において、第１凸部１２４ｐ１は、線Ｂ－Ｂ’に沿って、約４０ｎｍ～約２００ｎｍの範囲の幅１２４ｐ１ｗを有することができる。第２凸部１２４ｐ２は、線Ｂ－Ｂ’に沿って、約４０ｎｍ～約２００ｎｍの範囲の幅１２４ｐ２ｗを有することができる。いくつかの実施形態において、幅１２４Ｂｗに対する幅１２４ｐ１ｗと幅１２４ｐ２ｗの間の差の比率（すなわち、［幅１２４Ｂｗ］に対する［幅１２４ｐ１ｗ－幅１２４ｐ２ｗ］の比率）は、約２０％より小さくてもよい。幅１２４Ｂｗに対する差の比率が約２０％より大きい場合、トレンチ分離構造１２４の交差部分１２４Ｂがより大きな深さを有し、トレンチ分離構造１２４の下にあるフロート装置１１６を損傷させる可能性がある。
いくつかの実施形態において、凹部１２４ｒと凸部１２４ｐ１および１２４ｐ２の間のＺ軸に沿った距離１２４ｐｒは、約１０Å～約２０００Åの範囲であってもよい。深さ１２４Ａｄに対する距離１２４ｐｒの比率は、約０．０２％～約５％の範囲であってもよい。距離が約２０００Åより大きい場合、または比率が約５％より大きい場合、トレンチ分離構造１２４の交差部分１２４Ｂがより大きな深さを有し、トレンチ分離構造１２４の下にあるフロート装置１１６を損傷させる可能性がある。距離が約１０Åより小さい場合、または比率が約０．０２％より小さい場合、トレンチ分離構造１２４を形成する製造コストを増やす可能性がある。
図５Ａおよび図５Ｂは、いくつかの実施形態に係る半導体装置１００の追加のトレンチ充填構造の部分的平面図である。いくつかの実施形態において、図５Ａおよび図５Ｂに示すように、半導体装置１００は、トレンチ充填構造５２４Ａ１および５２４Ｂ１と、トレンチ充填構造５２４Ａ２および５２４Ｂ２とを含むことができる。トレンチ充填構造５２４Ａ１および５２４Ａ２は、線Ａ－Ａ’に沿って、幅５２４Ａｗを有することができる。トレンチ充填構造５２４Ｂ１および５２４Ｂ２は、線Ｂ－Ｂ’に沿って、幅５２４Ｂｗを有することができる。幅５２４Ａｗに対する幅５２４Ｂｗの比率は、約２～約１００の範囲であってもよい。トレンチ充填構造５２４Ａ１と５２４Ｂ１の間およびトレンチ充填構造５２４Ａ２と５２４Ｂ２の間の深度差比率は、約２０％より小さくてもよい。その結果、トレンチ充填構造５２４Ａ１、５２４Ｂ１、５２４Ａ２、および５２４Ｂ２は、実質的に均一な深さを有することができる。いくつかの実施形態に基づくと、トレンチ充填構造５２４Ａ１、５２４Ｂ１、５２４Ａ２、および５２４Ｂ２の深さを実質的に均一にすることによって、半導体装置１００のデバイス性能を約５％～約１０％向上させることができる。
いくつかの実施形態において、図１に示すように、半導体装置１００は、さらに、カラーフィルタ１５２、金属格子１５４、およびマイクロレンズ１５６を含むことができる。カラーフィルタ１５２は、第２チップ１２０の第２側１２０ｓ２の上に、および放射感知領域１２２を覆うように配置することができる。いくつかの実施形態において、カラーフィルタ１５２は、赤色、緑色、および青色フィルタを含むことができる。金属格子１５４は、第２チップ１２０の第２側１２０ｓ２の上に、およびトレンチ分離構造１２４を覆うように配置することができる。カラーフィルタ１５２は、金属格子１５４の側壁間に配置することができる。マイクロレンズ１５６は、第２チップ１２０の第２側１２０ｓ２の上に、およびカラーフィルタ１５２を覆うように配置されるため、放射感知領域１２２を覆うように配置することができる。入射放射は、マイクロレンズ１５６、カラーフィルタ１５２、および第２チップ１２０の第２側１２０ｓ２上の隔離材料を通って、放射感知領域１２２に入ることができる。
図６は、いくつかの実施形態に係るトレンチ分離構造によって分離された放射感知領域を有する半導体装置１００の形成方法６００の例を示すフロー図である。いくつかの実施形態において、トレンチ分離構造は、互いに実質的に均一であってもよい。方法６００は、半導体装置１００におけるトレンチ分離構造の形成に限定されない。方法６００は、別の適切な半導体装置におけるトレンチ分離構造、例えば、ＣＭＯＳデバイスにおける３Ｄ（three-dimensional）深いトレンチキャパシタ（deep trench capacitors, DTC）、３Ｄ金属－絶縁体－金属（metal-insulator-metal, MIM）キャパシタ、および浅いトレンチ分離およびシリコントレンチ等の形成に応用することができる。方法６００の各操作の間で追加のプロセスを行ってもよいが、簡潔にするため、ここでは説明を省略する。追加のプロセスは、方法６００の前、間、および／または後に提供することができる。ここで、これらの追加のプロセスの１つまたはそれ以上について、簡単に説明する。さらに、本明細書において提供される操作の全てを実行する必要はない。また、操作のいくつかを同時に実行してもよく、または図６に示した順序と異なる順序で実行してもよい。いくつかの実施形態において、１つまたはそれ以上の別の操作を追加で行ってもよく、またはこの後説明する操作の代わりに実行してもよい。
例示として、図７～図２２Ｂに示した半導体装置１００を形成するための製造プロセスの例を参照しながら、図６に示した操作について説明する。図７～図２２Ｂは、いくつかの実施形態に係る製造プロセスの様々な段階におけるトレンチ分離構造１２４（例えば、実質的に均一なトレンチ分離構造）によって分離された放射感知領域１２２を有する半導体装置１００の平面図および断面図である。図７～図２２Ｂの構成要素について、図１～図４Ｂの構成要素と同じアノテーションを使用して説明する。
図６を参照すると、方法６００は、操作６１０において、基板上に、第１幅を有する第１パターンおよび第１幅より幅の大きい第２幅を有する第２パターンを形成するプロセスから開始する。例えば、図７、図８Ａ、および図８Ｂに示すように、第２基板１１２上に第１パターン７２４Ａおよび第２パターン７２４Ｂを形成することができる。いくつかの実施形態において、図７に示すように、第１パターン７２４Ａは、直線部分であってもよく、第２パターン７２４Ｂは、第２基板１１２上に形成されたパターン７２４の交差部分であってもよい。第１パターン７２４Ａは、線Ａ－Ａ’に沿って、約４０ｎｍ～約１００ｎｍの範囲の第１幅７２４Ａｗを有することができる。第２パターン７２４Ｂは、線Ｂ－Ｂ’に沿って、約８０ｎｍ～約４００ｎｍの範囲の第２幅７２４Ｂｗを有することができる。いくつかの実施形態において、第２幅７２４Ｂｗは、第１幅７２４Ａｗより大きくてもよく、第１幅７２４Ａｗに対する第２幅７２４Ｂｗの比率は、第１および第２パターン７２４Ａおよび７２４Ｂを形成している間のＲ面取り効果により、約２～約４の範囲であってもよい。
第１および第２パターン７２４Ａおよび７２４Ｂの形成は、第２基板１１２上にマスク層７３２を形成し、マスク層７３２をパターニングすることを含むことができる。マスク層７３２は、化学気相堆積（chemical vapor deposition, CVD）、物理気相堆積（physical vapor deposition, PVD）、および／または他の適切な堆積法によって第２基板１１２上にブランケット堆積することができる。マスク層７３２の成分は、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯＮ、および／または他の適切な材料を含むことができる。パターニングプロセスは、マスク層７３２上にフォトレジストを堆積させることと、フォトレジストをパターンに露出することと、露光後ベーキング（post-exposure bake）プロセスを実行することと、フォトレジストを現像して、フォトレジストを含むマスキングエレメント（masking element）を形成することとを含む。マスキングエレメントは、ハードマスク層７３２の覆われた領域を保護しながら、１つまたはそれ以上のエッチングプロセスによりマスク層７３２の露出した領域を順番に除去するために使用することができる。いくつかの実施形態において、マスク層７３２は、Ｚ軸に沿って、約１０ｎｍ～約１０００ｎｍの範囲の厚さを有することができる。
図６を参照すると、操作６２０において、第２パターン内に第３パターンを形成することができる。第３パターンは、第２幅より小さい第３幅を有する。例えば、図９Ａ～図１２に示すように、第２パターン７２４Ｂ内に第３パターン１１３６を形成することができる。第３パターン１１３６は、第２幅７２４Ｂｗより小さい幅１１３６ｗを有することができる。いくつかの実施形態において、第３パターン１１３６の形成は、第１および第２パターン７２４Ａおよび７２４Ｂ上にコーティング層９３４を堆積させることと、コーティング層９３４上に、および第２パターン７２４Ｂの上方にマスク構造１０３６を形成することと、マスク構造１０３６およびコーティング層９３４をエッチングすることとを含むことができる。
いくつかの実施形態において、コーティング層９３４は、マスク層７３２上にブランケット堆積し、第１および第２パターン７２４Ａおよび７２４Ｂを覆うことができる。いくつかの実施形態において、コーティング層９３４は、ＣＶＤ、ＰＶＤ、原子層堆積（atomic layer deposition, ALD）、および／または他の堆積法によってブランケット堆積した炭素系誘電材料を含むことができる。いくつかの実施形態において、コーティング層９３４は、炭素系誘電材料を含む下層反射防止コーティング（bottom anti-reflection coating, BARC）であってもよい。コーティング層９３４は、第１および第２パターン７２４Ａおよび７２４Ｂの開口を充填することができる。
図１０Ｂに示すように、コーティング層９３４の堆積に続いて、第２パターン７２４の上方にマスク構造１０３６を形成することができる。いくつかの実施形態において、マスク構造１０３６は、パターニングプロセスによって形成することができる。パターニングプロセスは、コーティング層９３４上にフォトレジストを堆積させることと、フォトレジストをパターンに露出することと、露光後ベーキングプロセスを実行することと、フォトレジストを現像して、マスク構造１０３６を形成することとを含む。いくつかの実施形態において、マスク構造１０３６は、炭素系またはシリコン系のフォトレジストを含むことができる。いくつかの実施形態において、マスク構造１０３６は、１層またはそれ以上の層の誘電材料を含むことができる。
いくつかの実施形態において、図１０Ｂに示すように、マスク構造１０３６は、線Ｂ－Ｂ’に沿って、約４０ｎｍ～約６００ｎｍの範囲の幅１０３６ｗを有することができる。幅１０３６ｗは、後続のエッチングプロセスに応じて、第２幅７２４Ｂｗより大きくても、小さくてもよい。一連のエッチングプロセスの後に、マスク構造１０３６の幅１０３６ｗを減らすことができる。いくつかの実施形態において、第２幅７２４Ｂｗに対する幅１０３６ｗの比率は、約５０％～約１５０％の範囲であってもよい。比率が約５０％より小さい場合、第１および第２パターン７２４Ａおよび７２４Ｂは、後続のエッチングプロセスの後に実質的に均一な深さを有するトレンチを形成しない可能性がある。比率が約１５０％より大きい場合、第２パターン７２４Ｂがマスク構造１０３６により遮断され、第２基板１１２内にトレンチを形成しない可能性がある。
図１１Ａ、図１１Ｂ、および図１２に示すように、マスク構造１０３６の形成に続いて、マスク構造１０３６およびコーティング層９３４をエッチングして、第３パターン１１３６を形成することができる。いくつかの実施形態において、マスク構造１０３６およびコーティング層９３４は、ドライエッチングプロセスによりエッチングすることができる。いくつかの実施形態において、ドライエッチングプロセスは、約０℃～約６０℃の温度において、約１０ｍＴｏｒｒ～約１００ｍＴｏｒｒの圧力で行われる方向性エッチング（directional etching）プロセスであってもよい。ドライエッチングプロセスは、酸素プラズマおよびアルゴンプラズマを含むエッチング液を使用することができる。ドライエッチングプロセスの後、第１パターン７２４Ａ内のコーティング層９３４を除去して、第２パターン７２４Ｂ内のコーティング層９３４の一部を残し、第３パターン１１３６を形成することができる。いくつかの実施形態において、第３パターン１１３６は、線Ｂ－Ｂ’に沿って、幅１１３６ｗを有することができる。幅１１３６ｗは、幅１２４Ｂｗより小さくてもよい。いくつかの実施形態において、幅１１３６ｗは、約６０ｎｍ～約３００ｎｍの範囲であってもよい。
図６を参照すると、操作６３０において、第１パターンの下方に第１トレンチを形成し、第２および第３パターンの下方に第２トレンチを形成する。例えば、図１３Ａおよび図１３Ｂに示すように、第１パターン７２４Ａの下方に第１トレンチ１３２４Ａを形成することができ、第２および第３パターン７２４Ｂおよび１１３６の下方に第２トレンチ１３２４Ｂを形成することができる。いくつかの実施形態において、第１および第２トレンチ１３２４Ａおよび１３２４Ｂは、プラズマエッチングプロセスによって形成することができる。いくつかの実施形態において、プラズマエッチングプロセスは、塩素（chlorine, Cl2）または臭化水素酸（hydrogen bromide, HBr）を含むエッチング液で半導体材料をエッチングすることができる。いくつかの実施形態において、エッチング液は、六フッ化硫黄（sulfur hexafluoride, SF6）、三フッ化窒素（nitrogen trifluoride, NF3）、および四フッ化炭素（carbon tetrafluoride, CF4）等のフッ素系プラズマを含むことができる。いくつかの実施形態において、プラズマエッチングプロセスは、エッチングサイクルの間にエッチング液ＳＦ６を使用し、堆積サイクルの間にペルフルオロイソブチレン（perfluoroisobutylene, C4F8）を使用するボッシュ（bosch）エッチングプロセスを含むことができる。いくつかの実施形態において、プラズマエッチングプロセスは、ＣＦ４、ジフルオロメタン（difluoromethane, CH2F2）、トリフルオロメタン（trifluoromethane, CHF3）、Ｃ４Ｆ８、オクタフルオロシクロペンテン（octafluorocyclopentene, C5F8）、ヘキサフルオロプロペン（hexafluoropropene, C3F6）、アルゴン、酸素、およびその組み合わせを含むエッチング液でＳｉＯｘ等の誘電材料をエッチングすることができる。いくつかの実施形態において、プラズマエッチングプロセスは、約０℃～約６０℃の温度において、約１０ｍＴｏｒｒ～約１００ｍＴｏｒｒの圧力で行うことができる。いくつかの実施形態において、プラズマエッチングプロセスを約２０分～約６０分行って、第１および第２トレンチ１３２４Ａおよび１３２４Ｂを形成することができる。
いくつかの実施形態において、第２基板１１２内の第１トレンチ１３２４Ａは、Ｚ軸に沿って、約２μｍ～約４μｍの範囲の深さ１３２４Ａｄを有することができる。図４Ａに示すように、深さ１３２４Ａｄは、深さ１２４Ａｄと実質的に同じであってもよい。第２基板１１２内の第２トレンチ１３２４Ｂは、Ｚ軸に沿って、約２μｍ～約４μｍの範囲の深さ１３２４Ｂｄを有することができる。図４Ｂに示すように、深さ１３２４Ｂｄは、深さ１２４Ｂｄと実質的に同じであってもよい。いくつかの実施形態において、第１トレンチ１３２４Ａおよび第２トレンチ１３２４Ｂは、実質的に同じ深さを有することができる。深さ１３２４Ａｄと深さ１３２４Ｂｄの間の差は、約８０００Åより小さくてもよい。深さ１３２４Ａｄに対する差の比率（すなわち、［深さ１３２４Ａｄ］に対する［深さ１３２４Ａｄ－深さ１３２４Ｂｄ］の比率）（深度差比率とも称す）は、約２０％より小さくてもよい。いくつかの実施形態において、プラズマエッチングプロセスの後、第２トレンチ１３２４Ｂの底面における第２基板１１２上に凸部１１２ｐを形成することができる。図１３Ｂに示すように、凸部１１２ｐの上面と第２トレンチ１３２４Ｂの底面の間の距離１１２ｐｒは、図４Ｂに示した距離１２４ｐｒと同様に、約１０Å～約２０００Åの範囲であってもよい。深さ１３２４Ａｄに対する距離１１２ｐｒの比率は、約０．０２％～約５％の範囲であってもよい。いくつかの実施形態において、凸部１１２ｐと第２トレンチ１３２４Ｂの隣接する側壁の間の線Ｂ－Ｂ’に沿った距離１１２ｐ１ｗおよび１１２ｐ２ｗは、約４０ｎｍ～約２００ｎｍの範囲を有することができる。幅１２４Ｂｗに対する幅１１２ｐ１ｗと幅１１２ｐ２ｗの間の差の比率（すなわち、［幅１３２４Ｂｗ］に対する［幅１１２ｐ１ｗ－幅１１２ｐ２ｗ］の比率）は、約２０％より小さくてもよい。
第１トレンチ１３２４Ａと第２トレンチ１３２４Ｂの間の深度差を小さくすることによって、半導体装置１００は、深度差比率が約２０％より小さい実質的に均一な幅のトレンチを有することができる。その結果、第２トレンチ１３２４Ｂの下にあるフロート装置１１６に対する損傷を減らすことができ、且つ半導体装置１００のデバイス性能を向上させることができる。いくつかの実施形態において、第３パターン１１３６を有することによって、第１および第２トレンチ１３２４Ａおよび１３２４Ｂの深さ均一性を約２０％～約４０％向上させることができる。第１および第２トレンチ１３２４Ａおよび１３２４Ｂの深さ均一性を向上させることによって、半導体装置１００のデバイス性能を約５％～約１０％向上させることができる。
図４Ａおよび図４Ｂに示すように、第１トレンチ１３２４Ａおよび第２トレンチ１３２４Ｂの形成に続いて、トレンチ分離構造１２４を形成することができる。トレンチ分離構造１２４の形成は、酸化ケイ素等の誘電材料で第１トレンチ１３２４Ａおよび第２トレンチ１３２４Ｂを充填することを含むことができる。いくつかの実施形態において、誘電材料は、流動性誘電材料に適した堆積法を使用して堆積させることができる。例えば、流動性化学気相堆積（flowable chemical vapor deposition, FCVD）を使用して、流動性酸化ケイ素を堆積させることができる。第１トレンチ１３２４Ａおよび第２トレンチ１３２４Ｂを充填した後、第２基板１１２上に、およびトレンチ分離構造１２４の間に放射感知領域１２２を形成することができる。続いて、化学機械研磨（chemical mechanical polishing, CMP）プロセスによりマスク層７３２を除去し、トレンチ分離構造１２４および放射感知領域１２２の上面を平坦化することができる。
いくつかの実施形態において、図１０Ａおよび図１０Ｂに示した追加のパターニングプロセスを行わずに、第２パターン内に第３パターンを形成することができる。例えば、図１４～図２２Ｂに示すように、自己整合パターニング（self-aligned patterning）プロセスを使用して、第３パターン２０３６を形成することができる。図１４、図１５Ａおよび図１５Ｂに示すように、第２基板１１２上に第１パターン１４２４Ａおよび第２パターン１４２４Ｂを形成することができる。いくつかの実施形態において、図１４、図１５Ａおよび図１５Ｂに示すように、第１パターン１４２４Ａは、第２基板１１２上に形成されたパターン１４２４の直線部分であってもよく、第２パターン１４２４Ｂは、交差部分であってもよい。第１パターン１４２４Ａは、線Ａ－Ａ’に沿って、約４０ｎｍ～約１００ｎｍの範囲の第１幅１４２４Ａｗを有することができる。第２パターン１４２４Ｂは、線Ｂ－Ｂ’に沿って、約８０ｎｍ～約４００ｎｍの範囲の第２幅１４２４Ｂｗを有することができる。いくつかの実施形態において、幅１４２４Ｂｗは、幅１４２４Ａｗより大きくてもよく、幅１４２４Ａｗに対する幅１４２４Ｂｗの比率は、第１および第２パターン１４２４Ａおよび１４２４Ｂを形成している間のＲ面取り効果により、約２～約４の範囲であってもよい。
第１および第２パターン１４２４Ａおよび１４２４Ｂの形成は、第２基板１１２上に第１エッチストップ層（first etch stop layer, ESL）１４３８を形成することと、第１ＥＳＬ１４３８上にマスク層１４３２を形成することと、マスク層１４３２上に第２ＥＳＬ１４４２を形成することと、第２ＥＳＬ１４４２およびマスク層１４３２をパターニングすることとを含む。第１ＥＳＬ１４３８、マスク層１４３２、および第２ＥＳＬ１４４２は、ＣＶＤ、ＰＶＤ、および／または他の適切な堆積法によって第２基板１１２上に順番にブランケット堆積することができる。マスク層１４３２の成分は、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯＮ、および／または他の適切な材料を含むことができる。第１および第２ＥＳＬ１４３８および１４４２の成分は、ＳｉＮｘ、炭化ケイ素（ＳｉＣ）、炭窒化ケイ素（silicon carbonitride, SiCN）、および／または他の適切な材料を含むことができる。いくつかの実施形態において、第１および第２ＥＳＬ１４３８および１４４２は、同じ誘電材料を含むことができる。いくつかの実施形態において、マスク層１４３２は、第１および第２ＥＳＬ１４３８および１４４２の誘電在材料と異なるエッチング速度を有する誘電材料を含むことができる。いくつかの実施形態において、第１および第２ＥＳＬ１４３８および１４４２は、ＳｉＮｘを含むことができ、マスク層１４３２は、ＳｉＯｘを含むことができる。
パターニングプロセスは、第２ＥＳＬ１４４２上にフォトレジストを堆積させることと、フォトレジストをパターンに露出することと、露光後ベーキングプロセスを実行することと、フォトレジストを現像して、フォトレジストを含むマスキングエレメントを形成することとを含む。マスキングエレメントは、第２ＥＳＬ１４４２の覆われた領域を保護しながら、１つまたはそれ以上のエッチングプロセスにより第２ＥＳＬ１４４２およびマスク層１４３２の露出した領域を順番に除去するために使用することができる。いくつかの実施形態において、第１ＥＳＬ層１４３８は、Ｚ軸に沿って、約１ｎｍ～約５０ｎｍの範囲の厚さ１４３８ｔを有することができる。マスク層１４３２は、Ｚ軸に沿って、約１０ｎｍ～約１０００ｎｍの範囲の厚さ１４３２ｔを有することができる。第２ＥＳＬ１４４２は、Ｚ軸に沿って、約１ｎｍ～約５０ｎｍの範囲の厚さ１４４２ｔを有することができる。
図１７Ａおよび図１７Ｂに示すように、第１および第２パターン１４２４Ａおよび１４２４Ｂの形成に続いて、第２ＥＳＬ１４４２上に誘電体層１６４４を堆積させることができる。いくつかの実施形態において、誘電体層１６４４は、ＣＶＤ、ＡＬＤ、および／または他の適切な堆積法によって第２ＥＳＬ１４４２上にブランケット堆積することができる。誘電体層１６４４を堆積した後、第１パターン１４２４Ａを充填することができ、第２パターン１４２４Ｂは、開口を有することができる。いくつかの実施形態において、誘電体層１６４４は、約５０ｎｍ～約１００ｎｍの範囲の厚さ１６４４ｔを有することができる。いくつかの実施形態において、誘電体層１６４４は、ＳｉＯｘ、ＳｉＯＮ、および／または他の適切な材料を含むことができる。
図１７Ａおよび図１７Ｂに示すように、誘電体層１６４４の堆積に続いて、誘電体層１６４４上にコーティング層１７４６を堆積させることができる。いくつかの実施形態において、コーティング層１７４６は、ＣＶＤ、ＡＬＤ、および／または他の適切な堆積法によって誘電体層１６４４上にブランケット堆積することができる。コーティング層１７４６を堆積した後、第２パターン１４２４Ｂを充填することができる。いくつかの実施形態において、コーティング層１７４６は、炭素系誘電材料を含むＢＡＲＣ層であってもよい。
図１８Ａ～図２１に示すように、コーティング層１７４６の堆積に続いて、第２パターン１４２４Ｂ内に第３パターン２０３６を形成することができる。第３パターン２０３６の形成は、コーティング層１７４６をエッチングすることと、誘電体層１６４４をエッチングすることと、第１および第２ＥＳＬ１４３８および１４４２をエッチングすることとを含むことができる。図１８Ａおよび図１８Ｂに示すように、プラズマエッチングプロセスによりコーティング層１７４６をエッチングして、第２パターン１４２４Ｂの開口内に第１マスク構造１８４６を形成することができる。いくつかの実施形態において、プラズマエッチングプロセスは、酸素プラズマ等のエッチング液を含むことができる。いくつかの実施形態において、プラズマエッチングプロセスの後、第１マスク構造１８４６は、Ｚ軸に沿って、約５０ｎｍ～約１００ｎｍの範囲の厚さ１８４６ｔを有することができる。
図１９Ａおよび図１９Ｂに示すように、コーティング層１７４６のエッチングに続いて、誘電体層１６４４をエッチングすることができる。いくつかの実施形態において、誘電体層１６４４は、プラズマエッチングプロセスによりエッチングすることができる。プラズマエッチングプロセスは、方向性エッチングプロセスであってもよく、フッ素系エッチング液、アルゴン、酸素、および他の適切なエッチング液を含むことができる。プラズマエッチングプロセスの後、第１パターン１４２４Ａ内の誘電体層１６４４を除去することができる。第２パターン１４２４Ｂの開口内および第１マスク構造１８４６の下方に誘電体層１６４４の一部を残し、第２マスク構造１９４４を形成することができる。
図２０Ａ、図２０Ｂ、および図２１に示すように、誘電体層１６４４のエッチングに続いて、第１および第２ＥＳＬ１４３８および１４４２をエッチングすることができる。いくつかの実施形態において、第１および第２ＥＳＬ１４３８および１４４２は、プラズマエッチングプロセスによりエッチングすることができる。プラズマエッチングプロセスは、ＣＦ４等のエッチング液、および他の適切なエッチング液を含むことができる。プラズマエッチングプロセスの後、第２ＥＳＬ１４４２および露出した第１ＥＳＬ１４３８を除去することができる。第２パターン１４２４Ｂの開口内および第２マスク構造１９４４の下方に第１ＥＳＬ１４３８の一部を残し、第３マスク構造２０３８を形成することができる。いくつかの実施形態において、第２マスク構造１９４４および第３マスク構造２０３８は、第３パターン２０３６として機能することができる。第３パターン２０３６を形成する追加のパターニングプロセスがないため、第３パターン２０３６の形成は、自己整合パターニングプロセスと称することができる。いくつかの実施形態において、第３パターン２０３６は、線Ｂ－Ｂ’に沿って、幅２０３６ｗを有することができる。幅２０３６ｗは、幅１４２４Ｂｗより小さくてもよい。いくつかの実施形態において、幅２０３６ｗは、約６０ｎｍ～約３００ｎｍの範囲であってもよい。
図２２Ａおよび図２２Ｂに示すように、第３パターン２０３６の形成に続いて、第１および第２トレンチ２２２４Ａおよび２２２４Ｂを形成することができる。いくつかの実施形態において、プラズマエッチングプロセスにより、第１トレンチ２２２４Ａは、第１パターン１４２４Ａの下方に形成することができ、第２トレンチ２２２４Ｂは、第２および第３パターン１４２４Ｂおよび２０３６の下方に形成することができる。プラズマエッチングプロセスは、図１３Ａおよび図１３Ｂに示した第１および第２トレンチ１３２４Ａおよび１３２４Ｂを形成するプラズマエッチングプロセスと同じであってもよい。いくつかの実施形態において、第１および第２トレンチ２２２４Ａおよび２２２４Ｂは、実質的に同じ深さを有することができる。いくつかの実施形態において、プラズマエッチングプロセスの後、第２トレンチ２２２４Ｂの底面における第２基板１１２上に凸部２２１２ｐを形成することができる。いくつかの実施形態において、凸部２２１２ｐと第２トレンチ２２２４Ｂの隣接する側壁の間の線Ｂ－Ｂ’に沿った距離２２１２ｐ１ｗおよび２２１２ｐ２ｗは、約４０ｎｍ～約２００ｎｍの範囲を有することができる。幅２２２４Ｂｗに対する幅２１２ｐ１ｗと幅２１２ｐ２ｗの間の差の比率（すなわち、［幅２２２４Ｂｗ］に対する［幅２１２ｐ１ｗ－幅２１２ｐ２ｗ］の比率）は、約１０％より小さくてもよい。図１３Ａおよび図１３Ｂのトレンチ１３２４Ａおよび１３２４Ｂと比較して、自己整合パターニングプロセスによって形成されたトレンチ２２２４Ａおよび２２２４Ｂは、深さ均一性を向上させることができ、その結果、対称の凸部２２１２ｐを改良することができる。
第１および第２トレンチ２２２４Ａおよび２２２４Ｂの形成に続いて、図４Ａおよび図４Ｂに示したトレンチ分離構造１２４の形成、放射感知領域１２２の形成、および後続のＣＭＰプロセスを行うことができる。本発明は、半導体装置１００におけるトレンチ分離構造１２４の形成方法（例えば、実質的に均一な深さを有する）について説明するが、この方法は、他の半導体装置に用いる異なる幅を有する実質的に均一な深さのトレンチの形成に応用してもよい。
本発明の様々な実施形態は、深いトレンチ分離構造１２４（例えば、実質的に均一なトレンチ分離構造）によって分離された放射感知領域１２２を有する半導体装置１００の例を提供する。いくつかの実施形態に基づき、半導体装置１００は、第２チップ１２０の第１側１２０ｓ１に接合された第１チップ１１０を含むことができる。第２チップ１２０は、その第２側１２０ｓ２に放射感知領域１２２を有することができる。放射感知領域１２２は、トレンチ分離構造１２４によって隔離することができる。トレンチ分離構造１２４は、隣接する放射感知領域１２２の間にある直線部分１２４Ａおよび直線部分１２４Ａが交差する交差部分１２４Ｂを有することができる。交差部分１２４Ｂは、直線部分１２４Ａの幅１２４Ａｗより大きい幅１２４Ｂｗを有することができる。いくつかの実施形態において、放射感知領域１２２間の交差部分１２４Ｂｗは、交差部分において第３パターン１１３６または第３パターン２０３６を形成することができる。その結果、交差部分１２４Ｂｗは、直線部分１２４Ａの深さ１２４Ａｄと実質的に同じ深さ１２４Ｂｄを有することができる。いくつかの実施形態において、トレンチ分離構造１２４の直線部分１２４Ａは、凸状底面１２４Ａｓを有することができ、交差部分１２４Ｂは、凹状底面１２４Ｂｓを有することができる。いくつかの実施形態において、深さ１２４Ａｄと深さ１２４Ｂｄの差は、約１Å～約８０００Åの間の範囲であってもよい。直線部分１２４Ａの深さ１２４Ａｄに対する差の比率は、約２０％よりも小さくてもよい。いくつかの実施形態において、交差部分において第３パターン１１３６または２０３６を有することによって、直線部分１２４Ａおよび交差部分１２４Ｂにおけるトレンチ分離構造１２４の深さ均一性を約２０％～約４０％向上させることができ、且つ半導体装置１００のデバイス性能を約５％～約１０％向上させることができる。
いくつかの実施形態において、半導体構造は、基板上の第１トレンチ充填構造、および基板上の第２トレンチ充填構造を含む。第１トレンチ充填構造は、第１幅および凸状底面を有する。第２トレンチ充填構造は、凹状底面および第１幅よりも大きい第２幅を有する。
いくつかの実施形態において、半導体装置は、第１チップを含む。第１チップは、第１チップの第１側にある複数の画素、および複数の画素を隔離する第１および第２トレンチ充填構造を含む。第１トレンチ充填構造は、凸状底面を有する。第２トレンチ充填構造は、第１トレンチ充填構造と接触している。第２トレンチ充填構造は、凹状底面を有する。半導体装置は、さらに、第１チップの第２側に接合された第２チップを含む。第２側は、第１側の反対側にある。
いくつかの実施形態において、方法は、基板上に、第１幅を有する第１パターン、および第１幅よりも大きい第２幅を有する第２パターンを形成することと、第２パターン内に、第２幅よりも小さい第３幅を有する第３パターンを形成することと、基板上に、第１パターンの下方の第１トレンチ、および第２および第３パターンの下方の第２トレンチを形成することと、を含む。
要約部分ではなく、詳細な説明部分が特許請求の範囲を解釈するために用いられるよう意図されていることが理解されるべきである。要約部分は、発明者によって意図される本発明の１つまたはそれ以上、しかし全てではない可能な実施形態を示すことができ、そのため、添付の特許請求の範囲を限定することを意図されるものではない。
当業者が本発明の態様をより理解することができるように、前述の開示は、いくつかの実施形態の特徴を概説する。当業者は、本明細書に導入された実施形態の同じ目的を実行し、且つ／または同じ利点を達成するための他のプロセスおよび構造を設計または修正するための基礎として本発明を容易に使用できることを理解されたい。当業者は、また、そのような同等の構成が本発明の精神および範囲から逸脱しないこと、およびそれらが本発明の精神および範囲から逸脱することなく、本明細書中の様々な変更、置換、および改変をなし得ることを理解すべきである。
本発明は、半導体装置のデバイス性能および直線および交差部分におけるトレンチ分離構造の深さ均一性を向上させることのできる深いトレンチ分離構造（例えば、実質的に均一なトレンチ分離構造）によって分離された放射感知領域を有する半導体装置の様々な実施形態を提供する。
１００ 半導体装置
１０２ 第１基板
１０４ 第１誘電体層
１０４ｔ 垂直距離
１０６ 回路
１０８ 第１相互接続構造
１１０ 第１チップ
１１２ 第２基板
１１２ｐ、２２１２ｐ 凸部
１１２ｐ１ｗ、１１２ｐ２ｗ、２２１２ｐ１ｗ、２２１２ｐ２ｗ 距離／幅
１１４ 第２誘電体層
１１６ フロート装置
１１８ 第２相互接続構造
１２０ 第２チップ
１２０ｓ１ 第１側
１２０ｓ２ 第２側
１２２ 放射感知領域
１２４ トレンチ分離構造
１２４Ａ 直線部分
１２４Ｂ 交差部分
１２４Ａｗ、１２４Ｂｗ、１２４ｐ１ｗ、１２４ｐ２ｗ、５２４Ａｗ、５２４Ｂｗ、１１３６ｗ、１０３６ｗ、１３２４Ｂｗ、２０３６ｗ、１４２４Ｂｗ、２２２４Ｂｗ 幅
１２４Ａｄ、１２４Ｂｄ、１３２４Ａｄ、１３２４Ｂｄ 深さ
１２４ｐ１ 第１凸部
１２４ｐ２ 第２凸部
１２４Ａｓ 凸状底面
１２４Ｂｓ 凹状底面
１２４ｐｒ、１１２ｐｒ 距離
１２４ｒ 凹部
１３０ インターフェース
１５０ 領域
１５２ カラーフィルタ
１５４ 金属格子
１５６ マイクロレンズ
５２４Ａ１、５２４Ｂ１、５２４Ａ２、５２４Ｂ２ トレンチ充填構造
６００ 方法
６１０、６２０、６３０ 操作
７２４Ａ、１４２４Ａ 第１パターン
７２４Ｂ、１４２４Ｂ 第２パターン
７２４、１４２４ パターン
７２４Ａｗ、１４２４Ａｗ 第１幅
７２４Ｂｗ、１４２４Ｂｗ 第２幅
７３２、１４３２ マスク層
７３２ｔ、１４３８ｔ、１４３２ｔ、１４４２ｔ、１６４４ｔ、１８４６ｔ 厚さ
９３４ コーティング層
１０３６ マスク構造
１１３６、２０３６ 第３パターン
１３２４Ａ、２２２４Ａ 第１トレンチ
１３２４Ｂ、２２２４Ｂ 第２トレンチ
１４３８ 第１ＥＳＬ
１４４２ 第２ＥＳＬ
１６４４ 誘電体層
１７４６ コーティング層
１８４６ 第１マスク構造
１９４４ 第２マスク構造
２０３８ 第３マスク構造
いくつかの実施形態において、半導体構造は、基板上の第１トレンチ充填構造、および基板上の第２トレンチ充填構造を含む。第１トレンチ充填構造は、第１幅および凸状底面を有する。第２トレンチ充填構造は、凹状底面および第１幅よりも大きい第２幅を有する。１つの実施形態において、第１トレンチ充填構造は、第１深さを有する。第２トレンチ充填構造は、第２深さを有する。第１深さに対する第１深さと第２深さの間の差の比率は、２０％より小さい。１つの実施形態において、第２トレンチ充填構造は、さらに、凹状底面において凸部および凹部を含む。凸部と前記凹部の間の距離は、１０Å～２０００Åの範囲である。１つの実施形態において、第１トレンチ充填構造の深さに対する距離の比率は、０．０２％～５％の範囲である。１つの実施形態において、第１トレンチ充填構造は、深さを有する。第１幅に対する深さの比率は、２０～１００の範囲である。１つの実施形態において、深さは、２μｍ～４μｍの範囲である。１つの実施形態において、第２トレンチ充填構造は、深さを有する。第２幅に対する深さの比率が、５～５０の範囲である。１つの実施形態において、第１幅に対する第２幅の比率は、２～１００の範囲である。１つの実施形態において、第１幅は、４０ｎｍ～１００ｎｍの範囲である。第２幅は、８０ｎｍ～４００ｎｍの範囲である。
いくつかの実施形態において、半導体装置は、第１チップを含む。第１チップは、第１チップの第１側にある複数の画素、および複数の画素を隔離する第１および第２トレンチ充填構造を含む。第１トレンチ充填構造は、凸状底面を有する。第２トレンチ充填構造は、第１トレンチ充填構造と接触している。第２トレンチ充填構造は、凹状底面を有する。半導体装置は、さらに、第１チップの第２側に接合された第２チップを含む。第２側は、第１側の反対側にある。１つの実施形態において、第１トレンチ充填構造は、第１深さを有する。第２トレンチ充填構造は、第２深さを有する。第１深さに対する第１深さと第２深さの間の差の比率は、２０％より小さい。１つの実施形態において、第２トレンチ充填構造は、凹状底面において凸部および凹部を含む。第１トレンチ充填構造の深さに対する凸部と凹部の間の距離の比率は、０．０２％～５％の範囲である。１つの実施形態において、第１トレンチ充填構造は、第１幅を有する。第２トレンチ充填構造は、第２幅を有する。第１幅に対する第２幅の比率は、２～１００の範囲である。
いくつかの実施形態において、方法は、基板上に、第１幅を有する第１パターン、および第１幅よりも大きい第２幅を有する第２パターンを形成することと、第２パターン内に、第２幅よりも小さい第３幅を有する第３パターンを形成することと、基板上に、第１パターンの下方の第１トレンチ、および第２および第３パターンの下方の第２トレンチを形成することと、を含む。１つの実施形態において、第１パターンおよび第２パターンを形成することは、基板上にマスク層を堆積させることと、マスク層を第１および第２パターンにエッチングすることと、を含む。１つの実施形態において、第３パターンを形成することは、第１および第２パターン上に誘電材料を堆積させることと、第２パターンの上方の誘電材料上にマスク構造を形成することと、誘電材料およびマスク構造をエッチングすることと、を含む。１つの実施形態において、第１パターンおよび第２パターンを形成することは、基板上に第１エッチストップ層を堆積させることと、第１エッチストップ層上にマスク層を堆積させることと、マスク層上に第２エッチストップ層を堆積させることと、マスク層および第２エッチストップ層をエッチングすることと、を含む。１つの実施形態において、第３パターンを形成することは、第１および第２パターン上に誘電材料を堆積させて、第１パターンを充填することと、誘電材料上にコーティング層を堆積させて、第２パターンを充填することと、コーティング層および誘電材料をエッチングして、第２パターン内にマスク構造を形成することと、第１パターン、マスク構造、および第２パターンによって露出した第１エッチストップ層を除去することと、を含む。１つの実施形態において、第１トレンチおよびの第２トレンチを形成することは、第１、第２、および第３パターンを有する基板をフッ素系プラズマでエッチングすることを含む。１つの実施形態において、方法は、第１および第２トレンチを誘電材料で充填することをさらに含む。

Claims (20)

  1. 第１幅および凸状底面を有する基板上の第１トレンチ充填構造と、
    凹状底面と、
    前記第１幅よりも大きい第２幅と、
    を有する前記基板上の第２トレンチ充填構造と、
    を含む半導体構造。
  2. 前記第１トレンチ充填構造が、第１深さを有し、前記第２トレンチ充填構造が、第２深さを有し、前記第１深さに対する前記第１深さと前記第２深さの間の差の比率が、２０％より小さい請求項１に記載の半導体構造。
  3. 前記第２トレンチ充填構造が、さらに、前記凹状底面において凸部および凹部を含み、前記凸部と前記凹部の間の距離が、１０Å～２０００Åの範囲である請求項１に記載の半導体構造。
  4. 前記第１トレンチ充填構造の深さに対する前記距離の比率が、０．０２％～５％の範囲である請求項３に記載の半導体構造。
  5. 前記第１トレンチ充填構造が、深さを有し、前記第１幅に対する前記深さの比率が、２０～１００の範囲である請求項１に記載の半導体構造。
  6. 前記深さが、２μｍ～４μｍの範囲である請求項５に記載の半導体構造。
  7. 前記第２トレンチ充填構造が、深さを有し、前記第２幅に対する前記深さの比率が、５～５０の範囲である請求項１に記載の半導体構造。
  8. 前記第１幅に対する前記第２幅の比率が、２～１００の範囲である請求項１に記載の半導体構造。
  9. 前記第１幅が、４０ｎｍ～１００ｎｍの範囲であり、前記第２幅が、８０ｎｍ～４００ｎｍの範囲である請求項１に記載の半導体構造。
  10. 第１チップと、
    前記第１チップの第２側に接合された第２チップと、
    を含み、
    前記第１チップが、前記第１チップの第１側にある複数の画素と、
    前記複数の画素を互いに隔離する第１および第２トレンチ充填構造と、
    を含み、前記第１トレンチ充填構造が、凸状底面を有し、前記第２トレンチ充填構造が、前記第１トレンチ充填構造と接触しており、前記第２トレンチ充填構造が、凹状底面を有し、
    前記第２側が、前記第１側の反対側にある半導体装置。
  11. 前記第１トレンチ充填構造が、第１深さを有し、前記第２トレンチ充填構造が、第２深さを有し、前記第１深さに対する前記第１深さと前記第２深さの間の差の比率が、２０％より小さい請求項１０に記載の半導体装置。
  12. 前記第２トレンチ充填構造が、前記凹状底面において凸部および凹部を含み、前記第１トレンチ充填構造の深さに対する前記凸部と前記凹部の間の距離の比率が、０．０２％～５％の範囲である請求項１０に記載の半導体装置。
  13. 前記第１トレンチ充填構造が、第１幅を有し、前記第２トレンチ充填構造が、第２幅を有し、前記第１幅に対する前記第２幅の比率が、２～１００の範囲である請求項１０に記載の半導体装置。
  14. 基板上に、第１幅を有する第１パターン、および前記第１幅よりも大きい第２幅を有する第２パターンを形成することと、
    前記第２パターン内に、前記第２幅よりも小さい第３幅を有する第３パターンを形成することと、
    前記基板上に、前記第１パターンの下方の第１トレンチ、および前記第２および第３パターンの下方の第２トレンチを形成することと、
    を含む半導体装置の製造方法。
  15. 前記第１パターンおよび前記第２パターンを形成することが、
    前記基板上にマスク層を堆積させることと、
    前記マスク層を前記第１および第２パターンにエッチングすることと、
    を含む請求項１４に記載の方法。
  16. 前記第３パターンを形成することが、
    前記第１および第２パターン上に誘電材料を堆積させることと、
    前記第２パターンの上方の前記誘電材料上にマスク構造を形成することと、
    前記誘電材料および前記マスク構造をエッチングすることと、
    を含む請求項１４に記載の方法。
  17. 前記第１パターンおよび前記第２パターンを形成することが、
    前記基板上に第１エッチストップ層を堆積させることと、
    前記第１エッチストップ層上にマスク層を堆積させることと、
    前記マスク層上に第２エッチストップ層を堆積させることと、
    前記マスク層および前記第２エッチストップ層をエッチングすることと、
    を含む請求項１４に記載の方法。
  18. 前記第３パターンを形成することが、
    前記第１および第２パターン上に誘電材料を堆積させて、前記第１パターンを充填することと、
    前記誘電材料上にコーティング層を堆積させて、前記第２パターンを充填することと、
    前記コーティング層および前記誘電材料をエッチングして、前記第２パターン内にマスク構造を形成することと、
    前記第１パターン、前記マスク構造、および前記第２パターンによって露出した前記第１エッチストップ層を除去することと、
    を含む請求項１７に記載の方法。
  19. 前記第１トレンチおよび前記の第２トレンチを形成することが、前記第１、第２、および第３パターンを有する前記基板をフッ素系プラズマでエッチングすることを含む請求項１４に記載の方法。
  20. 前記第１および第２トレンチを誘電材料で充填することをさらに含む請求項１４に記載の方法。
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