JP2002100675A - トレンチ素子分離型半導体装置及びその形成方法 - Google Patents

トレンチ素子分離型半導体装置及びその形成方法

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JP2002100675A JP2001223559A JP2001223559A JP2002100675A JP 2002100675 A JP2002100675 A JP 2002100675A JP 2001223559 A JP2001223559 A JP 2001223559A JP 2001223559 A JP2001223559 A JP 2001223559A JP 2002100675 A JP2002100675 A JP 2002100675A
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gate insulating
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Abstract

(57)【要約】 【課題】 トレンチ素子分離型半導体装置及びその形成
方法を提供する。 【解決手段】 本発明は、底面に段差１００Å以上の屈
曲が形成されるトレンチを含むことを特徴とし、通常、
ゲート絶縁膜は１００Å以下の薄い領域と２００Å以上
の厚い領域を有する。屈曲は中間領域に形成することが
望ましく、屈曲はトレンチの周辺部の底面を基準にして
中間領域が凹んでいたり、ふくらんでいたりして形成で
きる。特に、自己整列型フラッシュメモリで活性領域と
活性領域との間の幅が３μm以下の場合、効果的であ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はトレンチ素子分離型
半導体装置及びその形成方法に関し、さらにはトレンチ
素子分離型半導体装置の中、領域ごとにゲート絶縁膜の
厚さが異なった半導体装置及びその形成方法に関する。
【０００２】
【従来の技術】高集積半導体装置において、素子分離の
ためにバーズビーク現象のないＳＴＩ方法をが幅広く使
用している。このような場合、厳格な素子分離のために
はトレンチの深さと幅が増加しなければならない。高集
積化に従ってトレンチの幅は減少し、絶縁のためのトレ
ンチの深さは増加しなければならない。しかし、幅の減
少に相応してトレンチを深く形成できない場合もある。
【０００３】一方、半導体装置の中、単一電圧で作動で
きるものが便利だが、半導体装置の機能を実現するため
には、部分的に高電圧を印加する場合がある。高電圧を
印加する部分のトランジスタ等の素子は電圧に耐える構
造でなければならないので、ゲート絶縁膜を他の領域に
比べて厚く形成する。
【０００４】図１は、セル及び周辺低電圧領域と周辺領
域を対比してゲート絶縁膜の厚さが相違に形成された例
を示す図である。図１は、ゲート絶縁膜の厚さが異なっ
たフラッシュメモリ装置の各領域で自己整列型トレンチ
が形成された状態を示す図である。図１によると、ゲー
ト絶縁膜を厚く形成した周辺領域では、素子分離のため
の、基板でのトレンチの深さは浅くなる。従って、素子
分離のための絶縁が不十分になる可能性が高くなる。
【０００５】図１では、基板１０に領域ごとに異なった
厚さであるゲート絶縁膜１１，１３を形成する。ゲート
絶縁膜１１，１３は、通常、セル及び周辺低電圧領域で
は７０乃至８０Å、周辺領域では２５０乃至３５０Åの
厚さに形成する。そして、自己整列型フローティングゲ
ートの一部を形成するポリシリコン層１５をゲート絶縁
膜１１，１３の上に積層する。以降、ＳＴＩ方法によっ
て素子分離を実施する。即ち、シリコン窒化膜からなる
エッチング阻止膜を形成し、望ましくは、エッチング阻
止膜に対するパターニングのために高温酸化膜（ＨＴ
Ｏ：high temperature oxide）を形成し、反射防止膜
（ＡＲＣ：anti reflection coating）をさらに形成す
る。
【０００６】フォトレジスタ積層と素子分離マスクパタ
ーンによる露光、現像によって素子分離用トレンチパタ
ーンを形成し、エッチングによって上部膜質を順次に除
去する。パターニングされた上部膜質は下部膜質に対し
てエッチングマスクの役割をすることができる。大抵、
シリコン窒膜のエッチング防止膜をパターニングし、フ
ォトレジスタパターンはアッシング、ストリッピングに
よって除去する。そして、ポリシリコン層、ゲート絶縁
膜、基板シリコン層をエッチングしてトレンチを形成す
る。トレインを形成するエッチングの過程でゲート絶縁
膜と基板を別途にエッチングすると、装置を移動する煩
わしさがあるので、一つの装置でインシチュー法で実施
する。しかし、領域ごとにゲート絶縁膜の厚さが異なる
場合があるので、ゲート絶縁膜が厚い所ではゲート絶縁
膜のエッチングに長時間がかかる。エッチング液に従っ
て差があるが、通常のトレンチの形成のためのシリコン
酸化膜及びシリコンエッチング液を基準にすると、基板
トレンチでは、通常、酸化膜の厚さの差に該当する１８
０Å乃至その数倍に該当する５００Åの厚さの差Ａが発
生する。
【０００７】トレンチには、望ましくは、側壁酸化膜と
シリコン窒化膜ライナ(silicon nitride liner)を薄く
積層した後、ＣＶＤ酸化膜を充填する。以降、トレンチ
を除いた領域に積層したＣＶＤ酸化膜を除去するＣＭＰ
工程、シリコン窒化膜質エッチング防止膜の湿式エッチ
ング、洗浄等によって、図１のように、トレンチ素子分
離膜１７を完成する。従って、素子分離膜１７の厚さも
トレンチの厚さほど差が発生する。高い電圧を印加する
周辺部トランジスタ領域で素子分離膜１７の厚さが薄く
なると、素子の間の絶縁が不完全になる恐れがあって、
問題になる。
【０００８】
【発明が解決しようとする課題】本発明は前述した問題
点を防止するためのトレンチ素子分離型半導体装置及び
その形成方法を提供することを目的とする。
【０００９】即ち、本発明はトレンチ素子分離膜の基板
シリコン層内部の厚さが不十分であることを補完できる
トレンチ素子分離型半導体装置及びその形成方法を提供
することを目的とする。
【００１０】又、本発明はゲート絶縁膜が厚くて、領域
に従ってトレンチ素子分離膜の基板シリコン内部の厚さ
が不十分であることから起因する素子分離の不完成性を
補完できるトレンチ素子分離型半導体装置及びその形成
方法を提供することを目的とする。
【００１１】又、本発明は整列上の問題なしに、厚さが
不十分である素子分離膜を補完できるトレンチ素子分離
型半導体装置及びその形成方法を提供することを目的と
する。
【００１２】
【課題を解決するための手段】前述の目的を達成するた
めの本発明の半導体装置は、トレンチ素子分離型半導体
装置でトレンチの底面に段差を有する屈曲を形成するこ
とを特徴とする。
【００１３】本発明で半導体装置の少なくとも一部領域
は２００Å以上のゲート絶縁膜を有し、通常、ゲート絶
縁膜は１００Å以下の薄い領域と２００Å以上の厚い領
域を有する。ゲート絶縁膜の段差が１００Å存在する場
合、シリコン酸化膜とシリコン層のエッチング選択比が
ないエッチングで１００Åの段差はそのままに存在し、
数倍、例えば５００Åまで段差が拡大される。
【００１４】本発明で屈曲は中間領域に形成することが
望ましいが、活性領域に偏って形成することもできる。
中間領域は活性領域と活性領域との間の中間領域を意味
する。又、屈曲はトレンチ周辺部の底面を基準にして中
間領域が凹んでいる形態に形成したり、ふくらんでいる
形態に形成されたりし、複数の屈曲を形成することもで
きる。
【００１５】本発明の典型的な例は、周辺領域に３００
Å以上の厚いゲート酸化膜を有し、セル及び周辺低電圧
領域には８０Å以下の薄いゲート酸化膜を有するフラッ
シュメモリである。特に、ゲート絶縁膜の上に先ずフロ
ーティングゲートの一部を構成するポリシリコン層を形
成し、トレンチエッチングマスクを形成する自己整列型
フラッシュメモリである。そして、本発明は厚いゲート
酸化膜を有する領域で活性領域と活性領域との間のトレ
ンチの幅が３μm以下の場合、効果的である。
【００１６】前述の目的を達成するための本発明の方法
は、基板の段付トレンチ(stepped)を形成する領域内部
の一部の屈曲部を近隣と異なった厚さのゲート酸化膜を
有するように形成段階と、屈曲部を含むトレンチ領域で
ゲート酸化膜を露出させるエッチングマスクパターンを
形成する段階と、エッチングマスクパターンを形成した
基板のゲート膜と基板シリコン層を連続的にに異方性エ
ッチングしてトレンチを形成する段階とを含む。
【００１７】ゲート酸化膜と基板シリコン層を連続的に
にエッチングしてトレンチを形成する段階は、薄い又は
厚いゲート酸化膜領域を基準にして基板シリコン層が現
れるようにするゲート酸化膜エッチング段階と以降の基
板シリコン層エッチング段階に分けられる。これらの段
階の中、少なくとも一つの段階は低エッチング選択性の
エッチング液でエッチングする。従って、厚いゲート酸
化膜領域でゲート酸化膜を全部除去するために、薄いゲ
ート酸化膜領域では基板シリコン層がエッチング液によ
って所定厚さエッチングする。又、２段階が同一のエッ
チング液によって実施できる。
【００１８】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
【００１９】図２乃至図７はＮＡＮＤフラッシュメモリ
を形成するにおいて、セル及び周辺低電圧部と周辺高電
圧部の自己整列型トレンチ素子分離を実施する段階を示
す。
【００２０】図２を参照すると、先ず、基板１０に３０
０Å厚さの厚いゲート酸化膜１０３’を形成する。そし
て、領域ごとに異なった厚さのゲート絶縁膜を形成する
ために、先ず、セル及び周辺低電圧領域等、薄いゲート
酸化膜を形成する領域を露出させるフォトレジスタパタ
ーン２１を形成する。この時、フォトレジスタパターン
２１で、素子分離のためのトレンチを形成する領域の
中、セル及び周辺低電圧領域ではトレンチ幅Ｂの中間領
域Ｃにフォトレジスタが残る。そして、高電圧を印加す
る周辺高電圧部ではトレンチ幅Ｄの中間領域Ｅでフォト
レジスタが除去される。
【００２１】中間領域は整列のために後続的に形成する
トレンチ幅の半分以下に形成することが望ましい。トレ
ンチの幅が１．６μmなら、０．３乃至０．８μmがパタ
ーニングのために適切である。屈曲を中間領域に形成す
ることは整列のマージンを高めるために望ましい。例え
ば、高電圧を印加するトランジスタで凹んている形態の
屈曲が活性領域とは境界部分に形成されると、ミスアラ
インメント(misalignment)の場合、高電圧を耐えるべき
活性領域に絶縁膜が薄く形成されて、絶縁破壊による不
良が発生できる。
【００２２】図３を参照すると、図２のフォトレジスタ
パターン２１をエッチングマスクで厚いゲート酸化膜１
０３’をエッチングする。従って、セル及び周辺低電圧
領域には、トレンチの中間領域だけにゲート絶縁膜が残
る。即ち、高電圧を印加する周辺高電圧領域には、トレ
ンチの中間領域だけにゲート絶縁膜が除去される。続い
て、フォトレジスタパターン２１はアッシング及びスト
リッピングによって除去される。通常、洗浄し、基板シ
リコン層が現れた領域では８０Å程度の熱酸化膜で薄い
ゲート絶縁膜１０１が形成される。厚いゲート絶縁膜が
残った領域では一部基板がさらに酸化されて、厚いゲー
ト絶縁膜１０３の厚さが３５０Åになる。
【００２３】図４を参照すると、自己整列型工程によっ
て、ポリシリコン層１０５を薄いゲート絶縁膜１０１と
厚いゲート絶縁膜１０３が形成された基板１０の全面に
積層する。ポリシリコン層１０５を３００乃至１０００
Å厚さに、望ましくは、５００Å厚さに積層し、ゲート
絶縁膜の厚く、薄い領域に沿ってコンフォーマルに積層
する。
【００２４】図５を参照すると、ポリシリコン層１０５
の上にエッチング防止膜１３１，高温酸化膜１３３及び
反射防止膜１３５を形成し、通常の露光工程によってト
レンチ領域を露出させるフォトレジスタパターン１３７
を形成する。そして、フォトレジスタパターン１３７を
エッチングマスクで反射防止膜１３５、高温酸化膜１３
３及びエッチング防止膜１３１を順次にエッチングし
て、これらの膜のパターンを形成する。
【００２５】通常、エッチング防止膜１３１はシリコン
窒化膜を１５００Å厚さに積層し、高温酸化膜１３３は
シリコン窒化膜のエッチングマスクの役割として５００
Å厚さに形成できる。又、反射防止膜１３５はシリコン
酸化窒化膜等を数百Å厚さに積層して使用する。
【００２６】図６を参照すると、フォトレジスタパター
ンをアッシング及びストリッピングによって除去する。
そして、既に形成されたエッチング防止膜１３１パター
ンと高温酸化膜１３３パターン、反射防止膜１３５パタ
ーンをエッチングマスクでポリシリコン層１０５をエッ
チングする。その結果、トレンチ領域では屈曲のゲート
絶縁膜１０１，１０３が現れる。即ち、周辺高電圧部ト
レンチ領域では、中間領域に薄いゲート絶縁膜を有し、
境界部に厚いゲート絶縁膜を有する凹んでいる形態の屈
曲のゲート絶縁膜が現れる。そして、セル及び周辺低電
圧領域のトレンチ領域では中間領域がふくらんでいる形
態の屈曲のゲート絶縁膜が現れる。
【００２７】望ましくは、図６の段階で、周辺高電圧に
対する素子分離イオン注入を実施する。素子分離イオン
注入はトレンチの下部のＰＮ接合によって電気漏出を防
止するために、さらに基板不純物と反対される不純物型
のイオン注入を実施する。素子分離イオン注入は基板の
全面にかけてすることではなく、周辺高電圧部のトレン
チ領域又はトレンチの中間領域だけで実施する。本実施
形態のような場合、既存の工程に使用する周辺高電圧部
素子分離イオン注入マスクの代わりに図６の段階でフォ
トレジスタでイオン注入マスクを形成して、周辺高電圧
部トレンチ領域を開放し、素子分離イオン注入を実施す
る。
【００２８】図７を参照すると、ゲート絶縁膜１０１，
１０３とシリコン基板１０に対して連続的にエッチング
する。先ず、厚いゲート絶縁膜１０３を基準にしてゲー
ト絶縁膜をエッチングする。そして、基板１０のシリコ
ン層に対してエッチングする。この段階でエッチング液
及びエッチング条件は異なることができる。この時、薄
いゲート絶縁膜１０１部分はゲート絶縁膜のエッチング
段階で既に酸化膜が全部除去され、下部の基板シリコン
層も５００Åほどエッチングされる。そして、基板シリ
コン層エッチング段階で２０００乃至２５００Å程度エ
ッチングされる。ゲート絶縁幕が薄い所は厚い所と比較
すると、基板シリコン層の内部のトレンチ１４１，１４
３の深さも、酸化膜エッチング段階で発生した差を維持
して２５００乃至３０００Åになる。一方、周辺部はト
レンチ１４３の幅が広いので、ローディング効果によっ
てトレンチの深さの差は深化され得る。
【００２９】しかし、高電圧を印化する周辺領域でもト
レンチ幅の中間部分はセル及び周辺低電圧領域と同一の
基板シリコン層の内部の深さを有するようにトレンチを
形成する。結果的に、図８を参照すると、電荷キャリア
が素子の間に漏電を発生させるために経由する経路は、
底面に屈曲のない深いトレンチと同一である。一方、セ
ル及び周辺低電圧領域のトレンチも底面にふくらんでい
る形態の屈曲を有する。従って、屈曲のない深いトレン
チに比べてキャリアが経由する経路が屈曲段差の２倍ほ
ど長くなる。即ち、トレンチ素子分離の効果は増加す
る。フラッシュメモリ装置で、セル及び周辺低電圧領域
は相対的に周辺高電圧領域に比べて十分なトレンチの深
さを有するので、本発明の実施形態と同様に、中間領域
がふくらんでいる形態の屈曲を適用する必要はないが、
素子分離が強化されるので望ましい。
【００３０】以降のトレンチ素子分離工程は通常の自己
整列型トレンチ素子分離と同一に実施する。即ち、側壁
の熱酸化と窒化膜ライナを形成し、ＣＶＤ酸化膜でトレ
ンチを充填し、ＣＭＰで余分のＣＶＤ酸化膜を除去す
る。この時、高温酸化膜も除去することが一般的であ
り、又、エッチングマスクで使用するエッチング防止膜
パターンも湿式エッチングによって除去する。
【００３１】
【発明の効果】本発明によると、トレンチ素子分離にお
いて、十分な深さのトレンチが形成されない時、その中
間領域に一部トレンチを深くして素子分離を強化でき
る。
【図面の簡単な説明】
【図１】 セル及び周辺低電圧領域と周辺高電圧領域を
対比してゲート絶縁膜とトレンチ素子分離膜の厚さが相
違に形成された例を示す断面図である。
【図２】 ＮＡＮＤフラッシュメモリを形成するにおい
て、セル及び周辺低電圧部と周辺高電圧部の自己整列型
トレンチ素子分離を実施する各段階を示す工程断面図で
ある。
【図３】 ＮＡＮＤフラッシュメモリを形成するにおい
て、セル及び周辺低電圧部と周辺高電圧部の自己整列型
トレンチ素子分離を実施する各段階を示す工程断面図で
ある。
【図４】 ＮＡＮＤフラッシュメモリを形成するにおい
て、セル及び周辺低電圧部と周辺高電圧部の自己整列型
トレンチ素子分離を実施する各段階を示す工程断面図で
ある。
【図５】 ＮＡＮＤフラッシュメモリを形成するにおい
て、セル及び周辺低電圧部と周辺高電圧部の自己整列型
トレンチ素子分離を実施する各段階を示す工程断面図で
ある。
【図６】 ＮＡＮＤフラッシュメモリを形成するにおい
て、セル及び周辺低電圧部と周辺高電圧部の自己整列型
トレンチ素子分離を実施する各段階を示す工程断面図で
ある。
【図７】 ＮＡＮＤフラッシュメモリを形成するにおい
て、セル及び周辺低電圧部と周辺高電圧部の自己整列型
トレンチ素子分離を実施する各段階を示す工程断面図で
ある。
【図８】 底面に屈曲のない深いトレンチと本発明によ
る屈曲のあるトレンチは漏電経路の距離の差がないこと
を示す比較説明図である。
【符号の説明】
１０ 基板 １１，１０１ 薄いゲート絶縁膜 １３，１０３’、１０３ 深いゲート絶縁膜 １５，１０５ ポリシリコン層 １７ 素子分離膜 ２１，１３７ フォトレジスタパターン １３１ エッチング防止膜 １３３ 高温酸化膜 １３５ 反射防止膜 １４１，１４３ トレンチ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA35 AA45 AA46 AA47 AA79 BA01 BA03 CA11 CA17 CA24 DA22 DA28 5F048 AA04 AB01 AC01 BB05 BB16 BG14 5F083 EP76 ER22 GA27 JA02 JA32 NA01 PR05 PR12 PR21 PR29 PR36 PR40

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 ゲート絶縁膜の厚さが異なった少なくと
    も２つ以上の領域と、 底面を構成するシリコン基板が段差を有する段付トレン
    チを少なくとも１つ含むことを特徴とするトレンチ素子
    分離型半導体装置。
  2. 【請求項２】 前記領域の間に最大１００Å以上のゲー
    ト絶縁膜の厚さの差を有することを特徴とする請求項１
    に記載のトレンチ素子分離型半導体装置。
  3. 【請求項３】 前記段付トレンチは前記領域の中、ゲー
    ト絶縁膜が２００Å以上の領域に限って形成することを
    特徴とする請求項２に記載のトレンチ素子分離型半導体
    装置。
  4. 【請求項４】 前記トレンチの底面は前記段付トレンチ
    の中間領域でシリコン基板が凹んでいる形態に形成する
    ことを特徴とする請求項１に記載のトレンチ素子分離型
    半導体装置。
  5. 【請求項５】 前記トレンチの底面は前記段付トレンチ
    が活性領域に接する２つの部分の中、１つの部分だけで
    シリコン基板が凹んでいる形態に形成することを特徴と
    する請求項１に記載のトレンチ素子分離型半導体装置。
  6. 【請求項６】 前記段差は１００乃至５００Åになるよ
    うに形成することを特徴とする請求項１に記載のトレン
    チ素子分離型半導体装置。
  7. 【請求項７】 底面に段差が１００乃至５００Åになる
    ように屈曲が形成される段付トレンチを少なくとも１つ
    含むことを特徴とするトレンチ素子分離型フラッシュメ
    モリ装置。
  8. 【請求項８】 前記段付トレンチは周辺高電圧部に限っ
    て設置することを特徴とする請求項７に記載のトレンチ
    素子分離フラッシュメモリ装置。
  9. 【請求項９】 前記段付トレンチはゲート絶縁膜の上に
    フローティングゲートの一部を構成するポリシリコン層
    を先ず形成した状態で、パターニングによって形成され
    る自己整列方式によって構成することを特徴とする請求
    項７に記載のトレンチ素子分離型フラッシュメモリ装
    置。
  10. 【請求項１０】 前記周辺高電圧部で活性領域と活性領
    域との間の前記段付トレンチの幅は３μm以下に形成す
    ることを特徴とする請求項７に記載のトレンチ素子分離
    型フラッシュメモリ装置。
  11. 【請求項１１】 前記屈曲は前記段付トレンチの中間領
    域にシリコン基板面が凹んで低くなるように形成するこ
    とを特徴とする請求項１０に記載のトレンチ素子分離型
    フラッシュメモリ装置。
  12. 【請求項１２】 トレンチ領域の一部を構成する屈曲部
    が近隣と異なった厚さを有するようにゲート酸化膜を形
    成する段階と、 前記トレンチ領域で前記ゲート酸化膜を露出させるエッ
    チングマスクパターンを形成する段階と、 前記エッチングマスクパターンが形成された前記基板の
    前記ゲート酸化膜と基板シリコン層を連続的に異方性エ
    ッチングしてトレンチを形成する段階とを含むことを特
    徴とするトレンチ素子分離型半導体装置の形成方法。
  13. 【請求項１３】 前記ゲート酸化膜と基板シリコン層を
    連続的にエッチングする段階は、１つのエッチング液で
    エッチングすることを特徴とする請求項１２に記載のト
    レンチ素子分離型半導体装置の形成方法。
  14. 【請求項１４】 前記ゲート酸化膜を形成する段階と前
    記エッチングマスクパターンを形成する段階との間、全
    基板にポリシリコン層を積層する段階を含むことを特徴
    とする請求項１２に記載の自己整列方式トレンチ素子分
    離型半導体装置の形成方法。
  15. 【請求項１５】 前記半導体装置はフラッシュメモリで
    あることを特徴とする請求項１２に記載のトレンチ素子
    分離型半導体装置の形成方法。
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