KR100685619B1 - 플래쉬 메모리 소자 제조 방법 - Google Patents

플래쉬 메모리 소자 제조 방법 Download PDF

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KR100685619B1 KR1020020084273A KR20020084273A KR100685619B1 KR 100685619 B1 KR100685619 B1 KR 100685619B1 KR 1020020084273 A KR1020020084273 A KR 1020020084273A KR 20020084273 A KR20020084273 A KR 20020084273A KR 100685619 B1 KR100685619 B1 KR 100685619B1
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Abstract

본 발명은 제 1 격리 식각 공정으로 소자 격리막이 형성될 부분에 식각 면이 수직 형상을 이루는 리세스를 형성하고, 리세스의 식각 면에 스페이서 산화막을 형성하고, 스페이서 산화막을 이용한 제 2 격리 식각 공정으로 반도체 기판을 식각하여 소자 격리 트렌치를 형성하고, 소자 격리 트렌치는 제 1 격리 식각 공정에 의해 입구 부분이 수직 형상을 이루며, 이러한 소자 격리 트렌치를 절연물로 매립하여 소자 격리막을 형성하고, 소자 격리막은 윗 부분이 수직 형상을 이루며, 이러한 소자 격리막을 포함한 반도체 기판 상에 플로팅 게이트 및 컨트롤 게이트를 형성하므로, 소자 격리막의 가장자리 부분에 잔존할 수 있는 게이트 물질이 게이트 형성을 위한 식각 공정시에 용이하게 제거되어 기존의 소자 격리막의 네거티브 경사로 인하여 발생하는 게이트간 브릿지 현상을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
플래쉬 메모리, SOSASTI, SASTI, 스페이서 산화막, 소자 격리막

Description

플래쉬 메모리 소자 제조 방법{Method of manufacturing flash memory device}
도 1은 낸드 플래쉬 메모리 소자의 레이아웃도.
도 2a 내지 도 2c는 종래의 낸드 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도 1의 X1 - X1'선을 따라 절단한 소자의 단면도.
도 3은 도 2c에 대응되며 도 1의 X2 - X2'선을 따라 절단한 소자의 단면도.
도 4a 내지 도 4e는 본 발명의 실시예에 따라 낸드 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도 1의 X1 - X1'선을 따라 절단한 소자의 단면도.
도 5는 도 4e에 대응되며 도 1의 X2 - X2'선을 따라 절단한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
21, 41: 반도체 기판 22, 42: 게이트 산화막
23, 43: 플로팅 게이트 23a, 43a: 제 1 폴리실리콘층
23b, 43b: 제 2 폴리실리콘층 24, 44: 질화막
25, 45: 소자 격리용 트렌치 26, 46: 소자 격리막
46a: 스페이서 산화막 46b: 매립 산화막
27, 47: 유전체막 28, 48: 컨트롤 게이트
230: 플로팅 게이트 잔류물 450: 리세스
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 낸드 플래쉬 메모리 소자와 같은 메모리 소자나 고밀도집적 로직 회로 소자(LSI Logic Circuit Device)에서 소자 격리막 형성 공정을 개선하여 게이트간 브릿지(bridge) 현상을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
도 1은 낸드 플래쉬 메모리 소자의 셀 레이아웃이고, 도 2a 내지 도 2c는 자기정렬 소자 격리 방식을 사용하는 종래의 낸드 플래쉬 메모리 소자 제조 방법을 설명하기 위해 도 1의 X1 - X1'선을 따라 절단한 소자의 단면도이다. 도면에서 동일 부호는 동일한 요소를 지칭한다.
도 1a를 참조하면, 반도체 기판(21) 상에 게이트 산화막(22), 제 1 폴리실리콘층(23a) 및 질화막(24)을 순차적으로 형성한 후, 격리 마스크(isolation mask, 도시 않음)를 사용한 식각 공정으로 질화막(24), 제 1 폴리실리콘층(23a), 게이트 산화막(22) 및 반도체 기판(21)을 식각하여 소자 격리용 트렌치(25)를 형성한다. 이러한 일련의 공정을 셀프 얼라인드 샬로우 트렌치 아이소레이션(self aligned shallow trench isolation; 이하, SASTI라 칭함) 공정이라 한다.
상기에서, SASTI 공정이 진행될수록 먼저 식각된 측면은 나중에 식각되는 측면보다 식각제에 노출되는 시간이 길어져 측면 식각이 많이 일어나기 때문에, 질화막(24) 및 제 1 폴리실리콘층(23a)의 식각 측면을 포함한 소자 격리용 트렌치(25)의 식각 측면은 포지티브 경사(positive slope)를 이룬다.
도 2b를 참조하면, 트렌치(25)를 포함한 전체 구조상에 소자 격리용 절연물질을 두껍게 증착한 후, 화학적 기계적 연마 공정으로 소자 격리용 절연물질을 연마하여 트렌치(25) 내에만 소자 격리용 절연물질이 남게하고, 이로 인하여 소자 격리용 절연물질로 된 소자 격리막(26)이 형성된다. 소자 격리막(26)은, 도 1에 도시된 바와 같이, 가로 방향으로 다수개 배열되어 다수의 고립된 액티브 영역을 정의한다. 이후 노출된 질화막(24)을 제거한다.
상기에서, 질화막(24)이 제거되어 노출된 소자 격리막(26)의 부분은 네거티브 경사(negative slope)가 된다.
도 2c를 참조하면, 패터닝된 제 1 폴리실리콘층(23a) 및 소자 격리막(26)을 포함한 전체 구조상에 제 2 폴리실리콘층(23b)을 형성한 후, 플로팅 게이트 마스크(도시 않음)를 사용한 식각 공정으로 제 2 폴리실리콘층(23b)을 패터닝한다. 패터닝된 제 2 폴리실리콘층(23b)은 패터닝된 제 1 폴리실리콘층(23a) 상에 적층되되, 소자의 읽기 동작 및 쓰기 동작 특성을 향상시킬 수 있도록 플로팅 게이트와 컨트롤 게이트의 접촉 면적을 증가시키기 위해, 일부가 소자 격리막(26)과 중첩된다. 적층된 제 1 및 제 2 폴리실리콘층(23a 및 23b) 상에 유전체막(27)을 형성한 다. 유전체막(27) 상에 컨트롤 게이트용 도전물질을 증착한 후, 컨트롤 게이트 마스크(도시 않음)를 사용한 식각 공정으로 컨트롤 게이트용 도전물질을 식각하여 컨트롤 게이트(28)를 형성하고, 노출된 유전체막(27)을 식각한다. 컨트롤 게이트(28)는, 도 1에 도시된 바와 같이, 세로 방향으로 다수개 배열되어 다수의 소자 격리막(26)과 교차된다. 적층된 제 1 및 제 2 폴리실리콘층(23a 및 23b)의 노출된 부분을 식각하여 플로팅 게이트(23)를 형성한다. 플로팅 게이트(23)는, 도 1에 도시된 바와 같이, 컨트롤 게이트(28)에 중첩되며, 액티브 영역에 고립 형태로 존재한다.
상기한 종래 방법으로 낸드 플래쉬 메모리 소자를 제조할 경우 문제가 발생하게 되는데, 도 3을 참조하여 설명하기로 한다.
도 3은 도 2c에 대응되며 도 1의 X2 - X2' 선을 따라 절단한 소자의 단면도로서, 플로팅 게이트(23)를 형성하기 위하여 적층된 제 1 및 제 2 폴리실리콘층(23a 및 23b)의 노출된 부분을 식각할 때, 소자 격리막(26)의 네거티브 경사로 인하여 그 부분의 제 1 및 제 2 폴리실리콘층(23a 및 23b)이 제거되지 않아 플로팅 게이트 잔류물(230)이 남게된다. 플로팅 게이트 잔류물(230)은 소자 동작시 이웃하는 플로팅 게이트(23) 간을 전기적으로 단락(short)시키게 된다. 즉, 플로팅 게이트(23)간의 브릿지 현상은 메모리 데이터를 저장할 수 없게하여 소자의 신뢰성 및 수율을 저하시키게 된다. 이러한 현상은 소자가 고집적화 될수록 심화되어 소자의 고집적화를 어렵게 한다.
따라서, 본 발명은 낸드 플래쉬 메모리 소자와 같은 메모리 소자나 고밀도집적 로직 회로 소자에서 소자 격리막의 네가티브 경사를 개선하여 게이트간 브릿지 현상을 방지하므로, 소자의 신뢰성 및 수율을 향상시킬 수 있을 뿐만 아니라, 소자의 고집적화를 실현시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 플래쉬 메모리 소자 제조 방법은 반도체 기판 상에 게이트 산화막, 제 1 폴리실리콘층 및 질화막을 순차적으로 형성하고, 제 1 격리 식각 공정으로 리세스를 형성하는 단계; 리세스의 식각 양측면에 스페이서 산화막을 형성하는 단계; 제 2 격리 식각 공정으로 반도체 기판에 소자 격리용 트렌치를 형성하는 단계; 트렌치에 매립 산화막을 채워 스페이서 산화막을 포함한 소자 격리막을 형성하는 단계; 질화막을 제거하는 단계; 제 1 폴리실리콘층 상에 적층되며 소자 격리막에 일부 중첩되는 제 2 폴리실리콘층을 형성하는 단계; 적층된 제 1 및 제 2 폴리실리콘층 상에 유전체막을 형성하는 단계; 및 유전체막 상에 컨트롤 게이트를 형성하고, 유전체막의 노출된 부분을 식각하고, 제 1 및 제 2 폴리실리콘층의 노출된 부분을 식각하여 플로팅 게이트를 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 낸드 플래쉬 메모리 소자의 셀 레이아웃이고, 도 4a 내지 도 4e는 자기정렬 소자 격리 방식을 사용하는 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자 제조 방법을 설명하기 위해 도 1의 X1 - X1'선을 따라 절단한 소자의 단면도이다. 도면에서 동일 부호는 동일한 요소를 지칭한다.
도 4a를 참조하면, 반도체 기판(41) 상에 게이트 산화막(42), 제 1 폴리실리콘층(43a) 및 질화막(44)을 순차적으로 형성한다. 제 1 격리 식각 공정(first isolation etch process)으로 질화막(44), 제 1 폴리실리콘층(43a), 게이트 산화막(42) 및 반도체 기판(41)을 식각하여 식각 측면이 수직인(vertical) 리세스(recess; 450)를 형성한다.
상기에서, 제 1 격리 식각 공정은 리세스(450)의 식각 측면을 수직 형상(vertical profile)으로 만들기 위해 이방성식각법을 이용한다. 도 4a에서는 반도체 기판(41)을 일정 깊이까지 식각한 것을 도시하였지만, 제 1 격리 식각 공정을 질화막(44)이 식각될 때까지, 또는 질화막(44) 및 제 1 폴리실리콘층(43a)이 식각될 때까지, 또는 질화막(44), 제 1 폴리실리콘층(43a) 및 게이트 산화막(42)이 식각될 때까지 실시할 수도 있다. 이러한 여러 가지 경우는 디자인 룰에 따라 적절히 선택할 수 있다. 즉, 종래 문제시 되었던 게이트 브릿지 현상을 방지할 수 있는 범위에서 적절히 선택할 수 있다. 제 1 격리 식각 공정으로 반도체 기판(41)을 일정 깊이 식각할 경우, 식각 깊이는 300Å 이내로 하는 것이 바람직하지만, 이 또한 가변될 수 있기 때문에 일정 범위로 한정하지 않는다.
도 4b를 참조하면, 리세스(450)의 식각 양측면에 스페이서 산화막(46a)을 형성한다.
상기에서, 스페이서 산화막(46a)은 HTO, PE-TEOS, LP-TEOS 등의 산화물을 200Å 이상의 두께로 증착한 후, 스페이서 식각 공정에 의해 형성한다. 증착되는 산화물의 두께를 일정 범위로 한정하지 않는 것은 디자인 룰에 따라 적절하게 가변될 수 있기 때문이다. 스페이서 산화막(46A)은 단층 구조가 공정상 유리하지만 다층 구조로 형성할 수도 있다.
도 4c를 참조하면, 질화막(44) 및 스페이서 산화막(46a)을 식각 마스크로 한 제 2 격리 식각 공정으로 반도체 기판(41)의 노출된 부분을 식각하여 소자 격리용 트렌치(45)를 형성한다. 이러한 제 2 격리 식각 공정을 스페이서 옥사이드 셀프 얼라인드 샬로우 트렌치 아이소레이션(spacer oxide self aligned shallow trench isolation; 이하, SOSASTI라 칭함) 공정이라 한다.
상기에서, 소자 격리용 트렌치(45)는 단위 소자간 전기적 격리를 위해 충분히 깊게 형성해야 하기 때문에 SOSASTI 공정이 진행될수록 먼저 식각된 측면은 나중에 식각되는 측면보다 식각제에 노출되는 시간이 길어져 측면 식각이 많이 일어 난다. 따라서, 소자 격리용 트렌치(45)는 식각 측면이 포지티브 경사(positive slope)가 된다. 그러나, 도 2a에 도시된 것과는 달리 소자 격리용 트렌치(45)의 입구 부분 즉, 패터닝된 질화막(44) 및 패터닝된 제 1 폴리실리콘층(43a) 부분에서 포지티브 경사가 아닌 수직 형상을 이루고 있어, 소자 격리용 트렌치(45)의 포지티브 경사는 종래와 같은 문제점을 발생시키지 않는다.
한편, 도 4a를 참조하여 설명한 제 1 격리 식각 공정에 따라 제 2 격리 식각 공정에서 식각하는 대상이 달라진다. 즉, 도 4c를 참조한 설명에서는 반도체 기판(41) 만을 식각하는 것으로 되어 있지만, 제 1 격리 식각 공정에 따라 제 1 폴리실리콘층(43a) 및 게이트 산화막(42)을 포함하여 반도체 기판(41)을 식각하거나, 게이트 산화막(42)을 포함하여 반도체 기판(41)을 식각할 수도 있다. 이 경우에도 소자 격리용 트렌치(45)의 입구를 이루는 패터닝된 질화막(44)은 수직 형상을 이루고 있기 때문에 종래의 문제점을 방지할 수 있다.
도 4d를 참조하면, 트렌치(45)를 포함한 전체 구조상에 매립 산화막(46b)을 두껍게 증착한 후, 화학적 기계적 연마 공정으로 매립 산화막(46b)을 연마하여 트렌치(25) 내에만 매립 산화막(46b)이 남게하고, 이로 인하여 스페이서 산화막(46a)이 포함된 소자 격리막(46)이 형성된다. 소자 격리막(46)은, 도 1에 도시된 바와 같이, 가로 방향으로 다수개 배열되어 다수의 고립된 액티브 영역을 정의한다. 이후 노출된 질화막(44)을 제거한다.
상기에서, 매립 산화막(46b)은 HTO, PE-TEOS, LP-TEOS 등의 산화물로 형성한다.
도 4e를 참조하면, 패터닝된 제 1 폴리실리콘층(43a) 및 소자 격리막(46)을 포함한 전체 구조상에 제 2 폴리실리콘층(43b)을 형성한 후, 플로팅 게이트 마스크(도시 않음)를 사용한 식각 공정으로 제 2 폴리실리콘층(43b)을 패터닝한다. 패터닝된 제 2 폴리실리콘층(43b)은 패터닝된 제 1 폴리실리콘층(43a) 상에 적층되되, 소자의 읽기 동작 및 쓰기 동작 특성을 향상시킬 수 있도록 플로팅 게이트와 컨트롤 게이트의 접촉 면적을 증가시키기 위해, 일부가 소자 격리막(46)과 중첩된다. 적층된 제 1 및 제 2 폴리실리콘층(43a 및 43b) 상에 유전체막(47)을 형성한다. 유전체막(47) 상에 컨트롤 게이트용 도전물질을 증착한 후, 컨트롤 게이트 마스크(도시 않음)를 사용한 식각 공정으로 컨트롤 게이트용 도전물질을 식각하여 컨트롤 게이트(48)를 형성하고, 노출된 유전체막(47)을 식각한다. 컨트롤 게이트(48)는, 도 1에 도시된 바와 같이, 세로 방향으로 다수개 배열되어 다수의 소자 격리막(46)과 교차된다. 적층된 제 1 및 제 2 폴리실리콘층(43a 및 43b)의 노출된 부분을 식각하여 플로팅 게이트(43)를 형성한다. 플로팅 게이트(43)는, 도 1에 도시된 바와 같이, 컨트롤 게이트(48)에 중첩되며, 액티브 영역에 고립 형태로 존재한다.
상기한 본 발명의 실시예에 따른 방법으로 낸드 플래쉬 메모리 소자를 제조할 경우, 도 4e에 대응되며 도 1의 X2 - X2' 선을 따라 절단한 소자의 단면도인 도 5에 도시된 바와 같이, 종래 도 3에 도시된 플로팅 게이트 잔류물(230)이 소자 격리막(46)의 가장자리를 따라 생기지 않는다. 이는 플로팅 게이트(43)를 형성하기 위하여 제 1 및 제 2 폴리실리콘층(43a 및 43b)의 노출된 부분을 식각할 때, 소자 격리막(46)의 윗 부분의 측면 형상이 네거티브 경사가 아닌 수직을 이루므로, 제 1 및 제 2 폴리실리콘층(43a 및 43b)이 완전히 제거되기 때문이다.
상술한 바와 같이, 본 발명은 낸드 플래쉬 메모리 소자와 같은 메모리 소자나 고밀도집적 로직 회로 소자에서 소자 격리막의 네가티브 경사를 개선하여 게이트간 브릿지 현상을 방지하므로, 소자의 신뢰성 및 수율을 향상시킬 수 있을 뿐만 아니라, 소자의 고집적화를 실현시킬 수 있다.

Claims (9)

  1. 반도체 기판상에 게이트 산화막, 제1 폴리실리콘층 및 질화막을 형성하는 단계;
    상기 반도체 기판의 소자 분리 영역의 상기 질화막을 식각하여 리세스를 형성하는 단계;
    상기 리세스의 내측벽에 산화막 스페이서를 형성하는 단계;
    상기 질화막 및 상기 스페이서를 식각마스크로 하는 식각 공정으로 상기 반도체 기판의 상기 소자 분리 영역에 트렌치를 형성하는 단계;
    상기 트렌치내에 산화막을 매립하여 소자분리막을 형성하는 단계;
    상기 질화막을 제거하는 단계;
    상기 제1 폴리실리콘층상에 제2 폴리실리콘층을 형성한 후, 패터닝하여 플로팅게이트를 형성하는 단계; 및
    상기 플로팅게이트 상에 유전체막 및 컨트롤 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 리세스는 식각 면이 수직 형상을 갖는 플래쉬 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 리세스 형성시 상기 제1 폴리실리콘층을 더욱 식각하는 것을 포함하는 플래쉬 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 리세스 형성시 상기 제1 폴리실리콘층 및 상기 게이트 산화막을 더욱 식각하는 것을 포함하는 플래쉬 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 리세스 형성시 상기 제1 폴리실리콘층, 상기 게이트 산화막 및 상기 반도체 기판의 일부를 더욱 식각하는 것을 포함하는 플래쉬 메모리 소자의 제조 방법.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 리세스 형성시 더욱 식각되는 상기 반도체 기판의 깊이는 1 내지 300Å 이내인 플래쉬 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 산화막 스페이서는 HTO, PE-TEOS 및 LP-TEOS중 적어도 어느 하나로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 트렌치를 매립하는 산화막은 HTO, PE-TEOS 및 LP-TEOS중 어느 하나로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
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