KR100363553B1 - 더미 패턴 영역을 가지는 낸드형 플래시 메모리 장치 - Google Patents

더미 패턴 영역을 가지는 낸드형 플래시 메모리 장치 Download PDF

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Abstract

더미 패턴으로 형성된 활성 영역들을 가지는 낸드형 플래시 메모리 장치가 개시된다. 본 발명의 플래시 메모리 장치에서, 공통 소오스 라인이 실제 메모리 셀을 형성하는 데 사용되는 정규 패턴 활성 영역들 각각에 인접한 소자 분리막만을 가로지르도록 형성됨을 특징으로 한다.

Description

더미 패턴 영역을 가지는 낸드형 플래시 메모리 장치 {NAND TYPE FLASH MEMORY DEVICE HAVING DUMMY PATTERN REGION}
본 발명은 낸드형 플래시 메모리 장치에 관한 것으로, 보다 상세하게는 더미(dummy) 패턴 영역을 가지는 플래시 메모리 장치에 관한 것이다.
플래시 메모리는 비휘발성 메모리의 일종으로 데이타 소거시 일괄 소거를 특징으로 한다. 그리고, 플래시 메모리는 구성에 따라 몇 가지로 나눌 수 있으며, 크게 노어형(NOR type)과 낸드형(NAND type)으로 나뉘어 진다. 낸드형 플래시 메모리는 하나의 스트링을 단위로 형성된다. 스트링에는 8개, 16개 혹은 32개 등 여러 개의 셀 메모리 트랜지스터가 잇달아 형성된다. 그리고 하나의 스트링에 대해 스트링 선택 트렌지스터의 드레인 영역에 하나의 비트라인 콘택이 형성되고, 접지 선택 트랜지스터의 소오스 영역에 공통 소오스 라인이 직접 접하거나 콘택을 통해 접하면서 형성된다. 따라서 활성 영역을 따라 하나의 스트링에서 인접한 셀 메모리 트랜지스터들 사이에는 콘택이 형성되지 않고, 이는 디램과 비교할 때에도 메모리의 집적도를 높이는 데 유리한 구성이 된다.
한편, 플래시 메모리에서 셀 메모리 트랜지스터를 지나는 게이트 라인과 여타 스트링 선택 라인, 접지 선택 라인, 공통 소오스 라인은 선저항 등의 문제로 하나의 칩 전체에 걸쳐 연속되기 어렵고, 블럭과 같은 몇 개의 영역으로 나뉘어 비슷한 수준의 전압 신호가 중간 중간에 새롭게 인가되도록 설계된다. 또한, 스트링 선택 라인이나 접지 선택 라인의 경우 셀 메모리 게이트와 달리 부유 게이트를 가진 이중 게이트 구조가 아니다. 플래시 메모리 방식에 따라 차이는 있지만 콘트롤 게이트층으로 더미 게이트 라인을 만들고, 하부의 게이트 라인과 중간 중간에서 콘택을 통해 연결시키면서 더미 게이트 라인을 게이트 라인의 도전성을 높이기 위한 수단으로 이용할 수 있다. 상술한 이유 등으로 인하여, 나란히 형성되는 필드 분리막과 활성 영역이 모든 곳에서 동일한 폭으로 형성되는 것은 아니며 중간에 필드 분리막의 폭이 혹은 활성 영역의 폭이 크게 형성되는 곳이 있다.
도1은 종래의 낸드형 플래시 메모리의 형성 과정의 한 단계에서 일부 영역을 나타낸 레이아웃도이다. 도1의 영역은 비트라인(BL)과 겹쳐있는 활성 영역의 형성 방향으로 스트링 선택 라인(SSL1), 복수의 워드 라인(WL1~WLN), 접지 선택 라인(GSL1)으로 이루어진 낸드 셀의 단위 구성(NAND Cell Unit)이 구비되는 스트링 구간을 포함하도록 설정된다. 또한, 도1의 영역은 워드 라인 방향으로 반복되는 스트링을 형성하기 위한 좁은 활성 영역들과 좁은 소자 분리막(STIS)들 외에 큰 폭으로 형성되는 소자 분리막(STIL)이 포함되도록 설정된 것이다. 넓은 폭으로 형성된 소자 분리막 영역에서는 스트링 선택 라인(SSL1)과 접지 선택 라인(GSL1)을 위한 버티드 콘택(BC:Butted Contact)들이 형성되어 있다.
도1과 같은 패턴을 만들 때 우선 소자 분리막 형성 단계에서 기판에 트랜치를 만들기 위한 노광을 실시한다. 이때, 스트링 형성을 위한 활성 영역과 그 사이의 좁은 소자 분리막(STIS)이 반복되는 구간은 안정된 패턴을 이룰 수 있다. 그러나, 폭이 큰 소자 분리막(STIL)이 형성되는 영역에 인접한 영역에서 활성 영역및 좁은 소자 분리막(STIS)이 형성되는 영역은 폭이 큰 소자 분리막(STIL) 패턴의 영향을 받아 활성 영역과 좁은 소자 분리 영역이 반복되는 구간과 다른 폭의 패턴을 만들게 된다. 이런 변이는 설계를 어렵게 하면서 공정의 마아진을 줄여 불량 발생을 야기하는 원인이 된다.
또한, 큰 폭의 소자 분리막이 있는 부분에서는 소자 분리막을 형성하면서 CMP(Chemical Mechanical Polishing)를 실시할 경우 디싱(dishing) 현상으로 인하여 큰 폭의 소자 분리막의 중간 부분이 움푹 들어가 단차를 만들게 된다. 이런 단차는 후속 공정의 노광이나 기타 과정에서 공정의 어려움을 야기시킨다.
이런 어려움을 방지하기 위해 일정한 반복 패턴 사이에 큰 폭의 활성 영역이 있거나, 큰 폭의 소자 분리막이 있으면, 그 중간에 더미 패턴 영역을 형성할 수 있다.
도2는 더미 패턴이 형성되는 플래시 메모리 예의 한 형성 단계에서 일부 영역을 나타내는 평면도이며, 더미 패턴 형성시의 문제점을 나타내는 도면이다.
도2를 참조하여 설명하면, 큰 폭의 소자 분리막(STIL) 옆의 3개의 활성 영역(active)와 이에 연접한 소자 분리막(STIS)은 더미 패턴 영역(Dummy Region)을 이루고 있다. 플래시 메모리의 집적도를 높이기 위해서는 STI(shallow trench isolation) 소자 분리 방법을 사용하는 것이 바람직하다. STI 소자 분리 방법에서는 소자 분리막을 CVD(chemical vapor deposition)로 형성한다. 그런데, 플래시 메모리의 집적도를 높이려면 소자 분리막과 활성 영역의 폭을 줄여야 하며, 폭을 줄일수록 소자 분리막을 채울 트랜치의 가로세로비가 높아져 보이드를 형성하기 쉽다. 본 도면에 나타난 예에서 더미 패턴 영역에서 활성 영역들 사이의 좁은 소자 분리막 영역에서 선형의 활성 영역과 나란한 방향으로 보이드(void)가 발생한다. 후속 과정에서 보이드를 가진 소자 분리막 상부가 식각되고 보이드가 드러나 플로팅 게이트용 실리콘층을 CVD로 적층하는 과정에서 보이드가 실리콘층으로 채워진다. 그리고, 플로팅 게이트를 형성하기 위한 패터닝 과정에서 보이드 내부는 잘 식각되지 않으므로 활성영역과 나란한 일종의 도선 패턴(3)을 이루게 된다. 더미 패턴 영역에 형성되는 셀 메모리 트랜지스터는 더미 트랜지스터가 되므로 보이드 내에 형성되는 도선 패턴(3)과 연결되는 것이 큰 문제가 되지 않는다. 그러나, 보이드에 형성된 도선 패턴(3)이 접지 선택 라인(GSL)과 공통 소오스 라인(CSL) 영역에서 이들을 가로지르게 될 경우, 먼저 형성된 접지 선택 라인(GSL)과 후속적으로 형성되는 공통 소오스 라인(CSL)을 단락시키는 문제가 있다. 즉, 영역에 따른 갑작스런 패턴 형태의 변화가 인근 패턴의 폭에 영향을 주어 공정 불량이 발생하는 것을 방지하기 위해 형성한 더미 패턴 영역이 또다른 공정 불량의 원인이 될 수 있다.
도3 및 도4는 도2의 문제점을 명확히 나타내기 위해 도2의 ⅠⅠ라인 및 ⅡⅡ라인에 따라 절개한 측단면을 나타내는 도면이다. 도3에는 소자 분리막(STIS)의 보이드 내에 형성된 실리콘 도선 패턴(3)이 명확히 드러나 있으며, 도4에는 도선 패턴(3)을 통해 소자 분리막(STIL) 위쪽에서 소자 분리막을 가로지르는 접지 선택 라인(GSL)과 공통 소오스 라인(CSL)이 전기적으로 접속됨을 나타낸다.
따라서, 본 발명은 더미 패턴이 없는 종래의 기술의 문제점 및 더미 패턴을 형성하는 경우에 나타날 수 있는 문제점을 해결하기 위한 것이며, 낸드형 플래시 메모리 장치에서 더미 패턴 영역을 형성할 때 공정 불량을 방지할 수 있는 낸드형 플레시 메모리 장치를 제공하는 것을 목적으로 한다.
본 발명은 보다 구체적으로, 더미 패턴 영역의 소자 분리막에 발생하는 보이드로 인하여 공통 소오스 라인과 접지 선택 라인 사이의 단락이 형성되는 것을 방지할 수 있는 낸드형 플래시 메모리 장치를 제공하는 것을 목적으로 한다.
도1은 종래의 낸드형 플래시 메모리의 형성 과정의 한 단계에서 일부 영역을 나타낸 평면도,
도2는 종래의 더미 패턴이 형성되는 플래시 메모리 예의 한 형성 단계에서 일부 영역을 나타내는 평면도,
도3 및 도4는 도2의 문제점을 명확히 나타내기 위해 도2의 ⅠⅠ라인 및 ⅡⅡ라인에 따라 절개한 측단면을 나타내는 단면도,
도5는 본 발명의 일 실시예를 이루는 낸드형 플래시 메모리 장치의 영역 일부에 대한 평면도,
도6은 도5의 ⅠⅠ라인에 따라 절개한 측단면을, 도7은 도5의 ⅡⅡ라인을 따라 절개한 측단면을 나타내는 단면도,
도8 내지 도12는 도5와 관련된 플래시 메모리 장치의 각 형성 단계를 나타내는 평면도들,
도13은 도12를 도5의 ⅡⅡ라인과 같이 절개한 측단면을 나타내는 단면도이다.
상기 목적을 달성하기 위한 본 발명은, 더미 패턴으로 형성된 활성 영역들을 가지는 낸드형 플래시 메모리에서 공통 소오스 라인이 실제 메모리 셀을 형성하는 데 사용되는 정규 패턴 활성 영역들 각각에 인접한 소자 분리막만을 가로지르도록 형성됨을 특징으로 한다.
이때, 낸드형 플래시 메모리는 기판에서 나란히 일방으로 형성되는 복수의 선형 소자 분리막들, 이들 소자 분리막들에 의해 정의되어 서로 나란히 형성되며 각각이 복수의 채널 영역과 불순물이 도핑된 소오스 드레인 영역을 구비하는 복수의 활성 영역들을 구비한다. 또한, 본 발명의 플래시 메모리는 활성 영역들 가운데 적어도 일부 활성 영역들을 가로지르면서 상기 일부 활성 영역들과 상기 소오스 드레인 영역들 가운데 하나에서 전기적으로 접속되는 공통 소오스 라인과, 게이트 라인 그룹을 포함한다. 게이트 라인 그룹은, 활성 영역들을 가로지르는 방향으로 형성되며, 상기 활성 영역들과의 교차점인 상기 복수의 채널 영역 각각에서 게이트 절연막을 통해 상기 채널 영역과 절연되는 게이트 전극을 이루는 접지 선택 라인, 복수의 워드라인, 스트링 선택 라인이 상기 공통 소오스 라인에서 상기 활성 영역이 뻗는 방향으로 차례로 형성되어 이루어진다.
그리고, 본 발명의 특징을 가지기 위해, 활성 영역들 가운데 일부는 더미 패턴을 이루며, 더미 패턴을 제외한 활성 영역들은 정규 패턴을 이루는 낸드형 플래시 메모리 장치에서 공통 소오스 라인은 정규 패턴을 이루는 활성 영역에 인접한 소자 분리막만을 가로지르도록 형성된다.
통상, 정규 패턴을 이루는 활성 영역들 각각에서 상기 스트링 선택 라인을 기준으로 상기 워드 라인의 반대편에 있는 구역, 즉, 스트링 선택 트랜지스터의 드레인 영역은 층간 절연막을 통과하는 콘택을 통해 해당 활성 영역과 나란히 형성되는 비트 라인과 접속되어 있다. 더미 패턴 영역에서는 비트 라인은 형성될 필요가 없으며, 정규 패턴과 가장 인접한 하나의 더미 패턴 활성 영역 위로는 비트 라인 대신 비트라인과 함께 비트라인과 나란히 형성되는 통합 소오스 배선이 형성될 수 있다. 이때 공통 소오스 라인은 정규 패턴과 가장 인접한 더미 패턴까지 연장되어 형성되며, 더미 패턴을 이루는 활성 영역과 공통 소오스 라인이 겹치는 구역에서 층간 절연막에 콘택 홀이 형성되어 비트라인 콘택 형성시 도전막으로 채워져 공통 소오스 라인과 통합 소오스 배선을 연결할 수 있다.
특히, 활성 영역들은 복수의 블럭을 형성하도록 구분되고, 정규 패턴은 이들블럭 각각의 중간부에 이루어지며, 더미 패턴 영역은 이들 블럭 각각의 양측부에 일정 갯수로 이루어질 수 있다. 그리고, 블럭은 스트링 선택 라인 혹은 접지 선택 라인을 위한 버티드 콘택이 형성되는 큰 폭의 소자 분리막을 중심으로 구분되어 형성될 수 있다.
본 발명에서는 통상의 낸드형 플래시 메모리와 같이 워드 라인은 8개, 16개, 32개 가운데 하나의 갯수로 형성될 것이다.
또한, 공통 소오스 라인은 이 것이 지나는 영역에서 하단이 소자 분리막들 및 활성 영역들과 접하면서 가로지르는 벽체형으로 이루어지고, 소자 분리막들은 STI 방법을 통해 CVD 방법으로 형성된 것이며, 게이트 라인 그룹 가운데 접지 선택 라인은 워드 라인의 플로팅 게이트와 동일한 폴리실리콘층을 라인 형태로 패터닝하여 이루어지는 게이트 라인을 구비할 때 본 발명에 따라 공정 불량의 가능성을 없앨 수 있으므로 본 발명은 큰 효과를 얻을 수 있다.
한편, 본 발명에서, 더미 패턴은 큰 폭의 패턴의 영향을 효과적으로 줄이기 위해 정규 패턴에 인접한 것일수록 폭이 좁아져 정규 패턴을 이루는 활성 영역의 폭과 근접하도록 형성되는 것이 바람직하다.
도5는 본 발명의 일 실시예를 이루는 낸드형 플래시 메모리 장치의 영역 일부에 대한 평면도이고, 도6은 도5의 ⅠⅠ라인에 따라 절개한 측단면을, 도7은 도5의 ⅡⅡ라인을 따라 절개한 측단면을 나타내는 도면이다. 이 도면은 플래시 메모리 장치의 공통 소오스 라인이 만들어진 단계를 나타내는 것이다.
도5 내지 도7을 참조하면, 기판 상의 셀 영역에서 일방으로 나란히 형성된소자 분리막(STI)들에 의해 정의되는, 일방으로 나란히 형성된 복수의 선형 활성 영역들(RA, DA)이 위치한다. 낸드 플래시 메모리의 셀 단위 구간(NAND Cell Unit)을 기준으로 보면, 차례로 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 접지 선택 라인(GSL) 같은 게이트 라인들이 선형 활성 영역들(RA, DA)을 가로지르도록 형성되어 있다. 도면의 단계에서 형성되지 않지만 스트링 선택 라인을 기준으로 워드 라인과 반대쪽 활성 영역에는 비트라인과의 연결을 위한 비트라인 콘택이 형성된다. 도5의 우측에는 넓은 소자 분리막(STIL)이 나타나고 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)의 폭이 넓어지면서 버티드 콘택(BC)이 형성된 것을 볼 수 있다.
한편, 넓은 소자 분리막 영역에 인접한 3개의 선형 활성 영역(DA1~3)들과 그 사이의 소자 분리막(STIS)은 더미 패턴 영역(Dummy Region)을 형성하고 있다. 그리고 접지 선택 라인(GSL)을 기준으로 워드 라인(WL)과 반대쪽에는 공통 소오스 라인(CSL)이 게이트 라인들과 나란히 형성된다. 단, 공통 소오스 라인(GSL)은 더미 패턴 영역에는 형성되지 않는다. 단, 필요한 경우 도시된 바와 같이 더미 패턴 영역의 일부에 연장될 수 있다. 가령, 후속적으로 형성될 통합 소오스 배선(11)과 연결하기 위한 콘택(12) 형성을 위한 영역을 확보하기 위해 공통 소오스 라인(CSL)을 더미 패턴 영역의 하나의 활성 영역(DA1)에 걸치도록 형성할 수 있다.
따라서, 더미 패턴 영역 사이의 소자 분리막에 발생한 보이드로 인하여 소자 분리막에 도선 패턴이 형성되는 경우에도 도선 패턴은 공통 소오스 라인과 접하지않게 된다. 따라서 공통 소오스 라인과 접지 선택 라인 사이의 단락은 방지된다.
이하 도5 내지 도7에 도시된 실시예를 형성하는 과정 및 후속 공정의 일부를 살펴보기로 한다.
먼저, 도8을 참조하면, 기판에 소자 분리막(STI)을 형성하여 일방으로 나란히 형성되는 선형의 활성 영역(RA, DA)을 정의한다. 소자 분리는 고집적 플래시 메모리의 경우 통상 기판에 식각을 통해 트랜치를 형성하고 CVD 산화막을 채워넣는 STI 방법으로 이루어진다. 한편, 자기 정렬형 STI 방법을 사용할 경우, 소자 분리 전에 게이트 절연막과 플로팅 게이트용 실리콘층의 일부를 먼저 적층한다. 셀 영역에서 소자 분리막과 활성 영역이 번갈아 가면서 나란히 형성된다. 일정 갯수의 활성 영역이 모여 하나의 블럭을 형성하며, 블럭과 블럭 사이에는 큰 폭의 소자 분리막(STIL)이 형성된다. 큰 폭의 소자 분리막(STIL) 인근의 3개의 활성 영역(DA1~3)은 더미 패턴으로 형성된다. 이때 소자 분리막 형성중에 소자 분리막(STIS)에 보이드(3')가 형성되는 것으로 한다.
도9를 참조하면, 소자 분리된 기판의 활성 영역에 얇은 게이트 절연막을 열산화 방법으로 형성한다. 게이트 절연막 위로 기판 전체에 실리콘 플로팅 게이트층을 형성하고 패터닝하여 플로팅 게이트 중간 패턴(빗금으로 해칭된 부분)을 형성한다. 이때 대략 실리콘 플로팅 게이트층은 활성 영역(DA, RA)들과 나란히 겹치도록 남게되고, 활성 영역(DA,RA) 사이의 소자 분리막(STI) 위에서는 제거된다. 그러나, 접지 선택 라인이나 스트링 선택 라인이 형성될 영역에서는 소자 분리막 위에서 제거되지 않고, 활성 영역(DA,RA)들을 가로지르는 연속되는 선형을 이룰 수 있다.
한편, 보이드가 형성된 부분에서는 소자 분리막 형성 후의 세정을 통해 소자 분리막 상부가 제거되면서 보이드가 노출된다. 노출된 보이드에는 실리콘 플로팅 게이트층 형성시 실리콘이 보이드를 채워 잠재적 도선 패턴(3)을 형성하게 된다. 그리고 중간 패턴을 형성하는 과정에서 보이드를 채운 실리콘 도선 패턴(3)은 거의 손상되지 않고 잔류하며, 접지 선택 라인 영역에서는 플로팅 게이트층이 제거되지 않으므로 도선 패턴과 기판 위쪽의 플로팅 게이트층은 연결된 상태를 유지한다. 그리고 후속 공정을 통해서도 연결은 계속된다.
도10을 참조하면, 중간 패턴이 형성된 기판 전면에 유전막과 실리콘 콘트롤 게이트층을 형성한다. 통상 유전막으로는 ONO(Oxide Nitride Oxide)막을 사용한다. 실리콘 콘트롤 게이트층으로는 도전성을 높이기 위해 도핑된 폴리실리콘층을 사용한다. 그리고, 실리콘 콘트롤 게이트층과 유전막 그리고 이미 형성되어 있던 플로팅 게이트층 중간 패턴을 식각하여 활성 영역이 형성된 방향과 수직한 방향으로 차례로 배열되는 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 접지 선택 라인(GSL) 같은 게이트 라인들을 형성한다. 이때 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 및 이들 사이의 복수의 워드 라인(WL)은 낸드형 플래시 메모리의 셀에서 하나의 구성 단위를 이룬다.
이때 게이트 라인과 활성 영역이 교차하는 지점에는 게이트 절연막 위로 플로팅 게이트층, 유전막, 실리콘 콘트롤 게이트층으로 이루어지는 게이트 전극이 게이트 라인의 일부를 이루도록 형성된다. 스트링 선택 라인(SSL)이나 접지 선택 라인(GSL) 영역과 달리 복수의 워드 라인(WL)에서는 플로팅 게이트층은 게이트 라인 방향으로 가면서 소자 분리막(STI) 영역에서 분리되어 트랜지스터 단위로 플로팅되어 비휘발성 메모리의 전형적인 2중 게이트 구조를 형성하게 된다. 게이트 라인 사이의 활성 영역에서 게이트 절연막은 게이트 라인을 형성하는 과정에서 패터닝을 통해 제거되거나, 이온주입을 위한 버퍼막으로 남겨진다. 그리고 소오스 드레인 영역을 형성하는 이온주입이 이루어진다. 이 과정에서 도시되지 않지만 이온주입은 게이트 라인들에 측벽 스페이서가 형성되기 전에 낮은 농도로 한번, 측벽 스페이서가 형성된 뒤에 높은 농도로 한번 이루어진다. 따라서, 소오스 드레인 영역에 이중 도핑 구조를 이룰 수 있다. 이온주입 후 식각 저지막을 얇게 적층할 수도 있다.
보이드에 형성된 도선 패턴(3)은 플로팅 게이트 중간 패턴 형성과정에서 상부가 부분적으로 제거될 수 있다. 그러나 이상과 같은 게이트 라인을 형성하는 과정에서 유전막을 식각할 때 소자 분리막의 상부가 제거되면서 밖으로 노출된 상태가 될 확률이 높아진다.
도11을 참조하면, 게이트 라인이 형성되고 더미 패턴 영역을 이루는 활성 영역들(DA1~3) 사이의 소자 분리막에 도선 패턴(3)이 일부 노출된 상태에서 층간 절연막이 적층된다. 그리고, 공통 소오스 라인(CSL) 영역에서 층간 절연막을 제거하는 패턴닝 과정을 통해 층간 절연막에 그루브를 형성한다. 단 그루브는 정규 패턴을 이루는 활성 영역들(RA)과 이들에 접한 소자 분리막(STIS) 만을 지나도록 형성된다. 따라서 보이드에 형성된 도선 패턴(3)은 층간 절연막으로 덮인채 노출되지 않는다.
다음으로, 그루브가 형성된 기판에 폴리실리콘 같은 도전층이 적층되어 그루브를 채운다. 그루브를 채우고 층간 절연막 위로 적층된 여분의 도전층은 평탄화 식각을 통해 제거된다. 이로써 그루브를 채우는 벽체형 공통 소오스 라인(CSL)이 형성된다. 따라서, 공통 소오스 라인(CSL)은 하단에서 정규 패턴을 이루는 활성 영역들(RA)과 이들 활성 영역에 접한 소자 분리막(STIs)에 접하지만 더미 패턴 영역을 이루는 활성 영역들(DA) 사이의 소자 분리막과 이 소자 분리막에 형성되고 노출된 도선 패턴(3)과는 접하지 않는다.
이때 도선 패턴(3)은 접지 선택 라인(GSL)의 플로팅 게이트층으로 이루어진 게이트 라인 부분과 연결되어 있으나 공통 소오스 라인(CSL)과는 전기적으로 접속되지 않고, 공통 소오스 라인(CSL)과 접지 선택 라인(GSL) 사이의 단락은 일어나지 않는다.
도 12 및 도13을 참조하면, 후속 공정으로서, 층간 절연막(15)과 공통 소오스 라인(CSL)이 있는 기판 전체에 추가 절연막(17)이 형성된다. 정규 패턴을 이루는 활성 영역들(RA)에서 스트링 선택 라인(SSL)을 기준으로 워드 라인(WL) 반대편 구역, 즉, 스트링 선택 라인(SSL)과 정규 패턴을 이루는 활성 영역(RA)들의 교차점에 대응하여 이루어진 트랜지스터의 드레인 영역을 드러내는 콘택 홀이 층간 절연막(15)과 추가 절연막(17)에 걸쳐 형성된다. 층간 절연막(15)에는 공통 소오스 라인 형성 과정을 통해 패드를 먼저 형성하고, 콘택 홀은 추가 절연막(17)에만 형성할 수도 있다.
금속층 같은 도전층을 적층하고 패터닝을 통해 비트라인(BL)을 형성한다. 이때, 콘택 홀에는 도전층이 채워져 스트링 선택 라인(SSL) 상의 트랜지스터의 드레인과 연결되는 비트 라인 콘택(13)도 형성된다. 비트 라인(BL)은 추가 절연막(17) 등으로 정규 패턴을 이루는 활성 영역(RA)들과 절연되지만 위에서 볼 때 겹쳐지도록 형성된다.
이때, 더미 패턴 영역을 이루는 활성 영역(DA) 위로는 비트 라인(BL)은 형성될 필요가 없다. 단, 정규 패턴과 가장 인접한 하나의 더미 패턴 활성 영역(DA1) 위로는 비트 라인 대신 비트 라인(BL)과 나란히 형성되는 통합 소오스 배선(11)이 형성될 수 있다. 통합 소오스 배선(11)은 플래시 메모리 장치에 형성되는 많은 공통 소오스 라인(CSL)들을 연결시키는 역할을 한다. 통합 소오스 배선(11)과 연결되기 위해 공통 소오스 라인(CSL)은 정규 패턴과 가장 인접한 더미 패턴 영역의 활성 영역(DA1)까지 연장되어 형성된다. 위쪽에서 볼 때 더미 패턴을 이루는 활성 영역(DA1)과 공통 소오스 라인(CSL)이 겹치는 구역에서 비트라인 콘택 홀 형성과 함께 추가 절연막(17)에 통합 소오스 배선(11)용 콘택 홀이 형성된다. 그리고 비트 라인 형성용 도전막을 적층하고 패터닝 하는 단계에서 통합용 콘택 홀에도 도전막이 채워져 공통 소오스 라인(CSL)과 통합 소오스 배선(11)을 연결하는 콘택(12)이 형성된다.
본 발명에 따르면, 노광 불량을 방지하기 위한 더미 패턴 형성으로 인하여발생될 수 있는 낸드형 플래시 메모리의 공통 소오스 라인과 접지 선택 라인 사이의 단락을 예방할 수 있다.

Claims (10)

  1. 기판에 일방으로 나란히 형성되는 복수의 선형 소자 분리막들,
    상기 소자 분리막들에 의해 정의되며, 번갈아 형성되는 복수의 채널 영역들과 불순물이 도핑된 소오스 드레인 영역들을 가지는 복수의 선형 활성 영역들,
    상기 활성 영역들 가운데 적어도 일부 활성 영역들을 가로지르면서 상기 일부 활성 영역들과 상기 소오스 드레인 영역들 가운데 하나에서 전기적으로 접속되는 공통 소오스 라인,
    상기 활성 영역들을 가로지르는 방향으로 형성되며, 상기 활성 영역들과의 교차점인 상기 복수의 채널 영역 각각에서 게이트 절연막을 통해 상기 채널 영역과 절연되는 게이트 전극을 이루는 접지 선택 라인, 복수의 워드라인, 스트링 선택 라인이 상기 공통 소오스 라인에서 상기 활성 영역이 뻗는 방향으로 차례로 형성되어 이루어지는 게이트 라인 그룹을 구비하며,
    상기 활성 영역들 가운데 일부는 더미 패턴으로서 형성되고, 상기 공통 소오스 라인은 상기 더미 패턴을 제외한 정규 패턴을 이루는 활성 영역들 각각에 접한 소자 분리막만을 가로지르도록 형성된 것을 특징으로 하는 낸드형 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 정규 패턴을 이루는 활성 영역들의 상기 스트링 선택 라인을 기준으로상기 워드 라인의 반대편 구역과 콘택을 통해 접속되며, 접속되는 상기 활성 영역들과 나란히 형성되는 복수의 비트 라인들을 구비하는 것을 특징으로 하는 낸드형 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 활성 영역들은 복수의 블럭을 형성하도록 구분되고,
    상기 더미 패턴은 상기 블럭의 양 측부에 일정 갯수로 형성됨을 특징으로 하는 낸드형 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 블럭은 버티드 콘택이 형성되는 큰 폭의 소자 분리막을 기준으로 나누어지는 것임을 특징으로 하는 낸드형 플래시 메모리 장치.
  5. 제 3 항에 있어서,
    상기 더미 패턴의 소자 분리막 또는 활성 영역은 상기 정규 패턴과 인접한 것일수록 폭이 좁아져 상기 정규 패턴 영역의 소자 분리막 또는 활성 영역의 폭과 근접하도록 형성됨을 특징으로 하는 낸드형 플래시 메모리 장치.
  6. 제 1 항에 있어서,
    상기 워드 라인은 8개, 16개, 32개 가운데 하나의 갯수로 형성됨을 특징으로 하는 낸드형 플래시 메모리 장치.
  7. 제 1 항에 있어서,
    상기 공통 소오스 라인은 상기 공통 소오스 라인이 형성된 구간에서 하단이 활성 영역 및 활성 영역에 인접한 소자 분리막들과 접하는 벽체형으로 이루어지는 것을 특징으로 하는 낸드형 플래시 메모리 장치.
  8. 제 1 항에 있어서,
    상기 접지 선택 라인은 상기 워드 라인의 플로팅 게이트와 동일한 폴리실리콘층을 라인 형태로 패터닝하여 이루어지는 게이트 라인을 구비하여 이루어지는 것을 특징으로 하는 낸드형 플래시 메모리 장치.
  9. 제 1 항에 있어서,
    상기 소자 분리막들은 STI 방법을 통해 CVD 방법으로 형성된 것임을 특징으로 하는 낸드형 플래시 메모리 장치.
  10. 제 2 항에 있어서,
    상기 공통 소오스 라인은 상기 더미 패턴 가운데 상기 정규 패턴에 인접한 하나의 더미 패턴과 겹치는 영역을 가지도록 형성되며,
    비트라인과 동시에 비트라인과 나란히 형성되는 통합 소오스 배선이 상기 겹치는 영역을 적어도 일부 포함하도록 형성된 콘택을 통해 상기 공통 소오스 라인과연결됨을 특징으로 하는 낸드형 플래시 메모리 장치.
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