KR100285755B1 - 불휘발성반도체메모리장치 - Google Patents

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Abstract

본 발명은 개선된 소자분리 특성을 가지는 선택 트랜지스터에 관한 것이다. 상기 선택 트랜지스터의 게이트 접촉창을 형성함에 있어서 문제시되던 셀 어레이 면적이 증가되는 문제를 방지할 수 있고, 고집적화에 따른 셀 트랜지스터 간의 소자분리영역의 축소에 따른 선택 트랜지스터의 게이트 접촉창을 형성하기 위한 사진공정의 마진이 확보되어 공정의 신뢰성을 증가시킨다.

Description

불휘발성 반도체 메모리 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 개선된 소자분리 특성을 가지는 선택 트랜지스터의 게이트 접촉창을 갖는 불휘발성 반도체 메모리 장치에 관한 것이다.
통상적으로 플레쉬 이이피롬은 단결정 기판 상부에서 터널 산화막으로 절연된 제1폴리실리콘막과 상기 제1폴리실리콘막 상부에 층간절연막으로 절연된 제2폴리실리콘막이 적층된 구조로 된, 데이터를 저장하는 메모리 셀을 구비하고 있다. 이러한 플레쉬 메모리 소자에서 데이터의 저장 및 소거는 기판과 상기 제2폴리실리콘막 사이에 적절한 전압을 인가함으로써 제1폴리실리콘막에 전자를 주입하거나 방출하는 방법으로 이루어진다. 상기 제1폴리실리콘막은 플로팅 게이트라 하며, 제2폴리실리콘막은 콘트롤 게이트라 부른다.
상기 메모리 셀을 선택하기 위한 선택 트랜지스터는 메모리 셀과 유사한 구조를 가지지만, 데이터 저장을 위한 플로팅 게이트가 구비되지 않고 전기적으로는 제1폴리실리콘막 구조를 가지므로 제1폴리실리콘막과 제2폴리실리콘막을 접촉시켜 1개의 게이트 구조를 이루는 공정을 필요로 한다. 제1폴리실리콘막과 제2폴리실리콘막을 접촉시켜주는 종래 기술로는 셀어레이 영역내의 일부분의 추가된 필드 산화막 위에 버팅 콘택(butting contact)을 형성하는 통상적인 방법과 선택 트랜지스터 위의 층간절연막을 식각 시켜주는 방법이 있다.
먼저, 상기 버팅 콘택을 형성하는 방법은, 활성 영역을 분리시키는 필드 산화막 이외에 버팅 콘택을 형성하기 위한 필드 산화막을 더 형성한다. 특히, 버팅 콘택이 제1폴리실리콘막과 제2폴리실리콘막에 자기정렬되지 않고, 반드시 제1폴리실리콘막 및 제2폴리실리콘막 상부에서만 게이트 접촉창이 형성되어야 하기 때문에, 사진공정의 오정렬마진(mis-aligned margin)까지 고려하여야 한다. 그 결과 버팅 콘택의 사이즈 또한 커지게 되는 단점이 있다.
또한, 선택 트랜지스터 위의 층간절연막을 식각하는 방법은, 미국 특허번호 제4,780,431호에 개시되어 있다. 이 방법은, 선택 트랜지스터의 게이트의 일부분에서 층간절연막인 ONO막을 식각하여 제1폴리실리콘막과 제2폴리실리콘막을 직접 연결하는 방법으로서, 버팅 콘택을 위해 추가되는 영역이 필요 없으므로 면적을 줄일 수 있는 장점이 있다. 그러나, 제2폴리실리콘막, ONO막, 제1폴리실리콘막을 연속으로 식각하는 공정에서 ONO막의 식각부분이 완전히 마스킹되지 않고 식각될 때 제2폴리실리콘막, 제1폴리실리콘막, 게이트 산화막, 반도체 기판의 순서로 식각되어 활성 영역에서 피팅(pitting)이 발생하는 문제가 있다. 따라서 이를 해소하기 위해서는 선택 트랜지스터를 ONO막의 식각부분보다 크게 형성해야 한다. 그러나, 이로 인해 선택 트랜지스터의 채널 길이를 줄일 수 없게 되어 메모리 셀의 고집적화에 걸림돌이 되고 있다.
따라서 본 발명의 목적은, 메모리 셀어레이 영역내에서 사진공정 현상을 개선시킬 수 있는 불휘발성 반도체 메모리 장치를 제공하는데 있다.
상기의 목적들을 달성하기 위해서 본 발명은, 복수개의 직렬 연결된 메모리 셀들과 이를 선택하기 위한 제1 및 제 2선택 트랜지스터로 구성된 메모리 셀 어레이와, 상기 메모리 셀의 트랜지스터의 드레인을 공통으로 하여 접속된 복수개의 비트 라인들과, 상기 메모리 셀 트랜지스터의 게이트와 접속된 복수개의 워드 라인들을 가지는 불휘발성 반도체 메모리 장치에 있어서, 상기 비트 라인과 드레인을 공유하며, 제1폴리실리콘막, 층간 절연막, 제2폴리실리콘막 및 제3폴리실리콘막이 적층된 구조의 제1선택 트랜지스터의 게이트와; 상기 비트 라인과 횡방향으로 배치된 더미영역에서 제2폴리실리콘막 및 제3폴리실리콘막이 중첩되어 형성된 제1게이트 접촉창과; 상기 공통소스라인과 소스를 공유하며, 제1폴리실리콘막, 층간절연막, 제2폴리실리콘막 및 제3폴리실리콘막이 적층된 구조의 제2 선택트랜지스터의 게이트와; 상기 공통소스라인을 공유하는 상기 제2 선택트랜지스터의 게이트를 상기 공통소스라인의 상부에서 상호 연결시키며, 상기 상호 연결된 게이트의 상부에 제2폴리실리콘막 및 제3폴리실리콘막이 중첩되어 형성된 제2게이트 접촉창을 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치를 제공한다.
도 1은 본 발명의 일 실시예에 따라 제조된 불휘발성 반도체 메모리 장치의 레이아웃도
도 2a 내지 도 2e는 도 1의 X1-X1`에 따른 선택 트랜지스터의 게이트 접촉창 제조 단계를 나타내는 단면도들
도 3a 내지 도 3e는 도 1의 X2-X2`에 따른 선택 트랜지스터의 게이트 접촉창 제조 단계를 나타내는 단면도들
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다. 발명의 도면들 중 동일한 기능 또는 동일 재질의 막들은 비록 다른 도면에 나타나 있다 하더라도 이해의 편의를 제공하기 위해 가능한 한 어느 곳에서든지 동일한 부호들로 나타내었다. 또한, 통상적인 제조공정의 분위기 및 특성들은 본 발명의 요지를 모호하지 않게 하기 위해 상세히 설명되지 않는다.
도 1은 본 발명의 바람직한 실시예에 따라 제조된 불휘발성 반도체 메모리 장치의 셀 어레이 영역 및 선택 트랜지스터의 게이트 접촉창을 도시한 평면도이다.
도 1을 참조하면, 제1폴리실리콘막(106)과 제2폴리실리콘막(110)은 제3폴리실리콘막(114)에 의해 게이트 접촉창(10),(20) 및 (30)을 통해 접촉된다. 상기 게이트 접촉창(10) 및 (20)은 메모리 셀의 제1비트 라인과 제2비트 라인 사이의 더미 영역의 제1선택 트랜지스터의 게이트(GS/L1)를 공유하면서 형성된 제1폴리실리콘막(106)의 상부에 형성되며, 그리고/또는 상기 게이트 접촉창(30)은 공통소스라인(CS/L) 활성영역의 상부에서 서로 인접한 더미영역의 제2선택 트랜지스터의 게이트(GS/L2)를 공유하면서 형성된 제1폴리실리콘막(106)의 상부에 형성된다.
상기 더미 영역은, 종래 방법의 있어서의 버팅 콘택 형성 방법과 비교할 때, 선택 트랜지스터의 게이트 접촉창(10),(20) 및 (30)의 형성시 부가되는 면적의 증가를 초래하지 않는다. 이는 오정렬이 발생하여 제1폴리실리콘막(106)이 필드 산화막(102) 상부에 형성되더라도, 노출된 필드 산화막과 식각되는 제1폴리실리콘막과의 식각 선택비가 크기 때문에 필드 산화막(102)은 식각되지 않기 때문이다.
종래에는, 비트라인(B/L1)(B/L2)간의 라인간격이 변화되면 포토 공정시 조사되는 포토에 의한 비트 라인의 폭이 변화 되어, 메모리 셀의 동작이 불안정하게 된다. 이러한 메모리 셀의 불안정한 동작을 방지하기 위해 더미 영역을 설정하여 조사되는 셀영역의 포토량을 일정하게 유지시킴으로써, 메모리 셀의 동작을 안정화시키게 된다. 즉, 상기 더미 영역은 그의 더미금속에 인접하게 위치한 비트 라인에 대해 동일한 라인간격으로 평행하게 배치시켜 셀영역의 포토량을 일정하게 유지시키게 된다. 그리고, 더미금속에는 전원전압 또는 0V가 인가된다.
도 2a 내지 도 2e와 도 3a 내지 도 3e는 본 발명에 의한 상기 도 1의 X1-X1` 및 X2-X2`의 절단면을 각각 나타내는 단면들로서, 제조 순서를 나타낸다.
먼저 도 2a 및 도 3a를 참조하면, P형의 반도체 기판(100)에 활성 영역과 소자분리 영역을 정의하기 위한 필드 산화막(102)을 형성시킨다. 그리고 나서, 상기 필드 산화막(102) 사이의 활성 영역에 터널 산화막(105)를 형성시킨다.
도 2b 내지 도 3b를 참조하면, 상기 필드 산화막(102) 및 터널 산화막(105) 상에 플로팅 게이트를 형성하기 위한 제1폴리실리콘막(106)을 형성한다. 그리고 나서, 상기 제1폴리실리콘막(106)상부에 약 50Å의 산화막과 저기압화학기상증착으로 약 120Å의 질화막을 적층시킨다. 계속해서 상기 질화막 상부에 약 1000℃의 습한 상태에서 약 50Å의 산화막을 형성시킨다. 이로써, 플로팅 게이트와 콘트롤 게이트 사이에 형성되는 층간 절연막(108)은 ONO(Oxide-Nitride-Oxide, 이하 ″ONO″라 칭함)막으로 형성된다.
도 2c 내지 도 3c를 참조하면, 상기 ONO막(108)의 상부에 제2폴리실리콘막(110)을 약 500Å 내지 약 1000Å의 두께로 형성한다.
도 2d 내지 도 3d를 참조하면, 상기 제2폴리실리콘막(110)에 감광막(112)를 전면 형성한 뒤, 게이트 전극이 형성되지 않을 영역의 상기 감광막(112)을 제거하여 제2폴리실리콘막(110) 및 ONO막(108)을 제거한다.
도 2e 내지 도 3e를 참조하면, 상기 감광막(112)을 제거한 뒤, 약 500Å의 폴리실리콘과 약 1000Å의 텅스텐 실리사이드(WSix)를 적층시킨 구조의 폴리사이드막(114)를 형성한다. 상기 폴리사이드막(114)를 형성시킴으로 인해 상기 식각공정으로 노출된 제1폴리실리콘막(106) 및 제2폴리실리콘막(110)이 전기적으로 연결된다. 여기서, 상기 폴리실리콘과 텅스텐 실리사이드를 적층시킨 구조의 폴리사이드막(114) 대신에 약 1000Å의 제3폴리실리콘막만을 사용하여도 무방하다. 제1 및 제2 선택 트랜지스터(GS)는 구조상으로 제1폴리실리콘막(106), ONO막(108), 제2폴리실리콘막(110) 그리고 제3폴리실리콘막 (또는 폴리실리콘 및 텅스텐 실리사이드로 이루어진 폴리사이드막) (114)가 모두 적층되어 있는 구조를 나타낸다. 그러나 상기 도 1을 참조하면, 상기 ONO막(108)이 식각된 게이트 접촉창(10),(20) 및 (30)을 통하여 제1폴리실리콘막(106), 제2폴리실리콘막(110) 그리고 폴리사이드막(114)가 통상적으로 32비트 라인 마다 1개씩 접촉을 하게 되어 전기적으로 1개의 게이트를 갖는 결과를 낳게 된다. 그리고 상기 공정 후, 사진공정을 실시하여 셀 어레이 영역내에서 게이트가 될 부분을 감광막으로 가리고 노출된 부분을 자기정렬 기법으로 상기 폴리사이드막(114), 제2폴리실리콘막(110), ONO막(108), 그리고 제1폴리실리콘막(106)을 연속으로 식각한다. 그 결과 도 2e 및 도 3e과 같이, 셀 어레이 영역내에 제1 및 제2 선택 트랜지스터(SS,GS)와 메모리 셀 트랜지스터(M1,..., Mn)의 게이트가 형성된다. 이때, ONO막(108)의 식각부분이 오정렬 되더라도 필드산화막(102) 상부의 제1폴리실리콘막(106)이 노출되므로 선택 트랜지스터(GS, SS) 및 메모리 셀 트랜지스터(M1,..., Mn)의 게이트 형성을 위한 자기정렬 식각시에 폴리사이드막(114), 제2폴리실리콘막(110) 그리고 제1폴리실리콘막(106)의 적층 구조가 필드 산화막(102)상에서 식각된다. 그러므로, 필드 산화막(102)가 부분적으로 식각되더라도 제1폴리실리콘막(106) 및 필드 산화막(102)간의 큰 식각 선택비로 인해 필드 산화막(102)의 손실이 적어 소자분리에는 문제됨이 없다. 계속해서 도면으로 나타내지는 않았지만, 상기 공정 후, N+의 소오스와 드레인 영역(116)을 형성하기 위해 이온주입공정을 실시한 뒤, 약 1000Å의 고온산화막(High Temperature Oxide)을 형성하고 그 상부에 약 6000Å의 비피에스지(Boron Phosphorus Silica Glass)를 형성한다. 이어서, 약 300Å의 티타늄(Ti)과 약 400Å의 질화티타늄(TiN)을 형성한다. 그리고 나서, 어닐공정을 실시한 다음 약 6000Å으로 알루미늄을 형성하고 이어서 약 250Å의 질화티타늄(TiN)을 형성한다. 그리고 마지막으로 사진공정과 식각공정으로 금속 라인을 패터닝하여 금속 배선을 완성한다.
상기와 같이 본 발명에 따르면, 불휘발성 반도체 메모리 장치의 선택 트랜지스터의 게이트 접촉창을 형성함에 있어서, 셀 어레이 면적이 증가되는 문제를 해소할 수 있으며, 고집적화에 따른 셀 트랜지스터 간의 소자분리영역의 축소에 따른 선택 트랜지스터의 게이트 접촉창 형성을 위한 사진공정의 마진이 확보되어 공정의 신뢰성을 증가시킨다.
상술한 바와 같이 본 발명의 바람직한 실시예를 참조하여 설명하였지만 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. 복수개의 직렬 연결된 메모리 셀들과 이를 선택하기 위한 제1 및 제 2선택 트랜지스터(SS,GS)로 구성된 메모리 셀 어레이와, 상기 메모리 셀의 트랜지스터(M1,...,Mn)의 드레인을 공통으로 하여 접속된 복수개의 비트 라인들(B/L1, B/L2)과, 상기 메모리 셀 트랜지스터(M1,...,Mn)의 게이트와 접속된 복수개의 워드 라인들(W/L1i,..,W/Lni)을 가지는 불휘발성 반도체 메모리 장치에 있어서,
    상기 비트 라인(B/L1, B/L2)과 드레인(116)을 공유하며, 제1폴리실리콘막(106), 층간 절연막(108), 제2폴리실리콘막(110) 및 제3폴리실리콘막(114)이 적층된 구조의 제1선택 트랜지스터(SS)의 게이트(SS/L2)와;
    상기 비트 라인(B/L1, B/L2)과 횡방향으로 배치된 더미영역에서 제2폴리실리콘막(110) 및 제3폴리실리콘막(114)이 중첩되어 형성된 제1게이트 접촉창(20)과;
    상기 공통소스라인(CS/L)과 소스(116)를 공유하며, 제1폴리실리콘막(106), 층간절연막(108), 제2폴리실리콘막(110) 및 제3폴리실리콘막(114)이 적층된 구조의 제2 선택트랜지스터(GS)의 게이트(GS/L1)와;
    상기 공통소스라인(CS/L)을 공유하는 상기 제2 선택트랜지스터(GS)의 게이트(GS/L1)를 상기 공통소스라인(CS/L)의 상부에서 상호 연결시키며, 상기 상호 연결된 게이트(GS/L1)의 상부에 제2폴리실리콘막(110) 및 제3폴리실리콘막(114)이 중첩되어 형성된 제2게이트 접촉창(30)을 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 메모리 셀 트랜지스터(M1,...,Mn)에는 플로팅 게이트가 구비되어 있음을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 제3폴리실리콘막(114)은 폴리실리콘 및 텅스텐 실리사이드가 적층된 복합구조막, 또는 폴리실리콘의 단일막으로 구성되어 있음을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 제1폴리실리콘막(106), 제2폴리실리콘막(110) 및 제3폴리실리콘막(114)에는 이온이 도핑되어 있음을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 제 1항에 있어서, 상기 더미 영역 상부에서 더미 금속이 인접한 상기 비트 라인과 동일한 라인간격으로 평행하게 배치됨을 특징으로 하는 불휘발성 반도체 메모리 장치.
  6. 제 1항에 있어서, 상기 더미 영역의 더미 금속에 전원전압 또는 0V전압이 인가됨을 특징으로 하는 불휘발성 반도체 메모리 장치.
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