KR100562318B1 - 비휘발성 반도체 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 기판, 반도체 기판 위에 소정 간격 이격되어 형성되어 있는 제1 반도체 셀 및 제2 반도체 셀, 제1 및 제2 반도체 셀의 일측의 반도체 기판에 각각 형성되어 있는 제1 소스 접합부 및 제2 소스 접합부, 제1 반도체 셀 및 제2 반도체 셀 사이의 반도체 기판에 형성되어 있는 드레인 접합부, 제1 및 제2 반도체 셀 위에 각각 형성되어 있는 제1 및 제2 캡 절연막, 제1 및 제2 반도체 셀의 측벽에 각각 형성되어 있는 제1 및 제2 측벽 스페이서, 제1 및 제2 캡 절연막, 제1 및 제2 측벽 스페이서 및 반도체 기판을 덮으며, 드레인 접합부를 노출하는 드레인 컨택홀을 가지는 층간 절연막, 드레인 컨택홀을 통해 상기 드레인 접합부와 연결되는 드레인 컨택을 포함하는 비휘발성 반도체 메모리 소자.
드레인컨택홀, 자기정렬콘택

Description

비휘발성 반도체 메모리 소자 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
도 1 내지 도 4는 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 소자를 공정 단계별로 나타낸 단면도이고,
도 5는 종래의 비휘발성 반도체 메모리 소자의 층간 절연막에 드레인 컨택홀 및 드레인 컨택을 형성한 상태를 도시한 도면이고,
도 6은 본 발명의 다른 실시예에 따른 비휘발성 반도체 메모리 소자를 도시한 도면으로서, 드레인 컨택홀이 채널 분리형 셀 구조에 적용된 비휘발성 반도체 메모리 소자를 도시한 도면이다.
본 발명은 비휘발성 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 플래쉬 메모리 소자 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가 시 데이터의 입력 및 보존이 가능하지만, 전원 제거 시 데이터가 휘발되어 보존이 불가능한 특징을 가진다. 반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이터가 보존되는 특징을 가진다.
현재, 공정기술 측면에서 비휘발성 메모리 소자는 플로팅 게이트(floating gate) 계열과 두 종류 이상의 유전막이 2중 혹은 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열의 메모리 소자는 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 ETOX(EPROM Tunnel Oxide) 셀 구조 및 채널 분리형 셀 구조가 대표적이다.
ETOX(EPROM Tunnel Oxide) 셀은 단순 적층 구조로서 작은 셀 사이즈 구현이 가능하지만 비트 라인(Bit line)을 따라서 드레인 컨택(Drain Contact)을 형성해야 하기 때문에 유효 셀 사이즈는 매우 커지게 되는 단점이 있다.
즉, 드레인 컨택은 셀마다 하나씩 형성되기 때문에 컨택 사이즈와 컨택과 액티브의 오버랩 면적을 셀마다 확보하기 위해선 많은 면적이 필요하다.
그리고, 채널 분리형(Split gate) 셀은 1셀 당 2트랜지스터 구조로서, 플로팅게이트(Floating gate)가 없는 선택 트랜지스터(Select transistor)와 플로팅게이트가 있는 저장 트랜지스터(Storage transistor)가 직렬로 연결되어 있는 구조이다. 셀당 이러한 선택 트랜지스터가 추가됨으로 인하여 단위 셀 사이즈는 커지게 되고, 선택 트랜지스터와 저장 트랜지스터의 각 채널을 각각의 게이트와 자기정렬(self-align)시켜야 하기 때문에 마진 확보를 위해 셀 사이즈가 증가한다는 단점이 있다.
본 발명의 기술적 과제는 비휘발성 메모리 셀의 드레인 콘택을 자기 정렬 방식으로 형성하여 전체 셀 사이즈를 줄이는 비휘발성 반도체 메모리 소자를 제공하는 것이다.
본 발명에 따른 비휘발성 반도체 메모리 소자는 반도체 기판, 상기 반도체 기판 위에 소정 간격 이격되어 형성되어 있는 제1 반도체 셀 및 제2 반도체 셀, 상기 제1 및 제2 반도체 셀의 일측의 반도체 기판에 각각 형성되어 있는 제1 소스 접합부 및 제2 소스 접합부, 상기 제1 반도체 셀 및 제2 반도체 셀 사이의 반도체 기판에 형성되어 있는 드레인 접합부, 상기 제1 및 제2 반도체 셀 위에 각각 형성되어 있는 제1 및 제2 캡 절연막, 상기 제1 및 제2 반도체 셀의 측벽에 각각 형성되어 있는 제1 및 제2 측벽 스페이서, 상기 제1 및 제2 캡 절연막, 제1 및 제2 측벽 스페이서 및 반도체 기판을 덮으며, 상기 드레인 접합부를 노출하는 드레인 컨택홀을 가지는 층간 절연막, 상기 드레인 컨택홀을 통해 상기 드레인 접합부와 연결되는 드레인 컨택을 포함하는 것이 바람직하다.
또한, 상기 제1 반도체 셀은 반도체 기판 위에 형성되어 있는 제1 게이트 절연막, 상기 제1 게이트 절연막 위에 형성되어 있는 제1 플로팅 게이트, 상기 제1 플로팅 게이트 위에 형성되어 있는 제1 인터 폴리막, 상기 제1 인터 폴리막 위에 형성되어 있는 제1 컨트롤 게이트를 포함하는 것이 바람직하다.
또한, 상기 제2 반도체 셀은 반도체 기판 위에 형성되어 있는 제2 게이트 절연막, 상기 제2 게이트 절연막 위에 형성되어 있는 제2 플로팅 게이트, 상기 제2 플로팅 게이트 위에 형성되어 있는 제2 인터 폴리막, 상기 제2 인터 폴리막 위에 형성되어 있는 제2 컨트롤 게이트를 포함하는 것이 바람직하다.
또한, 상기 제1 및 제2 측벽 스페이서는 질화막으로 이루어진 것이 바람직하다.
또한, 본 발명에 따른 비휘발성 반도체 메모리 소자의 제조 방법은 반도체 기판 위에 제1 반도체 셀 및 제2 반도체 셀을 소정 간격 이격되게 형성하는 단계, 상기 제1 및 제2 반도체 셀의 일측의 반도체 기판에 각각 제1 소스 접합부 및 제2 소스 접합부를 형성하고, 상기 제1 반도체 셀 및 제2 반도체 셀 사이의 반도체 기판에 드레인 접합부를 형성하는 단계, 상기 제1 및 제2 반도체 셀 위에 제1 및 제2 캡 절연막을 각각 형성하는 단계, 상기 제1 및 제2 반도체 셀의 측벽에 제1 및 제2 측벽 스페이서를 각각 형성하는 단계, 상기 제1 및 제2 캡 절연막, 제1 및 제2 측벽 스페이서 및 반도체 기판을 덮는 층간 절연막을 형성하고, 상기 층간 절연막에 상기 드레인 접합부를 노출하는 드레인 컨택홀을 형성하는 단계, 상기 드레인 컨택홀에 상기 드레인 접합부와 연결되는 드레인 컨택을 형성하는 단계를 포함하는 것이 바람직하다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 비휘발성 반도체 메모리 소자 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 소자를 공정 단계별로 나타낸 단면도이다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 소자는 반도체 기판(11)과, 반도체 기판(11)상에 소정 간격 이격되어 형성된 제1 반도체 셀(10a) 및 제2 반도체 셀(10b)을 포함한다.
이러한 제1 반도체 셀(10a)은 제1 게이트 절연막(12a), 제1 플로팅 게이트(13a), 제1 인터 폴리막(14a) 및 제1 컨트롤 게이트(15a)를 포함하고, 제2 반도체 셀(10b)은 제2 게이트 절연막(12b), 제2 플로팅 게이트(13b), 제2 인터 폴리막(14b) 및 제2 컨트롤 게이트(15b)를 포함한다.
그리고, 제1 컨트롤 게이트(15a) 양측의 반도체 기판(11) 표면 내부에는 제1 소스 접합부(16a) 및 드레인 접합부(16d)가 형성되어 있고, 제2 컨트롤 게이트(15b) 양측의 반도체 기판 표면 내부에는 제2 소스 접합부(16b) 및 드레인 접합부(16d)가 형성되어 있다. 여기서 드레인 접합부(16d)는 제1 반도체 셀(10a) 및 제2 반도체 셀(10b)에 중첩하고 있다.
그리고, 제1 컨트롤 게이트(15a) 및 제2 컨트롤 게이트(15b) 위에 각각 제1 및 제2 캡 절연막(20a, 20b)이 형성되어 있고, 제1 및 제2 반도체 셀(10b)의 측벽에 질화막으로 이루어진 제1 및 제2 측벽 스페이서(19a, 19b)가 각각 형성되어 있다.
그리고, 제1 및 제2 캡 절연막(20a, 20b), 제1 및 제2 측벽 스페이서(19a, 19b) 및 반도체 기판(11)을 덮는 층간 절연막(30)이 형성되어 있고, 층간 절연막(30)에는 드레인 접합부(16d)를 노출하는 드레인 컨택홀(35)이 형성되어 있다.
그리고, 이러한 층간 절연막(30) 내에 형성된 드레인 컨택홀(35)에 텅스텐 또는 구리로 이루어진 드레인 컨택(40)이 형성되어 드레인 접합부(16d)와 드레인 컨택(40)이 연결되어 있다.
이러한 구성을 가지는 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 소자의 제조 방법에 대해 이하에서 상세히 설명한다.
우선, 도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 소자의 제조 방법은 반도체 기판(11) 위에 제1 반도체 셀(10a) 및 제2 반도체 셀(10b)을 소정 간격 이격되게 형성한다.
여기서, 제1 반도체 셀(10a)은 제1 게이트 절연막(12a), 제1 플로팅 게이트(13a), 제1 인터 폴리막(14a) 및 제1 컨트롤 게이트(15a)를 포함한다.
제2 반도체 셀(10b)은 제2 게이트 절연막(12b), 제2 플로팅 게이트(13b), 제2 인터 폴리막(14b) 및 제2 컨트롤 게이트(15b)를 포함한다.
제1 컨트롤 게이트(15a) 양측의 반도체 기판(11) 표면 내부에는 제1 소스 접합부(16a) 및 드레인 접합부(16d)를 형성한다. 그리고, 제2 컨트롤 게이트(15b) 양측의 반도체 기판(11) 표면 내부에는 제2 소스 접합부(16b) 및 드레인 접합부(16d)를 형성한다. 여기서 드레인 접합부(16d)는 제1 반도체 셀(10a) 및 제2 반도체 셀(10b)에 중첩한다.
다음으로, 도 2에 도시된 바와 같이, 제1 컨트롤 게이트(15a) 및 제2 컨트롤 게이트(15b) 위에 각각 제1 및 제2 캡 절연막(20a, 20b)을 형성한다.
그리고, 제1 및 제2 반도체 셀(10b)의 측벽에 질화막을 패터닝하여 각각 제1 및 제2 측벽 스페이서(19a, 19b)를 형성한다.
다음으로, 도 3에 도시된 바와 같이, 제1 및 제2 캡 절연막(20a, 20b), 제1 및 제2 측벽 스페이서(19a, 19b) 및 반도체 기판(11)을 덮는 층간 절연막(30)을 형성한다.
그리고, 층간 절연막(30)을 패터닝하여 상기 드레인 접합부(16d)를 노출하는 드레인 컨택홀(35)을 형성한다. 이 경우, 제1 및 제2 측벽 스페이서(19a, 19b)가 드레인 컨택홀(35)을 형성하기 위한 식각 공정 시 식각 방지막 역할을 한다.
따라서, 제1 반도체 셀(10a) 및 제2 반도체 셀(10b) 간의 간격이 좁은 경우에도 제1 및 제2 반도체 셀(10b)을 손상하지 않고 드레인 컨택홀(35)을 형성하기 쉽다. 그러므로, 제1 반도체 셀(10a) 및 제2 반도체 셀(10b) 간의 간격이 좁도록 제1 반도체 셀(10a) 및 제2 반도체 셀(10b)을 형성할 수 있으므로 종래의 드레인 컨택홀(35)을 형성할 경우보다 전체 셀 사이즈를 줄일 수 있다.
도 5에는 종래의 비휘발성 반도체 메모리 소자의 층간 절연막에 드레인 컨택홀(35) 및 드레인 컨택(40)을 형성한 상태를 도시하였다.
도 5에 도시된 바와 같이, 종래에는 제1 반도체 셀(10a) 및 제2 반도체 셀(10b) 사이에 드레인 컨택홀(35)을 형성하는 경우 정렬 불량에 의해 제1 반도체 셀(10a) 및 제2 반도체 셀(10b)이 손상될 수 있으므로, 이를 방지하기 위해 제1 반도체 셀(10a) 및 제2 반도체 셀(10b) 사이의 간격을 넓게 형성하므로 전체 셀 사이즈가 증가한다. 그러나, 본 발명에서는 식각 방지막 역할을 하는 제1 및 제2 캡 절연막(20a, 20b), 제1 및 제2 측벽 스페이서(19a, 19b)를 형성함으로써 제1 반도체 셀(10a) 및 제2 반도체 셀(10b) 간의 간격이 좁도록 형성할 수 있어서 전체 셀 사이즈를 줄일 수 있다.
다음으로, 도 4에 도시된 바와 같이, 층간 절연막(30) 내에 형성된 드레인 컨택홀(35)에 드레인 컨택(40)을 텅스텐 또는 구리를 이용하여 형성한다.
본 발명의 다른 실시예에 따른 비휘발성 반도체 메모리 소자가 도 6에 도시되어 있다. 여기서, 앞서 도시된 도면에서와 동일한 참조 부호는 동일한 기능을 하는 동일한 부재를 가리킨다.
도 6에는 드레인 컨택홀(35)이 채널 분리형 셀 구조에 적용된 비휘발성 반도체 메모리 소자를 도시하였다.
도 6에 도시된 바와 같이, 식각 방지막 역할을 하는 제1 및 제2 캡 절연막(20a, 20b), 제1 및 제2 측벽 스페이서(19a, 19b)를 형성함으로써 제1 반도체 셀(10a) 및 제2 반도체 셀(10b) 간의 간격이 좁도록 제1 반도체 셀(10a) 및 제2 반도체 셀(10b)을 형성할 수 있어서 전체 셀 사이즈를 줄일 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본 발명에 따른 비휘발성 반도체 메모리 소자 및 그 제조 방법은 종래의 ETOX 셀 또는 채널 분리형 셀의 드레인 콘택을 식각 방지막 역할을 하는 제1 및 제2 캡 절연막, 제1 및 제2 측벽 스페이서를 형성함으로써 자기 정렬 방식으로 형성할 수 있고, 따라서, 전체 셀 사이즈를 줄일 수 있다는 장점이 있다.

Claims (5)

  1. 반도체 기판,
    상기 반도체 기판 위에 소정 간격 이격되어 형성되어 있는 제1 반도체 셀 및 제2 반도체 셀,
    상기 제1 및 제2 반도체 셀의 일측의 반도체 기판에 각각 형성되어 있는 제1 소스 접합부 및 제2 소스 접합부,
    상기 제1 반도체 셀 및 제2 반도체 셀 사이의 반도체 기판에 형성되어 있는 드레인 접합부,
    상기 제1 및 제2 반도체 셀 위에 각각 형성되어 있는 제1 및 제2 캡 절연막,
    상기 제1 및 제2 반도체 셀의 측벽에 각각 형성되어 있는 제1 및 제2 측벽 스페이서,
    상기 제1 및 제2 캡 절연막, 제1 및 제2 측벽 스페이서 및 반도체 기판을 덮으며, 상기 드레인 접합부를 노출하는 드레인 컨택홀을 가지는 층간 절연막,
    상기 드레인 컨택홀을 통해 상기 드레인 접합부와 연결되는 드레인 컨택
    을 포함하는 비휘발성 반도체 메모리 소자.
  2. 제1항에서,
    상기 제1 반도체 셀은 반도체 기판 위에 형성되어 있는 제1 게이트 절연막,
    상기 제1 게이트 절연막 위에 형성되어 있는 제1 플로팅 게이트,
    상기 제1 플로팅 게이트 위에 형성되어 있는 제1 인터 폴리막
    상기 제1 인터 폴리막 위에 형성되어 있는 제1 컨트롤 게이트
    를 포함하는 비휘발성 반도체 메모리 소자.
  3. 제1항에서,
    상기 제2 반도체 셀은 반도체 기판 위에 형성되어 있는 제2 게이트 절연막,
    상기 제2 게이트 절연막 위에 형성되어 있는 제2 플로팅 게이트,
    상기 제2 플로팅 게이트 위에 형성되어 있는 제2 인터 폴리막
    상기 제2 인터 폴리막 위에 형성되어 있는 제2 컨트롤 게이트
    를 포함하는 비휘발성 반도체 메모리 소자.
  4. 제1항에서,
    상기 제1 및 제2 측벽 스페이서는 질화막으로 이루어진 비휘발성 반도체 메모리 소자.
  5. 반도체 기판 위에 제1 반도체 셀 및 제2 반도체 셀을 소정 간격 이격되게 형성하는 단계,
    상기 제1 및 제2 반도체 셀의 일측의 반도체 기판에 각각 제1 소스 접합부 및 제2 소스 접합부를 형성하고, 상기 제1 반도체 셀 및 제2 반도체 셀 사이의 반도체 기판에 드레인 접합부를 형성하는 단계,
    상기 제1 및 제2 반도체 셀 위에 제1 및 제2 캡 절연막을 각각 형성하는 단계,
    상기 제1 및 제2 반도체 셀의 측벽에 제1 및 제2 측벽 스페이서를 각각 형성하는 단계,
    상기 제1 및 제2 캡 절연막, 제1 및 제2 측벽 스페이서 및 반도체 기판을 덮는 층간 절연막을 형성하고, 상기 층간 절연막에 상기 드레인 접합부를 노출하는 드레인 컨택홀을 형성하는 단계,
    상기 드레인 컨택홀에 상기 드레인 접합부와 연결되는 드레인 컨택을 형성하는 단계
    를 포함하는 비휘발성 반도체 메모리 소자의 제조 방법.
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