JP4065310B2 - セルフアラインソース工程を用いる不揮発性メモリ装置の製造方法 - Google Patents
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Description
IEDM(International Electron Devices Meeting) ’85,PP.616−619,"A SINGLE TRANSISTOR EPROM CELL AND ITS IMPLEMENTATION INA 512K CMOS EEPROM "
11 アクティブ領域、
14 トンネル酸化膜、
16 フローティングゲート、
18 層間誘電膜、
20 コントロールゲート、
24a ソース領域、
24b ドレイン領域、
28 ビットラインコンタクト、
50 半導体基板、
51 アクティブ領域、
52 フィールド酸化膜、
54 トンネル酸化膜、
56 フローティングゲート、
56a 第1ポリシリコン層、
58 層間誘電膜、
60 コントロールゲート、
62 酸化膜、
63 フォトレジストパターン、
64 n+不純物、
66b セルのドレイン領域、
68 高温酸化膜(HTO膜)、
70 BPSG膜、
72 ビットラインコンタクト、
74 ビットライン、
100 基板、
101 n型のウェル、
102 p型のウェル、
104 p型のウェル、
105 アクティブ領域、
106 フィールド酸化膜、
108 トンネル酸化膜、
110 フローティングゲート、
110a 第1導電層、
111 フォトレジストパターン(第1フォトレジストパターン)、
112 層間誘電膜、
113 ゲート酸化膜、
114 コントロールゲート、
114a 第2導電層、
114b 周辺回路部の単層ゲート、
116 第1絶縁層、
119 フォトレジストパターン(第2フォトレジストパターン)、
120 フォトレジストパターン(第3フォトレジストパターン)、
122 第1のn+不純物、
122a セルのソースドレイン領域、
123 フォトレジストパターン(第4フォトレジストパターン)、
124 第2のn+不純物、
124a 周辺NMOSトランジスタのソースドレイン領域、
126 第2絶縁層、
128 BPSGの平坦化層、
130 ビットラインコンタクト、
132 ビットライン。
Claims (8)
- フローティングゲートの第1導電層とワードラインとして提供されるコントロールゲートの第2導電層との積層ゲート構造を有する複数のセルが形成されるメモリセルアレーを備える不揮発性メモリ装置の製造方法において、
(a)半導体基板の上部にフィールド酸化膜を形成して前記基板にアクティブ領域を設定する段階と、
(b)前記(a)段階の後に、前記基板の上部にトンネル酸化膜、第1導電層、層間誘電膜、第2導電層及び第1絶縁層を順次に形成する段階と、
(c)前記第1絶縁層及び第2導電層をエッチング除去したのち、前記第1絶縁層をエッチング用マスクとして前記層間誘電膜及び第1導電層をエッチング除去することにより、アクティブ領域の上部に前記第1導電層と第2導電層との積層ゲートを形成する段階と、
(d)前記積層ゲートを形成することにより露出されたアクティブ領域に第1不純物をイオン注入して第1濃度のソース/ドレイン領域を形成する段階と、(e)前記(d)段階の後に、前記ワードラインをエッチング用マスクとして用いて、前記積層ゲートを形成することにより露出されたフィールド酸化膜を取り除くと共に、前記ワードライン上の前記第1絶縁層をも取り除く段階と、
(f)前記(e)段階の後に、フォトレジストパターンを形成して各セルのソース領域とワードラインの一部を露出させた後、その露出されたワードラインをマスクとして用いて、ワードライン方向に隣接するセルのソース領域を連結させる共通ソース領域となる領域に、前記第1不純物と同導電型の第2不純物をイオン注入する段階と、
(g)前記(f)段階の後に、高温酸化膜(HTO)からなる第2絶縁層を蒸着する段階と、
(h)前記第2絶縁層を蒸着した基板上に、BPSGからなる平坦化層を形成する段階と、
(i)前記平坦化層および前記第2絶縁層をウェットエッチング及びドライエッチング工程により取り除いてビットラインコンタクトを形成する段階と、
を備えていることを特徴とする不揮発性メモリ装置の製造方法。 - フローティングゲートの第1導電層とワードラインとして提供されるコントロールゲートの第2導電層との積層ゲート構造を有する複数のセルが形成されるメモリセルアレーを備える不揮発性メモリ装置の製造方法において、
(a)半導体基板の上部にフィールド酸化膜を形成して前記基板にアクティブ領域を設定する段階と、
(b)前記(a)段階の後に、前記基板の上部にトンネル酸化膜、第1導電層、層間誘電膜、第2導電層及び第1絶縁層を順次に形成する段階と、
(c)前記第1絶縁層及び第2導電層をエッチング除去したのち、前記第1絶縁層をエッチング用マスクとして前記層間誘電膜及び第1導電層をエッチング除去することにより、アクティブ領域の上部に前記第1導電層と第2導電層との積層ゲートを形成する段階と、
(d)前記積層ゲートを形成することにより露出されたアクティブ領域に第1不純物をイオン注入して第1濃度のソース/ドレイン領域を形成する段階と、
(e)前記(d)段階の後に、前記ワードラインをエッチング用マスクとして用いて、前記積層ゲートを形成することにより露出されたフィールド酸化膜を取り除くと共に、前記ワードライン上の前記第1絶縁層を、当該ワードラインの全体にかけて均一の厚さで残存するようにエッチングする段階と、
(f)前記(e)段階の後に、フォトレジストパターンを形成して各セルのソース領域とワードラインの一部を露出させた後、その露出されたワードラインをマスクとして用いて、ワードライン方向に隣接するセルのソース領域を連結させる共通ソース領域となる領域に、前記第1不純物と同導電型の第2不純物をイオン注入する段階と、
(g)前記(f)段階の後に、高温酸化膜(HTO)からなる第2絶縁層を蒸着する段階と、
(h)前記第2絶縁層を蒸着した基板上に、BPSGからなる平坦化層を形成する段階と、
(i)前記平坦化層および前記第2絶縁層をウェットエッチング及びドライエッチング工程により取り除いてビットラインコンタクトを形成する段階と、
を備えていることを特徴とする不揮発性メモリ装置の製造方法。 - 前記(c)段階における前記第1絶縁層をエッチング用マスクとして前記層間誘電膜及び第1導電層をエッチング除去する段階、(d)段階及び(e)段階は、前記セルを駆動させるための周辺回路部を一つのフォトマスクでマスキングした状態で行われることを特徴とする請求項1または2に記載の不揮発性メモリ装置の製造方法。
- フローティングゲートの第1導電層とワードラインとして提供されるコントロールゲートの第2導電層との積層ゲート構造を有する複数のセルが形成されるメモリセルアレーと、前記セルを駆動させるための周辺回路部とを備える不揮発性メモリ装置の製造方法において、
(a)半導体基板の上部にフィールド酸化膜を形成して前記基板に前記セルのアクティブ領域を設定する段階と、
(b)前記(a)段階の後に、前記基板の上部にトンネル酸化膜、第1導電層、及び層間誘電膜を順次に形成する段階と、
(c)前記(b)段階の後に、第1フォトレジストパターンを形成して周辺回路部の領域を露出させた後、その露出された周辺回路部の領域において、残存している前記トンネル酸化膜、第1導電層、および層間誘電膜をエッチングにより取り除く段階と、
(d)前記(c)段階の後に、前記周辺回路部のアクティブ領域に周辺回路部用のゲート酸化膜を形成する段階と、
(e)前記(d)段階の後に、第2導電層及び第1絶縁層を順次に形成する段階と、
(f)前記(e)段階の後に、第2フォトレジストパターンを形成して、前記周辺回路部の領域では、前記第1絶縁層及び第2導電層を部分的にエッチング除去することにより前記周辺回路部のアクティブ領域の上部に前記第2導電層の単層ゲートを形成すると共に、メモリセルアレーのセル領域では、前記第1絶縁層及び第2導電層を部分的にエッチング除去することにより、第1絶縁層及び第2導電層をワードラインのパターンの形状に形成する段階と、
(g)前記(f)段階の後に、前記周辺回路を覆うように第3フォトレジストパターンを形成して、露出した前記セルの領域では、前記第1絶縁層をエッチング用マスクとして、層間誘電膜及び第1導電層をエッチング除去することにより、メモリセルアレーのアクティブ領域の上部に前記第1導電層と第2導電層との積層ゲートを形成する段階と、
(h)前記第3フォトレジストパターンにより周辺回路を覆った状態で、前記積層ゲートを形成することにより露出された前記メモリセルアレーのアクティブ領域に第1不純物をイオン注入して第1濃度を有するセルのソース/ドレイン領域を形成する段階と、
(i)前記(h)段階の後に、前記第3フォトレジストパターンにより周辺回路を覆った状態で、前記ワードラインをエッチング用マスクとして用いて、前記積層ゲートを形成することにより露出されたフィールド酸化膜を取り除くと共に、前記ワードライン上の前記第1絶縁層をも取り除く段階と、
(j)前記(i)段階の後に、第4フォトレジストパターンを形成してメモリセルアレーの各セルのソース領域とワードラインの一部及び前記周辺回路部の所定のアクティブ領域を露出させた後、その露出されたワードラインをマスクとして用いて、ワードライン方向に隣接するセルのソース領域を連結させる共通ソース領域となる領域、および周辺回路のソース/ドレイン領域となる領域に、前記第1不純物と同導電型の第2不純物をイオン注入する段階と、
(k)前記(j)段階の後に、高温酸化膜(HTO)からなる第2絶縁層を蒸着する段階と、
(l)前記第2絶縁層を蒸着した基板上に、BPSGからなる平坦化層を形成する段階と、
(m)前記平坦化層および前記第2絶縁層をウェットエッチング及びドライエッチング工程により取り除いてビットラインコンタクトを形成する段階と、
を備えていることを特徴とする不揮発性メモリ装置の製造方法。 - フローティングゲートの第1導電層とワードラインとして提供されるコントロールゲートの第2導電層との積層ゲート構造を有する複数のセルが形成されるメモリセルアレーと、前記セルを駆動させるための周辺回路部とを備える不揮発性メモリ装置の製造方法において、
(a)半導体基板の上部にフィールド酸化膜を形成して前記基板に前記セルのアクティブ領域を設定する段階と、
(b)前記(a)段階の後に、前記基板の上部にトンネル酸化膜、第1導電層、及び層間誘電膜を順次に形成する段階と、
(c)前記(b)段階の後に、第1フォトレジストパターンを形成して周辺回路部の領域を露出させた後、その露出された周辺回路部の領域において、残存している前記トンネル酸化膜、第1導電層、および層間誘電膜をエッチングにより取り除く段階と、
(d)前記(c)段階の後に、前記周辺回路部のアクティブ領域に周辺回路部用のゲート酸化膜を形成する段階と、
(e)前記(d)段階の後に、第2導電層及び第1絶縁層を順次に形成する段階と、
(f)前記(e)段階の後に、第2フォトレジストパターンを形成して、前記周辺回路部の領域では、前記第1絶縁層及び第2導電層を部分的にエッチング除去することにより前記周辺回路部のアクティブ領域の上部に前記第2導電層の単層ゲートを形成すると共に、メモリセルアレーのセル領域では、前記第1絶縁層及び第2導電層を部分的にエッチング除去することにより、第1絶縁層及び第2導電層をワードラインのパターンの形状に形成する段階と、
(g)前記(f)段階の後に、前記周辺回路を覆うように第3フォトレジストパターンを形成して、露出した前記セルの領域では、前記第1絶縁層をエッチング用マスクとして、層間誘電膜及び第1導電層をエッチング除去することにより、メモリセルアレーのアクティブ領域の上部に前記第1導電層と第2導電層との積層ゲートを形成する段階と、
(h)前記第3フォトレジストパターンにより周辺回路を覆った状態で、前記積層ゲートを形成することにより露出された前記メモリセルアレーのアクティブ領域に第1不純物をイオン注入して第1濃度を有するセルのソース/ドレイン領域を形成する段階と、
(i)前記(h)段階の後に、前記第3フォトレジストパターンにより周辺回路を覆った状態で、前記ワードラインをエッチング用マスクとして用いて、前記積層ゲートを形成することにより露出されたフィールド酸化膜を取り除くと共に、前記ワードライン上の前記第1絶縁層を、当該ワードラインの全体にかけて均一の厚さで残存するようにエッチングする段階と、
(j)前記(i)段階の後に、第4フォトレジストパターンを形成してメモリセルアレーの各セルのソース領域とワードラインの一部及び前記周辺回路部の所定のアクティブ領域を露出させた後、その露出されたワードラインをマスクとして用いて、ワードライン方向に隣接するセルのソース領域を連結させる共通ソース領域となる領域、および周辺回路のソース/ドレイン領域となる領域に、前記第1不純物と同導電型の第2不純物をイオン注入する段階と、
(k)前記(j)段階の後に、高温酸化膜(HTO)からなる第2絶縁層を蒸着する段階と、
(l)前記第2絶縁層を蒸着した基板上に、BPSGからなる平坦化層を形成する段階と、
(m)前記平坦化層および前記第2絶縁層をウェットエッチング及びドライエッチング工程により取り除いてビットラインコンタクトを形成する段階と、
を備えていることを特徴とする不揮発性メモリ装置の製造方法。 - 前記(b)段階は、第1導電層の上部に層間誘電膜を形成する前に、前記メモリセルアレーのアクティブ領域間のフィールド酸化膜の一部を露出させて前記第1導電層をエッチングすることにより、各セルの第1導電層を分離させる段階をさらに備えることを特徴とする請求項4または5に記載の不揮発性メモリ装置の製造方法。
- 前記(j)段階前又は後に、前記セルのソース領域を露出させた後、その露出されたソース領域に前記第1不純物と同導電型の第3不純物をイオン注入して前記第1濃度より低い第2濃度の不純物領域を形成する段階をさらに備えることを特徴とする請求項4または5に記載の不揮発性メモリ装置の製造方法。
- 前記(j)段階前又は後に、前記セルのソース領域を露出させるとき、前記周辺回路部で高電圧素子の形成される領域をともに露出させることを特徴とする請求項7に記載の不揮発性メモリ装置の製造方法。
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