JPH11297968A - セルフアラインソース工程を用いる不揮発性メモリ装置の製造方法 - Google Patents
セルフアラインソース工程を用いる不揮発性メモリ装置の製造方法Info
- Publication number
- JPH11297968A JPH11297968A JP10367442A JP36744298A JPH11297968A JP H11297968 A JPH11297968 A JP H11297968A JP 10367442 A JP10367442 A JP 10367442A JP 36744298 A JP36744298 A JP 36744298A JP H11297968 A JPH11297968 A JP H11297968A
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- region
- forming
- oxide film
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 セルフアラインソース工程を用いる不揮発性
メモリ装置の製造方法を提供する。 【解決手段】 半導体基板の上部にフィールド酸化膜を
形成して前記基板にアクティブ領域を設定した後、基板
の上部にトンネル酸化膜、第１導電層、層間誘電膜及び
第２導電層を順次に形成する。アクティブ領域の上部に
第１導電層と第２導電層との積層ゲートを形成する。前
記積層ゲートにより露出されたアクティブ領域に第１不
純物をイオン注入して第１濃度のソース／ドレイン領域
を形成し、ワードラインをエッチング用マスクとして用
いて露出されたフィールド酸化膜を取り除く。各セルの
ソース領域とワードラインの一部を露出させた後、その
露出されたワードラインをマスクとして用いて第２不純
物をイオン注入する。メモリセルアレーの積層ゲートを
形成するためのマスクを用いてＳＡＳエッチング工程を
行うので、別途のＳＡＳ工程用のマスクを必要とせず、
ビットラインコンタクト領域における工程マージンを確
保することができる。
メモリ装置の製造方法を提供する。 【解決手段】 半導体基板の上部にフィールド酸化膜を
形成して前記基板にアクティブ領域を設定した後、基板
の上部にトンネル酸化膜、第１導電層、層間誘電膜及び
第２導電層を順次に形成する。アクティブ領域の上部に
第１導電層と第２導電層との積層ゲートを形成する。前
記積層ゲートにより露出されたアクティブ領域に第１不
純物をイオン注入して第１濃度のソース／ドレイン領域
を形成し、ワードラインをエッチング用マスクとして用
いて露出されたフィールド酸化膜を取り除く。各セルの
ソース領域とワードラインの一部を露出させた後、その
露出されたワードラインをマスクとして用いて第２不純
物をイオン注入する。メモリセルアレーの積層ゲートを
形成するためのマスクを用いてＳＡＳエッチング工程を
行うので、別途のＳＡＳ工程用のマスクを必要とせず、
ビットラインコンタクト領域における工程マージンを確
保することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリ装
置（non-volatile memory device）の製造方法に係
り、より詳しくは、フローティングゲートとコントロー
ルゲートとの積層ゲート構造を有するＮＯＲ型のフラッ
シュメモリ装置の製造方法に関する。
置（non-volatile memory device）の製造方法に係
り、より詳しくは、フローティングゲートとコントロー
ルゲートとの積層ゲート構造を有するＮＯＲ型のフラッ
シュメモリ装置の製造方法に関する。
【０００２】
【従来の技術】半導体メモリ装置はＤＲＡＭ(Dynamic R
andom Access memory)及びＳＲＡＭ(Static Random Acc
ess memory)のように時間の経過に応じてデータを消失
するという揮発性を有するが、データの入・出力が速い
ＲＡＭ(Random Access memory)製品と、一回のデータ入
力によりその状態は維持可能であるが、データの入・出
力が遅いＲＯＭ(Read Only Memory)製品とに大別され
る。このようなＲＯＭ製品は、ＲＯＭ、ＰＲＯＭ(Progr
ammable ROM)、ＥＰＲＯＭ(erasable ＰＲＯＭ）、ＥＥ
ＰＲＯＭ（Electrically ＥＰＲＯＭ）に分けられる。
このうち、電気的にデータをプログラムでき、また消去
できるＥＥＰＲＯＭに対する需要が増えつつある。前記
ＥＥＰＲＯＭセルや、データの一括消去が可能なフラッ
シュメモリセルは、フローティングゲートとコントロー
ルゲートとの積層ゲート構造を有する。
andom Access memory)及びＳＲＡＭ(Static Random Acc
ess memory)のように時間の経過に応じてデータを消失
するという揮発性を有するが、データの入・出力が速い
ＲＡＭ(Random Access memory)製品と、一回のデータ入
力によりその状態は維持可能であるが、データの入・出
力が遅いＲＯＭ(Read Only Memory)製品とに大別され
る。このようなＲＯＭ製品は、ＲＯＭ、ＰＲＯＭ(Progr
ammable ROM)、ＥＰＲＯＭ(erasable ＰＲＯＭ）、ＥＥ
ＰＲＯＭ（Electrically ＥＰＲＯＭ）に分けられる。
このうち、電気的にデータをプログラムでき、また消去
できるＥＥＰＲＯＭに対する需要が増えつつある。前記
ＥＥＰＲＯＭセルや、データの一括消去が可能なフラッ
シュメモリセルは、フローティングゲートとコントロー
ルゲートとの積層ゲート構造を有する。
【０００３】フラッシュメモリセルはＮＯＲ型とＮＡＮ
Ｄ型に分けられる。高集積化に有利なＮＡＮＤ型におい
ては、Ｎ個のセルが直列に連結されて単位ストリングを
なし、その単位ストリングがビットラインと接地ライン
との間に並列に連結されている。一方、高速動作に有利
なＮＯＲ型においては、各セルがビットラインと接地ラ
インとの間に並列に連結されている。
Ｄ型に分けられる。高集積化に有利なＮＡＮＤ型におい
ては、Ｎ個のセルが直列に連結されて単位ストリングを
なし、その単位ストリングがビットラインと接地ライン
との間に並列に連結されている。一方、高速動作に有利
なＮＯＲ型においては、各セルがビットラインと接地ラ
インとの間に並列に連結されている。
【０００４】基本的なＮＯＲ型のフラッシュメモリセル
の構造及びその動作方式はIEDM ’85,pp.616-619,“A S
INGLE TRANSISTOR EPROM CELL AND ITS IMPLEMENTATION
INA 512K CMOS EEPROM ”に開示されており、以下に、
この内容を図１乃至図３を参照して説明する。
の構造及びその動作方式はIEDM ’85,pp.616-619,“A S
INGLE TRANSISTOR EPROM CELL AND ITS IMPLEMENTATION
INA 512K CMOS EEPROM ”に開示されており、以下に、
この内容を図１乃至図３を参照して説明する。
【０００５】図１は前記ＮＯＲ型のフラッシュメモリ装
置においてメモリセルアレーの一部を示したレイアウト
図である。図２は前記メモリセルアレーの等化回路図で
あり、図３は単位セルの垂直断面図である。ここで、参
照番号１０は半導体基板を、１１はアクティブ領域を、
１４はトンネル酸化膜をそれぞれ示す。また、参照番号
１６はフローティングゲートを、１８は層間誘電膜を、
２０はコントロールゲートを、２４ａ，２４ｂはソース
及びドレイン領域を、２８はビットラインコンタクトを
それぞれ示す。
置においてメモリセルアレーの一部を示したレイアウト
図である。図２は前記メモリセルアレーの等化回路図で
あり、図３は単位セルの垂直断面図である。ここで、参
照番号１０は半導体基板を、１１はアクティブ領域を、
１４はトンネル酸化膜をそれぞれ示す。また、参照番号
１６はフローティングゲートを、１８は層間誘電膜を、
２０はコントロールゲートを、２４ａ，２４ｂはソース
及びドレイン領域を、２８はビットラインコンタクトを
それぞれ示す。
【０００６】図１乃至図３を参照すれば、所定の間隔で
形成される多数のビットライン（Ｂ／Ｌ）、ワードライ
ン（Ｗ／Ｌ）及びソースライン（ＣＳＬ）を含むメモリ
セルアレーにおいて、前記ワードラインと、金属層から
なるビットライン（Ｂ／Ｌ）が直交する領域に、フロー
ティングゲート１６とコントロールゲート２０との積層
ゲート構造からなる単位セルが形成される。二つのセル
は一つのビットラインコンタクト２８によりビットライ
ン（Ｂ／Ｌ）と連結され、前記ワードラインと平行な不
純物拡散層からなるアクティブソース領域１１は前記ビ
ットライン（Ｂ／Ｌ）と平行なソースライン（ＣＳＬ）
に数十ビットごとに連結される。
形成される多数のビットライン（Ｂ／Ｌ）、ワードライ
ン（Ｗ／Ｌ）及びソースライン（ＣＳＬ）を含むメモリ
セルアレーにおいて、前記ワードラインと、金属層から
なるビットライン（Ｂ／Ｌ）が直交する領域に、フロー
ティングゲート１６とコントロールゲート２０との積層
ゲート構造からなる単位セルが形成される。二つのセル
は一つのビットラインコンタクト２８によりビットライ
ン（Ｂ／Ｌ）と連結され、前記ワードラインと平行な不
純物拡散層からなるアクティブソース領域１１は前記ビ
ットライン（Ｂ／Ｌ）と平行なソースライン（ＣＳＬ）
に数十ビットごとに連結される。
【０００７】単位セルの構造においては、フローティン
グゲート１６と基板１０との間にトンネル酸化膜１４が
形成され、前記フローティングゲート１６と、ワードラ
イン（Ｗ／Ｌ）として提供されるコントロールゲート２
０との間に層間誘電膜１８が形成される。また、前記基
板１０の表面には前記積層ゲートとセルフアライニング
されてソース／ドレイン領域２４ａ，２４ｂが形成され
る。前記フローティングゲート１６はアクティブ領域と
前記アクティブ領域の両側のフィールド領域の縁部の一
部分に形成されることにより、隣接するセルのフローテ
ィングゲート１６から分離される。前記コントロールゲ
ート２０は隣接するセルのコントロールゲート２０と連
結されることにより、ワードライン（Ｗ／Ｌ）を形成す
る。
グゲート１６と基板１０との間にトンネル酸化膜１４が
形成され、前記フローティングゲート１６と、ワードラ
イン（Ｗ／Ｌ）として提供されるコントロールゲート２
０との間に層間誘電膜１８が形成される。また、前記基
板１０の表面には前記積層ゲートとセルフアライニング
されてソース／ドレイン領域２４ａ，２４ｂが形成され
る。前記フローティングゲート１６はアクティブ領域と
前記アクティブ領域の両側のフィールド領域の縁部の一
部分に形成されることにより、隣接するセルのフローテ
ィングゲート１６から分離される。前記コントロールゲ
ート２０は隣接するセルのコントロールゲート２０と連
結されることにより、ワードライン（Ｗ／Ｌ）を形成す
る。
【０００８】隣接するセルは相互反対方向に形成されて
ソース／ドレイン領域２４ａ，２４ｂを共有する。単位
セルのドレイン領域２４ｂは同一行において隣接するセ
ルのドレイン領域２４ｂと連結され、前記ドレイン領域
２４ｂにはビットラインコンタクト２８が形成される。
同一行に形成されたビットラインコンタクト２８はワー
ドライン（Ｗ／Ｌ）に対して垂直に配置されるビットラ
イン（Ｂ／Ｌ）により電気的に連結される。すなわち、
二つのセルは一つのビットラインコンタクト２８により
ビットライン（Ｂ／Ｌ）と連結される。
ソース／ドレイン領域２４ａ，２４ｂを共有する。単位
セルのドレイン領域２４ｂは同一行において隣接するセ
ルのドレイン領域２４ｂと連結され、前記ドレイン領域
２４ｂにはビットラインコンタクト２８が形成される。
同一行に形成されたビットラインコンタクト２８はワー
ドライン（Ｗ／Ｌ）に対して垂直に配置されるビットラ
イン（Ｂ／Ｌ）により電気的に連結される。すなわち、
二つのセルは一つのビットラインコンタクト２８により
ビットライン（Ｂ／Ｌ）と連結される。
【０００９】単位セルのソース領域２４ａはワードライ
ン（Ｗ／Ｌ）と平行な不純物拡散層からなるアクティブ
ソース領域１１を通して同一列において隣接するセルの
ソース領域２４ａと連結される。また、ソースラインの
抵抗を低減するため、ワードライン（Ｗ／Ｌ）と平行な
アクティブソース領域１１に複数のビットライン（Ｂ／
Ｌ）ごとに一つのソースラインコンタクトが形成され
る。前記ビットライン（Ｂ／Ｌ）と平行なソースライン
（ＣＳＬ）が前記ソースラインコンタクトを通してアク
ティブソース領域１１に電気的に連結される。
ン（Ｗ／Ｌ）と平行な不純物拡散層からなるアクティブ
ソース領域１１を通して同一列において隣接するセルの
ソース領域２４ａと連結される。また、ソースラインの
抵抗を低減するため、ワードライン（Ｗ／Ｌ）と平行な
アクティブソース領域１１に複数のビットライン（Ｂ／
Ｌ）ごとに一つのソースラインコンタクトが形成され
る。前記ビットライン（Ｂ／Ｌ）と平行なソースライン
（ＣＳＬ）が前記ソースラインコンタクトを通してアク
ティブソース領域１１に電気的に連結される。
【００１０】前記ＮＯＲ型のフラッシュメモリセルの動
作においては、チャンネル熱電子（ＣＨＥ）注入方式を
用いてプログラミングし、Ｆ−Ｎトンネリング（Fowler
-Nordheim tunneling ）方式を用いてソースやバルク基
板を通して消去する。
作においては、チャンネル熱電子（ＣＨＥ）注入方式を
用いてプログラミングし、Ｆ−Ｎトンネリング（Fowler
-Nordheim tunneling ）方式を用いてソースやバルク基
板を通して消去する。
【００１１】すなわち、プログラム動作においては、フ
ローティングゲートに電子を貯蔵してセルのスレショル
ド電圧（Ｖｔｈ）を初期のＶｔｈ値の約２Ｖから７Ｖ程
度に増加させる。すなわち、選択ビットラインに６〜７
Ｖを、選択ワードラインに１０〜１２Ｖを印加し、ソー
ス及びバルク基板には０Ｖを印加すると、チャンネル熱
電子の一部がゲート電界によりトンネル酸化膜を通して
フローティングゲートに注入されることにより、前記セ
ルがプログラミングされる。
ローティングゲートに電子を貯蔵してセルのスレショル
ド電圧（Ｖｔｈ）を初期のＶｔｈ値の約２Ｖから７Ｖ程
度に増加させる。すなわち、選択ビットラインに６〜７
Ｖを、選択ワードラインに１０〜１２Ｖを印加し、ソー
ス及びバルク基板には０Ｖを印加すると、チャンネル熱
電子の一部がゲート電界によりトンネル酸化膜を通して
フローティングゲートに注入されることにより、前記セ
ルがプログラミングされる。
【００１２】消去動作においては、フローティングゲー
トの電子を放電させてセルのスレショルド電圧を初期の
Ｖｔｈ値である２Ｖ程度に低める。すなわち、選択ビッ
トラインをフローティングさせ、ソースに１２〜１５Ｖ
を、選択ワードラインには０Ｖを印加すると、フローテ
ィングゲートとソース接合との電圧差により１００Å程
度のトンネル酸化膜によるＦ−Ｎトンネリング方式でフ
ローティングゲート１６内の電子がソース接合に放電さ
れることにより、データの消去が行われる。通常、全て
のセルのソース接合はアクティブソース領域により電気
的に一つに連結されるので、前記消去動作としては多数
のワードラインとビットラインを含む数百〜数千ビット
を一つのブロックで一括的に消去する方式を採用する。
また、前記消去動作時のソース電圧がプログラム動作時
のドレイン電圧より高いので、ソース接合がドレイン接
合より高いブレークダウン電圧を有するように、前記ソ
ース接合を図３に示した二重拡散接合(double diffused
junction ：以下、ＤＤという）構造で形成する。
トの電子を放電させてセルのスレショルド電圧を初期の
Ｖｔｈ値である２Ｖ程度に低める。すなわち、選択ビッ
トラインをフローティングさせ、ソースに１２〜１５Ｖ
を、選択ワードラインには０Ｖを印加すると、フローテ
ィングゲートとソース接合との電圧差により１００Å程
度のトンネル酸化膜によるＦ−Ｎトンネリング方式でフ
ローティングゲート１６内の電子がソース接合に放電さ
れることにより、データの消去が行われる。通常、全て
のセルのソース接合はアクティブソース領域により電気
的に一つに連結されるので、前記消去動作としては多数
のワードラインとビットラインを含む数百〜数千ビット
を一つのブロックで一括的に消去する方式を採用する。
また、前記消去動作時のソース電圧がプログラム動作時
のドレイン電圧より高いので、ソース接合がドレイン接
合より高いブレークダウン電圧を有するように、前記ソ
ース接合を図３に示した二重拡散接合(double diffused
junction ：以下、ＤＤという）構造で形成する。
【００１３】読み出し動作においては、選択ビットライ
ンに１Ｖ程度の電圧を印加し、ワードラインには４〜５
Ｖを印加して消去及びプログラムセルによる電流経路の
発生有無を感知する。
ンに１Ｖ程度の電圧を印加し、ワードラインには４〜５
Ｖを印加して消去及びプログラムセルによる電流経路の
発生有無を感知する。
【００１４】ここで、前記ソースラインはプログラム及
び読み出し動作時、セルにより発生する多量の電流を接
地ノードに放出させる役目を果たす。チャンネル熱電子
注入方式を用いるフラッシュメモリセルでは、多量の電
流を迅速に放出させるために１６〜３２ビットごとに一
つのソースラインが形成される。
び読み出し動作時、セルにより発生する多量の電流を接
地ノードに放出させる役目を果たす。チャンネル熱電子
注入方式を用いるフラッシュメモリセルでは、多量の電
流を迅速に放出させるために１６〜３２ビットごとに一
つのソースラインが形成される。
【００１５】上述したようなプログラム及び消去動作時
は、セルのサイズに応じてＦ−Ｎトンネリング特性や熱
電子発生効率が変わり、特に、高集積化によりセルが微
細になるにつれて、この問題は非常に深刻になる。例え
ば、セルのチャンネル領域が変わる場合としてチャンネ
ルの長さの短いセルの場合にはソースとドレインとの穿
孔特性は低下するが、プログラム動作時はセル電流が増
加して熱電子の発生効率が高くなることにより、迅速な
プログラミング時間が得られる。また、ソース消去動作
時のソース接合とフローティングゲートとのオーバーラ
ップ面積が増加する場合には、ソース電圧（Ｖｓ）の印
加時、フローティングゲートに誘導される電圧（Ｖｆ）
は次のようになる。
は、セルのサイズに応じてＦ−Ｎトンネリング特性や熱
電子発生効率が変わり、特に、高集積化によりセルが微
細になるにつれて、この問題は非常に深刻になる。例え
ば、セルのチャンネル領域が変わる場合としてチャンネ
ルの長さの短いセルの場合にはソースとドレインとの穿
孔特性は低下するが、プログラム動作時はセル電流が増
加して熱電子の発生効率が高くなることにより、迅速な
プログラミング時間が得られる。また、ソース消去動作
時のソース接合とフローティングゲートとのオーバーラ
ップ面積が増加する場合には、ソース電圧（Ｖｓ）の印
加時、フローティングゲートに誘導される電圧（Ｖｆ）
は次のようになる。
【００１６】Ｖｆ＝（Ｃｓ／Ｃｔ）Ｖｓ ここで、Ｃｓはソース接合とフローティングゲートとの
オーバーラップキャパシタンスであり、Ｃｔは総キャパ
シタンスで“Ｃｓ＋Ｃｂ＋Ｃｆ”として定義される。こ
こで、Ｃｂはバルク基板とフローティングゲートとのオ
ーバーラップキャパシタンスであり、Ｃｆはフローティ
ングゲートとコントロールゲートとのオーバーラップキ
ャパシタンスである。したがって、Ｃｓが大きくなるほ
ど、Ｖｆも大きくなるので、Ｆ−Ｎトンネリングに必要
なトンネル酸化膜の両端間の電界は減少して消去時間が
長くなる。
オーバーラップキャパシタンスであり、Ｃｔは総キャパ
シタンスで“Ｃｓ＋Ｃｂ＋Ｃｆ”として定義される。こ
こで、Ｃｂはバルク基板とフローティングゲートとのオ
ーバーラップキャパシタンスであり、Ｃｆはフローティ
ングゲートとコントロールゲートとのオーバーラップキ
ャパシタンスである。したがって、Ｃｓが大きくなるほ
ど、Ｖｆも大きくなるので、Ｆ−Ｎトンネリングに必要
なトンネル酸化膜の両端間の電界は減少して消去時間が
長くなる。
【００１７】図４はかかる従来のＮＯＲ型のフラッシュ
メモリ装置において、アクティブソース領域とワードラ
インとの間にミスアラインが発生する場合を示したレイ
アウト図である。図５Ａ及び図５Ｂはそれぞれ図４に示
したＡ１−Ａ１’線及びＡ２−Ａ２’線による断面図で
ある。
メモリ装置において、アクティブソース領域とワードラ
インとの間にミスアラインが発生する場合を示したレイ
アウト図である。図５Ａ及び図５Ｂはそれぞれ図４に示
したＡ１−Ａ１’線及びＡ２−Ａ２’線による断面図で
ある。
【００１８】上述した従来のＮＯＲ型のフラッシュメモ
リ装置では、図１のレイアウトからわかるように、アク
ティブソース領域１１が隣接するセルと連結されるよう
に“⊥”状で形成される。したがって、図４に示したよ
うにワードラインとして提供されるコントロールゲート
２０をパタニングするとき、アクティブソース領域１１
とのミスアライン（ｂ参照）が発生すると、図５Ｂに示
したように特定のセルでソース接合２４ａとフローティ
ングゲート１６とのオーバーラップ面積が増加する。こ
れにより、ソース接合２４ａとフローティングゲート１
６とのオーバーラップキャパシタンス（Ｃｓ）は大きく
なる。これを防止するためには、図１に示したようにア
クティブソース領域１１とワードラインとして提供され
るコントロールゲート２０との離隔距離（ａ）を大きく
すべきであるが、これはセルの面積を増加させるので、
高集積化メモリセルのレイアウトには不向きである。
リ装置では、図１のレイアウトからわかるように、アク
ティブソース領域１１が隣接するセルと連結されるよう
に“⊥”状で形成される。したがって、図４に示したよ
うにワードラインとして提供されるコントロールゲート
２０をパタニングするとき、アクティブソース領域１１
とのミスアライン（ｂ参照）が発生すると、図５Ｂに示
したように特定のセルでソース接合２４ａとフローティ
ングゲート１６とのオーバーラップ面積が増加する。こ
れにより、ソース接合２４ａとフローティングゲート１
６とのオーバーラップキャパシタンス（Ｃｓ）は大きく
なる。これを防止するためには、図１に示したようにア
クティブソース領域１１とワードラインとして提供され
るコントロールゲート２０との離隔距離（ａ）を大きく
すべきであるが、これはセルの面積を増加させるので、
高集積化メモリセルのレイアウトには不向きである。
【００１９】そこで、このような問題点を改善するため
の方法が米国特許公報第５，４７０，７７３号に開示さ
れている。図６は当該方法によるＮＯＲ型のフラッシュ
メモリ装置のメモリセルアレーのレイアウト図である。
図６において、参照番号５１はアクティブ領域、５６は
フローティングゲート、６０はコントロールゲート、７
２はビットラインコンタクトをそれぞれ示す。
の方法が米国特許公報第５，４７０，７７３号に開示さ
れている。図６は当該方法によるＮＯＲ型のフラッシュ
メモリ装置のメモリセルアレーのレイアウト図である。
図６において、参照番号５１はアクティブ領域、５６は
フローティングゲート、６０はコントロールゲート、７
２はビットラインコンタクトをそれぞれ示す。
【００２０】図６を参照すれば、アクティブ領域５１が
ビットライン（Ｂ／Ｌ）と平行に一直線で配置されるの
で、ワードライン方向に隣接するセルのソース領域が連
結されない。したがって、フォトリソグラフィーを通し
て図６の“Ｂ”領域を露出させた後、前記Ｂ領域に形成
されているフィールド酸化膜をエッチングし、露出され
た基板に不純物を注入して熱処理工程により前記不純物
を拡散させて隣接するセルのソース領域と連結される不
純物拡散領域を形成することにより、共通ソース領域を
完成する。このように形成される共通ソース領域はマス
クパターンの工程変化により変化せず、ワードラインに
セルフアラインされて形成されるので、このような工程
を通常セルフアラインソース工程（以下、“ＳＡＳ工
程”）という。
ビットライン（Ｂ／Ｌ）と平行に一直線で配置されるの
で、ワードライン方向に隣接するセルのソース領域が連
結されない。したがって、フォトリソグラフィーを通し
て図６の“Ｂ”領域を露出させた後、前記Ｂ領域に形成
されているフィールド酸化膜をエッチングし、露出され
た基板に不純物を注入して熱処理工程により前記不純物
を拡散させて隣接するセルのソース領域と連結される不
純物拡散領域を形成することにより、共通ソース領域を
完成する。このように形成される共通ソース領域はマス
クパターンの工程変化により変化せず、ワードラインに
セルフアラインされて形成されるので、このような工程
を通常セルフアラインソース工程（以下、“ＳＡＳ工
程”）という。
【００２１】図７Ａ乃至図８Ｂは上述したＮＯＲ型のフ
ラッシュメモリ装置の製造方法を説明するための断面図
である。ここで、各図Ａは図６に示したＣ−Ｃ’線によ
る断面図であり、各図Ｂは図６に示したｄ−ｄ’線によ
る断面図である。
ラッシュメモリ装置の製造方法を説明するための断面図
である。ここで、各図Ａは図６に示したＣ−Ｃ’線によ
る断面図であり、各図Ｂは図６に示したｄ−ｄ’線によ
る断面図である。
【００２２】図７Ａ及び図７Ｂを参照すれば、ＬＯＣＯ
Ｓ（シリコン部分酸化）工程のようなアイソレーション
工程により半導体基板５０の上部にフィールド酸化膜５
２を形成して前記基板５０をアクティブ領域とフィール
ド領域に区分する。次に、前記基板５０のアクティブ領
域の上部にトンネル酸化膜５４を形成し、その上にフロ
ーティングゲート５６用の第１ポリシリコン層５６ａを
蒸着する。その後、フォトリソグラフィー及びエッチン
グ工程を通じて、フィールド酸化膜５２の上部の第１ポ
リシリコン層５６ａをエッチングすることにより、ビッ
トライン方向に各セルのフローティングゲートを分離さ
せる。前記結果物の上部に層間誘電膜５８として提供さ
れるＯＮＯ（oxide/nitride/oxide ）膜を形成し、その
上にコントロールゲート６０として提供される第２ポリ
シリコン層６０ａ、及び酸化膜６２を順次に積層させ
る。その後、前記酸化膜６２の上部にワードライン形成
のためのフォトレジストパターン（図示せず）を形成し
た後、これをエッチング用マスクとして用いて、酸化膜
６２、コントロールゲート６０用の第２ポリシリコン６
０ａ、層間誘電膜５８として提供されるＯＮＯ膜、及び
第１ポリシリコン層５６ａを順次にエッチングすること
により、積層ゲートを形成する。ここで、前記酸化膜６
２は、後に続くＳＡＳ工程で露出されたフィールド酸化
膜５２を取り除くとき、ワードラインとして提供される
コントロールゲート６０がドライエッチング剤により損
なわれることを防止する役目を果たす。
Ｓ（シリコン部分酸化）工程のようなアイソレーション
工程により半導体基板５０の上部にフィールド酸化膜５
２を形成して前記基板５０をアクティブ領域とフィール
ド領域に区分する。次に、前記基板５０のアクティブ領
域の上部にトンネル酸化膜５４を形成し、その上にフロ
ーティングゲート５６用の第１ポリシリコン層５６ａを
蒸着する。その後、フォトリソグラフィー及びエッチン
グ工程を通じて、フィールド酸化膜５２の上部の第１ポ
リシリコン層５６ａをエッチングすることにより、ビッ
トライン方向に各セルのフローティングゲートを分離さ
せる。前記結果物の上部に層間誘電膜５８として提供さ
れるＯＮＯ（oxide/nitride/oxide ）膜を形成し、その
上にコントロールゲート６０として提供される第２ポリ
シリコン層６０ａ、及び酸化膜６２を順次に積層させ
る。その後、前記酸化膜６２の上部にワードライン形成
のためのフォトレジストパターン（図示せず）を形成し
た後、これをエッチング用マスクとして用いて、酸化膜
６２、コントロールゲート６０用の第２ポリシリコン６
０ａ、層間誘電膜５８として提供されるＯＮＯ膜、及び
第１ポリシリコン層５６ａを順次にエッチングすること
により、積層ゲートを形成する。ここで、前記酸化膜６
２は、後に続くＳＡＳ工程で露出されたフィールド酸化
膜５２を取り除くとき、ワードラインとして提供される
コントロールゲート６０がドライエッチング剤により損
なわれることを防止する役目を果たす。
【００２３】ＳＡＳ工程を行うためにフォトリソグラフ
ィーにより共通ソース領域の形成される領域を露出する
ようにフォトレジストパターン６３を形成させた後、前
記フォトレジストパターン６３をエッチング用マスクと
して用いて露出領域のフィールド酸化膜５２をエッチン
グする。前記露出領域はワードラインとして提供される
コントロールゲート６０にセルフアラインされる。その
後、前記フォトレジストパターン６３をイオン注入マス
クとして用いてｎ+不純物６４をイオン注入する。この
ようにイオン注入されたｎ+不純物６４は、後に続く熱
処理工程により拡散されてワードライン方向に隣接する
セルのソース領域を連結させる共通ソース領域として提
供される。
ィーにより共通ソース領域の形成される領域を露出する
ようにフォトレジストパターン６３を形成させた後、前
記フォトレジストパターン６３をエッチング用マスクと
して用いて露出領域のフィールド酸化膜５２をエッチン
グする。前記露出領域はワードラインとして提供される
コントロールゲート６０にセルフアラインされる。その
後、前記フォトレジストパターン６３をイオン注入マス
クとして用いてｎ+不純物６４をイオン注入する。この
ようにイオン注入されたｎ+不純物６４は、後に続く熱
処理工程により拡散されてワードライン方向に隣接する
セルのソース領域を連結させる共通ソース領域として提
供される。
【００２４】図８Ａ及び図８Ｂを参照すれば、前記フォ
トレジストパターン６３を取り除いた後、セルを駆動さ
せるための周辺回路部で高電圧トランジスタ領域を露出
させるマスク（図示せず）を用いてｎ-不純物をイオン
注入する。この際、セルのソース領域も露出させて前記
セルのソース領域にもｎ-不純物をイオン注入させる。
その後、セルを駆動させるための周辺回路部にＮＭＯＳ
トランジスタを形成するためにｎ+不純物をイオン注入
して周辺回路ＮＭＯＳトランジスタのｎ+ソース／ドレ
イン領域（図示せず）を形成する。この際、セル領域も
露出させて前記セル領域にもｎ+不純物をイオン注入さ
せる。その結果、セルのソース領域はｎ-接合とｎ+接合
からなるＤＤ構造で形成される一方、セルのドレイン領
域はｎ+接合のみで形成される。ここで、前記ＳＡＳ工
程時に露出されたセルのソース領域にｎ-不純物をイオ
ン注入することにより、後に続く工程でセルのソース領
域をＤＤ構造とするためのマスクを省略することは可能
である。しかしながら、この場合には、周辺回路部がセ
ル領域に誘導される１２Ｖ程度の高電圧を発生させ、こ
れを選択的にスイッチングして必要な時間に必要なセル
のソース領域に供給できるようにするために、周辺回路
部のトランジスタを１２Ｖ程度の高電圧に耐える接合構
造とすべきである。したがって、ＳＡＳ工程の進行後、
周辺回路部の高電圧トランジスタ領域とセルのソース領
域をともに露出してｎ-不純物をイオン注入することが
通常の方法として用いられている。また、前記ＳＡＳ工
程にｎ-不純物イオン注入のための工程の追加をしなく
てもすむようにするために、セルのソース領域をドレイ
ン領域のようにｎ+接合のみで形成した後、消去動作時
にソース領域に印加される電圧を５Ｖ程度に低め、ゲー
トに負電圧を印加することで、高電圧の経路を採用しな
いですむ方法を用いることもできる。
トレジストパターン６３を取り除いた後、セルを駆動さ
せるための周辺回路部で高電圧トランジスタ領域を露出
させるマスク（図示せず）を用いてｎ-不純物をイオン
注入する。この際、セルのソース領域も露出させて前記
セルのソース領域にもｎ-不純物をイオン注入させる。
その後、セルを駆動させるための周辺回路部にＮＭＯＳ
トランジスタを形成するためにｎ+不純物をイオン注入
して周辺回路ＮＭＯＳトランジスタのｎ+ソース／ドレ
イン領域（図示せず）を形成する。この際、セル領域も
露出させて前記セル領域にもｎ+不純物をイオン注入さ
せる。その結果、セルのソース領域はｎ-接合とｎ+接合
からなるＤＤ構造で形成される一方、セルのドレイン領
域はｎ+接合のみで形成される。ここで、前記ＳＡＳ工
程時に露出されたセルのソース領域にｎ-不純物をイオ
ン注入することにより、後に続く工程でセルのソース領
域をＤＤ構造とするためのマスクを省略することは可能
である。しかしながら、この場合には、周辺回路部がセ
ル領域に誘導される１２Ｖ程度の高電圧を発生させ、こ
れを選択的にスイッチングして必要な時間に必要なセル
のソース領域に供給できるようにするために、周辺回路
部のトランジスタを１２Ｖ程度の高電圧に耐える接合構
造とすべきである。したがって、ＳＡＳ工程の進行後、
周辺回路部の高電圧トランジスタ領域とセルのソース領
域をともに露出してｎ-不純物をイオン注入することが
通常の方法として用いられている。また、前記ＳＡＳ工
程にｎ-不純物イオン注入のための工程の追加をしなく
てもすむようにするために、セルのソース領域をドレイ
ン領域のようにｎ+接合のみで形成した後、消去動作時
にソース領域に印加される電圧を５Ｖ程度に低め、ゲー
トに負電圧を印加することで、高電圧の経路を採用しな
いですむ方法を用いることもできる。
【００２５】このように製作された結果物の上部に高温
酸化膜（ＨＴＯ）６８及びＢＰＳＧ膜７０を順次に積層
した後、リフロー（REFLOW）工程を通して前記ＢＰＳＧ
膜７０を平坦化させる。その後、フォトリソグラフィー
及びエッチング工程を通してセルのドレイン領域６６ｂ
の上部に積層されている層をウエットエッチング及びド
ライエッチング工程によって取り除いてビットラインコ
ンタクト７２を形成する。次いで、これらの上部に金属
層を蒸着し、これをフォトリソグラフィー及びエッチン
グ工程でパタニングすることにより、ビットラインコン
タクト７２を通してセルのドレイン領域６６ｂに電気的
に連結されるビットライン７４を形成する。
酸化膜（ＨＴＯ）６８及びＢＰＳＧ膜７０を順次に積層
した後、リフロー（REFLOW）工程を通して前記ＢＰＳＧ
膜７０を平坦化させる。その後、フォトリソグラフィー
及びエッチング工程を通してセルのドレイン領域６６ｂ
の上部に積層されている層をウエットエッチング及びド
ライエッチング工程によって取り除いてビットラインコ
ンタクト７２を形成する。次いで、これらの上部に金属
層を蒸着し、これをフォトリソグラフィー及びエッチン
グ工程でパタニングすることにより、ビットラインコン
タクト７２を通してセルのドレイン領域６６ｂに電気的
に連結されるビットライン７４を形成する。
【００２６】但し、上述した従来の方法によれば、ＳＡ
Ｓ工程を行うために前記マスク（図７の６３）を追加し
なければならないという問題が発生する。また、ＳＡＳ
工程により露出された領域の酸化膜６２は取り除かれ、
露出されないビットラインコンタクト７２と近い領域に
のみ酸化膜６２が残存するが、後に続くコンタクト工程
でコンタクトプロファールを改善するためにウエットエ
ッチングを先に行うので、ＢＰＳＧ膜７０の下部のＨＴ
Ｏ膜６８とビットライン７４との距離（ｅ）が短くな
る。さらに、前記ウエットエッチング工程時、ＨＴＯ膜
６８が露出されると、前記ＨＴＯ膜６８のウエットエッ
チング率が高くて迅速にエッチングされて、ワードライ
ンとして提供されるコントロールゲート６０とビットラ
イン７４との絶縁能力は低下することにより、セル動作
時にエラーが発生することもある。したがって、ＨＴＯ
膜６８とビットライン７４との距離（ｅ）として一定の
距離は確保されるべきなので、デザインルール上、ワー
ドラインとして提供されるコントロールゲート６０の上
部に形成される酸化膜６２の厚さを厚くしておかねばな
らず、セルの縮小化が制限される。
Ｓ工程を行うために前記マスク（図７の６３）を追加し
なければならないという問題が発生する。また、ＳＡＳ
工程により露出された領域の酸化膜６２は取り除かれ、
露出されないビットラインコンタクト７２と近い領域に
のみ酸化膜６２が残存するが、後に続くコンタクト工程
でコンタクトプロファールを改善するためにウエットエ
ッチングを先に行うので、ＢＰＳＧ膜７０の下部のＨＴ
Ｏ膜６８とビットライン７４との距離（ｅ）が短くな
る。さらに、前記ウエットエッチング工程時、ＨＴＯ膜
６８が露出されると、前記ＨＴＯ膜６８のウエットエッ
チング率が高くて迅速にエッチングされて、ワードライ
ンとして提供されるコントロールゲート６０とビットラ
イン７４との絶縁能力は低下することにより、セル動作
時にエラーが発生することもある。したがって、ＨＴＯ
膜６８とビットライン７４との距離（ｅ）として一定の
距離は確保されるべきなので、デザインルール上、ワー
ドラインとして提供されるコントロールゲート６０の上
部に形成される酸化膜６２の厚さを厚くしておかねばな
らず、セルの縮小化が制限される。
【００２７】
【発明が解決しようとする課題】本発明の目的は、上述
した従来の方法による問題点を解決するためにＳＡＳ工
程を用いる不揮発性メモリ装置の製造方法において、マ
スクを追加することなく、ビットラインコンタクト領域
の工程マージンを確保することのできる不揮発性メモリ
装置の製造方法を提供することにある。
した従来の方法による問題点を解決するためにＳＡＳ工
程を用いる不揮発性メモリ装置の製造方法において、マ
スクを追加することなく、ビットラインコンタクト領域
の工程マージンを確保することのできる不揮発性メモリ
装置の製造方法を提供することにある。
【００２８】
【課題が解決するための手段】前記目的を達成するため
の本発明は、第１導電層とワードラインとして提供され
る第２導電層との積層ゲート構造を有する複数のセルが
形成されるメモリセルアレーを備える不揮発性メモリ装
置の製造方法において、（ａ）半導体基板の上部にフィ
ールド酸化膜を形成して前記基板にアクティブ領域を設
定する段階と、（ｂ）前記基板の上部にトンネル酸化
膜、第１導電層、層間誘電膜及び第２導電層を順次に形
成する段階と、（ｃ）前記アクティブ領域の上部に前記
第１導電層と第２導電層との積層ゲートを形成する段階
と、（ｄ）前記積層ゲートにより露出されたアクティブ
領域に第１不純物をイオン注入して第１濃度のソース／
ドレイン領域を形成する段階と、（ｅ）前記ワードライ
ンをエッチング用マスクとして用いて、露出されたフィ
ールド酸化膜を取り除く段階と、（ｆ）各セルのソース
領域とワードラインの一部を露出させた後、その露出さ
れたワードラインをマスクとして用いて第２不純物をイ
オン注入する段階とを備えることを特徴とする不揮発性
メモリ装置の製造方法を提供する。
の本発明は、第１導電層とワードラインとして提供され
る第２導電層との積層ゲート構造を有する複数のセルが
形成されるメモリセルアレーを備える不揮発性メモリ装
置の製造方法において、（ａ）半導体基板の上部にフィ
ールド酸化膜を形成して前記基板にアクティブ領域を設
定する段階と、（ｂ）前記基板の上部にトンネル酸化
膜、第１導電層、層間誘電膜及び第２導電層を順次に形
成する段階と、（ｃ）前記アクティブ領域の上部に前記
第１導電層と第２導電層との積層ゲートを形成する段階
と、（ｄ）前記積層ゲートにより露出されたアクティブ
領域に第１不純物をイオン注入して第１濃度のソース／
ドレイン領域を形成する段階と、（ｅ）前記ワードライ
ンをエッチング用マスクとして用いて、露出されたフィ
ールド酸化膜を取り除く段階と、（ｆ）各セルのソース
領域とワードラインの一部を露出させた後、その露出さ
れたワードラインをマスクとして用いて第２不純物をイ
オン注入する段階とを備えることを特徴とする不揮発性
メモリ装置の製造方法を提供する。
【００２９】望ましくは、前記（ｃ）、（ｄ）及び
（ｅ）段階は一つのフォトマスクを用いて行われる。
（ｅ）段階は一つのフォトマスクを用いて行われる。
【００３０】望ましくは、前記（ｂ）段階は、第１導電
層の上部に層間誘電膜を形成するまえに、前記アクティ
ブ領域間のフィールド酸化膜の一部を露出させて前記第
１導電層をエッチングすることにより、各セルの第１導
電層を分離させる段階をさらに備える。
層の上部に層間誘電膜を形成するまえに、前記アクティ
ブ領域間のフィールド酸化膜の一部を露出させて前記第
１導電層をエッチングすることにより、各セルの第１導
電層を分離させる段階をさらに備える。
【００３１】望ましくは、前記（ｆ）段階前又は後に、
セルのソース領域を露出させた後、その露出されたソー
ス領域に第３不純物をイオン注入して前記第１濃度より
低い第２濃度の不純物領域を形成する段階をさらに備え
る。
セルのソース領域を露出させた後、その露出されたソー
ス領域に第３不純物をイオン注入して前記第１濃度より
低い第２濃度の不純物領域を形成する段階をさらに備え
る。
【００３２】また、前記目的を達成するための本発明
は、第１導電層とワードラインとして提供される第２導
電層との積層ゲート構造を有する複数のセルが形成され
るメモリセルアレーを備える不揮発性メモリ装置の製造
方法において、（ａ）半導体基板の上部にフィールド酸
化膜を形成して前記基板にアクティブ領域を設定する段
階と、（ｂ）前記基板の上部にトンネル酸化膜、第１導
電層、層間誘電膜、第２導電層及び第１絶縁層を順次に
形成する段階と、（ｃ）前記アクティブ領域の上部に前
記第１導電層と第２導電層との積層ゲートを形成する段
階と、（ｄ）前記積層ゲートにより露出されたアクティ
ブ領域に第１不純物をイオン注入して第１濃度のソース
／ドレイン領域を形成する段階と、（ｅ）前記ワードラ
インをエッチング用マスクとして用いて露出されたフィ
ールド酸化膜を取り除く段階と、（ｆ）各セルのソース
領域とワードラインの一部を露出させた後、その露出さ
れたワードラインをマスクとして用いて第２不純物をイ
オン注入する段階とを備えることを特徴とする不揮発性
メモリ装置の製造方法を提供する。
は、第１導電層とワードラインとして提供される第２導
電層との積層ゲート構造を有する複数のセルが形成され
るメモリセルアレーを備える不揮発性メモリ装置の製造
方法において、（ａ）半導体基板の上部にフィールド酸
化膜を形成して前記基板にアクティブ領域を設定する段
階と、（ｂ）前記基板の上部にトンネル酸化膜、第１導
電層、層間誘電膜、第２導電層及び第１絶縁層を順次に
形成する段階と、（ｃ）前記アクティブ領域の上部に前
記第１導電層と第２導電層との積層ゲートを形成する段
階と、（ｄ）前記積層ゲートにより露出されたアクティ
ブ領域に第１不純物をイオン注入して第１濃度のソース
／ドレイン領域を形成する段階と、（ｅ）前記ワードラ
インをエッチング用マスクとして用いて露出されたフィ
ールド酸化膜を取り除く段階と、（ｆ）各セルのソース
領域とワードラインの一部を露出させた後、その露出さ
れたワードラインをマスクとして用いて第２不純物をイ
オン注入する段階とを備えることを特徴とする不揮発性
メモリ装置の製造方法を提供する。
【００３３】望ましくは、前記第１絶縁層は前記（ｅ）
段階進行中にいずれもエッチングされるか、或いは、前
記（ｅ）段階進行後、ワードラインの全体にかけて均一
の厚さで残存する。
段階進行中にいずれもエッチングされるか、或いは、前
記（ｅ）段階進行後、ワードラインの全体にかけて均一
の厚さで残存する。
【００３４】さらに、前記目的を達成するための本発明
は、第１導電層とワードラインとして提供される第２導
電層との積層ゲート構造を有する複数のセルが形成され
るメモリセルアレーと前記セルを駆動させるための周辺
回路部とを備える不揮発性メモリ装置の製造方法におい
て、（ａ）半導体基板の上部にフィールド酸化膜を形成
して前記基板にアクティブ領域を設定する段階と、
（ｂ）前記基板の上部にトンネル酸化膜、第１導電層、
層間誘電膜、第２導電層及び第１絶縁層を順次に形成す
る段階と、（ｃ）前記周辺回路部のアクティブ領域の上
部に前記第２導電層からなる単層ゲートを形成する段階
と、（ｄ）前記メモリセルアレーのアクティブ領域の上
部に前記第１導電層と第２導電層との積層ゲートを形成
する段階と、（ｅ）前記積層ゲートにより露出されたメ
モリセルアレーのアクティブ領域に第１不純物をイオン
注入して第１濃度を有するセルのソース／ドレイン領域
を形成する段階と、（ｆ）前記ワードラインをエッチン
グ用マスクとして用いて、露出されたフィールド酸化膜
を取り除く段階と、（ｇ）メモリセルアレーで各セルの
ソース領域と周辺回路部の所定のアクティブ領域を露出
させた後、第２不純物をイオン注入する段階とを備える
ことを特徴とする不揮発性メモリ装置の製造方法を提供
する。
は、第１導電層とワードラインとして提供される第２導
電層との積層ゲート構造を有する複数のセルが形成され
るメモリセルアレーと前記セルを駆動させるための周辺
回路部とを備える不揮発性メモリ装置の製造方法におい
て、（ａ）半導体基板の上部にフィールド酸化膜を形成
して前記基板にアクティブ領域を設定する段階と、
（ｂ）前記基板の上部にトンネル酸化膜、第１導電層、
層間誘電膜、第２導電層及び第１絶縁層を順次に形成す
る段階と、（ｃ）前記周辺回路部のアクティブ領域の上
部に前記第２導電層からなる単層ゲートを形成する段階
と、（ｄ）前記メモリセルアレーのアクティブ領域の上
部に前記第１導電層と第２導電層との積層ゲートを形成
する段階と、（ｅ）前記積層ゲートにより露出されたメ
モリセルアレーのアクティブ領域に第１不純物をイオン
注入して第１濃度を有するセルのソース／ドレイン領域
を形成する段階と、（ｆ）前記ワードラインをエッチン
グ用マスクとして用いて、露出されたフィールド酸化膜
を取り除く段階と、（ｇ）メモリセルアレーで各セルの
ソース領域と周辺回路部の所定のアクティブ領域を露出
させた後、第２不純物をイオン注入する段階とを備える
ことを特徴とする不揮発性メモリ装置の製造方法を提供
する。
【００３５】望ましくは、前記（ｂ）段階は、前記層間
誘電膜の上部に第２導電層を形成するまえに、周辺回路
部の層間誘電膜及び第１導電層を取り除く段階と、周辺
回路部のアクティブ領域の上部にゲート酸化膜を形成す
る段階とをさらに備える。
誘電膜の上部に第２導電層を形成するまえに、周辺回路
部の層間誘電膜及び第１導電層を取り除く段階と、周辺
回路部のアクティブ領域の上部にゲート酸化膜を形成す
る段階とをさらに備える。
【００３６】
【発明の実施の形態】以下、添付図面に基づいて本発明
の望ましい実施例を詳細に説明する。
の望ましい実施例を詳細に説明する。
【００３７】図９は本発明によるＮＯＲ型のフラッシュ
メモリ装置においてメモリセルアレーの一部を示したレ
イアウト図である。
メモリ装置においてメモリセルアレーの一部を示したレ
イアウト図である。
【００３８】図９を参照すれば、所定の間隔で形成され
る多数のビットライン（Ｂ／Ｌ）、ワードライン（Ｗ／
Ｌ）及びソースライン（ＣＳＬ）を含むメモリセルアレ
ーにおいて、前記ワードライン（Ｗ／Ｌ）と金属層から
なるビットライン（Ｂ／Ｌ）が直交する領域にフローテ
ィングゲート１１０とコントロールゲート１１４との積
層ゲート構造で単位セルが形成される。二つのセルは一
つのビットラインコンタクト１３０によりビットライン
（Ｂ／Ｌ）と連結される。
る多数のビットライン（Ｂ／Ｌ）、ワードライン（Ｗ／
Ｌ）及びソースライン（ＣＳＬ）を含むメモリセルアレ
ーにおいて、前記ワードライン（Ｗ／Ｌ）と金属層から
なるビットライン（Ｂ／Ｌ）が直交する領域にフローテ
ィングゲート１１０とコントロールゲート１１４との積
層ゲート構造で単位セルが形成される。二つのセルは一
つのビットラインコンタクト１３０によりビットライン
（Ｂ／Ｌ）と連結される。
【００３９】また、本発明のメモリセルアレーにおいて
は、アクティブ領域１０５がビットライン（Ｂ／Ｌ）と
平行に一直線で配置されるので、ワードライン方向に隣
接するセルのソース領域を連結させるためにＳＡＳ工程
により共通ソース領域（図９の“Ｃ”により定義され
る）が形成される。前記共通ソース領域には複数のビッ
トライン（Ｂ／Ｌ）ごとに一つのソースラインコンタク
トが形成される。前記ビットライン（Ｂ／Ｌ）と平行に
形成されたソースライン（ＣＳＬ）は前記ソースライン
コンタクトを通して共通ソース領域に電気的に連結され
る。
は、アクティブ領域１０５がビットライン（Ｂ／Ｌ）と
平行に一直線で配置されるので、ワードライン方向に隣
接するセルのソース領域を連結させるためにＳＡＳ工程
により共通ソース領域（図９の“Ｃ”により定義され
る）が形成される。前記共通ソース領域には複数のビッ
トライン（Ｂ／Ｌ）ごとに一つのソースラインコンタク
トが形成される。前記ビットライン（Ｂ／Ｌ）と平行に
形成されたソースライン（ＣＳＬ）は前記ソースライン
コンタクトを通して共通ソース領域に電気的に連結され
る。
【００４０】図１０乃至図１７は、本発明によるＮＯＲ
型のフラッシュメモリ装置の製造方法を説明するため
の、図９に示したｆ−ｆ’線における断面図である。
型のフラッシュメモリ装置の製造方法を説明するため
の、図９に示したｆ−ｆ’線における断面図である。
【００４１】図１０はウェル及びフィールド酸化膜１０
６を形成する段階を示す。ｐ型の半導体基板１００の表
面にフォトリソグラフィー及びイオン注入工程を用いて
ｎ型の不純物を注入した後、高温の熱処理を行ない、前
記ｎ型の不純物を所望の深さまで拡散させることによっ
て、ｎ型のウェル１０１を形成する。次に、フォトリソ
グラフィー及びイオン注入工程を用いて前記ｎ型のウェ
ル１０１を除いた基板の表面及び前記ｎ型のウェル１０
１内のメモリセルアレー領域にｐ型の不純物を注入した
後、これを高温熱処理により拡散させることにより、ｐ
型のウェル１０２，１０４を形成する。なお、通常、周
辺回路部のＮＭＯＳトランジスタの形成されるウェルを
ｐ型のウェル１０４と称し、前記ｎ型のウェル１０１内
のメモリセルアレー領域に形成されるウェルをポケット
ｐ型のウェル１０２と称する。
６を形成する段階を示す。ｐ型の半導体基板１００の表
面にフォトリソグラフィー及びイオン注入工程を用いて
ｎ型の不純物を注入した後、高温の熱処理を行ない、前
記ｎ型の不純物を所望の深さまで拡散させることによっ
て、ｎ型のウェル１０１を形成する。次に、フォトリソ
グラフィー及びイオン注入工程を用いて前記ｎ型のウェ
ル１０１を除いた基板の表面及び前記ｎ型のウェル１０
１内のメモリセルアレー領域にｐ型の不純物を注入した
後、これを高温熱処理により拡散させることにより、ｐ
型のウェル１０２，１０４を形成する。なお、通常、周
辺回路部のＮＭＯＳトランジスタの形成されるウェルを
ｐ型のウェル１０４と称し、前記ｎ型のウェル１０１内
のメモリセルアレー領域に形成されるウェルをポケット
ｐ型のウェル１０２と称する。
【００４２】上述したようにウェルを形成した後、通常
のアイソレーション工程、例えばＬＯＣＯＳ工程やバッ
ファ−ポリシリコンＬＯＣＯＳ（ＰＢＬ）工程を施して
前記基板１００の上部に４０００Å程度の厚さをもつフ
ィールド酸化膜１０６を形成して基板１００をアクティ
ブ領域とフィールド領域に区分する。その後、前記アク
ティブ領域とフィールド領域の境界部の不要な膜を取り
除くために犠牲酸化膜を形成した後、ウエットエッチン
グ工程でその犠牲酸化膜をいずれも取り除く。
のアイソレーション工程、例えばＬＯＣＯＳ工程やバッ
ファ−ポリシリコンＬＯＣＯＳ（ＰＢＬ）工程を施して
前記基板１００の上部に４０００Å程度の厚さをもつフ
ィールド酸化膜１０６を形成して基板１００をアクティ
ブ領域とフィールド領域に区分する。その後、前記アク
ティブ領域とフィールド領域の境界部の不要な膜を取り
除くために犠牲酸化膜を形成した後、ウエットエッチン
グ工程でその犠牲酸化膜をいずれも取り除く。
【００４３】次に、前記アクティブ領域の上部に薄い酸
化膜又は酸化窒化膜を１００Åの厚さで成長させること
により、トンネル酸化膜１０８を形成する。この際、セ
ルのスレショルド電圧を調節するため、前記フィールド
酸化膜１０６を形成した後、フォトリソグラフィーでセ
ル領域を限定し、ｐ型の不純物、例えばボロンやＢＦ 2
を１．５〜２．５×１０13イオン／ｃｍ2のドーズ量、
５０ｋｅＶ程度のエネルギーでイオン注入する段階をさ
らに設けることができる。
化膜又は酸化窒化膜を１００Åの厚さで成長させること
により、トンネル酸化膜１０８を形成する。この際、セ
ルのスレショルド電圧を調節するため、前記フィールド
酸化膜１０６を形成した後、フォトリソグラフィーでセ
ル領域を限定し、ｐ型の不純物、例えばボロンやＢＦ 2
を１．５〜２．５×１０13イオン／ｃｍ2のドーズ量、
５０ｋｅＶ程度のエネルギーでイオン注入する段階をさ
らに設けることができる。
【００４４】図１１はフローティングゲート１１０とし
て用いられる第１導電層１１０ａ、及び層間誘電膜１１
２を形成する段階を示す。上述したように、トンネル酸
化膜１０８を形成した後、その結果物の上部にフローテ
ィングゲート１１０に用いられる第１導電層１１０ａと
して、例えばポリシリコン層を化学気相蒸着（ＣＶＤ）
方法により１０００Å程度の厚さで蒸着し、リン（Ｐ）
を多量含有するＰＯＣｌ３を沈積して前記第１導電層１
１０ａをｎ+型としてドーピングさせる。その後、フォ
トリソグラフィー及びエッチング工程を通して、セル領
域のフィールド酸化膜１０６の上部の第１導電層１１０
ａをドライエッチングにより取り除くことによって、ビ
ットラインに応じて隣接するセルのフローティングゲー
トを分離させる。すなわち、前記フローティングゲート
１１０用の第１導電層１１０ａは、図９に示したよう
に、セルのアクティブ領域とフィールド領域の一部を覆
い、前記フィールド酸化膜１０６の一部領域から分離さ
れてビットライン方向に伸びるパターンで形成される。
上述したように、第１導電層１１０ａをエッチングする
とき、周辺回路部の当該第１導電層はフォトレジストパ
ターン（図示せず）でマスキングして残存させるか、或
いはいずれも取り除く。
て用いられる第１導電層１１０ａ、及び層間誘電膜１１
２を形成する段階を示す。上述したように、トンネル酸
化膜１０８を形成した後、その結果物の上部にフローテ
ィングゲート１１０に用いられる第１導電層１１０ａと
して、例えばポリシリコン層を化学気相蒸着（ＣＶＤ）
方法により１０００Å程度の厚さで蒸着し、リン（Ｐ）
を多量含有するＰＯＣｌ３を沈積して前記第１導電層１
１０ａをｎ+型としてドーピングさせる。その後、フォ
トリソグラフィー及びエッチング工程を通して、セル領
域のフィールド酸化膜１０６の上部の第１導電層１１０
ａをドライエッチングにより取り除くことによって、ビ
ットラインに応じて隣接するセルのフローティングゲー
トを分離させる。すなわち、前記フローティングゲート
１１０用の第１導電層１１０ａは、図９に示したよう
に、セルのアクティブ領域とフィールド領域の一部を覆
い、前記フィールド酸化膜１０６の一部領域から分離さ
れてビットライン方向に伸びるパターンで形成される。
上述したように、第１導電層１１０ａをエッチングする
とき、周辺回路部の当該第１導電層はフォトレジストパ
ターン（図示せず）でマスキングして残存させるか、或
いはいずれも取り除く。
【００４５】その結果物の上部にフローティングゲート
とコントロールゲートを絶縁させるための層間誘電膜１
１２として、例えばＯＮＯ膜を形成する。すなわち、前
記第１導電層１１０を酸化させて、厚さ約１００Åの第
１酸化膜を成長させた後、その上に厚さ約１３０Åの窒
化膜を蒸着し、その窒化膜を酸化させて厚さ約４０Åの
第２酸化膜を成長させることにより、１３０〜２００Å
程度の酸化膜をもつ、層間誘電膜１１２としてのＯＮＯ
膜を形成する。
とコントロールゲートを絶縁させるための層間誘電膜１
１２として、例えばＯＮＯ膜を形成する。すなわち、前
記第１導電層１１０を酸化させて、厚さ約１００Åの第
１酸化膜を成長させた後、その上に厚さ約１３０Åの窒
化膜を蒸着し、その窒化膜を酸化させて厚さ約４０Åの
第２酸化膜を成長させることにより、１３０〜２００Å
程度の酸化膜をもつ、層間誘電膜１１２としてのＯＮＯ
膜を形成する。
【００４６】図１２は周辺回路部の層間誘電膜１１２及
び前記フローティングゲート１１０に用いられる第１導
電層１１０ａを取り除く段階を示す。上述したように、
層間誘電膜１１２を形成した後、フォトリソグラフィー
により周辺回路部のみを露出するようにフォトレジスト
パターン１１１を形成する。次に、露出された周辺回路
部の層間誘電膜１１２及び第１導電層１１０ａをドライ
エッチング工程で順次に取り除く。残存する絶縁膜、す
なわちトンネル酸化膜１０８は基板１００の損傷を考慮
してウエットエッチング工程で取り除く。この際、周辺
回路部のフローティンングゲート１１０を提供するため
の第１導電層１１０ａを図１１の段階で取り除いた場合
は、前記層間誘電膜１１２の除去時にその下部の絶縁
膜、すなわちトンネル酸化膜１０８も取り除く。
び前記フローティングゲート１１０に用いられる第１導
電層１１０ａを取り除く段階を示す。上述したように、
層間誘電膜１１２を形成した後、フォトリソグラフィー
により周辺回路部のみを露出するようにフォトレジスト
パターン１１１を形成する。次に、露出された周辺回路
部の層間誘電膜１１２及び第１導電層１１０ａをドライ
エッチング工程で順次に取り除く。残存する絶縁膜、す
なわちトンネル酸化膜１０８は基板１００の損傷を考慮
してウエットエッチング工程で取り除く。この際、周辺
回路部のフローティンングゲート１１０を提供するため
の第１導電層１１０ａを図１１の段階で取り除いた場合
は、前記層間誘電膜１１２の除去時にその下部の絶縁
膜、すなわちトンネル酸化膜１０８も取り除く。
【００４７】図１３はゲート酸化膜１１３、コントロー
ルゲート１１４に用いられる第２導電層１１４ａ及び第
１絶縁層１１６を形成する段階を示す。上述したように
周辺回路部の層間誘電膜１１２、第１導電層１１０ａ、
及びトンネル酸化膜１０８を取り除いた後、熱酸化工程
により露出された周辺回路部のアクティブ領域に酸化膜
を成長させる。その結果、周辺回路トランジスタの形成
されるアクティブ領域にゲート酸化膜１１３が形成され
る。ここで、前記ゲート酸化膜１１３の厚さは周辺回路
トランジスタの駆動能力を基準にして決定される。すな
わち、動作電圧が５Ｖ以下の場合は１００〜１６０Å程
度の厚さでゲート酸化膜１１３を形成し、動作電圧が１
０Ｖ以上の場合は２００〜４００Å程度の厚さでゲート
酸化膜１１３を形成する。
ルゲート１１４に用いられる第２導電層１１４ａ及び第
１絶縁層１１６を形成する段階を示す。上述したように
周辺回路部の層間誘電膜１１２、第１導電層１１０ａ、
及びトンネル酸化膜１０８を取り除いた後、熱酸化工程
により露出された周辺回路部のアクティブ領域に酸化膜
を成長させる。その結果、周辺回路トランジスタの形成
されるアクティブ領域にゲート酸化膜１１３が形成され
る。ここで、前記ゲート酸化膜１１３の厚さは周辺回路
トランジスタの駆動能力を基準にして決定される。すな
わち、動作電圧が５Ｖ以下の場合は１００〜１６０Å程
度の厚さでゲート酸化膜１１３を形成し、動作電圧が１
０Ｖ以上の場合は２００〜４００Å程度の厚さでゲート
酸化膜１１３を形成する。
【００４８】こうして製造された結果物の上部に、コン
トロールゲート１１４に用いられる第２導電層１１４ａ
として、例えばｎ+型としてドーピングされたポリシリ
コン層とタングステンシリサイド（ＷＳｉx）、チタン
シリサイド（ＴｉＳｉx）、タンタルシリサイド（Ｔａ
Ｓｉx）のような金属シリサイド層を順次に積層してポ
リサイド層を形成する。望ましくは、前記ポリシリコン
層と金属シリサイド層はＣＶＤ方法によりそれぞれ１０
００Å及び１５００Åの厚さで形成する。前記第２導電
層１１４ａの上部には酸化膜、窒化膜又はその複合膜や
ポリシリコンと酸化膜又は窒化膜の複合膜を３０００〜
５０００Å程度の厚さで蒸着して第１絶縁層１１６を形
成する。前記第１絶縁層１１６は後に続くＳＡＳエッチ
ング工程でワードラインを保護する役割を果たす。
トロールゲート１１４に用いられる第２導電層１１４ａ
として、例えばｎ+型としてドーピングされたポリシリ
コン層とタングステンシリサイド（ＷＳｉx）、チタン
シリサイド（ＴｉＳｉx）、タンタルシリサイド（Ｔａ
Ｓｉx）のような金属シリサイド層を順次に積層してポ
リサイド層を形成する。望ましくは、前記ポリシリコン
層と金属シリサイド層はＣＶＤ方法によりそれぞれ１０
００Å及び１５００Åの厚さで形成する。前記第２導電
層１１４ａの上部には酸化膜、窒化膜又はその複合膜や
ポリシリコンと酸化膜又は窒化膜の複合膜を３０００〜
５０００Å程度の厚さで蒸着して第１絶縁層１１６を形
成する。前記第１絶縁層１１６は後に続くＳＡＳエッチ
ング工程でワードラインを保護する役割を果たす。
【００４９】図１４は周辺回路部のゲートパターンを形
成する段階を示す。上述したように、第１絶縁層１１６
を形成した後、フォトリソグラフィーによりメモリセル
アレーのワードラインパターン及び周辺回路部のゲート
パターンを形成するためのフォトレジストパターン１１
９を形成する。その後、前記フォトレジストパターン１
１９をエッチング用マスクとして用いて、露出された第
１絶縁層１１６、及び、第２導電層１１４ａをエッチン
グする。この際、前記フォトレジストパターン１１９が
厚くて、パターンが込み入っている領域にエッチングガ
スが均一に供給されないという問題点を解決するため、
露出された第１絶縁層１１６をエッチングした後、前記
フォトレジストパターン１１９を取り除き、前記フォト
レジストパターン１１９より、厚さが薄い第１絶縁層１
１６をエッチング用マスクとして用いて，露出された第
２導電層１１４ａをエッチングすることもできる。本工
程の結果として周辺回路部には第２導電層からなる単層
ゲート１１４ｂが形成される。 図１５はメモリセルア
レーの積層ゲートを形成する段階を示す。上述したよう
に、周辺回路部の単層ゲート１１４ｂを形成した後、フ
ォトリソグラフィーにより周辺回路部をマスキングする
ようにフォトレジストパターン１２０を形成する。次い
で、メモリセルアレー内の露出された第１絶縁層１１６
をエッチング用マスクとして用いて第２導電層１１４
ａ、層間誘電膜１１２、及び、第１導電層１１０ａを連
続的に取り除くことにより、フローティングゲート１１
０とコントロールゲート１１４との積層ゲートを形成す
る。この際、前記コントロールゲート１１４は隣接する
セルのコントロールゲート１１４と連結されてワードラ
インを形成する。
成する段階を示す。上述したように、第１絶縁層１１６
を形成した後、フォトリソグラフィーによりメモリセル
アレーのワードラインパターン及び周辺回路部のゲート
パターンを形成するためのフォトレジストパターン１１
９を形成する。その後、前記フォトレジストパターン１
１９をエッチング用マスクとして用いて、露出された第
１絶縁層１１６、及び、第２導電層１１４ａをエッチン
グする。この際、前記フォトレジストパターン１１９が
厚くて、パターンが込み入っている領域にエッチングガ
スが均一に供給されないという問題点を解決するため、
露出された第１絶縁層１１６をエッチングした後、前記
フォトレジストパターン１１９を取り除き、前記フォト
レジストパターン１１９より、厚さが薄い第１絶縁層１
１６をエッチング用マスクとして用いて，露出された第
２導電層１１４ａをエッチングすることもできる。本工
程の結果として周辺回路部には第２導電層からなる単層
ゲート１１４ｂが形成される。 図１５はメモリセルア
レーの積層ゲートを形成する段階を示す。上述したよう
に、周辺回路部の単層ゲート１１４ｂを形成した後、フ
ォトリソグラフィーにより周辺回路部をマスキングする
ようにフォトレジストパターン１２０を形成する。次い
で、メモリセルアレー内の露出された第１絶縁層１１６
をエッチング用マスクとして用いて第２導電層１１４
ａ、層間誘電膜１１２、及び、第１導電層１１０ａを連
続的に取り除くことにより、フローティングゲート１１
０とコントロールゲート１１４との積層ゲートを形成す
る。この際、前記コントロールゲート１１４は隣接する
セルのコントロールゲート１１４と連結されてワードラ
インを形成する。
【００５０】前記フォトレジストパターン１２０をイオ
ン注入マスクとして用いて、露出されたセル領域に第１
のｎ+不純物１２２、例えば砒素を６×１０15イオン／
ｃｍ2のドーズ量、７０ｋｅＶのエネルギーでイオン注
入する。この際、パタニングされたワードラインとして
提供されているコントロールゲート１１４とフィールド
酸化膜１０６がマスクとして作用するので、前記第１の
ｎ+不純物１２２はセルのソース／ドレイン領域のみに
注入される。引き続き、前記フォトレジストパターン１
２０をエッチング用マスクとして用いてメモリセルアレ
ー内の露出されたフィールド酸化膜１０６をいずれも取
り除く。この際、ワードラインとして提供されるコント
ロールゲート１１４の上部の第１絶縁層１１６はいずれ
も取り除かれるか、或いはワードラインとして提供され
るコントロールゲート１１４の全体にかけて均一な厚さ
で残存する。前記工程によりメモリセルアレー内のワー
ドラインとして提供されるコントロールゲート１１４が
形成されない領域のフィールド酸化膜１０６はいずれも
取り除かれるが、セルのドレイン領域にはフィールドト
ランジスタが形成されない。これにより、プログラム動
作時に印加される５Ｖ程度の電圧のみについて隣接する
セルとのアイソレーション条件を満たせばよい。このよ
うなアイソレーション特性はセルのｎ+拡散層距離と関
連付けられるので、フィールド酸化膜１０６の有無を問
わず、十分な絶縁能力を確保することができる。
ン注入マスクとして用いて、露出されたセル領域に第１
のｎ+不純物１２２、例えば砒素を６×１０15イオン／
ｃｍ2のドーズ量、７０ｋｅＶのエネルギーでイオン注
入する。この際、パタニングされたワードラインとして
提供されているコントロールゲート１１４とフィールド
酸化膜１０６がマスクとして作用するので、前記第１の
ｎ+不純物１２２はセルのソース／ドレイン領域のみに
注入される。引き続き、前記フォトレジストパターン１
２０をエッチング用マスクとして用いてメモリセルアレ
ー内の露出されたフィールド酸化膜１０６をいずれも取
り除く。この際、ワードラインとして提供されるコント
ロールゲート１１４の上部の第１絶縁層１１６はいずれ
も取り除かれるか、或いはワードラインとして提供され
るコントロールゲート１１４の全体にかけて均一な厚さ
で残存する。前記工程によりメモリセルアレー内のワー
ドラインとして提供されるコントロールゲート１１４が
形成されない領域のフィールド酸化膜１０６はいずれも
取り除かれるが、セルのドレイン領域にはフィールドト
ランジスタが形成されない。これにより、プログラム動
作時に印加される５Ｖ程度の電圧のみについて隣接する
セルとのアイソレーション条件を満たせばよい。このよ
うなアイソレーション特性はセルのｎ+拡散層距離と関
連付けられるので、フィールド酸化膜１０６の有無を問
わず、十分な絶縁能力を確保することができる。
【００５１】図１６は第２のｎ+不純物１２４をイオン
注入する段階を示す。上述したように、ＳＡＳエッチン
グ工程後、前記フォトレジストパターン１２０を取り除
く。次いで、フォトリソグラフィーにより周辺回路部の
ＮＭＯＳトランジスタ領域を露出させるフォトレジスト
パターン１２３を形成した後、前記フォトレジストパタ
ーン１２３をイオン注入マスクとして用いて第２のｎ+
不純物１２４、例えば砒素を６×１０15イオン／ｃｍ2
のドーズ量、７０ｋｅＶのエネルギーでイオン注入す
る。この際、前記フォトレジストパターン１２３はＳＡ
Ｓ工程により露出されたセルのアクティブソース領域の
うち、隣接するセルと連結される領域を露出させるよう
に形成する。これにより、露出されたアクティブソース
領域に第２のｎ+不純物１２４がイオン注入される。
注入する段階を示す。上述したように、ＳＡＳエッチン
グ工程後、前記フォトレジストパターン１２０を取り除
く。次いで、フォトリソグラフィーにより周辺回路部の
ＮＭＯＳトランジスタ領域を露出させるフォトレジスト
パターン１２３を形成した後、前記フォトレジストパタ
ーン１２３をイオン注入マスクとして用いて第２のｎ+
不純物１２４、例えば砒素を６×１０15イオン／ｃｍ2
のドーズ量、７０ｋｅＶのエネルギーでイオン注入す
る。この際、前記フォトレジストパターン１２３はＳＡ
Ｓ工程により露出されたセルのアクティブソース領域の
うち、隣接するセルと連結される領域を露出させるよう
に形成する。これにより、露出されたアクティブソース
領域に第２のｎ+不純物１２４がイオン注入される。
【００５２】ここで、セルのソース領域を１２Ｖ程度の
高電圧に耐えるＤＤ構造で形成するために、前記第２の
ｎ+不純物１２４をイオン注入する段階前又はその後に
周辺回路部の高電圧トランジスタ領域及びセルのソース
領域をともに露出させてｎ-不純物、例えばリンを２×
１０13イオン／ｃｍ2のドーズ量、５０ｋｅＶのエネル
ギーでイオン注入する段階をさらに備える。また、前記
ｎ-不純物を注入するためのマスク及びイオン注入工程
の追加を防止するために、セルのソース領域をドレイン
領域とともにｎ+接合のみで形成した後、消去動作時に
ソース領域に印加される電圧を５Ｖ程度に低め、ゲート
には負電圧を印加することで、高電圧の経路を採用しな
いこともできる。
高電圧に耐えるＤＤ構造で形成するために、前記第２の
ｎ+不純物１２４をイオン注入する段階前又はその後に
周辺回路部の高電圧トランジスタ領域及びセルのソース
領域をともに露出させてｎ-不純物、例えばリンを２×
１０13イオン／ｃｍ2のドーズ量、５０ｋｅＶのエネル
ギーでイオン注入する段階をさらに備える。また、前記
ｎ-不純物を注入するためのマスク及びイオン注入工程
の追加を防止するために、セルのソース領域をドレイン
領域とともにｎ+接合のみで形成した後、消去動作時に
ソース領域に印加される電圧を５Ｖ程度に低め、ゲート
には負電圧を印加することで、高電圧の経路を採用しな
いこともできる。
【００５３】さらに、周辺回路部のＰＭＯＳトランジス
タ領域（図示せず）をフォトリソグラフィー技術で露出
させた後、Ｐ型の不純物、例えばＢＦ2を５×１０15イ
オン／ｃｍ2のドーズ量、６０ｋｅＶのエネルギーでイ
オン注入する。かつ、周辺回路部のＮＭＯＳトランジス
タをＬＤＤ（lightly doped drain）構造で形成するた
めにＬＤＤ用のｎ-不純物をマスクなしに全面にイオン
注入する場合、ＳＡＳ工程前にＬＤＤ用のｎ-不純物を
イオン注入して前記ＳＡＳ工程により露出されるアクテ
ィブ領域のアイソレーション能力を低下させないように
すべきである。
タ領域（図示せず）をフォトリソグラフィー技術で露出
させた後、Ｐ型の不純物、例えばＢＦ2を５×１０15イ
オン／ｃｍ2のドーズ量、６０ｋｅＶのエネルギーでイ
オン注入する。かつ、周辺回路部のＮＭＯＳトランジス
タをＬＤＤ（lightly doped drain）構造で形成するた
めにＬＤＤ用のｎ-不純物をマスクなしに全面にイオン
注入する場合、ＳＡＳ工程前にＬＤＤ用のｎ-不純物を
イオン注入して前記ＳＡＳ工程により露出されるアクテ
ィブ領域のアイソレーション能力を低下させないように
すべきである。
【００５４】図１７はビットラインコンタクト１３０及
びビットライン１３２を形成する段階を示す。上述した
ように、第２のｎ+不純物１２４をイオン注入した後、
その結果物の上部に高温酸化膜（ＨＴＯ）を約１０００
Åの厚さで蒸着して第２絶縁層１２６を形成した後、そ
の上にＢＰＳＧ膜を約５０００Åの厚さで蒸着し、９０
０℃でリフロー工程を行い前記ＢＰＳＧ膜の表面を平坦
化することにより、平坦化層１２８を形成する。前記リ
フロー工程によって、以前の段階でイオン注入された第
１及び第２のｎ+不純物が拡散及び活性化してセルのソ
ース／ドレイン領域１２２ａ、周辺回路ＮＭＯＳトラン
ジスタのソース／ドレイン領域１２４ａ及びワードライ
ン方向に隣接するセルのソース領域を連結させるｎ+共
通ソース領域（図示せず）が形成される。
びビットライン１３２を形成する段階を示す。上述した
ように、第２のｎ+不純物１２４をイオン注入した後、
その結果物の上部に高温酸化膜（ＨＴＯ）を約１０００
Åの厚さで蒸着して第２絶縁層１２６を形成した後、そ
の上にＢＰＳＧ膜を約５０００Åの厚さで蒸着し、９０
０℃でリフロー工程を行い前記ＢＰＳＧ膜の表面を平坦
化することにより、平坦化層１２８を形成する。前記リ
フロー工程によって、以前の段階でイオン注入された第
１及び第２のｎ+不純物が拡散及び活性化してセルのソ
ース／ドレイン領域１２２ａ、周辺回路ＮＭＯＳトラン
ジスタのソース／ドレイン領域１２４ａ及びワードライ
ン方向に隣接するセルのソース領域を連結させるｎ+共
通ソース領域（図示せず）が形成される。
【００５５】フォトリソグラフィー及びエッチング工程
を通じて、セルのドレイン領域１２２ａの上部に積層さ
れている平坦化層１２８及び第２絶縁層１２６をウエッ
トエッチング及びドライエッチング工程により取り除い
てビットラインコンタクト１３０を形成する。この際、
図示してはいないが、１６〜３２ビットごとに一つずつ
前記共通ソース領域の上部に積層されている平坦化層１
２８及び第２絶縁層１２６もエッチングされてソースラ
インコンタクトが形成される。ここで、前記コンタクト
の形成時にウエットエッチングを使用することはコンタ
クトの縦横比を減少させてコンタクトプロファールを改
善するためである。
を通じて、セルのドレイン領域１２２ａの上部に積層さ
れている平坦化層１２８及び第２絶縁層１２６をウエッ
トエッチング及びドライエッチング工程により取り除い
てビットラインコンタクト１３０を形成する。この際、
図示してはいないが、１６〜３２ビットごとに一つずつ
前記共通ソース領域の上部に積層されている平坦化層１
２８及び第２絶縁層１２６もエッチングされてソースラ
インコンタクトが形成される。ここで、前記コンタクト
の形成時にウエットエッチングを使用することはコンタ
クトの縦横比を減少させてコンタクトプロファールを改
善するためである。
【００５６】次いで、前記コンタクトが形成された結果
物の上部に金属層、例えばシリサイド層やポリサイド層
又はアルミニウムメタル層を蒸着し、これをフォトリソ
グラフィー及びエッチング工程によりパタニングするこ
とにより、ビットラインコンタクト１３０を通してセル
のドレイン領域１２２ａに電気的に連結されるビットラ
イン１３２を形成する。この際、ソースラインコンタク
トを通してセルの共通ソース領域に電気的に連結される
ソースライン（図示せず）がともに形成される。 その
後、多層配線を要する場合には、金属コンタクト及び金
属層の形成工程を追加した後、その結果物の上部に保護
層（図示せず）を形成してＮＯＲ型のフラッシュメモリ
装置を完成する。
物の上部に金属層、例えばシリサイド層やポリサイド層
又はアルミニウムメタル層を蒸着し、これをフォトリソ
グラフィー及びエッチング工程によりパタニングするこ
とにより、ビットラインコンタクト１３０を通してセル
のドレイン領域１２２ａに電気的に連結されるビットラ
イン１３２を形成する。この際、ソースラインコンタク
トを通してセルの共通ソース領域に電気的に連結される
ソースライン（図示せず）がともに形成される。 その
後、多層配線を要する場合には、金属コンタクト及び金
属層の形成工程を追加した後、その結果物の上部に保護
層（図示せず）を形成してＮＯＲ型のフラッシュメモリ
装置を完成する。
【００５７】以下、従来のＳＡＳ工程と本発明によるＳ
ＡＳ工程の差異を図面を参照して詳細に説明する。
ＡＳ工程の差異を図面を参照して詳細に説明する。
【００５８】図１８Ａ及び図１８Ｂは図６に示した従来
の不揮発性メモリ装置においてＳＡＳ工程が進む前およ
び当該工程が進んだ後の構造を示した断面図であり、図
１９Ａ及び図１９Ｂは図９に示した本発明の不揮発性メ
モリ装置においてＳＡＳ工程が進む前および当該工程が
進んだ後の構造を示した断面図である。
の不揮発性メモリ装置においてＳＡＳ工程が進む前およ
び当該工程が進んだ後の構造を示した断面図であり、図
１９Ａ及び図１９Ｂは図９に示した本発明の不揮発性メ
モリ装置においてＳＡＳ工程が進む前および当該工程が
進んだ後の構造を示した断面図である。
【００５９】図１８Ａ及び図１８Ｂに示したように、従
来のＳＡＳ工程によれば、第２ポリシリコン層６０ａと
酸化膜６２をワードラインパターンでパタニングした
後、ＳＡＳ工程のためのフォトレジストパターン６３を
形成し、前記フォトレジストパターン６３をエッチング
用マスクとして用いて露出されたフィールド酸化膜５２
をエッチングする。この際、ＳＡＳ工程により露出され
た領域の酸化膜６２はいずれも取り除かれるが、露出さ
れないビットラインコンタクト領域では酸化膜６２が残
存する。
来のＳＡＳ工程によれば、第２ポリシリコン層６０ａと
酸化膜６２をワードラインパターンでパタニングした
後、ＳＡＳ工程のためのフォトレジストパターン６３を
形成し、前記フォトレジストパターン６３をエッチング
用マスクとして用いて露出されたフィールド酸化膜５２
をエッチングする。この際、ＳＡＳ工程により露出され
た領域の酸化膜６２はいずれも取り除かれるが、露出さ
れないビットラインコンタクト領域では酸化膜６２が残
存する。
【００６０】一方、図１９Ａ及び図１９Ｂに示したよう
に、本発明のＳＡＳ工程によれば、第２導電層１１４ａ
と第１導電層１１０ａをエッチングしてメモリセルアレ
ーのワードラインパターン及び周辺回路部のゲートパタ
ーンを形成した後、フォトリソグラフィーにより周辺回
路部をマスキングするようにフォトレジストパターン
（図示せず）を形成する。次いで、前記フォトレジスト
パターンを用いてメモリセルアレーの層間誘電膜及び第
１導電層（図示せず）をエッチングして積層ゲートを形
成した後、前記フォトレジストパターンを用いてメモリ
セルアレー内の露出されたフィールド酸化膜１０６をエ
ッチングする。このような工程により共通ソース領域の
形成される領域のみならず、ビットラインコンタクトに
隣接する領域も露出される。したがって、前記第１絶縁
層１１６は露出されたフィールド酸化膜１０６のエッチ
ング時にともにエッチングされるか、或いはワードライ
ンとして提供されたコントロールゲート１１４の全体に
かけて均一な厚さで残存する。これにより、ビットライ
ンコンタクト領域における工程マージン（ｅ）、すなわ
ちビットライン１３２と第２絶縁層１２６との距離
（ｅ）を十分に確保することができる。
に、本発明のＳＡＳ工程によれば、第２導電層１１４ａ
と第１導電層１１０ａをエッチングしてメモリセルアレ
ーのワードラインパターン及び周辺回路部のゲートパタ
ーンを形成した後、フォトリソグラフィーにより周辺回
路部をマスキングするようにフォトレジストパターン
（図示せず）を形成する。次いで、前記フォトレジスト
パターンを用いてメモリセルアレーの層間誘電膜及び第
１導電層（図示せず）をエッチングして積層ゲートを形
成した後、前記フォトレジストパターンを用いてメモリ
セルアレー内の露出されたフィールド酸化膜１０６をエ
ッチングする。このような工程により共通ソース領域の
形成される領域のみならず、ビットラインコンタクトに
隣接する領域も露出される。したがって、前記第１絶縁
層１１６は露出されたフィールド酸化膜１０６のエッチ
ング時にともにエッチングされるか、或いはワードライ
ンとして提供されたコントロールゲート１１４の全体に
かけて均一な厚さで残存する。これにより、ビットライ
ンコンタクト領域における工程マージン（ｅ）、すなわ
ちビットライン１３２と第２絶縁層１２６との距離
（ｅ）を十分に確保することができる。
【００６１】
【発明の効果】上述したように、本発明による不揮発性
メモリ装置の製造方法によれば、メモリセルアレーの積
層ゲートを形成するためのマスクを用いてＳＡＳエッチ
ング工程を行うので、別途のＳＡＳ工程用のマスクが不
要である。また、ワードラインの上部に形成される第１
絶縁層がＳＡＳエッチング工程後にいずれも取り除かれ
るか、或いはワードラインの全体にかけて均一な厚さで
残存するので、ビットラインコンタクト領域における工
程マージンを十分に確保することができる。
メモリ装置の製造方法によれば、メモリセルアレーの積
層ゲートを形成するためのマスクを用いてＳＡＳエッチ
ング工程を行うので、別途のＳＡＳ工程用のマスクが不
要である。また、ワードラインの上部に形成される第１
絶縁層がＳＡＳエッチング工程後にいずれも取り除かれ
るか、或いはワードラインの全体にかけて均一な厚さで
残存するので、ビットラインコンタクト領域における工
程マージンを十分に確保することができる。
【００６２】以上、本発明の望ましい実施例を参照して
説明したが、本発明はこれらに限るものでなく、各種の
変形が当該技術分野における通常の知識を持つ者により
可能なのは明らかである。
説明したが、本発明はこれらに限るものでなく、各種の
変形が当該技術分野における通常の知識を持つ者により
可能なのは明らかである。
【図１】 従来の方法によるＮＯＲ型の不揮発性メモリ
装置において、メモリセルアレーの一部を示したレイア
ウト図。
装置において、メモリセルアレーの一部を示したレイア
ウト図。
【図２】 図１に示したセルアレーの等価回路図。
【図３】 図１のセルアレーにおいて、単位セルの垂直
構造を示した断面図。
構造を示した断面図。
【図４】 図１のセルアレーにおいて、アクティブソー
ス領域とワードラインとの間にミスアラインが発生する
場合を示したレイアウト図。
ス領域とワードラインとの間にミスアラインが発生する
場合を示したレイアウト図。
【図５】 図５Ａ及びＢは図４のＡ１−Ａ１’線及びＡ
２−Ａ２’線による断面図。
２−Ａ２’線による断面図。
【図６】 従来の他の方法によるＮＯＲ型の不揮発性メ
モリ装置において、メモリセルアレーの一部を示したレ
イアウト図。
モリ装置において、メモリセルアレーの一部を示したレ
イアウト図。
【図７】 図７Ａ及びＢは図６に示した装置の製造方法
を説明するための断面図。
を説明するための断面図。
【図８】 図８Ａ及びＢは図６に示した装置の製造方法
を説明するための断面図。
を説明するための断面図。
【図９】 本発明によるＮＯＲ型の不揮発性メモリ装置
において、メモリセルアレーの一部を示したレイアウト
図。
において、メモリセルアレーの一部を示したレイアウト
図。
【図１０】 図９に示したｆ−ｆ’線よる本発明のＮＯ
Ｒ型のフラッシュメモリ装置の製造方法を説明するため
の断面図。
Ｒ型のフラッシュメモリ装置の製造方法を説明するため
の断面図。
【図１１】 図９に示したｆ−ｆ’線よる本発明のＮＯ
Ｒ型のフラッシュメモリ装置の製造方法を説明するため
の断面図。
Ｒ型のフラッシュメモリ装置の製造方法を説明するため
の断面図。
【図１２】 図９に示したｆ−ｆ’線よる本発明のＮＯ
Ｒ型のフラッシュメモリ装置の製造方法を説明するため
の断面図。
Ｒ型のフラッシュメモリ装置の製造方法を説明するため
の断面図。
【図１３】 図９に示したｆ−ｆ’線よる本発明のＮＯ
Ｒ型のフラッシュメモリ装置の製造方法を説明するため
の断面図。
Ｒ型のフラッシュメモリ装置の製造方法を説明するため
の断面図。
【図１４】 図９に示したｆ−ｆ’線よる本発明のＮＯ
Ｒ型のフラッシュメモリ装置の製造方法を説明するため
の断面図。
Ｒ型のフラッシュメモリ装置の製造方法を説明するため
の断面図。
【図１５】 図９に示したｆ−ｆ’線よる本発明のＮＯ
Ｒ型のフラッシュメモリ装置の製造方法を説明するため
の断面図。
Ｒ型のフラッシュメモリ装置の製造方法を説明するため
の断面図。
【図１６】 図９に示したｆ−ｆ’線よる本発明のＮＯ
Ｒ型のフラッシュメモリ装置の製造方法を説明するため
の断面図。
Ｒ型のフラッシュメモリ装置の製造方法を説明するため
の断面図。
【図１７】 図９に示したｆ−ｆ’線よる本発明のＮＯ
Ｒ型のフラッシュメモリ装置の製造方法を説明するため
の断面図。
Ｒ型のフラッシュメモリ装置の製造方法を説明するため
の断面図。
【図１８】 図１８Ａ及びＢは図６に示した従来の不揮
発性メモリ装置において、ＳＡＳ工程進行前、後の構造
を示した断面図。
発性メモリ装置において、ＳＡＳ工程進行前、後の構造
を示した断面図。
【図１９】 図１９Ａ及びＢは図９に示した本発明の不
揮発性メモリ装置において、ＳＡＳ工程進行前、後の構
造を示した断面図。
揮発性メモリ装置において、ＳＡＳ工程進行前、後の構
造を示した断面図。
１０…半導体基板 １１…アクティブ領域 １４…トンネル酸化膜 １６…フローティングゲート １８…層間誘電膜 ２０…コントロールゲート ２４ａ…ソース領域 ２４ｂ…ドレイン領域 ２８…ビットラインコンタクト ５０…半導体基板 ５１…アクティブ領域 ５２…フィールド酸化膜 ５４…トンネル酸化膜 ５６…フローティングゲート ５６ａ…第１ポリシリコン層 ５８…層間誘電膜 ６０…コントロールゲート ６２…酸化膜 ６３…フォトレジストパターン ６４…ｎ+不純物 ６６ｂ…セルのドレイン領域 ６８…高温酸化膜（ＨＴＯ膜） ７０…ＢＰＳＧ膜 ７２…ビットラインコンタクト ７４…ビットライン １００…基板 １０１…ｎ型のウェル １０２…ｐ型のウェル １０４…ｐ型のウェル １０５…アクティブ領域 １０６…フィールド酸化膜 １０８…トンネル酸化膜 １１０…フローティングゲート １１０ａ…第１導電層 １１１…フォトレジストパターン １１２…層間誘電膜 １１３…ゲート酸化膜 １１４…コントロールゲート １１４ａ…第２導電層 １１４ｂ…周辺回路部の単層ゲート １１６…第１絶縁層 １１９…フォトレジストパターン １２０…フォトレジストパターン １２２…第１のｎ+不純物 １２２ａ…セルのソースドレイン領域 １２３…フォトレジストパターン １２４…第２のｎ+不純物 １２４ａ…周辺ＮＭＯＳトランジスタのソースドレイン
領域 １２６…第２絶縁層 １２８…ＢＰＳＧの平坦化層 １３０…ビットラインコンタクト １３２…ビットライン
領域 １２６…第２絶縁層 １２８…ＢＰＳＧの平坦化層 １３０…ビットラインコンタクト １３２…ビットライン
Claims (16)
- 【請求項１】 第１導電層とワードラインとして提供さ
れる第２導電層との積層ゲート構造を有する複数のセル
が形成されるメモリセルアレーを備える不揮発性メモリ
装置の製造方法において、 （ａ）半導体基板の上部にフィールド酸化膜を形成して
前記基板にアクティブ領域を設定する段階と、 （ｂ）前記基板の上部にトンネル酸化膜、第１導電層、
層間誘電膜及び第２導電層を順次に形成する段階と、 （ｃ）前記アクティブ領域の上部に前記第１導電層と第
２導電層との積層ゲートを形成する段階と、 （ｄ）前記積層ゲートにより露出されたアクティブ領域
に第１不純物をイオン注入して第１濃度のソース／ドレ
イン領域を形成する段階と、 （ｅ）前記ワードラインをエッチング用マスクとして用
いて、露出されたフィールド酸化膜を取り除く段階と、 （ｆ）各セルのソース領域とワードラインの一部を露出
させた後、その露出されたワードラインをマスクとして
用いて第２不純物をイオン注入する段階とを備えること
を特徴とする不揮発性メモリ装置の製造方法。 - 【請求項２】 前記（ｃ）、（ｄ）及び（ｅ）段階は一
つのフォトマスクを用いて行われることを特徴とする請
求項１に記載の不揮発性メモリ装置の製造方法。 - 【請求項３】 前記（ｂ）段階は、第１導電層の上部に
層間誘電膜を形成するまえに、前記アクティブ領域間の
フィールド酸化膜の一部を露出させて前記第１導電層を
エッチングすることにより、各セルの第１導電層を分離
させる段階をさらに備えることを特徴とする請求項１に
記載の不揮発性メモリ装置の製造方法。 - 【請求項４】 前記（ｆ）段階前又は後に、セルのソー
ス領域を露出させた後、その露出されたソース領域に第
３不純物をイオン注入して前記第１濃度より低い第２濃
度の不純物領域を形成する段階をさらに備えることを特
徴とする請求項１に記載の不揮発性メモリ装置の製造方
法。 - 【請求項５】 第１導電層とワードラインとして提供さ
れる第２導電層との積層ゲート構造を有する複数のセル
が形成されるメモリセルアレーを備える不揮発性メモリ
装置の製造方法において、 （ａ）半導体基板の上部にフィールド酸化膜を形成して
前記基板にアクティブ領域を設定する段階と、 （ｂ）前記基板の上部にトンネル酸化膜、第１導電層、
層間誘電膜、第２導電層及び第１絶縁層を順次に形成す
る段階と、 （ｃ）前記アクティブ領域の上部に前記第１導電層と第
２導電層との積層ゲートを形成する段階と、 （ｄ）前記積層ゲートにより露出されたアクティブ領域
に第１不純物をイオン注入して第１濃度のソース／ドレ
イン領域を形成する段階と、 （ｅ）前記ワードラインをエッチング用マスクとして用
いて露出されたフィールド酸化膜を取り除く段階と、 （ｆ）各セルのソース領域とワードラインの一部を露出
させた後、その露出されたワードラインをマスクとして
用いて第２不純物をイオン注入する段階とを備えること
を特徴とする不揮発性メモリ装置の製造方法。 - 【請求項６】 前記（ｃ）、（ｄ）及び（ｅ）段階は一
つのフォトマスクを用いて行われることを特徴とする請
求項５に記載の不揮発性メモリ装置の製造方法。 - 【請求項７】 前記第１絶縁層は前記（ｅ）段階進行中
にいずれもエッチングされることを特徴とする請求項５
に記載の不揮発性メモリ装置の製造方法。 - 【請求項８】 前記第１絶縁層は前記（ｅ）段階進行
後、ワードラインの全体にかけて均一の厚さで残存する
ことを特徴とする請求項５に記載の不揮発性メモリ装置
の製造方法。 - 【請求項９】 第１導電層とワードラインとして提供さ
れる第２導電層との積層ゲート構造を有する複数のセル
が形成されるメモリセルアレーと前記セルを駆動させる
ための周辺回路部とを備える不揮発性メモリ装置の製造
方法において、 （ａ）半導体基板の上部にフィールド酸化膜を形成して
前記基板にアクティブ領域を設定する段階と、 （ｂ）前記基板の上部にトンネル酸化膜、第１導電層、
層間誘電膜、第２導電層及び第１絶縁層を順次に形成す
る段階と、 （ｃ）前記周辺回路部のアクティブ領域の上部に前記第
２導電層からなる単層ゲートを形成する段階と、 （ｄ）前記メモリセルアレーのアクティブ領域の上部に
前記第１導電層と第２導電層との積層ゲートを形成する
段階と、 （ｅ）前記積層ゲートにより露出されたメモリセルアレ
ーのアクティブ領域に第１不純物をイオン注入して第１
濃度を有するセルのソース／ドレイン領域を形成する段
階と、 （ｆ）前記ワードラインをエッチング用マスクとして用
いて露出されたフィールド酸化膜を取り除く段階と、 （ｇ）メモリセルアレーで各セルのソース領域と周辺回
路部の所定のアクティブ領域を露出させた後、第２不純
物をイオン注入する段階とを備えることを特徴とする不
揮発性メモリ装置の製造方法。 - 【請求項１０】 前記（ｄ）、（ｅ）及び（ｆ）段階は
一つのフォトマスクを用いて行われることを特徴とする
請求項９に記載の不揮発性メモリ装置の製造方法。 - 【請求項１１】 前記（ｂ）段階は、第１導電層の上部
に層間誘電膜を形成するまえに、前記メモリセルアレー
のアクティブ領域間のフィールド酸化膜の一部を露出さ
せて前記第１導電層をエッチングすることにより、各セ
ルの第１導電層を分離させる段階をさらに備えることを
特徴とする請求項９に記載の不揮発性メモリ装置の製造
方法。 - 【請求項１２】 前記（ｂ）段階は、前記層間誘電膜の
上部に第２導電層を形成するまえに、周辺回路部の層間
誘電膜及び第１導電層を取り除く段階と、周辺回路部の
アクティブ領域の上部にゲート酸化膜を形成する段階と
をさらに備えることを特徴とする請求項９に記載の不揮
発性メモリ装置の製造方法。 - 【請求項１３】 前記第１絶縁層は前記（ｆ）段階進行
中にいずれもエッチングされることを特徴とする請求項
９に記載の不揮発性メモリ装置の製造方法。 - 【請求項１４】 前記第１絶縁層は前記（ｆ）段階進行
後、ワードラインの全体にかけて均一の厚さで残存する
ことを特徴とする請求項９に記載の不揮発性メモリ装置
の製造方法。 - 【請求項１５】 前記（ｇ）段階前又は後に、前記セル
のソース領域を露出させた後、その露出されたソース領
域に第３不純物をイオン注入して前記第１濃度より低い
第２濃度の不純物領域を形成する段階をさらに備えるこ
とを特徴とする請求項９に記載の不揮発性メモリ装置の
製造方法。 - 【請求項１６】 前記セルのソース領域を露出させると
き、前記周辺回路部で高電圧素子の形成される領域をと
もに露出させることを特徴とする請求項１５に記載の不
揮発性メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR98P10517 | 1998-03-26 | ||
| KR1019980010517A KR100295149B1 (ko) | 1998-03-26 | 1998-03-26 | 셀프-얼라인소오스공정을이용하는비휘발성메모리장치의제조방법 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007168130A Division JP4065310B2 (ja) | 1998-03-26 | 2007-06-26 | セルフアラインソース工程を用いる不揮発性メモリ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297968A true JPH11297968A (ja) | 1999-10-29 |
Family
ID=19535426
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10367442A Pending JPH11297968A (ja) | 1998-03-26 | 1998-12-24 | セルフアラインソース工程を用いる不揮発性メモリ装置の製造方法 |
| JP2007168130A Expired - Fee Related JP4065310B2 (ja) | 1998-03-26 | 2007-06-26 | セルフアラインソース工程を用いる不揮発性メモリ装置の製造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007168130A Expired - Fee Related JP4065310B2 (ja) | 1998-03-26 | 2007-06-26 | セルフアラインソース工程を用いる不揮発性メモリ装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6365457B1 (ja) |
| JP (2) | JPH11297968A (ja) |
| KR (1) | KR100295149B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010518628A (ja) * | 2007-02-06 | 2010-05-27 | マキシム・インテグレイテッド・プロダクツ・インコーポレイテッド | ワンタイムまたはマルチタイムプログラマブルデバイス |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5925907A (en) * | 1995-09-29 | 1999-07-20 | Nippon Steel Corporaition | Semiconductor device including transistor with composite gate structure and transistor with single gate structure |
| US6787844B2 (en) * | 1995-09-29 | 2004-09-07 | Nippon Steel Corporation | Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same |
| US6680257B2 (en) * | 2001-07-30 | 2004-01-20 | Eon Silicon Devices, Inc. | Alternative related to SAS in flash EEPROM |
| US6492679B1 (en) * | 2001-08-03 | 2002-12-10 | Semiconductor Components Industries Llc | Method for manufacturing a high voltage MOSFET device with reduced on-resistance |
| US6841447B1 (en) * | 2002-08-30 | 2005-01-11 | Lattice Semiconductor Corporation | EEPROM device having an isolation-bounded tunnel capacitor and fabrication process |
| US6962852B2 (en) | 2003-03-19 | 2005-11-08 | Promos Technologies Inc. | Nonvolatile memories and methods of fabrication |
| US6962851B2 (en) * | 2003-03-19 | 2005-11-08 | Promos Technologies, Inc. | Nonvolatile memories and methods of fabrication |
| US6995060B2 (en) * | 2003-03-19 | 2006-02-07 | Promos Technologies Inc. | Fabrication of integrated circuit elements in structures with protruding features |
| US6893921B2 (en) * | 2003-04-10 | 2005-05-17 | Mosel Vitelic, Inc. | Nonvolatile memories with a floating gate having an upward protrusion |
| US6846712B2 (en) * | 2003-05-16 | 2005-01-25 | Promos Technologies Inc. | Fabrication of gate dielectric in nonvolatile memories having select, floating and control gates |
| US7214585B2 (en) * | 2003-05-16 | 2007-05-08 | Promos Technologies Inc. | Methods of fabricating integrated circuits with openings that allow electrical contact to conductive features having self-aligned edges |
| US6902974B2 (en) * | 2003-05-16 | 2005-06-07 | Promos Technologies Inc. | Fabrication of conductive gates for nonvolatile memories from layers with protruding portions |
| US6974739B2 (en) * | 2003-05-16 | 2005-12-13 | Promos Technologies Inc. | Fabrication of dielectric on a gate surface to insulate the gate from another element of an integrated circuit |
| US7052947B2 (en) * | 2003-07-30 | 2006-05-30 | Promos Technologies Inc. | Fabrication of gate dielectric in nonvolatile memories in which a memory cell has multiple floating gates |
| US7060565B2 (en) * | 2003-07-30 | 2006-06-13 | Promos Technologies Inc. | Fabrication of dielectric for a nonvolatile memory cell having multiple floating gates |
| US6885044B2 (en) * | 2003-07-30 | 2005-04-26 | Promos Technologies, Inc. | Arrays of nonvolatile memory cells wherein each cell has two conductive floating gates |
| US6951782B2 (en) * | 2003-07-30 | 2005-10-04 | Promos Technologies, Inc. | Nonvolatile memory cell with multiple floating gates formed after the select gate and having upward protrusions |
| US7101757B2 (en) * | 2003-07-30 | 2006-09-05 | Promos Technologies, Inc. | Nonvolatile memory cells with buried channel transistors |
| US7169667B2 (en) * | 2003-07-30 | 2007-01-30 | Promos Technologies Inc. | Nonvolatile memory cell with multiple floating gates formed after the select gate |
| US7148104B2 (en) * | 2004-03-10 | 2006-12-12 | Promos Technologies Inc. | Fabrication of conductive lines interconnecting first conductive gates in nonvolatile memories having second conductive gates provided by conductive gate lines, wherein the adjacent conductive gate lines for the adjacent columns are spaced from each other, and non-volatile memory structures |
| US7238575B2 (en) | 2004-03-10 | 2007-07-03 | Promos Technologies, Inc. | Fabrication of conductive lines interconnecting conductive gates in nonvolatile memories, and non-volatile memory structures |
| KR100691490B1 (ko) * | 2005-04-29 | 2007-03-09 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 게이트 형성 방법 |
| KR100816755B1 (ko) * | 2006-10-19 | 2008-03-25 | 삼성전자주식회사 | 플래시 메모리 장치 및 그 제조방법 |
| US10535574B2 (en) * | 2017-09-20 | 2020-01-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cell-like floating-gate test structure |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2982580B2 (ja) * | 1993-10-07 | 1999-11-22 | 日本電気株式会社 | 不揮発性半導体装置の製造方法 |
| JP3259418B2 (ja) * | 1993-03-26 | 2002-02-25 | ソニー株式会社 | フローティングゲートを有する半導体装置とその製造方法 |
| JP2924622B2 (ja) * | 1993-12-28 | 1999-07-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR0161402B1 (ko) * | 1995-03-22 | 1998-12-01 | 김광호 | 불휘발성 메모리 제조방법 |
| KR0144902B1 (ko) * | 1995-04-17 | 1998-07-01 | 김광호 | 불휘발성 메모리장치 및 그 제조방법 |
| JPH0982924A (ja) * | 1995-09-14 | 1997-03-28 | Toshiba Corp | 半導体記憶装置の製造方法 |
-
1998
- 1998-03-26 KR KR1019980010517A patent/KR100295149B1/ko not_active IP Right Cessation
- 1998-12-24 JP JP10367442A patent/JPH11297968A/ja active Pending
-
1999
- 1999-03-25 US US09/275,809 patent/US6365457B1/en not_active Expired - Fee Related
-
2007
- 2007-06-26 JP JP2007168130A patent/JP4065310B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010518628A (ja) * | 2007-02-06 | 2010-05-27 | マキシム・インテグレイテッド・プロダクツ・インコーポレイテッド | ワンタイムまたはマルチタイムプログラマブルデバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4065310B2 (ja) | 2008-03-26 |
| US6365457B1 (en) | 2002-04-02 |
| KR19990075948A (ko) | 1999-10-15 |
| KR100295149B1 (ko) | 2001-07-12 |
| JP2007281514A (ja) | 2007-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4065310B2 (ja) | セルフアラインソース工程を用いる不揮発性メモリ装置の製造方法 | |
| JP3625661B2 (ja) | 不揮発性メモリ装置及びその動作方法 | |
| US6372577B1 (en) | Core cell structure and corresponding process for NAND type performance flash memory device | |
| JP4463954B2 (ja) | セルアレー領域内にバルクバイアスコンタクト構造を備える不揮発性メモリ素子 | |
| US6197639B1 (en) | Method for manufacturing NOR-type flash memory device | |
| US5712178A (en) | Non-volatile semiconductor memory device and method for manufacturing the same | |
| US6900086B2 (en) | Semiconductor device having MISFETs | |
| US5953254A (en) | Serial flash memory | |
| US6316293B1 (en) | Method of forming a nand-type flash memory device having a non-stacked gate transistor structure | |
| US20060214254A1 (en) | Semiconductor device and manufacturing method of the same | |
| JP5289650B2 (ja) | ポリキャップの除去により容易なポリ１コンタクトが得られるｎａｎｄ型フラッシュメモリ装置の製造方法 | |
| US7387933B2 (en) | EEPROM device and method of fabricating the same | |
| JP4247762B2 (ja) | フラッシュメモリ装置及びその製造方法 | |
| KR20020020934A (ko) | Ｎａｎｄ형 플래시 메모리 디바이스에 있어서의 신뢰성과성능을 향상시키기 위한 선택 게이트를 형성하는 방법 | |
| US5521110A (en) | Method of making EEPROM devices with smaller cell size | |
| US5844270A (en) | Flash memory device and manufacturing method therefor | |
| US6355523B1 (en) | Manufacturing process for making single polysilicon level flash EEPROM cell | |
| JP2001308205A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP4955902B2 (ja) | フラッシュメモリセルの製造補法 | |
| US6060356A (en) | Method of fabricating virtual ground SSI flash EPROM cell and array | |
| JP3949749B2 (ja) | フラッシュメモリ装置及びその製造方法 | |
| US20050045939A1 (en) | Split-gate memory cell, memory array incorporating same, and method of manufacture thereof | |
| KR100289814B1 (ko) | 비휘발성메모리장치및그제조방법 | |
| KR0185637B1 (ko) | 불휘발성 반도체 메모리 장치의 제조방법 | |
| KR19990015794A (ko) | 불휘발성 메모리 장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051111 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060328 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060628 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070327 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20070525 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070911 |