KR100691490B1 - 플래시 메모리 소자의 게이트 형성 방법 - Google Patents

플래시 메모리 소자의 게이트 형성 방법 Download PDF

Info

Publication number
KR100691490B1
KR100691490B1 KR1020050036272A KR20050036272A KR100691490B1 KR 100691490 B1 KR100691490 B1 KR 100691490B1 KR 1020050036272 A KR1020050036272 A KR 1020050036272A KR 20050036272 A KR20050036272 A KR 20050036272A KR 100691490 B1 KR100691490 B1 KR 100691490B1
Authority
KR
South Korea
Prior art keywords
layer
isolation
gate
forming
conductive layer
Prior art date
Application number
KR1020050036272A
Other languages
English (en)
Other versions
KR20060114235A (ko
Inventor
서일석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050036272A priority Critical patent/KR100691490B1/ko
Priority to US11/317,684 priority patent/US7368346B2/en
Priority to JP2006006106A priority patent/JP4916177B2/ja
Publication of KR20060114235A publication Critical patent/KR20060114235A/ko
Application granted granted Critical
Publication of KR100691490B1 publication Critical patent/KR100691490B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 반도체 기판 상에 질화막을 증착하고, 아이솔레이션을 위한 사진 및 식각을 진행한 후, 소자분리용 절연층을 형성하는 단계, 상기 질화막이 드러날 때까지 상기 소자분리용 절연층을 평탄화시키는 단계, 선택 라인이 형성될 부분의 상기 질화막과 상기 소자분리용 절연층을 일정 타겟으로 식각하고, 남아있는 상기 질화막을 제거하는 단계, 상기 질화막이 제거된 결과물 상에 게이트 산화막과 플로팅 게이트용 도전층을 순차적으로 형성하고, 아이솔레이션될 때까지 평탄화시키는 단계, 상기 플로팅 게이트용 도전층의 유효면적을 증가시키기 위하여 상기 소자분리용 절연층의 일부를 제거하는 단계, 상기 소자분리용 절연층의 일부가 제거된 결과물 상에 ONO층과 캡핑용 도전층을 형성하는 단계, 선택 라인이 형성될 부분의 상기 캡핑용 도전층과 ONO층을 제거하고, 그 결과물 상에 컨트롤 게이트용 도전층을 형성하는 단계, 및 상기 컨트롤 게이트용 도전층의 소정 부분을 제거하여 게이트 패턴을 형성하는 단계를 포함하는 플래시 메모리 소자의 게이트 형성 방법을 제공함으로써, ONO층의 안정적인 제거를 달성할 수 있다.
플래시 메모리, 플로팅 게이트, 컨트롤 게이트, ONO(Oxide-Nitride-Oxide)층

Description

플래시 메모리 소자의 게이트 형성 방법{METHOD OF FORMING GATE FOR FLASH MEMORY DEVICE}
도 1a 내지 도 1h는 종래의 플래시 메모리 소자의 게이트 형성 방법을 설명하기 위한 단면도.
도 2는 ONO층이 완전히 제거되지 않아 잔류되어 있는 것을 나타낸 SEM(Scanning Electron Microscope: 주사 전자 현미경) 사진.
도 3은 선택 라인과 게이트 스트링을 동시에 형성한 후에 선택 라인 사이에 ONO 잔류물이 남아있는 것을 나타낸 SEM 사진.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 게이트 형성을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
20: 반도체 기판 21: 질화막
22: 소자분리용 절연층 23: 게이트 산화막
24: 플로팅 게이트용 도전층 25: ONO층
26: 캡핑용 도전층 27: 컨트롤 게이트용 도전층
본 발명은 플래시 메모리(flash memory) 소자 제조 기술에 관한 것으로, 특히 플래시 메모리 소자의 게이트 형성 방법에 관한 것이다.
일반적으로, 플래시 메모리 소자는 전하를 저장하는 플로팅(floating) 게이트와 저장된 전하를 소거(erase) 및 프로그램(program)하기 위한 컨트롤(control) 게이트로 이루어진 스택 게이트(stack gate) 구조를 갖는다. 또한, 플래시 메모리 소자의 신뢰성을 향상시키기 위해서는 플로팅 게이트가 반도체 기판에 정의된 활성 영역을 완전히 덮어야 한다. 따라서, 인접하는 게이트 사이의 관계를 고려하면, 활성 영역과 플로팅 게이트 사이의 오버레이 마진(overlay margin)은 플래시 메모리 소자의 신뢰성에 있어서 중요한 변수로 작용한다.
그러나, 최근에 소자 기술이 고집적화되고 패턴이 점점 미세화됨에 따라, 플래시 메모리의 게이트 형성이 한계를 보이고 있으며, 오버레이 마진 확보가 어려워지고 있다. 이에 따라, 셀프 얼라인 플로팅 게이트(Self Align Floating Gate: SAFG) 기술이 새로 고안되었지만, 이 기술 역시 다음과 같은 문제점이 존재하며, 첨부 도면을 참조하여 하기에 설명하기로 한다.
도 1a 내지 도 1h는 종래의 플래시 메모리 소자의 게이트 형성 방법을 설명하기 위한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10) 위에 질화막(11)을 충분히 증착하고, 아이솔레이션(isolation) 형성을 위한 사진 및 식각을 진행한다.
그 다음, 도 1b에 도시된 바와 같이, 결과물 상에 활성 영역과 분리시키기 위한 소자분리용 절연층(12)을 형성한다.
그 다음, 도 1c에 도시된 바와 같이, 소자분리용 절연층(12) 형성후, 질화막(11)이 드러날 때까지 화학적 기계적 연마(Chemical Mechanical Polishing: CMP)를 실시하여 평탄화한다.
그 다음, 도 1d에 도시된 바와 같이, 질화막(11)을 습식 또는 건식 식각으로 제거한다.
그 다음, 도 1e에 도시된 바와 같이, 질화막(11)이 제거된 결과물 상에 게이트 산화막(13)과 플로팅 게이트용 도전층(14)을 순차적으로 형성하고, 아이솔레이션될 때까지 CMP를 실시한다.
그 다음, 도 1f에 도시된 바와 같이, 플로팅 게이트용 도전층(14)의 유효면적을 증가시키기 위하여 소자분리용 절연층(12)의 일부를 습식 또는 건식 식각으로 제거한다.
그 다음, 도 1g에 도시된 바와 같이, 소자분리용 절연층(12)의 일부가 제거된 결과물 상에 ONO(Oxide-Nitride-Oxide)층(15)과 캡핑(capping)용 도전층(16)을 형성한다.
그 다음, 도 1h에 도시된 바와 같이, ONO층(15) 제거를 위한 감광막 마스크(도시되지 않음)를 형성하고, 캡핑용 도전층(16)과 ONO층(15)을 제거한다. 여기서, 캡핑용 도전층(16)과 ONO층(15)을 제거하는 이유는, 소스 선택 라인(source select line)과 드레인 선택 라인(drain select line)을 형성하기 위하여 플로팅 게이트(14)와 컨트롤 게이트(도시되지 않음)를 접촉시켜야 하기 때문이다. 그러나, 이때 문제가 발생한다. 고집적화로 인해 플로팅 게이트 간의 스페이스(space)가 너무 좁고, 네거티브(nagative)로 경사(slope)가 형성되었을 경우, 캡핑용 도전층(16)과 ONO층(15)은 쉽게 제거가 되지 않고, 선택 라인 사이에 잔류 ONO층(17)이 남아있게 되어, 게이트 간에 브리지(bridge)를 야기시킬 수 있으며, 이에 따라 소자의 전기적 특성을 저하시킬 수 있다. 도 2는 ONO층이 완전히 제거되지 않아 잔류되어 있는 것을 나타낸 SEM(Scanning Electron Microscope: 주사 전자 현미경) 사진이고, 도 3은 선택 라인과 게이트 스트링을 동시에 형성한 후에 선택 라인 사이에 ONO 잔류물이 남아있는 것을 나타낸 SEM 사진이다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 기판에 정의되는 활성 영역과 플로팅 게이트 패턴 사이의 오버레이 마진을 충분히 확보하면서 ONO층을 안정적으로 제거할 수 있는 플래시 메모리 소자의 게이트 형성 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위해 본 발명은, 반도체 기판 상에 질화막을 증착하 고, 아이솔레이션을 위한 사진 및 식각을 진행한 후, 소자분리용 절연층을 형성하는 단계, 상기 질화막이 드러날 때까지 상기 소자분리용 절연층을 평탄화시키는 단계, 선택 라인이 형성될 부분의 상기 질화막과 상기 소자분리용 절연층을 일정 타겟으로 식각하고, 남아있는 상기 질화막을 제거하는 단계, 상기 질화막이 제거된 결과물 상에 게이트 산화막과 플로팅 게이트용 도전층을 순차적으로 형성하고, 아이솔레이션될 때까지 평탄화시키는 단계, 상기 플로팅 게이트용 도전층의 유효면적을 증가시키기 위하여 상기 소자분리용 절연층의 일부를 제거하는 단계, 상기 소자분리용 절연층의 일부가 제거된 결과물 상에 ONO층과 캡핑용 도전층을 형성하는 단계, 선택 라인이 형성될 부분의 상기 캡핑용 도전층과 ONO층을 제거하고, 그 결과물 상에 컨트롤 게이트용 도전층을 형성하는 단계, 및 상기 컨트롤 게이트용 도전층의 소정 부분을 제거하여 게이트 패턴을 형성하는 단계를 포함하는 플래시 메모리 소자의 게이트 형성 방법을 제공한다.
본 발명에 따르면, 소자분리용 절연층을 평탄화시킨 후, 선택 라인이 형성될 부분만 노출시킨 감광막 패턴을 형성하여 이 부분을 적당한 타겟으로 습식 또는 건식 식각으로 제거함으로써, 후속의 플로팅 게이트의 단차 발생을 방지하고, ONO층 잔류물을 쉽게 제거할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 게이 트 형성 방법을 설명하기 위한 공정 단면도이다.
먼저, 도 1a, 도 1b 및 도 1c를 참조하여 설명한 바와 같이, 반도체 기판(20) 위에 질화막(21)을 충분히 증착하고, 아이솔레이션 형성을 위한 사진 및 식각을 진행하고, 그 결과물 상에 활성 영역과 분리시키기 위한 소자분리용 절연층(22)을 형성한 후, 질화막(21)이 드러날 때까지 CMP를 실시하여 평탄화한다.
그 다음, 도 4a에 도시된 바와 같이, 선택 라인이 형성될 부분에만 노출시킨 감광막 패턴(도시되지 않음)을 형성하고, 질화막(21)과 소자분리용 절연층(22)을 습식 또는 건식 식각을 이용하여 일정 타겟(target)으로 제거한 다음, 감광막 패턴을 제거한다.
그 다음, 도 4b에 도시된 바와 같이, 습식 또는 건식 식각을 이용하여 남아있는 질화막(21)을 완전히 제거한다.
그 다음, 도 4c에 도시된 바와 같이, 질화막(21)이 완전히 제거된 결과물 상에 게이트 산화막(23)과 플로팅 게이트용 도전층(24)을 순차적으로 형성하고, 아이솔레이션될 때까지 CMP를 실시한다.
그 다음, 도 4d에 도시된 바와 같이, 플로팅 게이트용 도전층(24)의 유효면적을 증가시키기 위하여 소자분리용 절연층(22)의 일부를 습식 또는 건식 식각으로 제거한다.
그 다음, 도 4e에 도시된 바와 같이, 소자분리용 절연층(22)의 일부가 제거된 결과물 상에 ONO층(25)과 캡핑용 도전층(26)을 형성한다.
그 다음, 도 4f에 도시된 바와 같이, 선택 라인이 형성될 부분의 ONO층(25) 을 제거하기 위한 감광막 패턴(도시되지 않음)을 형성하고, 습식 또는 건식 식각을 이용하여 캡핑용 도전층(26)과 ONO층(25)을 제거한다.
그 다음, 도 4g에 도시된 바와 같이, 결과물 상에 컨트롤 게이트용 도전층(27)을 형성한다.
그 다음, 도 4h에 도시된 바와 같이, 컨트롤 게이트용 도전층(27) 상에 게이트 라인 형성용 감광막 패턴(도시되지 않음)을 형성한 후, 건식 식각을 이용하여 게이트 패턴을 형성한다.
본 실시예에 의하면, 종래의 고질적인 문제인 ONO층 잔류물을 쉽게 제거할 수 있어 소자의 특성 향상에 큰 영향을 미치고, ONO층 제거를 쉽게 해결할 수 있어 개발 기간을 단축시킬 수 있으며, 이에 따라 소자 수율 향상에 기여할 수 있다.
본 발명은 캐패시터를 형성하기 위하여 사용하는 ONO를 다른 물질로 대체할 경우에도 적용가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 종래의 고질적인 문제인 ONO층 잔류물을 쉽게 제거할 수 있어 소자의 특성 향상에 큰 영향을 미치고, ONO층 제거를 쉽게 해결할 수 있어 개 발 기간을 단축시킬 수 있으며, 이에 따라 소자 수율 향상에 기여할 수 있다.

Claims (4)

  1. 반도체 기판 상에 질화막을 증착하고, 아이솔레이션을 위한 사진 및 식각을 진행한 후, 소자분리용 절연층을 형성하는 단계;
    상기 질화막이 드러날 때까지 상기 소자분리용 절연층을 평탄화시키는 단계;
    선택 라인이 형성될 부분의 상기 질화막과 상기 소자분리용 절연층을 일정 타겟으로 식각하고, 남아있는 상기 질화막을 제거하는 단계;
    상기 질화막이 제거된 결과물 상에 게이트 산화막과 플로팅 게이트용 도전층을 순차적으로 형성하고, 아이솔레이션될 때까지 평탄화시키는 단계;
    상기 플로팅 게이트용 도전층의 유효면적을 증가시키기 위하여 상기 소자분리용 절연층의 일부를 제거하는 단계;
    상기 소자분리용 절연층의 일부가 제거된 결과물 상에 ONO층과 캡핑용 도전층을 형성하는 단계;
    선택 라인이 형성될 부분의 상기 캡핑용 도전층과 ONO층을 제거하고, 그 결과물 상에 컨트롤 게이트용 도전층을 형성하는 단계; 및
    상기 컨트롤 게이트용 도전층의 소정 부분을 제거하여 게이트 패턴을 형성하는 단계
    를 포함하는 플래시 메모리 소자의 게이트 형성 방법.
  2. 제1항에 있어서,
    상기 평탄화 단계는 화학적 기계적 연마(CMP) 공정을 이용하여 진행하는 것을 특징으로 하는 플래시 메모리 소자의 게이트 형성 방법.
  3. 제1항에 있어서,
    상기 소자분리용 절연층 및 상기 질화막의 제거는 건식 또는 습식 식각을 이용하여 진행하는 것을 특징으로 하는 플래시 메모리 소자의 게이트 형성 방법.
  4. 제1항에 있어서,
    상기 캡핑용 도전층 및 상기 ONO층의 제거는 건식 또는 습식 식각을 이용하여 진행하는 것을 특징으로 하는 플래시 메모리 소자의 게이트 형성 방법.
KR1020050036272A 2005-04-29 2005-04-29 플래시 메모리 소자의 게이트 형성 방법 KR100691490B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050036272A KR100691490B1 (ko) 2005-04-29 2005-04-29 플래시 메모리 소자의 게이트 형성 방법
US11/317,684 US7368346B2 (en) 2005-04-29 2005-12-23 Method for forming gate structure in flash memory device
JP2006006106A JP4916177B2 (ja) 2005-04-29 2006-01-13 フラッシュメモリ素子のゲート形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050036272A KR100691490B1 (ko) 2005-04-29 2005-04-29 플래시 메모리 소자의 게이트 형성 방법

Publications (2)

Publication Number Publication Date
KR20060114235A KR20060114235A (ko) 2006-11-06
KR100691490B1 true KR100691490B1 (ko) 2007-03-09

Family

ID=37234981

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050036272A KR100691490B1 (ko) 2005-04-29 2005-04-29 플래시 메모리 소자의 게이트 형성 방법

Country Status (3)

Country Link
US (1) US7368346B2 (ko)
JP (1) JP4916177B2 (ko)
KR (1) KR100691490B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100756808B1 (ko) * 2006-04-14 2007-09-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101942504B1 (ko) * 2012-08-31 2019-01-28 에스케이하이닉스 주식회사 매립 게이트형 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자 제조 방법
US8796085B2 (en) * 2012-10-12 2014-08-05 Viktor Koldiaev Vertical super-thin body semiconductor on dielectric wall devices and methods of their fabrication

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980021363A (ko) * 1996-09-16 1998-06-25 김광호 불휘발성 반도체 메모리 장치의 메모리 셀의 제조방법
KR19990075948A (ko) * 1998-03-26 1999-10-15 윤종용 셀프-얼라인 소오스 공정을 이용하는 비휘발성 메모리 장치의제조 방법
KR20030002721A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3362970B2 (ja) * 1994-08-19 2003-01-07 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US6200856B1 (en) * 1998-03-25 2001-03-13 Winbond Electronics Corporation Method of fabricating self-aligned stacked gate flash memory cell
US6204149B1 (en) * 1999-05-26 2001-03-20 Micron Technology, Inc. Methods of forming polished material and methods of forming isolation regions
US6130168A (en) * 1999-07-08 2000-10-10 Taiwan Semiconductor Manufacturing Company Using ONO as hard mask to reduce STI oxide loss on low voltage device in flash or EPROM process
US6893917B2 (en) * 2002-06-24 2005-05-17 Taiwan Semiconductor Manufacturing Company Structure and fabricating method to make a cell with multi-self-alignment in split gate flash
US6888755B2 (en) * 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
KR100537276B1 (ko) * 2002-11-18 2005-12-19 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2004186316A (ja) * 2002-12-02 2004-07-02 Toshiba Corp 半導体装置およびその製造方法
JP2004228421A (ja) * 2003-01-24 2004-08-12 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
US6902974B2 (en) * 2003-05-16 2005-06-07 Promos Technologies Inc. Fabrication of conductive gates for nonvolatile memories from layers with protruding portions
US6838342B1 (en) * 2003-10-03 2005-01-04 Promos Technologies, Inc. Nonvolatile memory fabrication methods comprising lateral recessing of dielectric sidewalls at substrate isolation regions
US7094653B2 (en) * 2004-10-14 2006-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming STI structures with controlled step height

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980021363A (ko) * 1996-09-16 1998-06-25 김광호 불휘발성 반도체 메모리 장치의 메모리 셀의 제조방법
KR19990075948A (ko) * 1998-03-26 1999-10-15 윤종용 셀프-얼라인 소오스 공정을 이용하는 비휘발성 메모리 장치의제조 방법
KR20030002721A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
1019980021363
1019990075948
1020030002721

Also Published As

Publication number Publication date
US7368346B2 (en) 2008-05-06
US20060246649A1 (en) 2006-11-02
JP2006310757A (ja) 2006-11-09
KR20060114235A (ko) 2006-11-06
JP4916177B2 (ja) 2012-04-11

Similar Documents

Publication Publication Date Title
CN101211770B (zh) 形成半导体器件栅极的方法
US7563712B2 (en) Method of forming micro pattern in semiconductor device
JP2006319295A (ja) 半導体素子の製造方法
JP2002016154A (ja) 半導体装置及びその製造方法
US20090233406A1 (en) Method for fabricating semiconductor memory device
JP2005175420A (ja) Ｎａｎｄフラッシュ素子の製造方法
JP2007081367A (ja) フラッシュメモリ素子の製造方法
KR100691490B1 (ko) 플래시 메모리 소자의 게이트 형성 방법
JP2009094452A (ja) 非揮発性メモリ素子及びその製造方法
JP4500668B2 (ja) フラッシュメモリ素子の製造方法
CN111415937B (zh) 存储器及其形成方法
US7544567B2 (en) Method of manufacturing a flash memory device
US11424255B2 (en) Semiconductor device and manufacturing method thereof
US9147577B2 (en) Floating gate flash cell device and method for partially etching silicon gate to form the same
JP2009049138A (ja) 半導体装置の製造方法
KR100894771B1 (ko) 플래시 메모리 소자의 제조 방법
CN101154631A (zh) 非易失性存储器件的制造方法
KR100551327B1 (ko) 플래쉬 셀의 제조방법
KR100850124B1 (ko) 반도체 소자의 제조 방법
KR100823694B1 (ko) 불휘발성 메모리 장치의 플로팅 게이트 구조물의 형성 방법
KR100723769B1 (ko) 플래쉬 메모리소자의 제조방법
KR100575361B1 (ko) 플래시 게이트 및 고전압 게이트 형성 방법
US20080220605A1 (en) Method of manufacturing flash memory device
US20070105314A1 (en) Process for manufacturing a non-volatile memory device
KR100529435B1 (ko) 플래시 메모리의 플로팅 게이트 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120127

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee