KR100529435B1 - 플래시 메모리의 플로팅 게이트 형성 방법 - Google Patents

플래시 메모리의 플로팅 게이트 형성 방법 Download PDF

Info

Publication number
KR100529435B1
KR100529435B1 KR10-2003-0031291A KR20030031291A KR100529435B1 KR 100529435 B1 KR100529435 B1 KR 100529435B1 KR 20030031291 A KR20030031291 A KR 20030031291A KR 100529435 B1 KR100529435 B1 KR 100529435B1
Authority
KR
South Korea
Prior art keywords
floating gate
pattern
film
etching
forming
Prior art date
Application number
KR10-2003-0031291A
Other languages
English (en)
Other versions
KR20040098953A (ko
Inventor
하승철
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR10-2003-0031291A priority Critical patent/KR100529435B1/ko
Publication of KR20040098953A publication Critical patent/KR20040098953A/ko
Application granted granted Critical
Publication of KR100529435B1 publication Critical patent/KR100529435B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]

Abstract

본 발명은 플래시 메모리의 플로팅 게이트 형성 방법에 관한 것으로, 필드 산화막이 형성된 반도체 기판 상부에 플로팅 게이트 도전막을 증착하는 단계와, 플로팅 게이트 도전막을 평탄화하는 단계와, 평탄화된 플로팅 게이트 도전막 상부에 질화막과 반사 방지막을 형성한 후 반사 방지막 상부에 식각 패턴을 형성하는 단계와, 식각 패턴을 마스크로 드러난 반사 방지막과 질화막을 식각하되, 식각 패턴의 형성 및 식각 공정을 2번 수행하여 플로팅 게이트 식각을 위한 질화막 패턴을 섬(island) 형태로 형성한 후 식각 패턴과 반사 방지막을 제거하는 단계와, 질화막 패턴을 하드 마스크로 드러난 플로팅 게이트 도전막을 식각한 후 질화막 패턴을 제거하는 단계를 포함한다. 본 발명에 의하면, 플로팅 게이트용 폴리실리콘층을 증착한 후 CMP 공정을 수행하여 반도체 디바이스의 동작에 영향을 끼치는 잔류물 형성을 방지하고 CD 바이어스의 마진을 확보할 수 있다.

Description

플래시 메모리의 플로팅 게이트 형성 방법{METHOD FOR FORMING A FLOATING GATE OF FLASH MEMORY}
본 발명은 플래시 메모리 제조 방법에 관한 것으로, 특히, 토폴로지(topology)에 의한 잔류물(residue)을 제거하는데 적합한 플래시 메모리의 플로팅(floating) 게이트 형성 방법에 관한 것이다.
플래시 메모리는 비휘발성 메모리로써 기기 부품 용도로 시작하여 최근에는 대용량 저장 용도로써 그 활용도뿐만 아니라 칩 집적도가 증가하고 있으며, 일반 로직에 임베디드(embeded)되어 다양한 제품에 응용되고 있다.
비휘발성 메모리 장치인 플래시 메모리에서 사용되는 게이트로는, 일반적으로 스플릿 게이트(split gate)와 스택 게이트(stack gate)가 있으며, 플래시 메모리의 구조는 게이트 산화막인 터널 산화막, 터널 산화막과 ONO(oxide-nitride-oxide) 사이에 고립되어 전하(전자)를 보유하는 플로팅 게이트, 절연체 역할을 하는 절연막인 ONO, ONO의 상부에서 플로팅 게이트에 바이어스를 가하는 컨트롤 게이트로 이루어져 있다.
플래시 메모리의 플로팅 게이트는 여기(exciting) 상태에 있는 전자를 컨트롤 게이트로부터 인가된 바이어스에 의하여 핫 캐리어 주입(hot carrier injection)에 의해 일정량을 충진시킴으로써 프로그램된다.
도 1a 내지 도 1d는 종래 플래시 메모리의 플로팅 게이트를 형성하는 방법을 도시한 공정 단면도이다.
먼저, 도 1a에 도시한 바와 같이, 반도체 소자가 형성될 활성 영역을 정의하기 위한 STI(shallow trench isolation) 등에 의해 필드 산화막(102)이 형성된 반도체 기판(100)상에 터널 산화막(미도시)과 플로팅 게이트 도전막(104)을 증착한다.
그리고, 플로팅 게이트 도전막(104) 상부에 후속 플로팅 게이트 도전막(104)의 식각 과정에서의 하드 마스크로 사용하기 위한 질화막(106)을 증착한 다음, 이 질화막(106) 상부에 반사 방지막(108)을 증착하고, 반사 방지막(108) 상부에 포토레지스터를 도포하고 노광 및 현상하여 반사 방지막(108)의 일부를 드러나게 하는 식각 패턴(110)을 형성한다.
그 다음, 도 1b 및 도 1c에서와 같이, 식각 패턴(110)을 마스크로 드러난 반사 방지막(108)을 먼저 식각한 후 질화막(106)을 식각하여 플로팅 게이트 패턴을 형성한다. 그리고, 식각 패턴(110)과 반사 방지막(108)을 제거한 후 질화막(106) 패턴을 하드 마스크로 드러난 터널 산화막을 포함한 플로팅 게이트 도전막(104)을 식각한다.
이후, 도 1d에서는 질화막(106)을 제거하고 세정 공정을 수행하여 플래시 메모리의 플로팅 게이트를 형성한다.
이와 같은 종래의 방법에서는 플로팅 게이트 캡(cap) 식각시 토폴로지 차로 인해 반사 방지막(108)을 식각시 반사 방지막 잔류물이 발생하게 되며 최종 플로팅 게이트 완성시 도 1d에서와 같이 반도체 소자의 활성 영역상에 플로팅 게이트 도전막의 잔류물(111)이 남아 플래시 메모리의 에러를 발생시킨다.
따라서, 종래에는 토폴로지 차로 인해 반사 방지막 잔류물이 발생하는 것을 방지하기 위하여 반사 방지막(108)의 식각시 오버에칭 과정을 실시하고 있다.
그러나, 소자의 미세화에 따라 패턴 밀도가 높기 때문에 EPD 장비에 의한 반사 방지막(108)의 식각 정지가 점차 어려워지고 있으며, 그에 따라 반사 방지막(108) 하부의 질화막(106)까지 식각을 하게 됨으로써 CD 마진을 확보하는데 어려움이 있다.
또한, 소자의 미세화에 따라 CD를 작게 가져가야 하지만, 이러한 잔류물(111)을 제거하기 위한 반사 방지막(108) 식각에서의 오버에칭은 CD 바이어스를 줄이는데 많은 어려움이 따른다는 문제가 제기되었다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 플로팅 게이트 도전막을 일정 두께 이상 두껍게 증착한 후 CMP 공정을 수행하여 반도체 디바이스의 동작에 영향을 끼치는 잔류물 형성을 방지하고 CD 바이어스의 마진을 확보하도록 한 플래시 메모리의 플로팅 게이트 형성 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따르면, 필드 산화막이 형성된 반도체 기판 상부에 플로팅 게이트 도전막을 증착하는 단계와, 상기 플로팅 게이트 도전막을 평탄화하는 단계와, 상기 평탄화된 플로팅 게이트 도전막 상부에 질화막과 반사 방지막을 형성한 후 상기 반사 방지막 상부에 식각 패턴을 형성하는 단계와, 상기 식각 패턴을 마스크로 드러난 반사 방지막과 질화막을 식각하되, 상기 식각 패턴의 형성 및 식각 공정을 2번 수행하여 플로팅 게이트 식각을 위한 질화막 패턴을 섬(island) 형태로 형성한 후 상기 식각 패턴과 반사 방지막을 제거하는 단계와, 상기 질화막 패턴을 하드 마스크로 상기 드러난 플로팅 게이트 도전막을 식각한 후 상기 질화막 패턴을 제거하는 단계를 포함하는 플래시 메모리의 플로팅 게이트 형성 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 플래시 메모리의 플로팅 게이트 형성 방법을 도시한 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 반도체 소자가 형성될 활성 영역을 정의하기 위한 STI 등에 의해 필드 산화막(202)이 형성된 반도체 기판(200) 상에 터널 산화막(미도시)과 플로팅 게이트 도전막(204)을 증착한다.
이때, 본 실시예에서는 단차를 고려하여 플로팅 게이트 도전막(204)을 종래에 비해 두껍게, 예를 들어, 3,000 내지 3,500Å 두께로 증착하는 것을 특징으로 한다.
이후 도 2b에서는, CMP(Chemical Mechanical Polishing) 공정을 수행하여 상술한 플로팅 게이트 도전막(204)을 평탄화한다. 즉, 이러한 평탄화 공정에 의해 토폴로지에 의한 단차가 완화되며, 이로 인해 잔류물을 제거하기 위한 오버에칭 시간을 줄일 수 있을 것이다.
한편, 도 2c에서는, 평탄화된 플로팅 게이트 도전막(204) 상부에 질화막(206)을 증착하고, 이러한 질화막(206) 상부에 반사 방지막(208)을 형성한 후 포토레지스트를 도포하고 노광 및 현상하여 반사 방지막(208)의 일부가 드러나도록 하는 식각 패턴(210)을 형성한다.
그리고, 도 2d에서는 이 식각 패턴(210)을 마스크로 드러난 반사 방지막(208)을 식각하고, 질화막(206)을 식각하여 플로팅 게이트 식각을 위한 하드 마스크를 형성한다. 이때, 질화막 패턴(206)의 형성은 식각 패턴의 형성 및 식각 공정을 2번 수행하여 섬(island) 형태로 형성하는 것이 바람직하다.
그리고, 식각 패턴(210)과 반사 방지막(208)을 제거한 후 질화막(206) 패턴을 하드 마스크로 드러난 터널 산화막을 포함한 플로팅 게이트 도전막(204)을 순차적으로 식각한 다음, 잔류하는 질화막(206)을 제거하고 세정 공정을 수행하여 플로팅 게이트를 형성한다.
도 2d에서 알 수 있는 바와 같이, 종래의 도 1d와 비교하여 잔류물(111)이 형성되지 않음을 알 수 있을 것이다.
따라서, 본 발명은 토폴로지에 의한 잔류물 형성을 억제하고 반사 방지막 식각에서의 오버에칭 시간을 줄일 수 있으므로, CD 바이어스를 줄이는데 용이하여 디바이스의 집적화를 개선하는 효과가 있다.
이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위내에서 여러 가지 변형이 가능한 것은 물론이다.
도 1a 내지 도 1d는 종래 플래시 메모리의 플로팅 게이트 형성 방법을 도시한 공정 단면도,
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 플래시 메모리의 플로팅 게이트 형성 방법을 도시한 공정 단면도.

Claims (4)

  1. 필드 산화막이 형성된 반도체 기판 상부에 플로팅 게이트 도전막을 증착하는 단계와,
    상기 플로팅 게이트 도전막을 평탄화하는 단계와,
    상기 평탄화된 플로팅 게이트 도전막 상부에 질화막과 반사 방지막을 형성한 후 상기 반사 방지막 상부에 식각 패턴을 형성하는 단계와,
    상기 식각 패턴을 마스크로 드러난 반사 방지막과 질화막을 식각하되, 상기 식각 패턴의 형성 및 식각 공정을 2번 수행하여 플로팅 게이트 식각을 위한 질화막 패턴을 섬(island) 형태로 형성한 후 상기 식각 패턴과 반사 방지막을 제거하는 단계와,
    상기 질화막 패턴을 하드 마스크로 상기 드러난 플로팅 게이트 도전막을 식각한 후 상기 질화막 패턴을 제거하는 단계
    를 포함하는 플래시 메모리의 플로팅 게이트 형성 방법.
  2. 제 1 항에 있어서,
    상기 플로팅 게이트 도전막은 3,000 내지 3,500Å 두께로 증착되는 것을 특징으로 하는 플래시 메모리의 플로팅 게이트 형성 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 플로팅 게이트 도전막의 평탄화는 CMP 공정에 의해 수행되는 것을 특징으로 하는 플래시 메모리의 플로팅 게이트 형성 방법.
KR10-2003-0031291A 2003-05-16 2003-05-16 플래시 메모리의 플로팅 게이트 형성 방법 KR100529435B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2003-0031291A KR100529435B1 (ko) 2003-05-16 2003-05-16 플래시 메모리의 플로팅 게이트 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0031291A KR100529435B1 (ko) 2003-05-16 2003-05-16 플래시 메모리의 플로팅 게이트 형성 방법

Publications (2)

Publication Number Publication Date
KR20040098953A KR20040098953A (ko) 2004-11-26
KR100529435B1 true KR100529435B1 (ko) 2005-11-17

Family

ID=37376643

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0031291A KR100529435B1 (ko) 2003-05-16 2003-05-16 플래시 메모리의 플로팅 게이트 형성 방법

Country Status (1)

Country Link
KR (1) KR100529435B1 (ko)

Also Published As

Publication number Publication date
KR20040098953A (ko) 2004-11-26

Similar Documents

Publication Publication Date Title
US7033909B2 (en) Method of forming trench isolations
KR100781033B1 (ko) 반도체 소자의 제조방법
US6737335B2 (en) Shallow trench isolation type semiconductor device and method of manufacturing the same
US20060017093A1 (en) Semiconductor devices with overlapping gate electrodes and methods of fabricating the same
EP1042804A1 (en) A method and system for providing a tapered shallow trench isolation structure profile
KR20080039000A (ko) 반도체 소자의 제조방법
KR100397176B1 (ko) 불휘발성 메모리 장치의 평탄화 방법
US20020090784A1 (en) Method for manufacturing a semiconductor device
US6559009B2 (en) Method of fabricating a high-coupling ratio flash memory
KR100613278B1 (ko) 트랜치 아이솔레이션을 갖는 불휘발성 메모리 소자의 제조방법
US6960506B2 (en) Method of fabricating a memory device having a self-aligned contact
KR100529435B1 (ko) 플래시 메모리의 플로팅 게이트 형성 방법
US6610577B1 (en) Self-aligned polysilicon polish
US6586313B2 (en) Method of avoiding the effects of lack of uniformity in trench isolated integrated circuits
KR100510555B1 (ko) 라디칼 산화 공정을 이용한 반도체 소자의 트렌치 소자분리 방법
KR100503746B1 (ko) 반도체 소자의 제조방법
KR100554834B1 (ko) 플래쉬 메모리 소자의 제조 방법
US20030122178A1 (en) Method for fabricating a flash memory having a T-shaped floating gate
KR100958632B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100559996B1 (ko) 플래시 메모리 제조 방법
US6472271B1 (en) Planarization method of memory unit of flash memory
KR20080000785A (ko) 낸드 플래시 메모리 소자의 제조 방법
KR100823694B1 (ko) 불휘발성 메모리 장치의 플로팅 게이트 구조물의 형성 방법
US7262097B2 (en) Method for forming floating gate in flash memory device
KR100473190B1 (ko) 플래시 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111020

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20121026

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee