KR100503746B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 듀얼 게이트형 반도체 소자의 게이트 절연막 형성시 기판 손상을 최소화함과 동시에 게이트 절연막의 유전율을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것으로서,
본 발명에 따른 반도체 소자의 제조방법은 고전압 소자 영역과 저전압 소자 영역으로 구분되는 반도체 기판 상에 버퍼 산화막 및 질화막을 순차적으로 형성하는 단계;와, 상기 버퍼 산화막 및 질화막을 선택적으로 패터닝한 다음 상기 반도체 기판의 소정 영역을 식각하여 트렌치를 형성하는 단계;와, 상기 트렌치를 포함한 기판 전면 상에 소자분리막 형성용 산화막을 적층시킨 후 평탄화하여 소자분리막을 형성하는 단계;와, 상기 고전압 소자 영역 상에 잔존하는 질화막 및 버퍼 산화막을 제거하는 단계;와, 상기 기판 전면 상에 질소 이온을 주입하는 단계;와, 상기 고전압 소자 영역의 반도체 기판 상에 제 1 게이트 절연막을 형성하는 단계;와, 상기 저전압 소자 영역 상에 잔존하는 질화막 및 버퍼 산화막을 제거하는 단계;와, 상기 저전압 소자 영역의 반도체 기판 상에 제 2 게이트 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 듀얼 게이트형 반도체 소자의 게이트 절연막 형성시 기판 손상을 최소화함과 동시에 게이트 절연막의 유전율을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자에서 현재 양산중인 CMOS(Complementary Metal Oxide Semiconductor)의 게이트 절연막으로는 열산화막(Thermal Oxide), 급속 열성장 실리콘 산화막을 사용하고 있다. 최근, 디자인 룰(Design rule)이 감소함에 따라 게이트 절연막의 두께는 실리콘 산화막의 직접 터널링의 한계가 되는 25∼30Å 이하로 줄어드는 추세에 있다. 그러나, 고집적화가 진행됨에 따라 게이트 절연막의 두께를 감소시킬 경우 직접 터널링에 의한 오프-전류(Off current)의 증가로 인해 소자의 정적 전력 소모(Static power consumption)가 증가하여 소자 동작에 나쁜 영향을 미치게 된다.
한편, 티에프티 엘시디(TFT-LCD) 또는 휴대용 디스플레이 장치의 디스플레이 패널에 필수적으로 사용되는 구동 직접회로 (Driver IC) 등에서는 하나의 동일한 반도체 기판에 고전압 소자와 저전압 소자가 함께 형성되는 이른바 듀얼 게이트형 반도체 소자가 사용된다. 상기 듀얼 게이트형 반도체 소자에 형성되는 게이트 절연막은 고전압 소자 영역과 저전압 소자 영역에 따라 게이트 절연막의 두께가 다르게 적용된다.
종래의 듀얼 게이트형 반도체 소자에 적용되는 게이트 절연막의 형성 방법을 도면을 참조하여 설명하면 다음과 같다.
먼저, 도 1a에 도시한 바와 같이 상기 반도체 기판(101)을 고전압 소자 영역과 저전압 소자 영역으로 구분한다. 이어, 트렌치(104)를 형성하기 위해 상기 고전압 소자 영역과 저전압 소자 영역을 포함한 반도체 기판(101) 전면 상에 식각 마스크층으로서 사용할 절연막을 적층한다. 상기 절연막은 통상적으로 버퍼 산화막(102), 질화막(103) 등으로 구성된다.
상기 절연막이 형성된 상태에서 포토리소그래피 공정을 이용하여 상기 절연막 및 반도체 기판의 소정 부위를 식각하기 위한 마스크 패턴(도시하지 않음)을 형성하고, 형성된 마스크 패턴을 이용하여 상기 절연막 및 반도체 기판의 소정 두께만큼을 선택적으로 식각하여 트렌치(104)를 형성한다.
상기 트렌치(104)를 형성한 상태에서, 도 1b에 도시한 바와 같이 상기 트렌치(104)를 충분히 채우도록 소자분리막 형성용 절연막 예를 들어, 산화막을 기판 전면에 적층시킨 다음, 상기 소자분리막 형성용 절연막을 화학기계적 연마(Chemical Mechanical Polishing, CMP) 공정이나 에치백(etch back) 공정을 이용하여 상기 반도체 기판의 표면에 평탄화시킨다. 이로써, 소자분리막(105)이 완성된다.
반도체 기판 상에 소자분리막(105)이 형성된 상태에서 상기 고전압 소자 영역 및 저전압 소자 영역 상에 게이트 절연막을 형성하는 공정을 진행한다.
도 1c를 참조하면, 열산화 공정을 통하여 상기 기판 전면 상에 고전압 소자를 위한 게이트 절연막 즉, 산화막 재질의 제 1 게이트 절연막(106)을 형성시킨다. 그런 다음, 상기 저전압 소자 영역 상에 형성된 제 1 게이트 절연막을 포토리소그래피 공정을 이용하여 제거한다. 이 때, 상기 제 1 게이트 절연막(106)은 50∼150Å 정도이며, 상기 제 1 게이트 절연막은 질소분위기 하에서 공정을 진행하여 상기 제 1 게이트 절연막이 산화질화막 재질로 이루어지도록 한다.
이어, 도 1d를 참조하면, 상기 제 1 게이트 절연막(106) 형성시와 마찬가지로 열산화 공정을 이용하여 상기 기판(101) 전면 상에 저전압 소자를 위한 게이트 절연막 즉, 산화막 재질의 제 2 게이트 절연막(107)을 형성시킨다. 이 때, 고전압 소자 영역에는 제 1 게이트 절연막(106)이 이미 형성되어 있기 때문에 상기 제 2 게이트 절연막(107)은 저전압 소자 영역에만 형성된다. 상기 제 2 게이트 절연막은 제 1 게이트 절연막 형성시와 마찬가지로 질소 분위기 하에서 형성되며 그 두께는 20∼30Å 정도이다.
상기와 같은 공정을 통해 고전압 소자 영역 및 저전압 소자 영역에 각각 제 1 게이트 절연막(106)과 제 2 게이트 절연막(107)이 형성된다.
종래 기술에 있어서, 트렌치를 형성하기 위하여 사용되었던 버퍼 산화막과 질화막으로 이루어지는 절연막이 소자분리막 형성 후 기판 전면 상에서 완전히 식각 제거되어 반도체 기판 전면이 노출되고 이어, 제 1 게이트 절연막의 적층 후 고전압 소자 영역에만 선택적 형성되도록 저전압 소자 영역의 제 1 게이트 절연막을 식각 제거함으로써 재차 반도체 기판이 노출된다. 이에 따라 반복적인 식각 공정에 의해 상기 반도체 기판 표면의 손상을 유발시켜 문턱조절용 이온이 유실되는 등의 문제와 소자분리막의 에지 부분의 부분적으로 유실되어 누설 전류를 야기하는 등의 되는 문제점이 있다.
또한, 상기 제 1 게이트 절연막 및 제 2 게이트 절연막의 유전율을 높이기 위해 일산화질소(NO) 분위기 하에서 열산화 공정을 진행하여 게이트 절연막의 재질을 산화질화막으로 유도하였으나, 상기 제 1 및 제 2 게이트 절연막 내에 실질적으로 침입되어 질화막이 되는 비율이 저조하였다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 듀얼 게이트형 반도체 소자의 게이트 절연막 형성시 기판 손상을 최소화함과 동시에 게이트 절연막의 유전율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 고전압 소자 영역과 저전압 소자 영역으로 구분되는 반도체 기판 상에 버퍼 산화막 및 질화막을 순차적으로 형성하는 단계;와, 상기 버퍼 산화막 및 질화막을 선택적으로 패터닝한 다음 상기 반도체 기판의 소정 영역을 식각하여 트렌치를 형성하는 단계;와, 상기 트렌치를 포함한 기판 전면 상에 소자분리막 형성용 산화막을 적층시킨 후 평탄화하여 소자분리막을 형성하는 단계;와, 상기 고전압 소자 영역 상에 잔존하는 질화막 및 버퍼 산화막을 제거하는 단계;와, 상기 기판 전면 상에 질소 이온을 주입하는 단계;와, 상기 고전압 소자 영역의 반도체 기판 상에 제 1 게이트 절연막을 형성하는 단계;와, 상기 저전압 소자 영역 상에 잔존하는 질화막 및 버퍼 산화막을 제거하는 단계;와, 상기 저전압 소자 영역의 반도체 기판 상에 제 2 게이트 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 버퍼 산화막 및 질화막은 각각 40∼150Å, 600∼1500Å의 두께로 형성한다.
바람직하게는, 고전압 소자 영역 및 저전압 소자 영역 상에 잔존하는 버퍼 산화막 및 질화막을 제거하는 단계는, 초순수와 인산의 혼합 용액을 이용하여 상기 질화막을 습식 식각하는 과정과, 희석 불산을 이용하여 상기 버퍼 산화막을 제거하는 과정으로 구성된다.
바람직하게는, 제 1 게이트 절연막과 제 2 게이트 절연막은 각각 50∼150Å와 20∼30Å의 두께로 형성한다.
바람직하게는, 상기 제 1 게이트 절연막은 850∼900℃의 온도와 일산화질소(NO) 분위기 하에서 15∼30분 정도 기판을 열처리하여 형성한다.
바람직하게는, 상기 제 2 게이트 절연막은 850∼900℃의 온도와 일산화질소(NO) 분위기 하에서 5∼15분 정도 기판을 열처리하여 형성한다.
바람직하게는, 상기 기판 전면 상에 주입되는 질소 이온은, 5∼20KeV의 에너지와 1E13∼14 ions/cm2 의 농도로 주입될 수 있다.
본 발명의 특징에 따르면, 소자분리막의 형성 완료 후 트렌치 형성에 이용되었던 버퍼 산화막 및 질화막으로 이루어지는 절연막을 선택적으로 패터닝하여 고전압 소자 영역에 상응하는 반도체 기판의 소정 부위를 드러나도록 하여 해당 부위에 제 1 게이트 절연막을 형성하고 이어, 상기 잔류 절연막을 제거한 다음 열산화 공정을 이용하여 저전압 소자 영역에 제 2 게이트 절연막을 형성함으로써 반도체 기판의 노출을 최소화하여 반도체 기판의 손상을 억제할 수 있게 된다. 또한, 게이트 절연막의 형성 전에 기판 전면을 대상으로 질소 이온을 주입함으로써 후속의 공정으로 형성되는 게이트 절연막 내에 질소 성분을 높임으로써 게이트 절연막의 유전율을 높일 수 있게 된다.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 상세히 설명하기로 한다. 도 2a 내지 2e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이 고전압 소자 영역과 저전압 소자 영역으로 정의되는 반도체 기판(201)을 준비한다. 열산화 공정을 이용하여 상기 반도체 기판(201) 표면 상에 버퍼 산화막(202)을 형성한다. 이어, 상기 버퍼 산화막(202)을 포함한 기판 전면에 화학기상증착 공정 등을 이용하여 질화막(203)을 형성한다. 상기 버퍼 산화막(202) 및 질화막(203)은 후속의 트렌치를 형성하기 위한 식각 마스크의 역할을 수행하며 상기 버퍼 산화막(202)은 40∼150Å, 상기 질화막(203)은 600∼1500Å의 두께로 형성한다.
반도체 기판(201) 상에 버퍼 산화막(202) 및 질화막(203)이 순차적으로 형성된 상태에서, 상기 질화막(203) 상에 감광막을 도포하고 포토리소그래피 공정을 이용하여 선택적으로 패터닝하여 상기 버퍼 산화막 및 질화막의 소정 부위 즉, 트렌치가 형성될 영역에 상응하는 부위에만 남도록 마스크 패턴(204)을 형성한다. 상기 마스크 패턴(204)을 이용하여 노출된 영역의 상기 질화막(202) 및 버퍼 산화막(203)을 식각하여 제거하고, 상기 질화막 및 버퍼 산화막의 제거에 따라 노출된 반도체 기판(201)을 소정 두께만큼 식각하여 제거한다. 이에 따라, 상기 반도체 기판에 트렌치(205)가 형성된다.
이와 같은 상태에서, 도 2b를 참조하면 상기 마스크 패턴(204)을 제거한 다음, 상기 트렌치(205)를 충분히 매립하도록 소자분리막 형성용 절연막(206) 예를 들어, 산화막 등을 기판 전면 상에 적층시킨다. 이어, 도 2c에 도시한 바와 같이 상기 소자분리막 형성용 절연막(206)을 화학기계적 연마 공정을 통해 상기 반도체 기판의 표면에 평탄화시킨다. 이로써 상기 반도체 기판(201) 상에 소자분리막(206a)이 형성되는데, 이 때 상기 소자분리막(206a)은 도면에 나타낸 바와 같이 그 표면의 위치가 반도체 기판의 표면과 정확히 일치하지 않는다. 즉, 화학기계적 연마 공정을 통해 상기 소자분리막 형성용 절연막 및 질화막을 연마하여 제거하였으나 화학기계적 연마 공정 완료 후 기판 표면 상에는 소정 두께의 질화막(203)이 그 아래의 버퍼 산화막(202)과 함께 잔존하게 된다. 본 발명은 상기 잔존하는 소정 두께의 질화막(203)을 이용함에 특징이 있다.
전술한 바와 같이, 상기 반도체 기판은 고전압 소자 영역과 저전압 소자 영역으로 구분되어 있는데, 도 2d에 도시한 바와 같이 포토리소그래피 공정 및 식각 공정을 이용하여 상기 고전압 소자 영역 상에 잔존하는 질화막(203) 및 버퍼 산화막(202)을 제거한다. 여기서, 상기 질화막(203)의 제거는 초순수와 인산(H3PO4)의 혼합 용액을 이용하여 습식 식각하여 제거하고, 상기 버퍼 산화막(202)의 제거는 희석 불산(DHF, Dilute HF)을 이용하여 제거한다.
그런 다음, 기판 전면 상에 질소 이온 주입 공정을 실시하여 반도체 기판(201) 표면 근처에 질소 이온 주입층(209)을 형성한다. 상기 질소 이온은 기판 표면 상에 주입되어 후속의 게이트 절연막 형성을 위한 열산화 공정시 기판 표면과 반응하여 게이트 절연막 내에 질소 성분을 높이기 위함이다. 구체적으로, 상기 질소 이온은 5∼20KeV의 에너지와 1E13∼14 ions/cm2 의 농도로 주입된다. 이 때, 상기 고전압 소자 영역의 반도체 기판이 노출된 상태이기 때문에 상기 저전압 소자 영역보다 고전압 소자 영역에 주입되는 질소 이온이 보다 깊이 반도체 기판 표면 내부에 주입된다.
이와 같이 고전압 소자 영역의 반도체 기판 내부에 질소 이온이 더 깊이 주입되는 이유는 고전압 소자 영역의 게이트 절연막이 저전압 소자 영역의 게이트 절연막보다 상대적으로 높은 유전율을 요구하기 때문이고 이에 따라 저전압 소자 영역의 게이트 절연막보다 상대적으로 그 두께가 두껍기 때문이다.
상기 질소 이온 주입 공정이 완료된 상태에서, 도 2e에 도시한 바와 같이, 열산화 공정을 이용하여 상기 고전압 소자 영역에 제 1 게이트 절연막(207)을 형성시킨다. 이 때, 상기 열산화 공정은 850∼900℃의 온도에서 질소 분위기 예를 들어, 일산화질소(NO) 분위기 하에서 15∼30분 동안 실시한다. 이와 같은 열산화 공정을 통해 상기 고전압 소자 영역에는 50∼150Å 정도 두께의 제 1 게이트 절연막(207)이 형성된다. 또한, 이전의 공정으로 주입된 질소 이온이 본 단계의 열산화 공정에서 기판과 반응하여 상기 게이트 절연막의 재질을 산화질화막으로 만든다.
제 1 게이트 절연막(207)이 형성된 상태에서 도 2f를 참조하면, 상기 저전압 소자 영역 상에 잔류하는 질화막(203) 및 버퍼 산화막(202)을 포토리소그래피 공정 및 식각 공정을 이용하여 제거한다. 상기 질화막 및 버퍼 산화막의 제거는 상기 고전압 소자 영역 상에 잔존하는 질화막 및 버퍼 산화막의 제조 공정을 이용한다.
상기 저전압 소자 영역 상에 잔류하는 질화막 및 버퍼 산화막을 제거한 다음, 열산화 공정을 이용하여 상기 저전압 소자 영역에 제 2 게이트 절연막(208)을 형성시킨다. 이 때, 상기 열산화 공정은 850∼900℃의 온도에서 질소 분위기 예를 들어, 일산화질소(NO) 분위기 하에서 5∼15분 동안 실시한다. 이와 같은 열산화 공정을 통해 상기 고전압 소자 영역에는 20∼30Å 정도 두께의 제 2 게이트 절연막(208)이 형성된다. 본 단계 역시 상기 제 1 게이트 절연막 형성시와 마찬가지로 상기 저전압 소자 영역의 반도체 기판 표면에 주입되어 있는 질소 이온이 기판과 반응하여 제 2 게이트 절연막의 재질을 산화질화막으로 형성시킨다.
본 발명에 따른 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
소자분리막의 형성 완료 후 트렌치 형성에 이용되었던 버퍼 산화막 및 질화막으로 이루어지는 절연막을 선택적으로 패터닝하여 고전압 소자 영역에 상응하는 반도체 기판의 소정 부위를 드러나도록 하여 해당 부위에 제 1 게이트 절연막을 형성하고 이어, 상기 잔류 절연막을 제거한 다음 열산화 공정을 이용하여 저전압 소자 영역에 제 2 게이트 절연막을 형성함으로써 반도체 기판의 노출을 최소화하여 반도체 기판의 손상을 억제할 수 있게 된다.
또한, 게이트 절연막의 형성 전에 기판 전면을 대상으로 질소 이온을 주입함으로써 후속의 공정으로 형성되는 게이트 절연막 내에 질소 성분을 높임으로써 게이트 절연막의 유전율을 높일 수 있게 된다. 이에 따라, 공정 단순화 및 반도체 소자의 전기적 특성을 향상시킬 수 있게 된다.
도 1a 내지 1d는 종래 기술에 따른 듀얼 게이트형 반도체 소자의 게이트 절연막 형성 방법을 설명하기 위한 공정 단면도.
도 2a 내지 2f는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 설명>
201 : 기판 202 : 버퍼 산화막
203 : 질화막 206a : 소자분리막
209 : 질소 이온 주입층
Claims (7)
- 고전압 소자 영역과 저전압 소자 영역으로 구분되는 반도체 기판 상에 버퍼 산화막 및 질화막을 순차적으로 형성하는 단계;상기 버퍼 산화막 및 질화막을 선택적으로 패터닝한 다음 상기 반도체 기판의 소정 영역을 식각하여 트렌치를 형성하는 단계;상기 트렌치를 포함한 기판 전면 상에 소자분리막 형성용 산화막을 적층시킨 후 평탄화하여 소자분리막을 형성하는 단계;상기 고전압 소자 영역 상에 잔존하는 질화막 및 버퍼 산화막을 제거하는 단계;상기 기판 전면 상에 질소 이온을 주입하는 단계;상기 고전압 소자 영역의 반도체 기판 상에 제 1 게이트 절연막을 형성하는 단계;상기 저전압 소자 영역 상에 잔존하는 질화막 및 버퍼 산화막을 제거하는 단계;상기 저전압 소자 영역의 반도체 기판 상에 제 2 게이트 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 버퍼 산화막 및 질화막은 각각 40∼150Å, 600∼1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 고전압 소자 영역 및 저전압 소자 영역 상에 잔존하는 버퍼 산화막 및 질화막을 제거하는 단계는,초순수와 인산의 혼합 용액을 이용하여 상기 질화막을 습식 식각하는 과정과,희석 불산을 이용하여 상기 버퍼 산화막을 제거하는 과정으로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 제 1 게이트 절연막과 제 2 게이트 절연막은 각각 50∼150Å와 20∼30Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 게이트 절연막은 850∼900℃의 온도와 일산화질소(NO) 분위기 하에서 15∼30분 정도 기판을 열처리하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 게이트 절연막은 850∼900℃의 온도와 일산화질소(NO) 분위기 하에서 5∼15분 정도 기판을 열처리하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 기판 전면 상에 주입되는 질소 이온은, 5∼20KeV의 에너지와 1E13∼14 ions/cm2 의 농도로 주입되는 것을 특징으로 하는 반도체 소자의 제조방법.
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