KR100760917B1 - 고전압 반도체 소자의 제조방법 - Google Patents

고전압 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 정렬 키가 형성될 키영역, 저전압 소자가 형성될 저전압 영역 및 고전압 소자가 형성될 고전압 영역으로 정의되는 반도체 기판을 구비하는 단계; 상기 반도체 기판상에 산화막을 형성하는 단계; 상기 산화막상에 절연막을 형성하는 단계; 상기 절연막을 제거한 후, 상기 반도체 기판의 각 영역에 다수의 STI(Shallow Trench Isolation)를 형성하는 단계; 상기 다수의 STI를 구비한 반도체 기판상에 질화물층을 형성하는 단계; 상기 고전압 영역에 불순물 이온을 주입하여 다수의 웰과 드리프트 영역을 순차적으로 형성하는 단계; 및 상기 저전압 영역에 불순물 이온을 주입하여 다수의 웰과 드리프트 영역을 순차적으로 형성하는 단계를 포함하는 고전압 반도체 소자의 제조방법에 관한 것이다.
SOC(System On Chip) 공정, 스트레스, 고전압 반도체 소자

Description

고전압 반도체 소자의 제조방법{Manufacturing Method of High Voltage Semiconductor Device}
1a 내지 도 1d는 종래 기술에 따른 SOC 집적회로용 반도체 소자의 제조방법을 설명하기 위해 도시된 공정 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 고전압 반도체 소자의 제조방법에 따른 단면도.
도 3은 본 발명의 실시예에 따른 고전압 반도체 소자의 성능을 설명하기 위한 그래프.
<도면의 주요부분에 대한 부호의 설명>
100: 반도체 기판 110: 산화막
120: 절연층 130: 포토레지스트 패턴
140: 트렌치 141: 라이너 산화막
142: STI 151: 고전압 영역의 N 웰
152: 고전압 영역의 P 웰 153: 저전압 영역의 N 웰
154: 저전압 영역의 P 웰 160: 질화물층
본 발명은 고전압 반도체 소자의 제조방법에 관한 것으로, 특히 고전압 반도체 소자를 구비하기 위한 SOC(System On Chip) 공정을 단순화하기 위한 고전압 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 고전압을 필요로 하는 고전압 반도체 소자를 제조하는 공정은 LCD(Liquid Crystal Display) 구동 집적회로, OLED(Organic Light Emitting Diode) 및 전력 집적회로 등 여러 방면에 적용되고 있다.
이러한 고전압 반도체 소자의 제조 공정은 보통 고전압 소자, 중전압 소자 및 저전압 소자를 SOC(System On Chip) 형태로 집적하는 방법을 사용하고, 이와 같은 공정에서 고전압 소자는 고전압에 의한 동작특성, 즉 높은 항복전압(breakdown voltage) 특성이 확보되어야 하므로 장시간에 걸쳐 고온의 확산공정을 실시하여 고전압 소자의 웰을 형성하며, 이와 같은 웰을 형성시키기 위해 포토 정렬 키(Photo align key)가 필요하며 이와 같은 포토 정렬 키를 형성하기 위해 제로(Zero) 공정을 진행하게 된다. 제로 공정은 실제 소자를 구현하는데 직접적으로 상관이 없이 순수하게 포토 정렬 키를 형성하기 위한 공정이다.
구체적으로, 종래에 고전압 반도체 소자의 제조 공정을 도 1a 내지 도 1d를 참조하여 설명한다. 도 1a 내지 도 1d는 종래 기술에 따른 SOC 집적회로용 반도체 소자의 제조방법을 설명하기 위해 도시된 공정단면도이다.
먼저, 도 1a에 도시된 바와 같이, 정렬 키(key)가 형성될 키 영역(Key), 저전압 소자(또는, 중전압 소자)가 형성될 저전압 영역(LV) 및 고전압 소자가 형성될 고전압 영역(HV)으로 정의된 반도체 기판(10) 상에 산화막(11)을 형성한다.
이어서, 제1 마스크(mask) 공정을 실시하여 산화막(11) 상에 키 영역(Key)의 반도체 기판(10) 일부가 노출되도록 제1 포토레지스트 패턴(12)을 형성한다.
이어서, 제1 포토레지스트 패턴(12)을 마스크로 이용한 식각공정(13)을 실시하여 노출된 키 영역(Key)의 반도체 기판(10)에 트렌치(14)를 형성한다. 이때, 트렌치(14)는 반도체 기판(10)과 마스크 장비 간의 정렬(align) 키로 작용한다.
이어서, 도 1b에 도시된 바와 같이, 제1 포토레지스트 패턴(12)을 제거한 후, 제2 마스크 공정을 통해 트렌치(14)를 포함한 산화막(11) 상에 제2 포토레지스트 패턴(15)을 형성한다. 이때, 제2 포토레지스트 패턴(15)은 정렬 키를 기준으로 하여, 고전압 PMOS 트랜지스터가 형성될 고전압 PMOS 영역(HPM)이 오픈된 구조로 형성한다.
이어서, 제2 포토레지스트 패턴(15)을 마스크로 이용한 이온주입공정(16)을 실시하여 고전압 PMOS 영역(HPM)의 반도체 기판(10)에 N형 불순물을 도핑시킨다.
이어서, 도 1c에 도시된 바와 같이, 제2 포토레지스트 패턴(15)을 제거한 후, 제3 마스크 공정을 통해 트렌치(14)를 포함한 산화막(11) 상에 제3 포토레지스트 패턴(17)을 형성한다. 이때, 제3 포토레지스트 패턴(17)은 정렬 키를 기준으로 하여, 고전압 NMOS 트랜지스터가 형성될 고전압 NMOS 영역(HNM)이 오픈된 구조로 형성한다.
이어서, 제3 포토레지스트 패턴(17)을 마스크로 이용한 이온주입공정(18)을 실시하여 고전압 NMOS 영역(HNM)의 반도체 기판(10)에 P형 불순물을 도핑시킨다.
이어서, 도 1d에 도시된 바와 같이, 제3 포토레지스트 패턴(17)을 제거한 후, 장시간에 걸쳐 고온의 열확산공정을 실시하여 도핑된 N형 불순물 및 P형 불순물을 확산시킨다. 이에 따라, 고전압 PMOS 영역(HPM)의 반도체 기판(10) 및 고전압 NMOS 영역(HNM)의 반도체 기판(10)에 N-웰(N-Well; 19a) 및 P웰(P-Well; 19b)이 형성된다. 이때, 열확산 공정시 인가된 열에 의해 트렌치(14)를 포함한 반도체 기판(10) 표면 상에는 열산화막(20)이 형성될 수 있다.
이어서, STI(Shallow Trench Isolation)공정을 실시하여 키 영역(Key), 고전압 영역(HV) 및 저전압 영역(LV)을 각각 격리시키기 위한 복수의 소자분리막을 형성한다.
이어서, 공지된 기술에 따라 고전압 영역(HV)의 반도체 기판(10) 상에 고전압 NMOS 및 PMOS 트랜지스터를 형성하고, 저전압 영역(LV)의 반도체 기판(10) 상에 저전압 NMOS 및 PMOS 트랜지스터를 형성한다.
즉, 도 1a 내지 도 1d를 통해 알 수 있는 바와 같이, 종래에는 고전압 소자에서 웰을 형성시키기 위해서 필요한 포토 정렬 키를 형성하기 위해 제로(Zero) 공정을 수행한다. 이에 따라, 반도체 소자의 제조공정이 복잡해지고 제조 단가가 상승하는 문제점이 있다.
본 발명은 포토 정렬 키를 형성하기 위해 제로(Zero) 공정이 없이 공정을 단순화하고 신뢰도를 향상시켜 고전압 반도체 소자를 제조하는 고전압 반도체 소자의 제조방법을 제공하는데 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 정렬 키가 형성될 키영역, 저전압 소자가 형성될 저전압 영역 및 고전압 소자가 형성될 고전압 영역으로 정의되는 반도체 기판을 구비하는 단계; 상기 반도체 기판상에 산화막을 형성하는 단계; 상기 산화막상에 절연막을 형성하는 단계; 상기 절연막을 제거한 후, 상기 반도체 기판의 각 영역에 다수의 STI(Shallow Trench Isolation)를 형성하는 단계; 상기 다수의 STI를 구비한 반도체 기판상에 질화물층을 형성하는 단계; 상기 고전압 영역에 불순물 이온을 주입하여 다수의 웰과 드리프트 영역을 순차적으로 형성하는 단계; 및 상기 저전압 영역에 불순물 이온을 주입하여 다수의 웰과 드리프트 영역을 순차적으로 형성하는 단계를 포함하는 고전압 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 고전압 반도체 소자의 제조방법에 따른 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 정렬 키가 형성될 키 영역, 저전압 소자(또는, 중전압 소자)가 형성될 저전압 영역 및 고전압 소자가 형성될 고전압 영역으로 정의된 반도체 기판(100)을 구비한다.
이어서, 열산화 공정을 실시하여 반도체 기판(100) 상에 완충 기능을 하는 제 1 산화막(110)을 형성한 후, 제1 산화막(110)상에 절연막(120)을 형성한다. 이때, 절연막(120)은 HLD(High Temperature Low Pressure Dielectric)막 또는 실리콘 질화물 계열의 물질로 형성할 수 있다.
이어서, 도 2b에 도시된 바와 같이, 절연막(120) 상에 포토레지스트 패턴(130)을 형성한다. 여기서, 포토레지스트 패턴(130)은 포토레지스트(도시하지 않음)를 도포하고 포토 마스크를 이용한 노광 및 현상 공정을 실시하여, 포토레지스트 패턴(130)이 키(Key) 영역, 저전압 영역 및 고전압 영역의 일부 영역, 즉 STI(Shallow Trench Isolation: 142)가 형성될 영역을 오픈한 구조로 형성한다.
이어서, 포토레지스트 패턴(130)을 마스크로 이용한 식각 공정을 실시하여 절연막(120), 제 1 산화막(110) 및 반도체 기판(100)까지 식각된 다수의 트렌치(140)를 형성하며, 포토레지스트 패턴(130)과 절연막(120)을 스트립(Strip) 공정을 실시하여 제거한 후 다수의 트렌치(140) 각각의 내측에 라이너 산화막(141)을 제 1 산화막(110)과 연결되도록 형성하여 구비한다.
라이너 산화막(141)을 형성한 후, 트렌치(140)를 매립하기 위한 SiO2 등의 산화물을 충진하여 트렌치(140)를 매립하면, 도 2c에 도시된 바와 같이 키(Key) 영역, 저전압 영역 및 고전압 영역에 다수의 STI(140)가 형성된다.
이어서, 다수의 STI(140)와 산화막(110) 상에 질화물층(160)을 ALD(Atomic Layer Deposition) 방법을 이용하여 형성한다. ALD 방법은 화학적으로 달라붙는 현 상을 이용해 표면에 분자를 흡착시킨 후 치환시켜 흡착과 치환을 번갈아 진행하기 때문에, 균일한 격자 배열로 증착이 가능하고 질화물층(160)을 최대한 얇게 형성할 수 있는 특징이 있다. 또한, ALD 방법은 MOCVD보다 낮은 온도(500도 이하)에서 우수한 막을 형성할 수 있어 시스템-온-칩(SoC) 공정에 적합하다.
본 발명의 실시예에 따른 고전압 반도체 소자의 제조방법에서 질화물층(160)을 ALD(Atomic Layer Deposition) 방법을 이용하여 형성하는 이유는 웰 형성 공정을 STI(142) 형성 후에 수행함에 따라, 웰 형성을 위한 고온과 긴 공정시간으로 인해 STI(142)에 걸리는 스트레스(stress)를 해소하기 위함이다.
또한, 일반적으로 웰 형성 공정 진행시 Si 피트(Pit) 등의 문제를 해결하기 위해 O2를 주입(push)하게 되는데, 이때 O2에 의해 STI(142) 면에 산화(oxidation)가 발생하게 되고 이에 따른 스트레스가 가중된다.
따라서, 질화물층(160)을 형성한 후 웰 또는 드리프트 영역의 형성을 수행하게 되면, 질화물층(160)에 의해 STI(142) 면에 산화가 발생하지 않게 되어 STI(142)에 걸리는 스트레스가 줄어들게 된다.
이어서, 도 2d에 도시된 바와 같이 다수의 포토레지스트 패턴(도시하지 않음)을 마스크로 이용하여 고전압 영역의 반도체 기판(100)에 불순물 이온을 주입하는 이온주입공정을 실시하고 고온 열공정을 수행하여 고전압 영역에 N-웰(151)과 P-웰(152)을 형성한다. 이후, 고전압 영역의 반도체 기판(100)에 불순물 이온을 주입하고 1100℃에서 수 시간 동안 어닐링하는 드라이브 인(drive-in) 공정을 수행하 여, 고전압 영역의 P웰(152) 내에 저농도의 N-드리프트 영역을 형성하고 고전압 영역의 N웰(151) 내에 저농도의 P-드리프트 영역을 형성한다.
고전압 영역에 드리프트 영역을 형성한 후, 다수의 포토레지스트 패턴(도시하지 않음)을 마스크로 이용하여 저전압 영역에 불순물 이온을 주입하여 N-웰(153)과 P-웰(154)을 형성하고, 저전압 영역에 불순물 이온을 주입하여 1100℃에서 수 시간 동안 어닐링하는 드라이브 인(drive-in) 공정을 수행하여, 저전압 영역의 P웰(154) 내에 저농도의 N-드리프트 영역을 형성하고 N웰(153) 내에 저농도의 P-드리프트 영역을 형성한다.
이어서, 일반적인 SOC 고전압 반도체 소자의 제조방법에 따라 다수의 게이트를 형성하여 고전압 소자 및 저전압 소자를 구비한다. 즉, 저전압 영역의 반도체 기판(110) 상에 저전압 NMOS 트랜지스터와 저전압 PMOS 트랜지스터가 형성되고, 고전압 영역의 반도체 기판(110) 상에 고전압 NMOS 트랜지스터와 고전압 PMOS 트랜지스터가 형성된다.
따라서, 웰 형성 공정과 드라이브 인 공정과정에서 STI는 Locos 소자분리막(isolation)과 달리 뾰족한 모서리(sharp corner) 부분을 가지게 되고 이 부분은 웰 형성 공정에 의한 스트레스에 취약하기 때문에, 도 3에 "A"로 표시된 질화물층(160)을 구비하지 않은 경우와 "B"로 표시된 본 발명의 실시예에 따라 질화물층(160)을 구비한 경우로부터 알 수 있듯이 웰 형성 공정시 발생하게 되는 STI에 걸리는 스트레스를 줄이기 위해 웰 형성 전에 질화물층(160)을 형성하여 반도체 기판(Si)/STI의 산화물/질화물층(160)의 구조로 형성함으로써 각 열팽창계수가 서로 다른 물질끼리 압축-인장 스트레스(compressive-tensile stress)가 서로 상쇄되어 반도체 기판에 걸리는 스트레스를 최소화할 수 있다.
전술한 종래 기술에서는 제로 공정과 3번의 마스크 공정을 실시하여 고전압 소자의 웰을 형성하는데 반하여, 본 발명의 바람직한 실시예에서는 제로 공정을 수행하지 않고 스트레스를 최소화하여 신뢰도가 향상된 고전압 소자를 형성할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상기한 바와 같이 본 발명은 제로 공정을 수행하지 않고 웰 형성 전에 질화물층을 구비함으로써 스트레스를 최소화하고 신뢰도가 향상된 고전압 반도체 소자를 제공할 수 있다.

Claims (4)

  1. 정렬 키가 형성될 키영역, 저전압 소자가 형성될 저전압 영역 및 고전압 소자가 형성될 고전압 영역으로 정의되는 반도체 기판을 구비하는 단계;
    상기 반도체 기판상에 산화막을 형성하는 단계;
    상기 산화막상에 절연막을 형성하는 단계;
    상기 절연막을 제거한 후, 상기 반도체 기판의 각 영역에 다수의 STI(Shallow Trench Isolation)를 형성하는 단계;
    상기 다수의 STI를 구비한 반도체 기판상에 질화물층을 형성하는 단계;
    상기 고전압 영역에 불순물 이온을 주입하여 다수의 웰과 드리프트 영역을 순차적으로 형성하는 단계; 및
    상기 저전압 영역에 불순물 이온을 주입하여 다수의 웰과 드리프트 영역을 순차적으로 형성하는 단계
    를 포함하는 고전압 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 절연막은 HLD(High Temperature Low Pressure Dielectric)막 또는 실리콘 질화물 계열의 물질로 형성되는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 질화물층은 ALD(Atomic Layer Deposition) 방법을 이용하여 형성하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 다수의 웰과 드리프트 영역을 형성하는 단계는
    1100℃에서 어닐링하는 드라이브 인(drive-in) 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
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