KR100346845B1 - 반도체 장치의 얕은 트렌치 아이솔레이션 형성방법 - Google Patents

반도체 장치의 얕은 트렌치 아이솔레이션 형성방법 Download PDF

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Abstract

개시된 본 발명은, 반도체 기판의 선택된 영역에 제 1 트렌치 및 제 2 트렌치를 형성한다. 그후, 제 1 트렌치 및 제 2 트렌치의 내측 표면에 측벽 산화막을 형성한다음, 측벽 산화막 표면에 산화 방지용 라이너를 형성한다. 이어서, 산화 방지용 라이너를 포함하는 반도체 기판 결과물 표면에 마스크막을 형성한다음, 제 2 트렌치 영역의 마스크막이 노출되도록 포토레지스트 패턴을 형성한다. 그후에, 포토레지스트 패턴의 형태로 마스크막을 패터닝하고 나서, 포토레지스트 패턴을 제거한다. 마스크막의 형태로 산화 방지용 라이너를 식각하고, 제 1 및 제 2 트렌치가 충분히 매립되도록 절연물을 형성한다. 이어서, 절연물을 반도체 기판 표면이 노출될 때까지 CMP하여, STI막을 형성한다. 여기서, 제 1 트렌치는 N-FET 사이, N-FET과 P-FET 사이, N-FET과 그 밖의 회로 소자들, P-FET과 그밖의 회로 소자들 및 그 밖의 회로 소자들 사이를 분리하기 위한 트렌치이고, 제 2 트렌치는 P-FET 사이를 분리하기 위한 트렌치일 수 있다.

Description

반도체 장치의 얕은 트렌치 아이솔레이션 형성방법{Method for forming shallow trench isolation in semiconductor device}
본 발명은 반도체 장치의 소자 분리막 형성방법에 관한 것으로, 보다 구체적으로는 반도체 장치의 얕은 트렌치 아이솔레이션(shallow trench isolation:이하, STI) 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화, 고집적화가 진행되고 있다. 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 치수도 고정밀화가 요구되고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.
종래의 반도체 디바이스의 소자 분리막으로는 로코스(LOCOS) 산화막이 대부분 이용되었다. 그러나, 로코스 방식의 소자 분리막은 그 가장자리 부분에 새부리 형상의 버즈빅이 발생하여, 액티브 영역의 면적을 감소시키면서 누설 전류를 발생시키는 단점을 갖는다.
현재에는 좁은 폭을 가지며, 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 소자 분리막이 널리 채용되고 있다.
도 1은 종래의 반도체 장치의 STI막 형성방법을 설명하기 위한 단면도이다.
도 1을 참조하여 살펴보면, 반도체 기판(10)의 상부에 소자 분리 영역을 노출시키기 위한 차단 패턴(도시되지 않음)을 형성한다. 이때, 반도체 기판(10)은 셀 영역(cell area), 코어 영역(core area) 및 주변 영역(peripheral area)으로 구분되어질 것이며, 차단 패턴은 산화막과 실리콘 질화막의 적층막이 이용될 수 있다. 차단 패턴을 마스크로 이용하여, 노출된 반도체 기판(10)을 정하여진 깊이로 식각한다. 이에따라, 반도체 기판(10)내에 트렌치(t1,t2)가 형성된다. 여기서, t1은 예를들어, 셀 영역에 형성되는 트렌치이고, t2는 코어 영역 및 주변 영역에 형성되는트렌치일 수 있다. 여기서, 트렌치(t1,t2)를 형성하기 위한 식각 공정은 예를들어, 플라즈마 가스를 이용한 건식 식각 방식으로 진행된다.
이때, 트렌치(t1,t2)를 형성하기 위한 건식 식각 공정에 의하여, 트렌치(t1,t2) 내측 표면에 실리콘 격자 결함(defect) 및 데미지(damage)가 발생될 수 있다. 종래에는 이러한 실리콘 격자 결함 및 데미지를 감소시키기 위하여, 트렌치(t1,t2) 내측 표면을 열산화하여, 측벽 산화막(12)을 형성하고 있다. 이때, 측벽 산화막(12) 50 내지 100Å이하의 박막으로 형성된다. 또한, 측벽 산화막(12)의 형성으로, 트렌치(t1,t2) 모서리 부분에 발생되는 첨점이 제거된다.
그후, 측벽 산화막(12) 표면에 실리콘 질화막 라이너(liner:14)를 형성한다. 이때, 실리콘 질화막 라이너(14)는 알려진 바와 같이, 소자 분리 공정후 발생하는 추가적인 열산화로 인하여 트렌치 측벽도 산화되어, 늘어나는 부피에 의한 기판 결함이 발생이 없도록 산화를 차단하는 역할을 한다.
트렌치(t1,t2)가 충분히 매립되어질 수 있도록, 반도체 기판(10) 결과물 상부에 절연물 예를들어, 고밀도 플라즈마(high density plasma:이하, HDP) 절연막을 증착한다. 이어서, 고밀도 플라즈마 절연막과 차단 패턴을 반도체 기판(10)의 표면이 노출되도록 화학적 기계적 연마(chemical mechanical polishing:이하 CMP)하여, 트렌치(t1,t2)내에 HDP 절연막을 매립시킨다. 이에따라, STI막(16)이 완성된다.
그러나, 측벽 산화막(12)을 박막으로 균일하게 형성함으로 인하여, 다음과 같은 문제점이 발생된다.
일반적으로, 도 2a 및 도 2b를 참조하여, 고집적 반도체 모스 트랜지스터의핫 캐리어(hot carrier)들은 높은 에너지를 지니고 있으므로, 박막의 게이트 산화막(22)으로 튀어오르거나, 측벽 산화막(12)을 관통하여 STI막(16)에 침투하기 쉽다. 여기서, STI막(16)에 침투되는 핫 캐리어들은 대부분 음전하(negative charge) 즉, 전자(30)로서, STI막(16)내의 실리콘 질화막 라이너(14) 및 실리콘 질화막 라이너(14)와 측벽 산화막(12)의 계면에 쉽게 트랩된다. 이때, 측벽 산화막(12)의 두께가 상술한 바와 같이 매우 박막이므로 전자(30)들은 매우 조밀하게 트랩된다. 이와같이 STI막(16)의 가장자리에 전자들(30)이 밀집되면, 모스 트랜지스터들이 형성되는 반도체 기판(10)의 양전하(positive charge) 즉, 홀(hole:32)들이 STI막(16)의 외주에 유기된다. 이때, 전자들(30)이 실리콘 질화막 라이너(14) 및 실리콘 질화막 라이너(14)와 측벽 산화막(12)의 계면에 매우 조밀하게 트랩되어 있으므로, 반도체 기판(10)내의 홀(32)들도 이와 대응하도록 매우 조밀하게 모이게 된다.
여기서, N-FET(N-channel field effect transistor)은, 도 2a에 도시된 바와 같이 주 캐리어(majority carrier)가 전자(30)이므로, 비록, STI막(16)의 외주에 홀(32)들이 밀집되어 있더라도, 전자들(30)이 주 캐리어로 작용하는 n형 접합 영역(26a,26b) 사이에 패스가 형성되지 않는다.
하지만, P-FET(P-channel field effect transistor)은 공지된 바와 같이, 주 캐리어가 홀(32)이므로, 도 2b에 도시된 바와 같이, STI막(16)의 외주에 밀집,배열된 홀들(32)이 STI막(16)을 사이에 두고 분리된 p형 접합 영역(28a,28b)간을 연결시키는 전류 패스(I)로 작용한다. 이로 인하여, STI막(16)에 의하여 소자 분리되었어도, 인접하는 P-FET 사이에는 진행성 스탠바이 커런트와 같은 누설 전류가 발생되어, P-FET 특성이 열화된다. 여기서, 미설명 도면 부호 24는 모스펫(MOSFET)의 게이트 전극을 나타낸다.
더욱이, STI막(16)과 액티브 영역의 계면(이하, 경계면이라 칭함)에 위치되는 P-FET의 경우는 박막의 측벽 산화막(12)을 사이에 두고 P-FET의 채널 영역(도시되지 않음)과 전자들이 트랩된 실리콘 질화막 라이너(14)가 대치된다. 그러므로, 실리콘 질화막 라이너(14)에 트랩된 전자에 의하여, 경계면에 위치하는 P-FET의 채널 영역에 쉽게 홀이 유기되고, P-FET의 턴온(turn-on)시에 유기된 홀들이 턴온시에(turn-off)시켰을때, 쉽게 제거되지 않고 잔류하게 된다. 이로 인하여, 경계면에 형성되는 P-FET의 채널 길이가 점진적으로 감소되어, 문턱 전압 및 항복 전압이 변화된다. 따라서, P-FET의 특성이 변화된다.
따라서, 본 발명의 기술적 과제는 P-FET 영역의 누설 전류를 감소시키면서, P-FET의 특성을 확보시킬 수 있는 반도체 장치의 STI 형성방법을 제공하는 것이다.
도 1은 종래의 반도체 장치의 얕은 트렌치 아이솔레이션 형성방법을 설명하기 위한 단면도이다.
도 2a는 종래의 N-FET 한정용 트렌치를 나타낸 단면도이다.
도 2b는 종래의 P-FET 한정용 트렌치를 나타낸 단면도이다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 장치의 STI 형성방법을 설명하기 위한 각 공정별 단면도이다.
도 4는 본 발명의 실시예에 따른 P-FET 한정용 트렌치를 나타낸 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 - 반도체 기판 106a, 106b - 트렌치
108 - 측벽 산화막 110 - 산화 방지용 라이너
112 - 마스크막 120a,120b - STI막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 반도체 기판의 선택된 영역에 제 1 트렌치 및 제 2 트렌치를 형성한다. 그후, 제 1 트렌치 및 제 2 트렌치의 내측 표면에 측벽 산화막을 형성한다음, 측벽 산화막 표면에 산화 방지용 라이너를 형성한다. 이어서, 산화 방지용 라이너를 포함하는 반도체 기판 결과물 표면에 마스크막을 형성한다음, 제 2 트렌치 영역의 마스크막이 노출되도록 포토레지스트 패턴을 형성한다. 그후에, 포토레지스트 패턴의 형태로마스크막을 패터닝하고 나서, 포토레지스트 패턴을 제거한다. 마스크막의 형태로 산화 방지용 라이너를 식각하고, 제 1 및 제 2 트렌치가 충분히 매립되도록 절연물을 형성한다. 이어서, 절연물을 반도체 기판 표면이 노출될 때까지 CMP하여, STI막을 형성한다. 여기서, 제 1 트렌치는 N-FET 사이, N-FET과 P-FET 사이, N-FET과 그 밖의 회로 소자들, P-FET과 그밖의 회로 소자들 및 그 밖의 회로 소자들 사이를 분리하기 위한 트렌치이고, 제 2 트렌치는 P-FET 사이를 분리하기 위한 트렌치일 수 있다.
또한, 제 1 트렌치는 셀 영역에 형성되는 트렌치이고, 제 2 트렌치는 코어 영역 및 주변 영역에 형성되는 트렌치일 수 있다.
또한, 산화 방지용 라이너는 실리콘 질화막 또는 실리콘 질산화막으로 형성될 수 있고, 이러한 산화 방지용 라이너는 150℃ 인산 용액으로 식각할 수 있다. 아울러, 마스크막은 150℃ 인산 용액에 대하여, 산화 방지용 라이너와 식각 선택비가 우수한 절연막, 예를들어, 실리콘 산화막으로 형성될 수 있다. 또한, 제 1 및 제 2 트렌치에 매립되는 절연물은 HDP 절연막 또는 TEOS 절연막일 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치의 STI 형성방법은 다음과 같다. 먼저, 반도체 기판의 선택된 영역에 제 1 트렌치 및 제 2 트렌치를 형성한다. 그리고나서, 제 1 트렌치 및 제 2 트렌치의 내측 표면에 측벽 산화막을 형성한다음, 측벽 산화막 표면에 산화 방지용 라이너를 형성한다. 이어서, 산화 방지용 라이너를 포함하는 반도체 기판 결과물 표면에 실리콘 산화막을 형성한 후, 제 2 트렌치 영역의 실리콘 산화막이 노출되도록 포토레지스트 패턴을 형성한다. 이 포토레지스트 패턴의 형태로 실리콘 산화막을 패터닝하고 나서, 상기 포토레지스트 패턴을 제거한다. 그후, 실리콘 산화막의 형태로 산화 방지용 라이너를 식각한다음, 상기 제 1 및 제 2 트렌치가 충분히 매립되도록 절연물을 형성하고, 절연물을 반도체 기판 표면이 노출될때까지 CMP하여, STI막을 형성한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
여기서, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
첨부된 도면 도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 장치의 STI 형성방법을 설명하기 위한 각 공정별 단면도이고, 도 4는 본 발명의 실시예에 따른 P-FET 한정용 트렌치를 나타낸 단면도이다.
먼저, 도 3a를 참조하여, 반도체 기판(100) 상부에 패드 산화막(102)과 실리콘 질화막(104)을 순차적으로 적층한다. 여기서, 반도체 기판(100)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 소자가 형성될 셀 영역 및 P모스 트랜지스터가 요구되는 코어 영역 및 주변 영역으로 구분될 것이다. 또한, 패드 산화막(102)은 약 70 내지 160Å 두께로 형성되고, 실리콘 질화막(104)은 약 500 내지 1600Å 두께로 형성된다. 그 다음, 반도체 기판(100)의 소자 분리 예정 영역이 노출되도록, 실리콘 질화막(104) 및 패드 산화막(102)을 공지의 포토리소그라피 공정을 이용하여 식각하여, 차단 패턴을 형성한다. 여기서, "소자 분리 예정 영역"은 셀 영역, 코어 영역 및 주변 영역을 한정하면서, 각 영역의 소자간을 분리하기 위한 영역을 나타낸다. 그후, 차단 패턴 즉, 패터닝된 실리콘 질화막(104) 및 패드 산화막(102)을 마스크로 하여, 반도체 기판(100)을 약 0.1 내지 1.5㎛의 깊이, 바람직하게는 0.24 내지 0.26㎛의 깊이로 건식 식각하여, 제 1 및 제 2 트렌치(106a,106b)를 형성한다. 제 1 및 제 2 트렌치(106a,106b)는 STI를 형성하기 위한 얕은(shallow) 트렌치이다. 이때, 이러한 건식 식각 공정으로, 제 1 및 제 2 트렌치들(106a,106b) 표면에 실리콘 격자 결함 및 데미지와 같은 누설 전류원이 발생될 수 있다. 아울러, 트렌치들(106a,106b)의 모서리 부분에는 첨점이 존재할 수 있다. 여기서, 미설명 도면 부호 A1은 제 1 트렌치(106a)가 형성되는 영역으로, 메모리 소자의 경우 소자들이 집중적으로 배치되는 셀 영역일 수 있고, 또는 N모스 트랜지스터 영역일 수 있다. 보다 자세하게, A1 영역에 형성되는 제 1 트렌치는 N-FET 사이, N-FET과 P-FET 사이, N-FET과 그 밖의 회로 소자들, P-FET과 그밖의 회로 소자들 및 그 밖의 회로 소자들 사이를 분리하기 위한 트렌치일 수 있다.또한,A2는 제 2 트렌치(106b)가 형성되는 영역으로, 메모리 소자의 경우, 메모리 소자들 외의 소자가 형성되는 코어 영역 및 주변 영역 또는 P-FET가 형성될 영역일 수 있다. 보다 자세하게, A2 영역에 형성되는 제 2 트렌치는 P-FET 사이를 분리하기 위한 트렌치일 수 있다.
그 다음, 도 3b에 도시된 것과 같이, 제 1 및 제 2 트렌치(106a,106b) 내부에 발생된 격자 결함 및 데미지를 치유하면서 첨점 부위를 제거할 수 있도록, 제 1 및 제 2 트렌치(106a,106b)의 내측 표면을 열산화하여, 제 1 및 제 2 트렌치(106a,106b) 내부에 측벽 산화막(108)을 형성한다. 여기서, 트렌치(106a,106b)의 "내측 표면"은 트렌치(106a,106b)의 내벽부 및 바닥부를 나타낸다. 아울러, 측벽 산화막(108)은 20 내지 240Å 두께, 더욱 바람직하게는 반도체 디바이스의 고집적도를 감안하여 20 내지 50Å의 두께로 형성된다. 그후, 측벽 산화막(108)이 형성된 반도체 기판(100) 결과물 상부에 산화 방지용 라이너(110)를 형성한다. 여기서, 산화 방지용 라이너(110)는 소자 분리 공정 이후의 열산화 공정에 의한 스트레스를 제거하는 역할을 한다. 아울러, 산화 방지용 라이너(110)는 액티브 영역에 발생되는 디펙트들이 트렌치(106a,106b) 내부로 확산되는 것을 차단하는 역할을 한다. 이러한 산화 방지용 라이너(110)로는 실리콘 질화막 또는 실리콘 질산화막이 이용될 수 있으며, 예를들어, 50 내지 100Å의 두께로 형성된다.
그 다음, 도 3c에 도시된 바와 같이, 산화 방지용 라이너(110) 상부에 마스크막(112)을 증착한다. 이때, 마스크막(112)은 인산 용액에 대하여, 산화 방지용 라이너(110) 보다 식각 선택비가 우수한 절연 물질, 예컨대, 화학 기상증착(chemical vapor deposition) 방식에 의한 실리콘 산화막이 이용될 수 있다. 이러한 마스크막(12)은 산화 방지용 라이너(110)의 식각 마스크로서의 역할을 하도록, 약 200 내지 500Å 두께로 형성할 수 있다.
그후, 도 3d에서와 같이, A2 영역 즉, 코어 영역 및 주변 영역 또는 P모스 트랜지스터 사이를 구분하기 위한 트렌치(106b)가 형성되는 영역이 노출되도록, 공지의 포토리소그라피 공정에 의하여 포토레지스트 패턴(114)을 형성한다. 이어서, 포토레지스트 패턴(114)을 이용하여, 하부의 마스크막(112)을 패터닝한다.
도 3e를 참조하여, 포토레지스트 패턴(114)을 공지의 방식으로 제거한다. 그리고나서, 마스크막(112)의 형태로 산화 방지용 라이너(110)를 식각한다. 이때, 산화 방지용 라이너(110)는 150℃ 인산(PH3) 용액으로 식각한다. 여기서, 마스크막(112)을 별도로 형성한다음, 산화 방지용 라이너(110)를 식각하는 것은 다음과 같은 이유에서이다. 일반적인 산화 방지용 라이너(110)는 실리콘 질화막 또는 실리콘 질산화막으로서, 대개 상온에서 150℃ 인산 용액에 디핑되어, 제거된다. 이때, 포토레지스트 패턴(114, 도 3d참조) 역시, 150℃ 인산 용액에 식각되는 특성을 가지고 있어, 포토레지스트 패턴(114)을 마스크로 하여 산화 방지용 라이너(110)를 식각시, 포토레지스트 패턴(114)도 식각되어 버린다. 그러므로, 산화 방지용 라이너(110)를 원하는 형태로 패터닝하기 어렵다. 이에따라, 본 실시예에서는 산화 방지용 라이너(110)를 패터닝하기 위한 식각 마스크막으로서, 산화 방지용 라이너(110)와 식각 선택비가 우수한 실리콘 산화막을 마스크로 사용하였다. 이와같이 산화 방지용 라이너(110)의 식각으로, A2 영역 즉, 코어 영역 및 주변 영역또는 P-FET 영역을 한정하는 트렌치(106b) 내부에는 산화 방지용 라이너(110)가 존재하지 않는다.
도 3f를 참조하여, 각각의 트렌치(106a,106b)가 충분히 충전되도록, 반도체 기판(100) 상부에 절연막(116)을 증착한다. 이때, 절연막(116)으로는 매립 특성이 우수한 HDP 절연막 또는 TEOS(tetraethylorthsilicate)막 등이 이용될 수 있다.
그 다음, 도 3g에 도시된 것과 같이, 절연막(116), 마스크막(112), 실리콘 질화막(104) 및 패드 산화막(102)을 반도체 기판(100) 표면이 노출될 때 까지 CMP한다. 이에따라, 절연막(116)이 각각의 트렌치(106a,106b)에 매립되어, 제 1 및 제 2 STI막(120a, 120b)이 형성된다.
본 실시예에 따르면, 코어 영역 및 주변 영역 또는 P-FET 사이를 분리하기 위한 영역에 형성되는 제 2 STI막(120b)의 산화 방지용 라이너(110)를 선택적으로 제거한다. 이에따라, 도 4에 도시된 바와 같이, 제 2 STI막(120b)내에 잔류하는 음전하, 즉 전자들을 트랩하는 매체가 제거되어, 제 2 STI막(120b) 내부 가장자리에 음전하가 트랩되는 현상이 없고, 제 2 STI막(120b)의 외주면에도 양전하, 즉 홀들이 유기되지 않는다. 따라서, 인접하는 P모스 트랜지스터의 접합 영역(204) 사이의 누설 전류 패스가 발생되지 않는다.
이때, 코어 영역 및 주변 영역(또는, P-FET 사이를 분리하기 위한 영역)에 형성되는 제 2 STI막(120b)은 셀 영역에 형성되는 제 1 STI막(120a)보다 면적 및 사이즈가 크므로, 후속의 열공정을 진행하더라도 실리콘과 실리콘 산화막의 열팽창 계수 차이로 인한 스트레스가 제 1 STI막(120b)에 발생되는 스트레스에 비해 매우미소하다. 그러므로, 제 2 STI막(120b)내에 산화 방지용 라이너(110)가 존재하지 않더라도, 후속의 열공정시 거의 스트레스의 영향을 거의 받지 않는다.
아울러, 본 실시예에서는, 산화 방지용 라이너(110)를 식각할 때, 포토레지스트 패턴을 직접 마스크로 사용하지 않고, 별도의 마스크막(112)을 사용한다. 이에따라, 산화 방지용 라이너(110)를 식각하는 공정시, 포토레지스트 패턴의 유실을 방지하여, 원하는 형태로 산화 방지용 라이너(110)를 식각할 수 있다. 더욱이, 마스크막(112)을 실리콘 산화막으로 형성함에따라, 별도로 제거할 필요가 없다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 코어 영역 및 주변 영역 또는 P모스 트랜지스터 사이를 분리시키는 STI막의 산화 방지용 라이너를 제거한다. 이에따라, 코어 영역 및 주변 영역 또는 코어 영역 및 주변 영역 중 특히 P모스 트랜지스터 사이를 분리시키는 STI막내에 잔류하는 음전하, 즉 전자들을 트랩하는 매체가 제거되어, STI막 내부 가장자리에 음전하가 트랩되는 현상이 발생되지 않는다. 그러므로, STI막의 외주면에도 양전하, 즉 홀들이 유기되지 않는다. 따라서, 인접하는 P모스 트랜지스터의 접합 영역 사이의 누설 전류 패스가 발생되지 않는다.
한편, 셀 영역 또는 N-FET를 한정하는 STI막 내부에는 산화 방지용 라이너가 형성되어, 스트레스를 완화시킨다.
아울러, 코어 영역과 주변 영역 또는 P-FET을 한정하는 STI막의 산화 방지용 라이너를 선택적으로 제거할때, 실리콘 산화막으로 된 마스크막을 이용하여 제거한다. 이에따라, 산화 방지용 라이너의 변형없이, 원하는 형태로 제거할 수 있다.
기타 본 발명의 요지를 벗어나지 않는 범위에서 다양하게 변경, 실시할 수 있다.

Claims (15)

  1. 반도체 기판의 선택된 영역에 제 1 트렌치 및 제 2 트렌치를 형성하는 단계;
    상기 제 1 트렌치 및 제 2 트렌치의 내측 표면에 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막 표면에 산화 방지용 라이너를 형성하는 단계;
    상기 산화 방지용 라이너를 포함하는 반도체 기판 결과물 표면에 마스크막을 형성하는 단계;
    상기 제 2 트렌치 영역의 마스크막이 노출되도록 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴의 형태로 마스크막을 패터닝하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 마스크막의 형태로 산화 방지용 라이너를 식각하는 단계;
    상기 제 1 및 제 2 트렌치가 충분히 매립되도록 절연물을 형성하는 단계;
    상기 절연물을 반도체 기판 표면이 노출될때까지 CMP하여, STI막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 STI 형성방법.
  2. 제 1 항에 있어서, 상기 제 1 트렌치는 N-FET 사이, N-FET과 P-FET 사이, N-FET과 그 밖의 회로 소자들, P-FET과 그밖의 회로 소자들 및 그 밖의 회로 소자들 사이를 분리하기 위한 트렌치이고, 제 2 트렌치는 P-FET 사이를 분리하기 위한 트렌치인 것을 특징으로 하는 반도체 장치의 STI 형성방법.
  3. 제 1 항에 있어서, 상기 제 1 트렌치는 셀 영역에 형성되는 트렌치이고, 제 2 트렌치는 코어 영역 및 주변 영역에 형성되는 트렌치인 것을 특징으로 하는 반도체 장치의 STI 형성방법.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 산화 방지용 라이너는 실리콘 질화막 또는 실리콘 질산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 STI 형성방법.
  5. 제 4 항에 있어서, 상기 산화 방지용 라이너는 150℃ 인산 용액으로 식각하는 것을 특징으로 하는 반도체 장치의 STI 형성방법.
  6. 제 5 항에 있어서, 상기 마스크막은 150℃ 인산 용액에 대하여, 상기 산화 방지용 라이너와 식각 선택비가 우수한 절연막인 것을 특징으로 하는 반도체 장치의 STI 형성방법.
  7. 제 6 항에 있어서, 상기 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 STI 형성방법.
  8. 제 1 항에 있어서, 상기 제 1 및 제 2 트렌치에 매립되는 절연물은 HDP 절연막 또는 TEOS 절연막인 것을 특징으로 하는 반도체 장치의 STI 형성방법.
  9. 반도체 기판의 선택된 영역에 제 1 트렌치 및 제 2 트렌치를 형성하는 단계;
    상기 제 1 트렌치 및 제 2 트렌치의 내측 표면에 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막 표면에 산화 방지용 라이너를 형성하는 단계;
    상기 산화 방지용 라이너를 포함하는 반도체 기판 결과물 표면에 실리콘 산화막을 형성하는 단계;
    상기 제 2 트렌치 영역의 실리콘 산화막이 노출되도록 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴의 형태로 실리콘 산화막을 패터닝하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 실리콘 산화막의 형태로 산화 방지용 라이너를 식각하는 단계;
    상기 제 1 및 제 2 트렌치가 충분히 매립되도록 절연물을 형성하는 단계;
    상기 절연물을 반도체 기판 표면이 노출될때까지 CMP하여, STI막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 STI 형성방법.
  10. 제 9 항에 있어서, 상기 제 1 트렌치는 N-FET 사이, N-FET과 P-FET 사이, N-FET과 그 밖의 회로 소자들, P-FET과 그밖의 회로 소자들 및 그 밖의 회로 소자들 사이를 분리하기 위한 트렌치이고, 제 2 트렌치는 P-FET 사이를 분리하기 위한 트렌치인 것을 특징으로 하는 반도체 장치의 STI 형성방법.
  11. 제 9 항에 있어서, 상기 제 1 트렌치는 셀 영역에 형성되는 트렌치이고, 제 2 트렌치는 코어 영역 및 주변 영역에 형성되는 트렌치인 것을 특징으로 하는 반도체 장치의 STI 형성방법.
  12. 제 10 항 또는 제 11 항에 있어서, 상기 산화 방지용 라이너는 실리콘 질화막 또는 실리콘 질산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 STI 형성방법.
  13. 제 12 항에 있어서, 상기 산화 방지용 라이너는 150℃ 인산 용액으로 식각하는 것을 특징으로 하는 반도체 장치의 STI 형성방법.
  14. 제 9 항에 있어서, 상기 실리콘 산화막은 화학 기상 증착 방식으로 형성하는 것을 특징으로 하는 반도체 장치의 STI 형성방법.
  15. 제 9 항에 있어서, 상기 제 1 및 제 2 트렌치에 매립되는 절연물은 HDP 절연막 또는 TEOS 절연막인 것을 특징으로 하는 반도체 장치의 STI 형성방법.
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100346842B1 (ko) * 2000-12-01 2002-08-03 삼성전자 주식회사 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법
DE10210434B4 (de) * 2002-03-09 2007-12-27 Infineon Technologies Ag Verfahren zum Erzeugen einer Shallow-Trench-Isolation in einem Halbleiterbaustein und Verwendung eines solchen Verfahrens
JP2004047599A (ja) * 2002-07-10 2004-02-12 Renesas Technology Corp 半導体装置およびその製造方法
KR100461330B1 (ko) * 2002-07-19 2004-12-14 주식회사 하이닉스반도체 반도체 소자의 ｓｔｉ 형성공정
KR100443126B1 (ko) * 2002-08-19 2004-08-04 삼성전자주식회사 트렌치 구조물 및 이의 형성 방법
US7494894B2 (en) * 2002-08-29 2009-02-24 Micron Technology, Inc. Protection in integrated circuits
US20040164373A1 (en) * 2003-02-25 2004-08-26 Koester Steven John Shallow trench isolation structure for strained Si on SiGe
US7081395B2 (en) * 2003-05-23 2006-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon strain engineering accomplished via use of specific shallow trench isolation fill materials
US6913959B2 (en) * 2003-06-23 2005-07-05 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device having a MESA structure
KR100839528B1 (ko) * 2003-06-30 2008-06-19 주식회사 하이닉스반도체 트렌치형 소자분리막을 갖는 반도체 소자 및 그 제조 방법
KR100512939B1 (ko) * 2003-07-10 2005-09-07 삼성전자주식회사 트렌치 소자분리 방법
US6917093B2 (en) * 2003-09-19 2005-07-12 Texas Instruments Incorporated Method to form shallow trench isolation with rounded upper corner for advanced semiconductor circuits
KR100541817B1 (ko) * 2003-10-14 2006-01-11 삼성전자주식회사 듀얼 게이트 절연막 형성 방법
US7364962B1 (en) 2004-02-02 2008-04-29 Advanced Micro Devices, Inc. Shallow trench isolation process utilizing differential liners
US20060054964A1 (en) * 2004-09-15 2006-03-16 Mark Isler Semiconductor device and method for fabricating a region thereon
US7276406B2 (en) * 2004-10-29 2007-10-02 Freescale Semiconductor, Inc. Transistor structure with dual trench for optimized stress effect and method therefor
US7199020B2 (en) * 2005-04-11 2007-04-03 Texas Instruments Incorporated Nitridation of STI liner oxide for modulating inverse width effects in semiconductor devices
KR100596800B1 (ko) * 2005-04-29 2006-07-04 주식회사 하이닉스반도체 트랜지스터 및 그 제조방법
US7811935B2 (en) * 2006-03-07 2010-10-12 Micron Technology, Inc. Isolation regions and their formation
US7691722B2 (en) 2006-03-14 2010-04-06 Micron Technology, Inc. Isolation trench fill using oxide liner and nitride etch back technique with dual trench depth capability
US7491622B2 (en) 2006-04-24 2009-02-17 Freescale Semiconductor, Inc. Process of forming an electronic device including a layer formed using an inductively coupled plasma
US7670895B2 (en) 2006-04-24 2010-03-02 Freescale Semiconductor, Inc Process of forming an electronic device including a semiconductor layer and another layer adjacent to an opening within the semiconductor layer
US7528078B2 (en) 2006-05-12 2009-05-05 Freescale Semiconductor, Inc. Process of forming electronic device including a densified nitride layer adjacent to an opening within a semiconductor layer
US7718505B2 (en) * 2007-06-22 2010-05-18 Infineon Technologies Austria Ag Method of forming a semiconductor structure comprising insulating layers with different thicknesses
KR100980058B1 (ko) * 2008-03-27 2010-09-03 주식회사 하이닉스반도체 메모리 소자의 소자분리 구조 및 형성 방법
KR101003494B1 (ko) * 2008-04-10 2010-12-30 주식회사 하이닉스반도체 메모리 소자의 소자분리 구조 및 형성 방법
US8487354B2 (en) * 2009-08-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving selectivity of epi process
CN102222636B (zh) * 2010-04-14 2014-03-12 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离的制作方法
US8722509B2 (en) * 2011-08-05 2014-05-13 United Microelectronics Corp. Method of forming trench isolation
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
KR102046761B1 (ko) * 2013-01-14 2019-12-02 삼성전자 주식회사 비휘발성 메모리 장치
KR102037869B1 (ko) 2013-02-08 2019-10-29 삼성전자주식회사 Ｓｔｉ를 가진 반도체 소자 제조 방법
US9209066B2 (en) * 2013-03-01 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure of semiconductor device
US9111935B2 (en) 2013-03-12 2015-08-18 International Business Machines Corporation Multiple-patterned semiconductor device channels
US9076848B2 (en) * 2013-03-12 2015-07-07 International Business Machines Corporation Semiconductor device channels
US9006080B2 (en) * 2013-03-12 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Varied STI liners for isolation structures in image sensing devices
US9099471B2 (en) 2013-03-12 2015-08-04 International Business Machines Corporation Semiconductor device channels
CN107871706B (zh) * 2017-11-24 2024-02-06 长鑫存储技术有限公司 浅沟槽隔离结构及其制作方法
TWI742730B (zh) * 2020-06-18 2021-10-11 華邦電子股份有限公司 半導體結構及其形成方法
US11502165B2 (en) * 2020-07-08 2022-11-15 Nanya Technology Corporation Semiconductor device with flowable layer and method for fabricating the same
CN115223863B (zh) * 2021-04-21 2024-05-14 长鑫存储技术有限公司 半导体结构的制作方法
US11688624B2 (en) * 2021-08-25 2023-06-27 Nanya Technology Corporation Method for forming a shallow trench isolation structure with reduced encroachment of active regions and a semiconductor structure therefrom

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251550A (ja) * 1992-03-09 1993-09-28 Nec Corp 半導体装置の製造方法
US5492858A (en) * 1994-04-20 1996-02-20 Digital Equipment Corporation Shallow trench isolation process for high aspect ratio trenches
KR970030645A (ko) * 1995-11-30 1997-06-26 김주용 반도체 소자의 소자분리절연막 형성방법
KR19990038702A (ko) * 1997-11-06 1999-06-05 구본준 반도체 소자의 소자 격리층 형성 방법
JP2000243825A (ja) * 1999-02-24 2000-09-08 Nec Corp 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH113936A (ja) * 1997-06-13 1999-01-06 Nec Corp 半導体装置の製造方法
KR100230431B1 (ko) * 1997-07-25 1999-11-15 윤종용 2 종류의 산화막을 사용하는 트렌치 소자 분리 방법
US5811345A (en) * 1997-09-18 1998-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Planarization of shallow- trench- isolation without chemical mechanical polishing
US5930645A (en) * 1997-12-18 1999-07-27 Advanced Micro Devices, Inc. Shallow trench isolation formation with reduced polish stop thickness
US5989977A (en) * 1998-04-20 1999-11-23 Texas Instruments - Acer Incorporated Shallow trench isolation process
TW379409B (en) * 1998-07-06 2000-01-11 United Microelectronics Corp Manufacturing method of shallow trench isolation structure
TW469579B (en) * 1998-09-19 2001-12-21 Winbond Electronics Corp Method for producing shallow trench isolation (STI)
US6090714A (en) * 1998-10-23 2000-07-18 Taiwan Semiconductor Manufacturing Company Chemical mechanical polish (CMP) planarizing trench fill method employing composite trench fill layer
US5960299A (en) * 1998-10-28 1999-09-28 United Microelectronics Corp. Method of fabricating a shallow-trench isolation structure in integrated circuit
US6114220A (en) * 1998-11-18 2000-09-05 United Microelectronics Corp. Method of fabricating a shallow trench isolation
US6255194B1 (en) * 1999-06-03 2001-07-03 Samsung Electronics Co., Ltd. Trench isolation method
US6316331B1 (en) * 2000-10-13 2001-11-13 Vanguard International Semiconductor Corp. Method of making dishing-free insulator in trench isolation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251550A (ja) * 1992-03-09 1993-09-28 Nec Corp 半導体装置の製造方法
US5492858A (en) * 1994-04-20 1996-02-20 Digital Equipment Corporation Shallow trench isolation process for high aspect ratio trenches
KR970030645A (ko) * 1995-11-30 1997-06-26 김주용 반도체 소자의 소자분리절연막 형성방법
KR19990038702A (ko) * 1997-11-06 1999-06-05 구본준 반도체 소자의 소자 격리층 형성 방법
JP2000243825A (ja) * 1999-02-24 2000-09-08 Nec Corp 半導体装置の製造方法

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