JP2000243825A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 本発明は、化学的機械的研磨による研磨量に
影響を与える程度にパターン疎密の差が大きい場合であ
ってもゲート電極エッチング時に残渣が発生せず、かつ
トランジスタ特性の劣化を抑制することができる半導体
装置の製造方法を提供することを課題とする。 【解決手段】 化学的機械的研磨による研磨量に影響を
与える程度にパターン疎密の差が大きい場合であっても
ゲート電極エッチング時に残渣が発生せず、かつトラン
ジスタ特性の劣化を抑制することができる半導体装置の
製造方法であって、トレンチを形成する工程と、前記ト
レンチ上に形成されたトレンチ膜を化学的機械的研磨処
理する工程と、前記化学的機械的研磨処理後にパターン
密度の高い領域のみに選択的にエッチングを行う工程を
有する。
影響を与える程度にパターン疎密の差が大きい場合であ
ってもゲート電極エッチング時に残渣が発生せず、かつ
トランジスタ特性の劣化を抑制することができる半導体
装置の製造方法を提供することを課題とする。 【解決手段】 化学的機械的研磨による研磨量に影響を
与える程度にパターン疎密の差が大きい場合であっても
ゲート電極エッチング時に残渣が発生せず、かつトラン
ジスタ特性の劣化を抑制することができる半導体装置の
製造方法であって、トレンチを形成する工程と、前記ト
レンチ上に形成されたトレンチ膜を化学的機械的研磨処
理する工程と、前記化学的機械的研磨処理後にパターン
密度の高い領域のみに選択的にエッチングを行う工程を
有する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に化学的機械的研磨による研磨量に影響
を与える程度にパターン疎密の差が大きい場合であって
もゲート電極エッチング時に残渣が発生せず、かつトラ
ンジスタ特性の劣化を抑制することができる半導体装置
の製造方法に関する。
方法に係り、特に化学的機械的研磨による研磨量に影響
を与える程度にパターン疎密の差が大きい場合であって
もゲート電極エッチング時に残渣が発生せず、かつトラ
ンジスタ特性の劣化を抑制することができる半導体装置
の製造方法に関する。
【０００２】
【従来の技術】近年、半導体素子の微細化が進むに伴い
素子分離の形成方法が変化してきており、０．２２μｍ
ルール以下のＤＲＡＭのような半導体素子ではトレンチ
分離法が主流になってきている。ここで一般的なトレン
チ分離法による素子分離形成方法を説明する。まず、従
来技術の半導体装置の製造方法のパッド酸化膜及びシリ
コン窒化膜の形成工程を説明するための図９の工程順断
面図に示すように、シリコン基板Ｐ１上にパッド酸化膜
Ｐ２及びシリコン窒化膜Ｐ３を成長する。続いて図１０
の工程順断面図に示すように、所望の領域にレジストパ
ターンＰ４を形成した後にこれをマスクとしてシリコン
窒化膜Ｐ３及びパッド酸化膜Ｐ２のエッチングを行う。
素子分離の形成方法が変化してきており、０．２２μｍ
ルール以下のＤＲＡＭのような半導体素子ではトレンチ
分離法が主流になってきている。ここで一般的なトレン
チ分離法による素子分離形成方法を説明する。まず、従
来技術の半導体装置の製造方法のパッド酸化膜及びシリ
コン窒化膜の形成工程を説明するための図９の工程順断
面図に示すように、シリコン基板Ｐ１上にパッド酸化膜
Ｐ２及びシリコン窒化膜Ｐ３を成長する。続いて図１０
の工程順断面図に示すように、所望の領域にレジストパ
ターンＰ４を形成した後にこれをマスクとしてシリコン
窒化膜Ｐ３及びパッド酸化膜Ｐ２のエッチングを行う。
【０００３】続いてフォトレジストを除去した後、図１
１の工程順断面図に示すように、シリコン窒化膜Ｐ３を
マスクとしてシリコン基板Ｐ１を例えば０．３μｍ程度
エッチングしトレンチＰ５を形成する。続いて図１２の
工程順断面図に示すように、全面にシリコン酸化膜を成
長した後に、化学的機械的研磨（ＣＭＰ）処理を行って
素子分離酸化膜Ｐ６を形成する。
１の工程順断面図に示すように、シリコン窒化膜Ｐ３を
マスクとしてシリコン基板Ｐ１を例えば０．３μｍ程度
エッチングしトレンチＰ５を形成する。続いて図１２の
工程順断面図に示すように、全面にシリコン酸化膜を成
長した後に、化学的機械的研磨（ＣＭＰ）処理を行って
素子分離酸化膜Ｐ６を形成する。
【０００４】続いて、シリコン窒化膜Ｐ３を除去した後
に、図１３の工程順断面図に示すように、ウエル形成及
びトランジスタの閾値電圧を決定するためのイオン注入
（図中で↓で表記）を行う。同図では、メモリセル領域
Ｐ３０の閾値電圧を決定するイオン注入の例を示してお
り、メモリセル領域Ｐ３０のみが露出するようなレジス
トパターンＰ７を形成した後に、例えばボロンの注入を
行う。
に、図１３の工程順断面図に示すように、ウエル形成及
びトランジスタの閾値電圧を決定するためのイオン注入
（図中で↓で表記）を行う。同図では、メモリセル領域
Ｐ３０の閾値電圧を決定するイオン注入の例を示してお
り、メモリセル領域Ｐ３０のみが露出するようなレジス
トパターンＰ７を形成した後に、例えばボロンの注入を
行う。
【０００５】続いて、すべてのウエル形成及びトランジ
スタの閾値電圧を決定するためのイオン注入が終了した
後に、図１４の工程順断面図に示すように、パッド酸化
膜Ｐ２を除去し、ゲート酸化膜Ｐ９及びポリシリコン膜
Ｐ１０の成膜を行う。この後にこのポリシリコン膜Ｐ１
０を加工してゲート電極を形成していく。ここで一般的
にＣＭＰ処理は下地パターンの疎密に大きな影響を受け
ることがわかっている。例えば、ＤＲＡＭのメモリセル
領域Ｐ３０のような高いパターン密度の領域ではシリコ
ン酸化膜の削れ量が少なくなり、従って素子分離酸化膜
Ｐ６が厚く形成される。これに対しＤＲＡＭのメモリセ
ル領域Ｐ３０以外、すなわち、周辺回路領域２０ではパ
ターン密度が低いためにシリコン酸化膜の削れ量が多く
なり、従って素子分離酸化膜Ｐ６は薄く形成される。こ
のような点を考慮してＣＭＰ量が決定されている。
スタの閾値電圧を決定するためのイオン注入が終了した
後に、図１４の工程順断面図に示すように、パッド酸化
膜Ｐ２を除去し、ゲート酸化膜Ｐ９及びポリシリコン膜
Ｐ１０の成膜を行う。この後にこのポリシリコン膜Ｐ１
０を加工してゲート電極を形成していく。ここで一般的
にＣＭＰ処理は下地パターンの疎密に大きな影響を受け
ることがわかっている。例えば、ＤＲＡＭのメモリセル
領域Ｐ３０のような高いパターン密度の領域ではシリコ
ン酸化膜の削れ量が少なくなり、従って素子分離酸化膜
Ｐ６が厚く形成される。これに対しＤＲＡＭのメモリセ
ル領域Ｐ３０以外、すなわち、周辺回路領域２０ではパ
ターン密度が低いためにシリコン酸化膜の削れ量が多く
なり、従って素子分離酸化膜Ｐ６は薄く形成される。こ
のような点を考慮してＣＭＰ量が決定されている。
【０００６】
【発明が解決しようとする課題】しかしながら、この厚
い領域と薄い領域との差が大きい場合、従来技術には以
下に掲げる問題点があった。図１５は、従来技術により
発生するエッチング残渣Ｐ１３を説明するための断面図
である。第１の問題点は、素子分離酸化膜Ｐ６が厚く形
成されているメモリセル領域Ｐ３０では素子領域に対し
て素子分離領域が突出しているため急峻な段差が発生し
ているため、図１５に示すように、ゲート電極のエッチ
ング時に段差部でエッチング残渣Ｐ１３が発生すること
である。
い領域と薄い領域との差が大きい場合、従来技術には以
下に掲げる問題点があった。図１５は、従来技術により
発生するエッチング残渣Ｐ１３を説明するための断面図
である。第１の問題点は、素子分離酸化膜Ｐ６が厚く形
成されているメモリセル領域Ｐ３０では素子領域に対し
て素子分離領域が突出しているため急峻な段差が発生し
ているため、図１５に示すように、ゲート電極のエッチ
ング時に段差部でエッチング残渣Ｐ１３が発生すること
である。
【０００７】図１６は、従来技術により発生する素子領
域の突出を説明するための断面図であり、図１７は、素
子領域の突出により劣化したトランジスタ特性を示すグ
ラフである。横軸はゲート電圧Ｖg（単位は［Ｖ］）、
縦軸はソース−ドレイン電流Ｉsd（単位は［Ａ］）であ
る。第２の問題点は、メモリセル領域Ｐ３０以外、すな
わち、周辺回路領域２０では素子領域に対して素子分離
領域が低くなっているために図１６に示すように、素子
領域端部が突出する構造Ｐ１４になり、突出部分Ｐ１４
に形成されたトランジスタは低電圧側において素子領域
端部での動作が支配的になる結果、図１７に示すような
トランジスタ特性の劣化が起こることである。（図中の
劣化した特性参照）。
域の突出を説明するための断面図であり、図１７は、素
子領域の突出により劣化したトランジスタ特性を示すグ
ラフである。横軸はゲート電圧Ｖg（単位は［Ｖ］）、
縦軸はソース−ドレイン電流Ｉsd（単位は［Ａ］）であ
る。第２の問題点は、メモリセル領域Ｐ３０以外、すな
わち、周辺回路領域２０では素子領域に対して素子分離
領域が低くなっているために図１６に示すように、素子
領域端部が突出する構造Ｐ１４になり、突出部分Ｐ１４
に形成されたトランジスタは低電圧側において素子領域
端部での動作が支配的になる結果、図１７に示すような
トランジスタ特性の劣化が起こることである。（図中の
劣化した特性参照）。
【０００８】さらに、マルチオキサイドプロセスを採用
するとこの問題はさらに顕著になる。マルチオキサイド
プロセスとは、トランジスタの高速動作が要求される部
分のゲート酸化膜の膜厚を薄膜にし、かつ酸化膜耐圧が
要求される部分のゲート酸化膜の膜厚を厚膜にするプロ
セスである。ＤＲＡＭを例に取ると、周辺回路領域は高
速動作が要求されるので薄膜のゲート酸化膜の膜厚を、
メモリセル領域はワード線を昇圧するために酸化膜耐圧
が要求されるので厚膜のゲート酸化膜を採用することに
なる。ここで図１８〜図２０を用いてマルチオキサイド
プロセスについて説明する。図１８は、マルチオキサイ
ドプロセスにおけるゲート酸化膜Ｐ９の除去工程を説明
するための工程順断面図である。まず、図１８に示すよ
うに、パッド酸化膜Ｐ２を除去したのちにメモリセル領
域Ｐ３０に例えば７ｎｍ（ナノメータ）程度の膜厚のゲ
ート酸化膜Ｐ９を形成する。
するとこの問題はさらに顕著になる。マルチオキサイド
プロセスとは、トランジスタの高速動作が要求される部
分のゲート酸化膜の膜厚を薄膜にし、かつ酸化膜耐圧が
要求される部分のゲート酸化膜の膜厚を厚膜にするプロ
セスである。ＤＲＡＭを例に取ると、周辺回路領域は高
速動作が要求されるので薄膜のゲート酸化膜の膜厚を、
メモリセル領域はワード線を昇圧するために酸化膜耐圧
が要求されるので厚膜のゲート酸化膜を採用することに
なる。ここで図１８〜図２０を用いてマルチオキサイド
プロセスについて説明する。図１８は、マルチオキサイ
ドプロセスにおけるゲート酸化膜Ｐ９の除去工程を説明
するための工程順断面図である。まず、図１８に示すよ
うに、パッド酸化膜Ｐ２を除去したのちにメモリセル領
域Ｐ３０に例えば７ｎｍ（ナノメータ）程度の膜厚のゲ
ート酸化膜Ｐ９を形成する。
【０００９】次に図１９の工程順断面図に示すように、
メモリセル領域Ｐ３０のみを覆うようなレジストパター
ンＰ１１を形成した後に周辺回路領域Ｐ２０のゲート酸
化膜Ｐ９を除去する。レジストパターンＰ１１を除去し
た後に、図２０の工程順断面図に示すように、例えば４
ｎｍ程度のゲート酸化膜１２及びポリシリコン膜Ｐ１０
を形成する。これにより周辺回路領域Ｐ２０は４ｎｍ程
度、メモリセル領域Ｐ３０は７ｎｍ程度から若干厚くな
り８ｎｍ程度ゲート酸化膜が形成される。ここで周辺回
路領域Ｐ２０のゲート酸化膜を除去する際に周辺回路領
域Ｐ２０の素子分離酸化膜Ｐ６もエッチングされるため
に周辺回路領域Ｐ２０でさらなる段差が発生する。これ
が第３の問題点である。
メモリセル領域Ｐ３０のみを覆うようなレジストパター
ンＰ１１を形成した後に周辺回路領域Ｐ２０のゲート酸
化膜Ｐ９を除去する。レジストパターンＰ１１を除去し
た後に、図２０の工程順断面図に示すように、例えば４
ｎｍ程度のゲート酸化膜１２及びポリシリコン膜Ｐ１０
を形成する。これにより周辺回路領域Ｐ２０は４ｎｍ程
度、メモリセル領域Ｐ３０は７ｎｍ程度から若干厚くな
り８ｎｍ程度ゲート酸化膜が形成される。ここで周辺回
路領域Ｐ２０のゲート酸化膜を除去する際に周辺回路領
域Ｐ２０の素子分離酸化膜Ｐ６もエッチングされるため
に周辺回路領域Ｐ２０でさらなる段差が発生する。これ
が第３の問題点である。
【００１０】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、化学的機械的研磨
による研磨量に影響を与える程度にパターン疎密の差が
大きい場合であってもゲート電極エッチング時に残渣が
発生せず、かつトランジスタ特性の劣化を抑制すること
ができる半導体装置の製造方法を提供する点にある。
のであり、その目的とするところは、化学的機械的研磨
による研磨量に影響を与える程度にパターン疎密の差が
大きい場合であってもゲート電極エッチング時に残渣が
発生せず、かつトランジスタ特性の劣化を抑制すること
ができる半導体装置の製造方法を提供する点にある。
【００１１】
【課題を解決するための手段】本発明の請求項１に記載
の要旨は、化学的機械的研磨による研磨量に影響を与え
る程度にパターン疎密の差が大きい場合であってもゲー
ト電極エッチング時に残渣が発生せず、かつトランジス
タ特性の劣化を抑制することができる半導体装置の製造
方法であって、トレンチを形成する工程と、前記トレン
チ上に形成されたトレンチ膜を化学的機械的研磨処理す
る工程と、前記化学的機械的研磨処理後にパターン密度
の高い領域のみに選択的にエッチングを行う工程とを有
することを特徴とする半導体装置の製造方法に存する。
また本発明の請求項２に記載の要旨は、前記選択的にエ
ッチングされるパターン密度の高い領域はメモリセル領
域を含むことを特徴とする請求項１に記載の半導体装置
の製造方法に存する。また本発明の請求項３に記載の要
旨は、シリコン基板上にパッド酸化膜及びシリコン窒化
膜を形成する工程と、所望の領域に第１のレジストパタ
ーンを形成した後に、当該第１のレジストパターンをマ
スクとして前記シリコン窒化膜及び前記パッド酸化膜の
エッチングを行う工程と、前記シリコン窒化膜をマスク
として前記シリコン基板をエッチングして前記トレンチ
を形成する工程と、全面にシリコン酸化膜を成長した後
に、化学的機械的研磨処理を行って素子分離酸化膜を形
成する工程と、前記選択的にエッチングされるパターン
密度の高い領域の部分が露出するように第２のレジスト
パターンを形成した後に、当該第２のレジストパターン
をマスクとして、前記パターン密度の高い領域の素子分
離酸化膜が所望の膜厚になるように酸化膜エッチングを
行う工程と、前記第２のレジストパターン及び前記シリ
コン窒化膜を除去した後に、ウエル形成及びトランジス
タの閾値電圧を決定するためのイオン注入を行う工程
と、前記すべてのウエル形成及びトランジスタの閾値電
圧を決定するためのイオン注入が終了した後に、前記パ
ッド酸化膜を除去しゲート電極となるポリシリコン膜及
びゲート酸化膜を成膜する工程とを有することを特徴と
する請求項１または２に記載の半導体装置の製造方法に
存する。また本発明の請求項４に記載の要旨は、シリコ
ン基板上にパッド酸化膜及びシリコン窒化膜を形成する
工程と、所望の領域に第１のレジストパターンを形成し
た後に、当該第１のレジストパターンをマスクとして前
記シリコン窒化膜及び前記パッド酸化膜のエッチングを
行う工程と、前記シリコン窒化膜をマスクとして前記シ
リコン基板をエッチングして前記トレンチを形成する工
程と、全面にシリコン酸化膜を成長した後に、化学的機
械的研磨処理を行って素子分離酸化膜を形成する工程
と、前記シリコン窒化膜を除去した後に、前記パターン
密度の高い領域の部分が露出するように第２のレジスト
パターンを形成する工程と、前記第２のレジストパター
ンをマスクとして、前記パターン密度の高い領域にある
トランジスタの閾値電圧を決定するためのイオン注入を
行う工程と、前記第２のレジストパターンをマスクとし
て、パターン密度の高い領域が所望の膜厚になるように
酸化膜エッチングを行う工程と、前記第２のレジストパ
ターンを除去した後に、ウエル形成及び前記パターン密
度の高い領域以外のトランジスタの閾値電圧を決定する
ためのイオン注入を行う工程と、前記すべてのウエル形
成及びトランジスタの閾値電圧を決定するためのイオン
注入が終了した後に、前記パッド酸化膜を除去しゲート
電極となるポリシリコン膜及びゲート酸化膜を成膜する
工程とを有することを特徴とする請求項１または２に記
載の半導体装置の製造方法に存する。また本発明の請求
項５に記載の要旨は、前記酸化膜エッチングにおいて、
前記パターン密度の高い領域の前記素子分離酸化膜の膜
厚がパターン密度の低い領域の膜厚と同程度の膜厚にな
るまでエッチングを行うことを特徴とする請求項３また
は４に記載の半導体装置の製造方法に存する。また本発
明の請求項６に記載の要旨は、前記酸化膜エッチングに
おいて、前記パターン密度の高い領域の前記素子分離酸
化膜の膜厚がパターン密度の低い領域の膜厚よりも薄い
膜厚になるまでエッチングを行うことを特徴とする請求
項３または４に記載の半導体装置の製造方法に存する。
また本発明の請求項７に記載の要旨は、化学的機械的研
磨による研磨量に影響を与える程度にパターン疎密の差
が大きい場合であってもゲート電極エッチング時に残渣
が発生せず、かつトランジスタ特性の劣化を抑制するこ
とができる半導体装置の製造方法であって、トレンチを
形成する工程と、前記トレンチ上に形成されたトレンチ
酸化膜を化学的機械的研磨処理する工程と、前記化学的
機械的研磨処理後にパターン密度の高い領域のみに選択
的に酸化膜エッチングを行う工程とを有することを特徴
とする半導体装置の製造方法に存する。また本発明の請
求項８に記載の要旨は、前記選択的に酸化膜エッチング
されるパターン密度の高い領域はメモリセル領域を含む
ことを特徴とする請求項７に記載の半導体装置の製造方
法に存する。また本発明の請求項９に記載の要旨は、シ
リコン基板上にパッド酸化膜及びシリコン窒化膜を形成
する工程と、所望の領域に第１のレジストパターンを形
成した後に、当該第１のレジストパターンをマスクとし
て前記シリコン窒化膜及び前記パッド酸化膜のエッチン
グを行う工程と、前記シリコン窒化膜をマスクとして前
記シリコン基板をエッチングして前記トレンチを形成す
る工程と、全面にシリコン酸化膜を成長した後に、化学
的機械的研磨処理を行って素子分離酸化膜を形成する工
程と、前記メモリセル領域の部分が露出するように第２
のレジストパターンを形成した後に、当該第２のレジス
トパターンをマスクとして、前記メモリセル領域の素子
分離酸化膜が所望の膜厚になるように酸化膜エッチング
を行う工程と、前記第２のレジストパターン及び前記シ
リコン窒化膜を除去した後に、ウエル形成及びトランジ
スタの閾値電圧を決定するためのイオン注入を行う工程
と、前記すべてのウエル形成及びトランジスタの閾値電
圧を決定するためのイオン注入が終了した後に、前記パ
ッド酸化膜を除去しゲート電極となるポリシリコン膜及
びゲート酸化膜を成膜する工程とを有することを特徴と
する請求項７または８に記載の半導体装置の製造方法に
存する。また本発明の請求項１０に記載の要旨は、シリ
コン基板上にパッド酸化膜及びシリコン窒化膜を形成す
る工程と、所望の領域に第１のレジストパターンを形成
した後に、当該第１のレジストパターンをマスクとして
前記シリコン窒化膜及び前記パッド酸化膜のエッチング
を行う工程と、前記シリコン窒化膜をマスクとして前記
シリコン基板をエッチングして前記トレンチを形成する
工程と、全面にシリコン酸化膜を成長した後に、化学的
機械的研磨処理を行って素子分離酸化膜を形成する工程
と、前記シリコン窒化膜を除去した後に、前記メモリセ
ル領域の部分が露出するように第２のレジストパターン
を形成する工程と、前記第２のレジストパターンをマス
クとして、前記メモリセル領域にあるトランジスタの閾
値電圧を決定するためのイオン注入を行う工程と、前記
第２のレジストパターンをマスクとして、メモリセル領
域が所望の膜厚になるように酸化膜エッチングを行う工
程と、前記第２のレジストパターンを除去した後に、ウ
エル形成及び前記メモリセル領域以外のトランジスタの
閾値電圧を決定するためのイオン注入を行う工程と、前
記すべてのウエル形成及びトランジスタの閾値電圧を決
定するためのイオン注入が終了した後に、前記パッド酸
化膜を除去しゲート電極となるポリシリコン膜及びゲー
ト酸化膜を成膜する工程とを有することを特徴とする請
求項７または８に記載の半導体装置の製造方法に存す
る。また本発明の請求項１１に記載の要旨は、前記酸化
膜エッチングにおいて、前記パターン密度の高い領域の
前記素子分離酸化膜の膜厚がパターン密度の低い領域の
膜厚と同程度の膜厚になるまでエッチングを行うことを
特徴とする請求項９または１０に記載の半導体装置の製
造方法に存する。また本発明の請求項１２に記載の要旨
は、前記酸化膜エッチングにおいて、前記パターン密度
の高い領域の前記素子分離酸化膜の膜厚がパターン密度
の低い領域の膜厚よりも薄い膜厚になるまでエッチング
を行うことを特徴とする請求項９または１０に記載の半
導体装置の製造方法に存する。
の要旨は、化学的機械的研磨による研磨量に影響を与え
る程度にパターン疎密の差が大きい場合であってもゲー
ト電極エッチング時に残渣が発生せず、かつトランジス
タ特性の劣化を抑制することができる半導体装置の製造
方法であって、トレンチを形成する工程と、前記トレン
チ上に形成されたトレンチ膜を化学的機械的研磨処理す
る工程と、前記化学的機械的研磨処理後にパターン密度
の高い領域のみに選択的にエッチングを行う工程とを有
することを特徴とする半導体装置の製造方法に存する。
また本発明の請求項２に記載の要旨は、前記選択的にエ
ッチングされるパターン密度の高い領域はメモリセル領
域を含むことを特徴とする請求項１に記載の半導体装置
の製造方法に存する。また本発明の請求項３に記載の要
旨は、シリコン基板上にパッド酸化膜及びシリコン窒化
膜を形成する工程と、所望の領域に第１のレジストパタ
ーンを形成した後に、当該第１のレジストパターンをマ
スクとして前記シリコン窒化膜及び前記パッド酸化膜の
エッチングを行う工程と、前記シリコン窒化膜をマスク
として前記シリコン基板をエッチングして前記トレンチ
を形成する工程と、全面にシリコン酸化膜を成長した後
に、化学的機械的研磨処理を行って素子分離酸化膜を形
成する工程と、前記選択的にエッチングされるパターン
密度の高い領域の部分が露出するように第２のレジスト
パターンを形成した後に、当該第２のレジストパターン
をマスクとして、前記パターン密度の高い領域の素子分
離酸化膜が所望の膜厚になるように酸化膜エッチングを
行う工程と、前記第２のレジストパターン及び前記シリ
コン窒化膜を除去した後に、ウエル形成及びトランジス
タの閾値電圧を決定するためのイオン注入を行う工程
と、前記すべてのウエル形成及びトランジスタの閾値電
圧を決定するためのイオン注入が終了した後に、前記パ
ッド酸化膜を除去しゲート電極となるポリシリコン膜及
びゲート酸化膜を成膜する工程とを有することを特徴と
する請求項１または２に記載の半導体装置の製造方法に
存する。また本発明の請求項４に記載の要旨は、シリコ
ン基板上にパッド酸化膜及びシリコン窒化膜を形成する
工程と、所望の領域に第１のレジストパターンを形成し
た後に、当該第１のレジストパターンをマスクとして前
記シリコン窒化膜及び前記パッド酸化膜のエッチングを
行う工程と、前記シリコン窒化膜をマスクとして前記シ
リコン基板をエッチングして前記トレンチを形成する工
程と、全面にシリコン酸化膜を成長した後に、化学的機
械的研磨処理を行って素子分離酸化膜を形成する工程
と、前記シリコン窒化膜を除去した後に、前記パターン
密度の高い領域の部分が露出するように第２のレジスト
パターンを形成する工程と、前記第２のレジストパター
ンをマスクとして、前記パターン密度の高い領域にある
トランジスタの閾値電圧を決定するためのイオン注入を
行う工程と、前記第２のレジストパターンをマスクとし
て、パターン密度の高い領域が所望の膜厚になるように
酸化膜エッチングを行う工程と、前記第２のレジストパ
ターンを除去した後に、ウエル形成及び前記パターン密
度の高い領域以外のトランジスタの閾値電圧を決定する
ためのイオン注入を行う工程と、前記すべてのウエル形
成及びトランジスタの閾値電圧を決定するためのイオン
注入が終了した後に、前記パッド酸化膜を除去しゲート
電極となるポリシリコン膜及びゲート酸化膜を成膜する
工程とを有することを特徴とする請求項１または２に記
載の半導体装置の製造方法に存する。また本発明の請求
項５に記載の要旨は、前記酸化膜エッチングにおいて、
前記パターン密度の高い領域の前記素子分離酸化膜の膜
厚がパターン密度の低い領域の膜厚と同程度の膜厚にな
るまでエッチングを行うことを特徴とする請求項３また
は４に記載の半導体装置の製造方法に存する。また本発
明の請求項６に記載の要旨は、前記酸化膜エッチングに
おいて、前記パターン密度の高い領域の前記素子分離酸
化膜の膜厚がパターン密度の低い領域の膜厚よりも薄い
膜厚になるまでエッチングを行うことを特徴とする請求
項３または４に記載の半導体装置の製造方法に存する。
また本発明の請求項７に記載の要旨は、化学的機械的研
磨による研磨量に影響を与える程度にパターン疎密の差
が大きい場合であってもゲート電極エッチング時に残渣
が発生せず、かつトランジスタ特性の劣化を抑制するこ
とができる半導体装置の製造方法であって、トレンチを
形成する工程と、前記トレンチ上に形成されたトレンチ
酸化膜を化学的機械的研磨処理する工程と、前記化学的
機械的研磨処理後にパターン密度の高い領域のみに選択
的に酸化膜エッチングを行う工程とを有することを特徴
とする半導体装置の製造方法に存する。また本発明の請
求項８に記載の要旨は、前記選択的に酸化膜エッチング
されるパターン密度の高い領域はメモリセル領域を含む
ことを特徴とする請求項７に記載の半導体装置の製造方
法に存する。また本発明の請求項９に記載の要旨は、シ
リコン基板上にパッド酸化膜及びシリコン窒化膜を形成
する工程と、所望の領域に第１のレジストパターンを形
成した後に、当該第１のレジストパターンをマスクとし
て前記シリコン窒化膜及び前記パッド酸化膜のエッチン
グを行う工程と、前記シリコン窒化膜をマスクとして前
記シリコン基板をエッチングして前記トレンチを形成す
る工程と、全面にシリコン酸化膜を成長した後に、化学
的機械的研磨処理を行って素子分離酸化膜を形成する工
程と、前記メモリセル領域の部分が露出するように第２
のレジストパターンを形成した後に、当該第２のレジス
トパターンをマスクとして、前記メモリセル領域の素子
分離酸化膜が所望の膜厚になるように酸化膜エッチング
を行う工程と、前記第２のレジストパターン及び前記シ
リコン窒化膜を除去した後に、ウエル形成及びトランジ
スタの閾値電圧を決定するためのイオン注入を行う工程
と、前記すべてのウエル形成及びトランジスタの閾値電
圧を決定するためのイオン注入が終了した後に、前記パ
ッド酸化膜を除去しゲート電極となるポリシリコン膜及
びゲート酸化膜を成膜する工程とを有することを特徴と
する請求項７または８に記載の半導体装置の製造方法に
存する。また本発明の請求項１０に記載の要旨は、シリ
コン基板上にパッド酸化膜及びシリコン窒化膜を形成す
る工程と、所望の領域に第１のレジストパターンを形成
した後に、当該第１のレジストパターンをマスクとして
前記シリコン窒化膜及び前記パッド酸化膜のエッチング
を行う工程と、前記シリコン窒化膜をマスクとして前記
シリコン基板をエッチングして前記トレンチを形成する
工程と、全面にシリコン酸化膜を成長した後に、化学的
機械的研磨処理を行って素子分離酸化膜を形成する工程
と、前記シリコン窒化膜を除去した後に、前記メモリセ
ル領域の部分が露出するように第２のレジストパターン
を形成する工程と、前記第２のレジストパターンをマス
クとして、前記メモリセル領域にあるトランジスタの閾
値電圧を決定するためのイオン注入を行う工程と、前記
第２のレジストパターンをマスクとして、メモリセル領
域が所望の膜厚になるように酸化膜エッチングを行う工
程と、前記第２のレジストパターンを除去した後に、ウ
エル形成及び前記メモリセル領域以外のトランジスタの
閾値電圧を決定するためのイオン注入を行う工程と、前
記すべてのウエル形成及びトランジスタの閾値電圧を決
定するためのイオン注入が終了した後に、前記パッド酸
化膜を除去しゲート電極となるポリシリコン膜及びゲー
ト酸化膜を成膜する工程とを有することを特徴とする請
求項７または８に記載の半導体装置の製造方法に存す
る。また本発明の請求項１１に記載の要旨は、前記酸化
膜エッチングにおいて、前記パターン密度の高い領域の
前記素子分離酸化膜の膜厚がパターン密度の低い領域の
膜厚と同程度の膜厚になるまでエッチングを行うことを
特徴とする請求項９または１０に記載の半導体装置の製
造方法に存する。また本発明の請求項１２に記載の要旨
は、前記酸化膜エッチングにおいて、前記パターン密度
の高い領域の前記素子分離酸化膜の膜厚がパターン密度
の低い領域の膜厚よりも薄い膜厚になるまでエッチング
を行うことを特徴とする請求項９または１０に記載の半
導体装置の製造方法に存する。
【００１２】
【発明の実施の形態】以下に示す各実施形態の特徴は、
トレンチ分離を有する半導体装置において、トレンチ酸
化膜ＣＭＰ処理後に例えばＤＲＡＭのメモリセル領域の
ようなパターン密度の高い領域のみを選択的に酸化膜エ
ッチングを行う点にある。これにより、化学的機械的研
磨による研磨量に影響を与える程度にパターン疎密の差
が大きい場合であってもゲート電極エッチング時に残渣
が発生せず、かつトランジスタ特性の劣化を抑制するこ
とができるといった効果を奏する。以下、本発明の実施
の形態を図面に基づいて詳細に説明する。
トレンチ分離を有する半導体装置において、トレンチ酸
化膜ＣＭＰ処理後に例えばＤＲＡＭのメモリセル領域の
ようなパターン密度の高い領域のみを選択的に酸化膜エ
ッチングを行う点にある。これにより、化学的機械的研
磨による研磨量に影響を与える程度にパターン疎密の差
が大きい場合であってもゲート電極エッチング時に残渣
が発生せず、かつトランジスタ特性の劣化を抑制するこ
とができるといった効果を奏する。以下、本発明の実施
の形態を図面に基づいて詳細に説明する。
【００１３】（第１実施形態）本発明の第１実施形態を
図１〜図７に示す。まず、図１の工程順断面図に示すよ
うに、シリコン基板１上にパッド酸化膜２及びシリコン
窒化膜３を形成する。
図１〜図７に示す。まず、図１の工程順断面図に示すよ
うに、シリコン基板１上にパッド酸化膜２及びシリコン
窒化膜３を形成する。
【００１４】続いて図２の工程順断面図に示すように、
所望の領域にレジストパターン４を形成した後に、この
レジストパターン４（第１のレジストパターン）をマス
クとしてシリコン窒化膜３及びパッド酸化膜２のエッチ
ングを行う。
所望の領域にレジストパターン４を形成した後に、この
レジストパターン４（第１のレジストパターン）をマス
クとしてシリコン窒化膜３及びパッド酸化膜２のエッチ
ングを行う。
【００１５】続いて図３の工程順断面図に示すように、
シリコン窒化膜３をマスクとしてシリコン基板１を例え
ば０．３μｍ程度エッチングしてトレンチ５を形成す
る。
シリコン窒化膜３をマスクとしてシリコン基板１を例え
ば０．３μｍ程度エッチングしてトレンチ５を形成す
る。
【００１６】続いて図４の工程順断面図に示すように、
全面にシリコン酸化膜を成長した後に、化学的機械的研
磨（ＣＭＰ）処理を行って素子分離酸化膜６を形成す
る。ここでパターン密度の高いメモリセル領域３０とパ
ターン密度の低い周辺回路領域２０とで酸化膜の削れ量
が違うため、メモリセル領域３０の素子分離酸化膜６の
ほうが厚くなっている。
全面にシリコン酸化膜を成長した後に、化学的機械的研
磨（ＣＭＰ）処理を行って素子分離酸化膜６を形成す
る。ここでパターン密度の高いメモリセル領域３０とパ
ターン密度の低い周辺回路領域２０とで酸化膜の削れ量
が違うため、メモリセル領域３０の素子分離酸化膜６の
ほうが厚くなっている。
【００１７】続いて図５の工程順断面図に示すように、
メモリセル領域３０の部分が露出するようにレジストパ
ターン７（第２のレジストパターン、斜線部）を形成し
た後に、このレジストパターン７をマスクとして、メモ
リセル領域３０の素子分離酸化膜６の膜厚が周辺回路領
域２０の膜厚と同程度の膜厚になるまで、例えばバッフ
ァード弗酸（ＢＨＦ）をエッチング液として用いてメモ
リセル領域３０の素子分離酸化膜６の酸化膜エッチング
を行う。酸化膜エッチングを行う前の素子分離酸化膜６
の位置を図中に点線で示した。ここで酸化膜エッチング
は、メモリセル領域３０の素子分離酸化膜厚が周辺回路
領域２０の膜厚と同程度になるまでとしたが、ゲート酸
化膜をマルチオキサイドにする場合はメモリセル領域３
０の素子分離酸化膜厚の方が周辺回路領域２０の膜厚よ
りも薄くなる程度までエッチングする方がよい。
メモリセル領域３０の部分が露出するようにレジストパ
ターン７（第２のレジストパターン、斜線部）を形成し
た後に、このレジストパターン７をマスクとして、メモ
リセル領域３０の素子分離酸化膜６の膜厚が周辺回路領
域２０の膜厚と同程度の膜厚になるまで、例えばバッフ
ァード弗酸（ＢＨＦ）をエッチング液として用いてメモ
リセル領域３０の素子分離酸化膜６の酸化膜エッチング
を行う。酸化膜エッチングを行う前の素子分離酸化膜６
の位置を図中に点線で示した。ここで酸化膜エッチング
は、メモリセル領域３０の素子分離酸化膜厚が周辺回路
領域２０の膜厚と同程度になるまでとしたが、ゲート酸
化膜をマルチオキサイドにする場合はメモリセル領域３
０の素子分離酸化膜厚の方が周辺回路領域２０の膜厚よ
りも薄くなる程度までエッチングする方がよい。
【００１８】続いて、レジストパターン７及びシリコン
窒化膜３を除去した後に、図６の工程順断面図に示すよ
うに、ウエル形成及びトランジスタの閾値電圧を決定す
るためのイオン注入（図中で↓で表記）を行う。同図で
は、メモリセル領域３０の閾値電圧を決定するイオン注
入の例を示しており、メモリセル領域３０のみが露出す
るようなレジストパターン８を形成した後に、例えばボ
ロンの注入を行う。
窒化膜３を除去した後に、図６の工程順断面図に示すよ
うに、ウエル形成及びトランジスタの閾値電圧を決定す
るためのイオン注入（図中で↓で表記）を行う。同図で
は、メモリセル領域３０の閾値電圧を決定するイオン注
入の例を示しており、メモリセル領域３０のみが露出す
るようなレジストパターン８を形成した後に、例えばボ
ロンの注入を行う。
【００１９】続いて、すべてのウエル形成及びトランジ
スタの閾値電圧を決定するためのイオン注入が終了した
後に、図７の工程順断面図に示すように、パッド酸化膜
２を除去した後にゲート電極となるポリシリコン膜１０
及びゲート酸化膜９を成膜する。図７から理解されるよ
うに、周辺回路領域２０の素子分離酸化膜６の膜厚及び
メモリセル領域３０の素子分離酸化膜６の膜厚は同程度
に保たれておりかつ素子領域との間に段差が生じていな
い（メモリセル領域３０の端部はダミーの素子領域を配
置することにより、段差が生じていても問題にはならな
い）。
スタの閾値電圧を決定するためのイオン注入が終了した
後に、図７の工程順断面図に示すように、パッド酸化膜
２を除去した後にゲート電極となるポリシリコン膜１０
及びゲート酸化膜９を成膜する。図７から理解されるよ
うに、周辺回路領域２０の素子分離酸化膜６の膜厚及び
メモリセル領域３０の素子分離酸化膜６の膜厚は同程度
に保たれておりかつ素子領域との間に段差が生じていな
い（メモリセル領域３０の端部はダミーの素子領域を配
置することにより、段差が生じていても問題にはならな
い）。
【００２０】周辺回路領域２０及びメモリセル領域３０
に関わらず、素子領域と素子分離酸化膜６とを同程度の
高さに保つことが可能であるため、ゲートエッチング時
の残渣がなくかつトランジスタ特性の劣化が起こらない
半導体素子が実現できる結果、化学的機械的研磨による
研磨量に影響を与える程度にパターン疎密の差が大きい
場合であってもゲート電極エッチング時に残渣が発生せ
ず、かつトランジスタ特性の劣化を抑制することができ
る。また歩留まりの向上を図ることができる。
に関わらず、素子領域と素子分離酸化膜６とを同程度の
高さに保つことが可能であるため、ゲートエッチング時
の残渣がなくかつトランジスタ特性の劣化が起こらない
半導体素子が実現できる結果、化学的機械的研磨による
研磨量に影響を与える程度にパターン疎密の差が大きい
場合であってもゲート電極エッチング時に残渣が発生せ
ず、かつトランジスタ特性の劣化を抑制することができ
る。また歩留まりの向上を図ることができる。
【００２１】（第２実施形態）図８は、本発明にかかる
半導体装置の製造方法の第２実施形態のパッド酸化膜及
びシリコン窒化膜の形成工程を説明するための工程順断
面図である。第１実施形態ではリソグラフィ工程を追加
することにより、メモリセル領域３０と周辺回路領域２
０の素子分離酸化膜６の膜厚を同程度にした。一方第２
実施形態は、リソグラフィ工程を増やさない点に特徴を
有している。具体的には、第１実施形態と同様にイオン
注入工程まで行う（図１〜図６参照）。すなわち、ま
ず、図１の工程順断面図に示すように、シリコン基板１
上にパッド酸化膜２及びシリコン窒化膜３を形成する。
半導体装置の製造方法の第２実施形態のパッド酸化膜及
びシリコン窒化膜の形成工程を説明するための工程順断
面図である。第１実施形態ではリソグラフィ工程を追加
することにより、メモリセル領域３０と周辺回路領域２
０の素子分離酸化膜６の膜厚を同程度にした。一方第２
実施形態は、リソグラフィ工程を増やさない点に特徴を
有している。具体的には、第１実施形態と同様にイオン
注入工程まで行う（図１〜図６参照）。すなわち、ま
ず、図１の工程順断面図に示すように、シリコン基板１
上にパッド酸化膜２及びシリコン窒化膜３を形成する。
【００２２】続いて図２の工程順断面図に示すように、
所望の領域にレジストパターン４を形成した後に、この
レジストパターン４（第１のレジストパターン）をマス
クとしてシリコン窒化膜３及びパッド酸化膜２のエッチ
ングを行う。
所望の領域にレジストパターン４を形成した後に、この
レジストパターン４（第１のレジストパターン）をマス
クとしてシリコン窒化膜３及びパッド酸化膜２のエッチ
ングを行う。
【００２３】続いて図３の工程順断面図に示すように、
シリコン窒化膜３をマスクとしてシリコン基板１を例え
ば０．３μｍ程度エッチングしてトレンチ５を形成す
る。
シリコン窒化膜３をマスクとしてシリコン基板１を例え
ば０．３μｍ程度エッチングしてトレンチ５を形成す
る。
【００２４】続いて図４の工程順断面図に示すように、
全面にシリコン酸化膜を成長した後に、化学的機械的研
磨（ＣＭＰ）処理を行って素子分離酸化膜６を形成す
る。ここでパターン密度の高いメモリセル領域３０とパ
ターン密度の低い周辺回路領域２０とで酸化膜の削れ量
が違うため、メモリセル領域３０の素子分離酸化膜６の
ほうが厚くなっている。
全面にシリコン酸化膜を成長した後に、化学的機械的研
磨（ＣＭＰ）処理を行って素子分離酸化膜６を形成す
る。ここでパターン密度の高いメモリセル領域３０とパ
ターン密度の低い周辺回路領域２０とで酸化膜の削れ量
が違うため、メモリセル領域３０の素子分離酸化膜６の
ほうが厚くなっている。
【００２５】続いて図５の工程順断面図に示すように、
メモリセル領域３０の部分が露出するようにレジストパ
ターン７（第２のレジストパターン、斜線部）を形成し
た後に、このレジストパターン７をマスクとして、メモ
リセル領域３０の素子分離酸化膜６の膜厚が周辺回路領
域２０の膜厚と同程度の膜厚になるまで、例えばバッフ
ァード弗酸（ＢＨＦ）をエッチング液として用いてメモ
リセル領域３０の素子分離酸化膜６の酸化膜エッチング
を行う。酸化膜エッチングを行う前の素子分離酸化膜６
の位置を図中に点線で示した。ここで酸化膜エッチング
は、メモリセル領域３０の素子分離酸化膜厚が周辺回路
領域２０の膜厚と同程度になるまでとしたが、ゲート酸
化膜をマルチオキサイドにする場合はメモリセル領域３
０の素子分離酸化膜厚の方が周辺回路領域２０の膜厚よ
りも薄くなる程度までエッチングする方がよい。
メモリセル領域３０の部分が露出するようにレジストパ
ターン７（第２のレジストパターン、斜線部）を形成し
た後に、このレジストパターン７をマスクとして、メモ
リセル領域３０の素子分離酸化膜６の膜厚が周辺回路領
域２０の膜厚と同程度の膜厚になるまで、例えばバッフ
ァード弗酸（ＢＨＦ）をエッチング液として用いてメモ
リセル領域３０の素子分離酸化膜６の酸化膜エッチング
を行う。酸化膜エッチングを行う前の素子分離酸化膜６
の位置を図中に点線で示した。ここで酸化膜エッチング
は、メモリセル領域３０の素子分離酸化膜厚が周辺回路
領域２０の膜厚と同程度になるまでとしたが、ゲート酸
化膜をマルチオキサイドにする場合はメモリセル領域３
０の素子分離酸化膜厚の方が周辺回路領域２０の膜厚よ
りも薄くなる程度までエッチングする方がよい。
【００２６】続いて、シリコン窒化膜３を除去した後
に、ウエル形成及びトランジスタの閾値電圧を決定する
ためのイオン注入（図中で↓で表記）を行う（図６及び
図１３参照）。同図では、メモリセル領域３０の閾値電
圧を決定するイオン注入の例を示しており、メモリセル
領域３０のみが露出するようなレジストパターンを形成
した後に、例えばボロンの注入を行う。
に、ウエル形成及びトランジスタの閾値電圧を決定する
ためのイオン注入（図中で↓で表記）を行う（図６及び
図１３参照）。同図では、メモリセル領域３０の閾値電
圧を決定するイオン注入の例を示しており、メモリセル
領域３０のみが露出するようなレジストパターンを形成
した後に、例えばボロンの注入を行う。
【００２７】次に図８に示すように、メモリセル領域３
０のみ露出しているようなレジストパターン７が形成さ
れているときにこのレジストパターン７を除去せず、そ
のまま例えばＢＨＦを用いてメモリセル領域３０のみを
所望の膜厚になるように酸化膜エッチングを行う。これ
により第１実施形態と同様の効果が得られる。
０のみ露出しているようなレジストパターン７が形成さ
れているときにこのレジストパターン７を除去せず、そ
のまま例えばＢＨＦを用いてメモリセル領域３０のみを
所望の膜厚になるように酸化膜エッチングを行う。これ
により第１実施形態と同様の効果が得られる。
【００２８】なお、本発明が上記各実施形態に限定され
ず、本発明の技術思想の範囲内において、各実施形態は
適宜変更され得ることは明らかである。また上記構成部
材の数、位置、形状等は上記実施の形態に限定されず、
本発明を実施する上で好適な数、位置、形状等にするこ
とができる。また、各図において、同一構成要素には同
一符号を付している。
ず、本発明の技術思想の範囲内において、各実施形態は
適宜変更され得ることは明らかである。また上記構成部
材の数、位置、形状等は上記実施の形態に限定されず、
本発明を実施する上で好適な数、位置、形状等にするこ
とができる。また、各図において、同一構成要素には同
一符号を付している。
【００２９】
【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。周辺回路領域及びメモ
リセル領域に関わらず、素子領域と素子分離酸化膜とを
同程度の高さに保つことが可能であるため、ゲートエッ
チング時の残渣がなくかつトランジスタ特性の劣化が起
こらない半導体素子が実現できる結果、化学的機械的研
磨による研磨量に影響を与える程度にパターン疎密の差
が大きい場合であってもゲート電極エッチング時に残渣
が発生せず、かつトランジスタ特性の劣化を抑制するこ
とができる。また歩留まりの向上を図ることができる。
で、以下に掲げる効果を奏する。周辺回路領域及びメモ
リセル領域に関わらず、素子領域と素子分離酸化膜とを
同程度の高さに保つことが可能であるため、ゲートエッ
チング時の残渣がなくかつトランジスタ特性の劣化が起
こらない半導体素子が実現できる結果、化学的機械的研
磨による研磨量に影響を与える程度にパターン疎密の差
が大きい場合であってもゲート電極エッチング時に残渣
が発生せず、かつトランジスタ特性の劣化を抑制するこ
とができる。また歩留まりの向上を図ることができる。
【図１】本発明にかかる半導体装置の製造方法の第１実
施形態のパッド酸化膜及びシリコン窒化膜の形成工程を
説明するための工程順断面図である。
施形態のパッド酸化膜及びシリコン窒化膜の形成工程を
説明するための工程順断面図である。
【図２】本発明にかかる半導体装置の製造方法の第１実
施形態のシリコン窒化膜及びパッド酸化膜の形成工程を
説明するための工程順断面図である。
施形態のシリコン窒化膜及びパッド酸化膜の形成工程を
説明するための工程順断面図である。
【図３】本発明にかかる半導体装置の製造方法の第１実
施形態のシリコン基板の形成工程を説明するための工程
順断面図である。
施形態のシリコン基板の形成工程を説明するための工程
順断面図である。
【図４】本発明にかかる半導体装置の製造方法の第１実
施形態の素子分離酸化膜の形成工程を説明するための工
程順断面図である。
施形態の素子分離酸化膜の形成工程を説明するための工
程順断面図である。
【図５】本発明にかかる半導体装置の製造方法の第１実
施形態の素子分離酸化膜のエッチング工程を説明するた
めの工程順断面図である。
施形態の素子分離酸化膜のエッチング工程を説明するた
めの工程順断面図である。
【図６】本発明にかかる半導体装置の製造方法の第１実
施形態のイオン注入工程を説明するための工程順断面図
である。
施形態のイオン注入工程を説明するための工程順断面図
である。
【図７】本発明にかかる半導体装置の製造方法の第１実
施形態のポリシリコン膜の形成工程を説明するための工
程順断面図である。
施形態のポリシリコン膜の形成工程を説明するための工
程順断面図である。
【図８】本発明にかかる半導体装置の製造方法の第２実
施形態のパッド酸化膜及びシリコン窒化膜の形成工程を
説明するための工程順断面図である。
施形態のパッド酸化膜及びシリコン窒化膜の形成工程を
説明するための工程順断面図である。
【図９】従来技術の半導体装置の製造方法のパッド酸化
膜及びシリコン窒化膜の形成工程を説明するための工程
順断面図である。
膜及びシリコン窒化膜の形成工程を説明するための工程
順断面図である。
【図１０】従来技術の半導体装置の製造方法のシリコン
窒化膜及びパッド酸化膜のエッチング工程を説明するた
めの工程順断面図である。
窒化膜及びパッド酸化膜のエッチング工程を説明するた
めの工程順断面図である。
【図１１】従来技術の半導体装置の製造方法のトレンチ
の形成工程を説明するための工程順断面図である。
の形成工程を説明するための工程順断面図である。
【図１２】従来技術の半導体装置の製造方法の素子分離
酸化膜の形成工程を説明するための工程順断面図であ
る。
酸化膜の形成工程を説明するための工程順断面図であ
る。
【図１３】従来技術の半導体装置の製造方法のイオン注
入工程を説明するための工程順断面図である。
入工程を説明するための工程順断面図である。
【図１４】従来技術の半導体装置の製造方法のゲート電
極の形成工程を説明するための工程順断面図である。
極の形成工程を説明するための工程順断面図である。
【図１５】従来技術により発生するエッチング残渣を説
明するための断面図である。
明するための断面図である。
【図１６】従来技術により発生する素子領域の突出を説
明するための断面図である。
明するための断面図である。
【図１７】素子領域の突出により劣化したトランジスタ
特性を示すグラフである。
特性を示すグラフである。
【図１８】マルチオキサイドプロセスにおけるゲート酸
化膜の除去工程を説明するための工程順断面図である。
化膜の除去工程を説明するための工程順断面図である。
【図１９】マルチオキサイドプロセスにおけるゲート酸
化膜の形成工程を説明するための工程順断面図である。
化膜の形成工程を説明するための工程順断面図である。
【図２０】マルチオキサイドプロセスにおけるゲート酸
化膜１２及びポリシリコン膜の形成工程を説明するため
の工程順断面図である。
化膜１２及びポリシリコン膜の形成工程を説明するため
の工程順断面図である。
【符号の説明】 １…シリコン基板 ２…パッド酸化膜 ３…シリコン窒化膜 ４…素子領域を形成するためのレジストパターン（第１
のレジストパターン） ５…トレンチ ６…素子分離酸化膜 ７…イオン注入を行うためのレジストパターン（第２の
レジストパターン） ８…メモリセル領域の酸化膜エッチングを行うためのレ
ジストパターン ９…ゲート酸化膜 １０…ポリシリコン膜 ２０…周辺回路領域 ３０…メモリセル領域
のレジストパターン） ５…トレンチ ６…素子分離酸化膜 ７…イオン注入を行うためのレジストパターン（第２の
レジストパターン） ８…メモリセル領域の酸化膜エッチングを行うためのレ
ジストパターン ９…ゲート酸化膜 １０…ポリシリコン膜 ２０…周辺回路領域 ３０…メモリセル領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年３月２日（１９９９．３．２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】削除
Claims (12)
- 【請求項１】 化学的機械的研磨による研磨量に影響を
与える程度にパターン疎密の差が大きい場合であっても
ゲート電極エッチング時に残渣が発生せず、かつトラン
ジスタ特性の劣化を抑制することができる半導体装置の
製造方法であって、 トレンチを形成する工程と、 前記トレンチ上に形成されたトレンチ膜を化学的機械的
研磨処理する工程と、 前記化学的機械的研磨処理後にパターン密度の高い領域
のみに選択的にエッチングを行う工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記選択的にエッチングされるパターン
密度の高い領域はメモリセル領域を含むことを特徴とす
る請求項１に記載の半導体装置の製造方法。 - 【請求項３】 シリコン基板上にパッド酸化膜及びシリ
コン窒化膜を形成する工程と、 所望の領域に第１のレジストパターンを形成した後に、
当該第１のレジストパターンをマスクとして前記シリコ
ン窒化膜及び前記パッド酸化膜のエッチングを行う工程
と、 前記シリコン窒化膜をマスクとして前記シリコン基板を
エッチングして前記トレンチを形成する工程と、 全面にシリコン酸化膜を成長した後に、化学的機械的研
磨処理を行って素子分離酸化膜を形成する工程と、 前記選択的にエッチングされるパターン密度の高い領域
の部分が露出するように第２のレジストパターンを形成
した後に、当該第２のレジストパターンをマスクとし
て、前記パターン密度の高い領域の素子分離酸化膜が所
望の膜厚になるように酸化膜エッチングを行う工程と、 前記第２のレジストパターン及び前記シリコン窒化膜を
除去した後に、ウエル形成及びトランジスタの閾値電圧
を決定するためのイオン注入を行う工程と、 前記すべてのウエル形成及びトランジスタの閾値電圧を
決定するためのイオン注入が終了した後に、前記パッド
酸化膜を除去しゲート電極となるポリシリコン膜及びゲ
ート酸化膜を成膜する工程とを有することを特徴とする
請求項１または２に記載の半導体装置の製造方法。 - 【請求項４】 シリコン基板上にパッド酸化膜及びシリ
コン窒化膜を形成する工程と、 所望の領域に第１のレジストパターンを形成した後に、
当該第１のレジストパターンをマスクとして前記シリコ
ン窒化膜及び前記パッド酸化膜のエッチングを行う工程
と、 前記シリコン窒化膜をマスクとして前記シリコン基板を
エッチングして前記トレンチを形成する工程と、 全面にシリコン酸化膜を成長した後に、化学的機械的研
磨処理を行って素子分離酸化膜を形成する工程と、 前記シリコン窒化膜を除去した後に、前記パターン密度
の高い領域の部分が露出するように第２のレジストパタ
ーンを形成する工程と、 前記第２のレジストパターンをマスクとして、前記パタ
ーン密度の高い領域にあるトランジスタの閾値電圧を決
定するためのイオン注入を行う工程と、 前記第２のレジストパターンをマスクとして、パターン
密度の高い領域が所望の膜厚になるように酸化膜エッチ
ングを行う工程と、 前記第２のレジストパターンを除去した後に、ウエル形
成及び前記パターン密度の高い領域以外のトランジスタ
の閾値電圧を決定するためのイオン注入を行う工程と、 前記すべてのウエル形成及びトランジスタの閾値電圧を
決定するためのイオン注入が終了した後に、前記パッド
酸化膜を除去しゲート電極となるポリシリコン膜及びゲ
ート酸化膜を成膜する工程とを有することを特徴とする
請求項１または２に記載の半導体装置の製造方法。 - 【請求項５】 前記酸化膜エッチングにおいて、前記パ
ターン密度の高い領域の前記素子分離酸化膜の膜厚がパ
ターン密度の低い領域の膜厚と同程度の膜厚になるまで
エッチングを行うことを特徴とする請求項３または４に
記載の半導体装置の製造方法。 - 【請求項６】 前記酸化膜エッチングにおいて、前記パ
ターン密度の高い領域の前記素子分離酸化膜の膜厚がパ
ターン密度の低い領域の膜厚よりも薄い膜厚になるまで
エッチングを行うことを特徴とする請求項３または４に
記載の半導体装置の製造方法。 - 【請求項７】 化学的機械的研磨による研磨量に影響を
与える程度にパターン疎密の差が大きい場合であっても
ゲート電極エッチング時に残渣が発生せず、かつトラン
ジスタ特性の劣化を抑制することができる半導体装置の
製造方法であって、 トレンチを形成する工程と、 前記トレンチ上に形成されたトレンチ酸化膜を化学的機
械的研磨処理する工程と、 前記化学的機械的研磨処理後にパターン密度の高い領域
のみに選択的に酸化膜エッチングを行う工程とを有する
ことを特徴とする半導体装置の製造方法。 - 【請求項８】 前記選択的に酸化膜エッチングされるパ
ターン密度の高い領域はメモリセル領域を含むことを特
徴とする請求項７に記載の半導体装置の製造方法。 - 【請求項９】 シリコン基板上にパッド酸化膜及びシリ
コン窒化膜を形成する工程と、 所望の領域に第１のレジストパターンを形成した後に、
当該第１のレジストパターンをマスクとして前記シリコ
ン窒化膜及び前記パッド酸化膜のエッチングを行う工程
と、 前記シリコン窒化膜をマスクとして前記シリコン基板を
エッチングして前記トレンチを形成する工程と、 全面にシリコン酸化膜を成長した後に、化学的機械的研
磨処理を行って素子分離酸化膜を形成する工程と、 前記メモリセル領域の部分が露出するように第２のレジ
ストパターンを形成した後に、当該第２のレジストパタ
ーンをマスクとして、前記メモリセル領域の素子分離酸
化膜が所望の膜厚になるように酸化膜エッチングを行う
工程と、 前記第２のレジストパターン及び前記シリコン窒化膜を
除去した後に、ウエル形成及びトランジスタの閾値電圧
を決定するためのイオン注入を行う工程と、 前記すべてのウエル形成及びトランジスタの閾値電圧を
決定するためのイオン注入が終了した後に、前記パッド
酸化膜を除去しゲート電極となるポリシリコン膜及びゲ
ート酸化膜を成膜する工程とを有することを特徴とする
請求項７または８に記載の半導体装置の製造方法。 - 【請求項１０】 シリコン基板上にパッド酸化膜及びシ
リコン窒化膜を形成する工程と、 所望の領域に第１のレジストパターンを形成した後に、
当該第１のレジストパターンをマスクとして前記シリコ
ン窒化膜及び前記パッド酸化膜のエッチングを行う工程
と、 前記シリコン窒化膜をマスクとして前記シリコン基板を
エッチングして前記トレンチを形成する工程と、 全面にシリコン酸化膜を成長した後に、化学的機械的研
磨処理を行って素子分離酸化膜を形成する工程と、 前記シリコン窒化膜を除去した後に、前記メモリセル領
域の部分が露出するように第２のレジストパターンを形
成する工程と、 前記第２のレジストパターンをマスクとして、前記メモ
リセル領域にあるトランジスタの閾値電圧を決定するた
めのイオン注入を行う工程と、 前記第２のレジストパターンをマスクとして、メモリセ
ル領域が所望の膜厚になるように酸化膜エッチングを行
う工程と、 前記第２のレジストパターンを除去した後に、ウエル形
成及び前記メモリセル領域以外のトランジスタの閾値電
圧を決定するためのイオン注入を行う工程と、 前記すべてのウエル形成及びトランジスタの閾値電圧を
決定するためのイオン注入が終了した後に、前記パッド
酸化膜を除去しゲート電極となるポリシリコン膜及びゲ
ート酸化膜を成膜する工程とを有することを特徴とする
請求項７または８に記載の半導体装置の製造方法。 - 【請求項１１】 前記酸化膜エッチングにおいて、前記
パターン密度の高い領域の前記素子分離酸化膜の膜厚が
パターン密度の低い領域の膜厚と同程度の膜厚になるま
でエッチングを行うことを特徴とする請求項９または１
０に記載の半導体装置の製造方法。 - 【請求項１２】 前記酸化膜エッチングにおいて、前記
パターン密度の高い領域の前記素子分離酸化膜の膜厚が
パターン密度の低い領域の膜厚よりも薄い膜厚になるま
でエッチングを行うことを特徴とする請求項９または１
０に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04597899A JP3279278B2 (ja) | 1999-02-24 | 1999-02-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04597899A JP3279278B2 (ja) | 1999-02-24 | 1999-02-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000243825A true JP2000243825A (ja) | 2000-09-08 |
| JP3279278B2 JP3279278B2 (ja) | 2002-04-30 |
Family
ID=12734296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04597899A Expired - Fee Related JP3279278B2 (ja) | 1999-02-24 | 1999-02-24 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3279278B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346845B1 (ko) * | 2000-12-16 | 2002-08-03 | 삼성전자 주식회사 | 반도체 장치의 얕은 트렌치 아이솔레이션 형성방법 |
| KR100945228B1 (ko) | 2006-12-27 | 2010-03-03 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 제조방법 |
-
1999
- 1999-02-24 JP JP04597899A patent/JP3279278B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346845B1 (ko) * | 2000-12-16 | 2002-08-03 | 삼성전자 주식회사 | 반도체 장치의 얕은 트렌치 아이솔레이션 형성방법 |
| KR100945228B1 (ko) | 2006-12-27 | 2010-03-03 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3279278B2 (ja) | 2002-04-30 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |