KR101170561B1 - 반도체 소자의 플로팅 게이트 형성방법 - Google Patents

반도체 소자의 플로팅 게이트 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 플로팅 게이트 형성방법에 관한 것으로서, 실리콘 기판 상에 터널 산화막, 폴리 실리콘막, 버퍼 산화막 및 하드마스크 질화막을 차례로 형성하는 단계와, 상기 하드마스크 질화막에 이온주입 공정을 수행하는 단계와,상기 이온 주입이 완료된 하드마스크 질화막 상에 게이트가 형성될 영역을 한정하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 하여, 하드마스크 질화막 및 버퍼 산화막을 식각하는 단계와, 상기 감광막 패턴을 제거하는 단계 및 상기 식각 후 잔류된 하드마스크 질화막 및 버퍼 산화막을 식각 마스크로 하여, 상기 폴리 실리콘막 및 터널 산화막을 식각하는 단계를 포함하는 반도체 소자의 플로팅 게이트 형성방법을 제공한다.
하드마스크막，ＭＥＥＬ，Ｇｅ，Ｎ２，이온주입，플로팅 게이트

Description

반도체 소자의 플로팅 게이트 형성방법{Method of forming a floating gate in semiconductor device}
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 플로팅 게이트 형성방법을 설명하기 위한 공정별 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100: 실리콘 기판 101: 터널 산화막
102: 폴리 실리콘막 103: 버퍼 산화막
104: 하드마스크 질화막 105: 감광막 패턴
106: 폴리머
본 발명은 반도체 소자의 플로팅 게이트 형성방법에 관한 것으로서, 하드 마 스크막 내에 Ge 또는 N2 이온을 주입하여, I/D 바이어스(bias) 문제를 개선할 수 있는 반도체 소자의 플로팅 게이트 형성방법에 관한 것이다.
최근, 로직(logic)과 이이피롬(EEPROM: Electrically Erasable and Programmable Read only memory)을 단일 칩에 구현한 SoC(System On Chip) 소자에 관심이 높아지고 있다.
이러한, SoC 소자는 메모리와 로직이 단일 칩에 구현되는 것과 관련해서 칩의 크기가 증가하고, 제조 공정이 복잡하며 제조 수율이 낮다는 단점이 있지만, 그럼에도 불구하고 단일 칩에 메모리와 로직이 구현되는 것으로부터 기존 칩들에 비해 고속 및 저전력 구동이 가능한 장점이 있기 때문에, 그 사용이 점차 증가하는 추세이다. 특히, MEEL(Merged EEPROM in Logic) 소자는 이러한 SoC 소자의 일종이다.
상기 MEEL 소자의 제조공정에서 플로팅 게이트(floating gate)의 형성공정은, 낮은 패턴 밀도에 의해, 동일 셀(cell)영역에서도 로딩 효과(loading effect)가 크게 발생하게 된다. 또한, 상기 플로팅 게이트는 로직 게이트(logic gate)에 비하여, 상대적으로 폴리 실리콘막의 두께가 두껍게 형성이 되기 때문에, 로딩 효과의 영향을 더 크게 받는다. 상기 로딩 효과에 의하여, 셀 내에서 패턴 밀도가 좁은 영역과 넓은 영역에서 발생하는 폴리머의 양에 차이가 생기게 되고, 이로 인해, 플로팅 게이트 형성용 폴리 실리콘막의 식각시 원치 않는 CD(critical dimension: 이하 "CD"라 칭함.)차이가 발생된다. 이러한, 셀 내에서의 CD 차이는, 소자의 신뢰 성 문제를 유발시키는 원인이 된다.
또한, 일반적으로, 로딩 효과에 의해 패턴 밀도가 좁은 영역과 넓은 영역 간에 편차(이하, "I/D(iso/dense) 바이어스(bias)"라 칭함.)가 발생하는 경우, 광학적 근접 보정(OPC: optical proximity correction) 작업을 통하여, 어느 정도 극복할 수 있는 가능성이 있다. 그러나, 셀 어레이(cell array) 내에서 발생하는 로딩 효과의 경우에는, 상기 광학적 근접 보정 작업이 어렵기 때문에, 셀 내에서의 CD 차이가 소자 특성을 저하시키게 되는 문제점이 발생한다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 목적은, 패턴 밀도가 좁은 영역과 넓은 영역에서 균일한 CD를 갖는 반도체 소자의 플로팅 게이트 형성방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 플로팅 게이트 형성방법은, 실리콘 기판 상에 터널 산화막, 폴리 실리콘막, 버퍼 산화막 및 하드마스크 질화막을 차례로 형성하는 단계와, 상기 하드마스크 질화막에 이온주입 공정을 수행하는 단계와,상기 이온 주입이 완료된 하드마스크 질화막 상에 게이트가 형성될 영역을 한정하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 하여, 하드마스크 질화막 및 버퍼 산화막을 식각하는 단계와, 상기 감광막 패턴을 제거하는 단계 및 상기 식각 후 잔류된 하드마스크 질화막 및 버퍼 산화막을 식각 마스크로 하여, 상기 폴리 실리콘막 및 터널 산화막을 식각하는 단계를 포함한다.
또한, 상기 본 발명의 반도체 소자의 플로팅 게이트 형성방법에서, 상기 이온주입 공정은, Ge 또는 N2 이온을 이용하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 플로팅 게이트 형성방법에서, 상기 이온주입 공정은, 1KeV 내지 100 KeV의 에너지에서 1E13 내지 1E17의 도즈량으로 진행하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 플로팅 게이트 형성방법에서, 상기 폴리 실리콘막 및 터널 산화막을 식각한 다음, 세정공정을 수행하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 플로팅 게이트 형성방법에서, 상기 하드마스크 질화막 및 버퍼 산화막은 CF4 및 CHF3 가스를 이용하여 식각하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 플로팅 게이트 형성방법에서, 상기 감광막 패턴은 O2 플라즈마를 이용하여 제거하는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설 명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.
이제 본 발명의 일 실시예에 따른 반도체 소자의 플로팅 게이트 형성방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 플로팅 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a에 도시한 바와 같이, 먼저 실리콘 기판(100) 상에 터널 산화막(101) 및 폴리 실리콘막(102)을 차례로 형성한다. 그리고, 상기 폴리 실리콘막(102) 상에, 버퍼 산화막(103) 및 하드마스크 질화막(104)을 차례로 형성한다. 상기 버퍼 산화막(103)은, 100Å 이하의 두께로 형성하는 것이 바람직하고, 상기 하드마스크 질화막(104)은 1000Å 이상의 두께로 형성하는 것이 바람직하다.
다음, 도 1b에 도시한 바와 같이, 상기 하드마스크 질화막(104) 내에 Ge 또는 N2 이온주입 공정을 수행한다. 상기 이온주입 공정은, 1KeV 내지 100 KeV의 에너지에서 1E13 내지 1E17의 도즈량으로 진행할 수 있다. 이와 같이, 상기 하드마스크 질화막(104) 내에 주입되는, Ge 또는 N2 이온은 상기 하드마스크 질화막(104)을 이루고 있는 Si3N4의 본딩을 끊음으로서, 후속적으로 진행될 하드마스크 질화막(104) 의 식각 공정시, 좁은 영역의 패턴에서 하드마스크 질화막(104)에 의한 폴리머(106)의 발생을 증가시켜, 넓은 영역의 패턴에서 발생하는 폴리머 발생량의 차이를 줄일 수 있다.
다음, 도 1c에 도시한 바와 같이, 상기 이온 주입이 완료된 하드마스크 질화막(104)상에, 감광막(도시안됨)을 도포한 후, 상기 감광막을 선택적으로 노광 및 현상하여, 게이트가 형성될 영역을 한정하는 감광막 패턴(105)을 형성한다.
그런 다음, 도 1d에 도시한 바와 같이, 상기 감광막 패턴(105)을 식각 마스크로 하여, 상기 하드마스크 질화막(104) 및 버퍼 산화막(103)을 식각한다. 상기 하드마스크 질화막(104) 및 버퍼 산화막(103)의 식각 공정은, CF4 및 CHF3 가스를 이용하여 수행하는 것이 바람직하다.
여기서, 상기 하드마스크 질화막(104)의 식각공정시 발생하는 폴리머(106)는, 상기 하드마스크 질화막(103) 내에 이온 주입을 통해 Si3N4의 본딩이 끊어짐으로써, 패턴이 좁은 영역과 넓은 영역 간의 발생량의 차이가 줄어들었다.
그런 다음, 도 1e에 도시한 바와 같이, 상기 감광막 패턴(105)을 스트립(strip) 공정으로 제거한다. 상기 감광막 패턴(105)을 제거하는 공정은 O2 플라즈마를 이용하여 수행한다.
다음, 도 1f에 도시한 바와 같이, 상기 폴리머(106)를 포함한 상기 하드마스크 질화막(104) 및 버퍼 산화막(103)을 식각 마스크로 하여, 상기 폴리 실리콘막(102) 및 터널 산화막(101)을 식각하여 게이트를 형성한다. 이후, 세정공정을 수행 한다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 플로팅 게이트 형성방법은, 하드마스크 질화막(104) 내에 Ge 또는 N2 이온을 주입함으로써, 상기 하드마스크 질화막(104)의 식각 공정시, 좁은 패턴 영역과 넓은 패턴 영역에서 로딩 효과로 발생하는 폴리머(106)의 발생량의 차이를 줄일 수 있어, 좁은 패턴 영역 및 넓은 패턴 전영역에 걸쳐 패턴별 CD 차이를 최소화하여, I/D 바이어스 문제를 개선할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것이 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
앞에서, 설명한 바와 같이, 본 발명에 의한 반도체 소자의 플로팅 게이트 형성방법에 의하면, 하드마스크 질화막 내에 Ge 또는 N2이온을 주입하여, 상기 하드마 스크 질화막 내의 Si3N4의 본딩을 끊음으로써, 좁은 영역과 넓은 영역의 패턴에서 로딩 효과에 의한 폴리머 발생량의 차이를 줄일 수 있어, I/D 바이어스 문제를 개선할 수 있으며, 좁은 패턴 영역 및 넓은 패턴 전영역에 걸쳐 패턴별 CD 차이를 최소화할 수 있다. 그러므로, 플로팅 게이트 전영역에서 거의 균일화된 CD 차이를 가지는 게이트 어레이가 형성되고, 이에 따라, 소자의 특성 향상을 가져오고 나아가 신뢰도를 향상시킬 수 있다.
또한, 식각 공정으로 CD를 제어할 수 있으므로, I/D 바이어스를 개선하기 위한 새로운 마스크를 제작하거나, 광학적 근접 보정 작업을 하지 않아도 되기 때문에, 마스크 제작 비용을 줄일 수 있다.

Claims (6)

  1. 실리콘 기판 상에 터널 산화막, 폴리 실리콘막, 버퍼 산화막 및 하드마스크 질화막을 차례로 형성하는 단계;
    상기 하드마스크 질화막에 이온주입 공정을 수행하는 단계;
    상기 이온 주입이 완료된 하드마스크 질화막 상에 게이트가 형성될 영역을 한정하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 하여, 하드마스크 질화막 및 버퍼 산화막을 식각하는 단계;
    상기 감광막 패턴을 제거하는 단계; 및
    상기 식각 후 잔류된 하드마스크 질화막 및 버퍼 산화막을 식각 마스크로 하여, 상기 폴리 실리콘막 및 터널 산화막을 식각하는 단계를 포함하는 반도체 소자의 플로팅 게이트 형성방법.
  2. 제 1 항에 있어서,
    상기 이온주입 공정은, Ge 또는 N2 이온을 이용하는 것을 특징으로 하는 반도체 소자의 플로팅 게이트 형성방법.
  3. 제 1 항에 있어서,
    상기 이온주입 공정은, 1KeV 내지 100 KeV의 에너지에서 1E13 내지 1E17의 도즈량으로 진행하는 것을 특징으로 하는 반도체 소자의 플로팅 게이트 형성방법.
  4. 제 1 항에 있어서,
    상기 폴리 실리콘막 및 터널 산화막을 식각한 다음, 세정공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 플로팅 게이트 형성방법.
  5. 제 1 항에 있어서,
    상기 하드마스크 질화막 및 버퍼 산화막은 CF4 및 CHF3 가스를 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 플로팅 게이트 형성방법.
  6. 제 1 항에 있어서,
    상기 감광막 패턴은 O2 플라즈마를 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 플로팅 게이트 형성방법.
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