KR100650857B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판 상부의 소정 영역에 터널 산화막 및 제 1 폴리실리콘막을 형성하고, 상기 반도체 기판의 소정 영역에 소자 분리막을 형성하는 단계; 전체 구조 상부에 제 2 폴리실리콘막을 형성한 후 폴리실리콘 식각 챔버에서 상기 소자 분리막과 일부 중첩되도록 상기 제 2 폴리실리콘막을 패터닝하고, 이로 인해 상기 소자 분리막이 일부 식각되는 단계; 산화막 식각 챔버에서 폴리머가 발생되는 조건으로 상기 소자 분리막을 소정 깊이의 V자 형태로 식각하는 단계; 및 전체 구조 상부에 유전체막 및 제 3 폴리실리콘막을 형성한 후 패터닝하는 단계를 포함하여 제 1 폴리실리콘막들 사이의 인터퍼런스를 개선할 수 있고 인터퍼런스를 개선함으로써 셀간의 문턱 전압 분포를 개선할 수 있는 플래쉬 메모리 소자의 제조 방법이 제시된다
소자 분리막, V자 형태, 산화막 식각 챔버, 익스시투, 인터퍼런스

Description

플래쉬 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
도 1(a) 내지 도 1(c)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 터널 산화막
13 : 제 1 폴리실리콘막 14 : 소자 분리막
15 : 제 2 폴리실리콘막 16 : 감광막
17 : 유전체막 18 : 제 3 폴리실리콘막
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 SA-STI 공정을 이용하는 NAND형 플래쉬 메모리 소자의 셀간 인터퍼런스를 개선할 수 있는 플 래쉬 메모리 소자의 제조 방법에 관한 것이다.
NAND형 플래쉬 메모리 소자는 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 하나의 스트링을 구성하며, 셀 스트링과 드레인 및 셀 스트링과 소오스 사이에 각각 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터가 형성된다. 이러한 NAND형 플래쉬 메모리 소자의 셀은 반도체 기판상의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성하고, 게이트 양측에 접합부를 형성함으로써 형성된다.
이러한 NAND형 플래쉬 메모리 소자는 셀의 상태가 인접한 주변 셀의 동작에 의해 영향을 받기 때문에 셀의 상태를 일정하게 유지하는 것이 매우 중요하다. 이러한 인접한 주변 셀의 동작, 특히 프로그램 동작으로 인해 셀의 상태가 변하게 되는 것을 인터퍼런스 효과(interference effect)라 한다. 즉, 인터퍼런스 효과란 독출하려는 제 1 셀과 인접한 제 2 셀을 프로그램하게 되면 제 2 셀의 플로팅 게이트의 차지 변화로 인한 캐패시턴스 작용으로 인해 제 1 셀의 독출시 제 1 셀의 문턱 전압보다 높은 문턱 전압이 독출되는 현상을 일컫는 것으로, 독출 셀의 플로팅 게이트의 차지는 변화하지 않지만, 인접 셀의 상태 변화에 의해 실제 셀의 상태가 왜곡되어 보이는 현상을 일컫는다. 이러한 인터퍼런스 효과로 인해 셀의 상태가 변하게 되며, 이는 불량율을 증가시켜 수율을 저하시키는 결과를 초래한다. 따라서, 인터퍼런스 효과를 최소화하는 것이 셀의 상태를 일정하게 유지하는데 효과적이라 할 수 있다.
한편, 일반적인 NAND형 플래쉬 메모리 소자의 제조 공정에서 SA-STI(Self Aligned Shallow Trench Isolation) 공정을 이용하여 소자 분리막 및 플로팅 게이트의 일부를 형성하는데, 그 공정을 간략하게 설명하면 다음과 같다. 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 제 1 폴리실리콘막 및 터널 산화막의 소정 영역을 식각하고 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성한 후 절연막을 매립하고 연마 공정을 실시하여 소자 분리막을 형성한다. 이후 전체 구조 상부에 제 2 폴리실리콘막을 형성한 후 소자 분리막과 일부 중첩되도록 패터닝하여 제 1 및 제 2 폴리실리콘막이 적층된 플로팅 게이트를 형성한다. 이때, 제 2 폴리실리콘막의 식각 잔류물을 완전 제거하기 위해 제 2 폴리실리콘막을 과도 식각하게 된다. 이에 따라 소자 분리막이 일정 깊이로 식각되는데, 제 2 폴리실리콘막의 식각 잔류물을 완전히 제거하기 위해 충분한 과도 식각을 진행해야 하며, 이때 제거되는 소자 분리막의 손실량은 100Å 정도이다. 이후 전체 구조 상부에 유전체막을 형성한 후 콘트롤 게이트용 제 3 폴리실리콘막을 형성한다.
상기와 같이 SA-STI 공정을 이용하여 플래쉬 메모리 소자를 제조하게 되면 플로팅 게이트로 작용되는 제 1 폴리실리콘막과 인접한 제 1 폴리실리콘막 사이에 소자 분리막이 형성되어 있기 때문에 제 1 폴리실리콘막들 사이에 인터퍼런스가 발생할 수 있다. 또한, 소자 분리막이 소정 깊이로 식각되어 액티브 영역의 반도체 기판과 콘트롤 게이트 사이의 간격이 좁아지기 때문에 콘트롤 게이트에 의해 반도체 기판이 영향을 받아 사이클링 페일이 발생할 수 있다.
본 발명의 목적은 SA-STI 공정을 적용하는 과정에서 소자 분리막이 과도 식각되어 발생되는 제 1 폴리실리콘막들 사이의 인터퍼런스를 방지할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 SA-STI 공정을 적용하는 과정에서 소자 분리막이 과도 식각되어 액티브 영역의 반도체 기판과 콘트롤 게이트의 간격이 좁아지기 때문에 발생되는 사이클링 페일을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 (a) 반도체 기판 상부의 소정 영역에 터널 산화막 및 제 1 폴리실리콘막을 형성하고, 상기 반도체 기판의 소정 영역에 소자 분리막을 형성하는 단계; (b) 전체 구조 상부에 제 2 폴리실리콘막을 형성한 후 상기 소자 분리막과 일부 중첩되도록 상기 제 2 폴리실리콘막을 패터닝하고, 이로 인해 상기 소자 분리막이 일부 식각되는 단계; (c) 폴리머가 발생되는 조건으로 상기 소자 분리막을 소정 깊이로 식각하는 단계; 및 (d) 전체 구조 상부에 유전체막 및 제 3 폴리실리콘막을 형성한 후 패터닝하는 단계를 포함한다.
상기 (c) 단계는 산화막 식각 챔버를 이용하여 상기 제 2 폴리실리콘막의 식각률은 낮으면서 상기 소자 분리막의 식각률은 높은 조건에서 실시한다.
상기 (c) 단계는 상기 소자 분리막이 V자 형태로 식각되도록 한다.
상기 (c) 단계는 CF4, CHF3, CF8, CH2F2의 혼합 가스를 이용하여 실시한다.
상기 (c) 단계는 산화막 식각 챔버에 50 내지 200sccm의 CF4, 20 내지 200sccm의 CHF3, 5 내지 30sccm의 CF8 및 10 내지 50sccm의 CH2F2를 유입시키고, 아르곤(Ar) 가스를 50 내지 100sccm 이하로 유입시킨 후 100 내지 200W 이하의 바이어스를 인가하여 실시한다.
상기 (c) 단계는 상기 소자 분리막이 상기 반도체 기판의 표면 높이까지 식각되도록 한다.
본 발명의 다른 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상부의 소정 영역에 터널 산화막 및 제 1 폴리실리콘막을 형성하고, 상기 반도체 기판의 소정 영역에 소자 분리막을 형성하는 단계; 전체 구조 상부에 제 2 폴리실리콘막을 형성한 후 폴리실리콘 식각 챔버에서 상기 소자 분리막과 일부 중첩되도록 상기 제 2 폴리실리콘막을 패터닝하고, 이로 인해 상기 소자 분리막이 일부 식각되는 단계; 산화막 식각 챔버에서 폴리머가 발생되는 조건으로 상기 소자 분리막을 소정 깊이의 V자 형태로 식각하는 단계; 및 전체 구조 상부에 유전체막 및 제 3 폴리실리콘막을 형성한 후 패터닝하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시 예를 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(11) 상부에 터널 산화막(12) 및 제 1 폴리실리콘막(13)을 형성한다. 제 1 폴리실리콘막(13) 상부에 하드 마스크막(도시안됨)을 형성한 후 소자 분리 마스크를 이용한 사진 및 식각 공정으로 하드 마스크막(도시안됨)을 패터닝한다. 패터닝된 하드 마스크막(도시안됨)을 마스크로 제 1 폴리실리콘막(13), 터널 산화막(12) 및 반도체 기판(11)을 소정 깊이로 식각하여 트렌치를 형성한다. 트렌치가 매립되도록 절연막을 형성한 후 하드 마스크막(도시안됨)이 노출되도록 연마하고, 하드 마스크막(도시안됨)을 제거하여 소자 분리막(14)을 형성한다. 전체 구조 상부에 제 2 폴리실리콘막(15)을 형성한 후 그 상부에 감광막(16)을 형성한다. 소정의 마스크를 이용하여 소자 분리막(14)과 일부 중첩되도록 감광막(16)을 패터닝한다. 패터닝된 감광막(16)을 식각 마스크로 제 1 식각 챔버에서 제 2 폴리실리콘막(15)을 식각하여 제 1 및 제 2 폴리실리콘막(13 및 15)이 적층된 플로팅 게이트를 형성한다. 이때, 제 2 폴리실리콘막(15)의 식각 잔류물을 완전 제거하기 위해 제 2 폴리실리콘막(15)을 과도 식각하게 된다. 이에 따라 소자 분리막(14)이 소정 깊이로 식각된다.
도 1(b)를 참조하면, 감광막(16)을 제거한 후 제 2 식각 챔버에서 소자 분리막(14)의 일부를 다시 식각한다. 소자 분리막(14)의 일부를 식각하기 위한 제 2 식각 챔버는 산화막 식각 챔버를 이용하는데, 예컨데 AMAT사(社)의 e-MAX 또는 TEL사 (社)의 SCCM 장비를 이용한다. 소자 분리막(14)을 e-MAX 또는 SCCM 장비등의 산화막 챔버를 이용하여 식각함으로써 폴리실리콘막의 식각률은 낮으면서 산화막의 식각률은 높일 수 있다. 한편, 소자 분리막(14)의 식각 부위가 V자 형태를 갖도록 식각하는 것이 바람직한데, 이를 위해 CF4, CHF3, CF8, CH2F2 등의 혼합 가스를 이용한다. 상기 가스를 이용하여 소자 분리막(14)을 식각하면 폴리머가 발생되어 V자 형태로 소자 분리막(14)의 소정 영역을 식각할 수 있다. 상기 가스를 이용하여 소자 분리막(14)의 소정 영역을 V자 형태로 식각하는 구체적인 조건을 살펴보면, 산화막 식각 챔버, 예컨데 SCCM 장비에 50∼200sccm의 CF4, 20∼200sccm의 CHF3, 5∼30sccm의 CF8 및 10∼50sccm의 CH2F2를 유입시키고, 아르곤(Ar) 가스를 100sccm 이하로 유입시킨 후 200W 이하의 낮은 바이어스를 인가하여 식각 공정을 실시한다. 이렇게 하여 V자 형태로 식각되는 소자 분리막(14)의 깊이는 바람직하게 반도체 기판(11)의 표면 높이 정도, 예컨데 100∼500Å 정도가 되도록 한다. 한편, 소자 분리막(14)을 산화막 식각 챔버를 이용하여 식각하는 이유는 제 2 폴리실리콘막(15) 상부에 감광막(16)이 잔류하는 상태에서 제 2 폴리실리콘막(15)을 과도 식각하면 소자 분리막(14)을 100Å 이하로 식각할 수 있지만, 감광막(16) 마진이 없어서 100Å 이상의 깊이로 소자 분리막(14)을 식각할 수 없기 때문이다.
도 1(c)를 참조하면, 전체 구조 상부에 유전체막(17)을 형성한 후 콘트롤 게이트용 제 3 폴리실리콘막(18)을 형성한다. 소자 분리막(14)의 소정 부위가 V자 형태로 식각되어 있기 때문에 이 부분에 유전체막(17) 및 제 3 폴리실리콘막(18)이 형성된다. 그리고, 콘트롤 게이트 마스크를 이용한 사진 및 식각 공정으로 제 3 폴리실리콘막(18)을 식각한 후 하부층들을 식각하여 플로팅 게이트와 콘트롤 게이트가 적층된 게이트를 형성한다.
상술한 바와 같이 본 발명에 의하면 제 2 폴리실리콘막 식각시 일부 식각된 소자 분리막을 산화막 식각 챔버를 이용하여 익스시투로 식각하여 V자 형태로 식각하고, V자 형태로 식각된 부분에 유전체막 및 제 3 폴리실리콘막이 형성되도록 함으로써 제 1 폴리실리콘막들 사이의 인터퍼런스를 개선할 수 있고 인터퍼런스를 개선함으로써 셀간의 문턱 전압 분포를 개선할 수 있다. 또한, 반도체 기판과 콘트롤 게이트의 간격이 멀어져 사이클링 문턱 전압을 개선할 수 있다.

Claims (7)

  1. (a) 반도체 기판 상부의 소정 영역에 터널 산화막 및 제 1 폴리실리콘막을 형성하고, 상기 반도체 기판의 소정 영역에 소자 분리막을 형성하는 단계;
    (b) 전체 구조 상부에 제 2 폴리실리콘막을 형성한 후 상기 소자 분리막과 일부 중첩되도록 상기 제 2 폴리실리콘막을 패터닝하고, 이로 인해 상기 소자 분리막이 일부 식각되는 단계;
    (c) 폴리머가 발생되는 조건으로 상기 소자 분리막을 소정 깊이로 식각하는 단계; 및
    (d) 전체 구조 상부에 유전체막 및 제 3 폴리실리콘막을 형성한 후 패터닝하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 (c) 단계는 산화막 식각 챔버를 이용하여 상기 제 2 폴리실리콘막의 식각률은 낮으면서 상기 소자 분리막의 식각률은 높은 조건에서 실시하는 플래쉬 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 (c) 단계는 상기 소자 분리막이 V자 형태로 식각되도록 하는 플래쉬 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 (c) 단계는 CF4, CHF3, CF8, CH2F2의 혼합 가스를 이용하여 실시하는 플래쉬 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 (c) 단계는 산화막 식각 챔버에 50 내지 200sccm의 CF4, 20 내지 200sccm의 CHF3, 5 내지 30sccm의 CF8 및 10 내지 50sccm의 CH2F2를 유입시키고, 아르곤(Ar) 가스를 50 내지 100sccm 이하로 유입시킨 후 100 내지 200W 이하의 바이어스를 인가하여 실시하는 플래쉬 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서, 상기 (c) 단계는 상기 소자 분리막이 상기 반도체 기판의 표면 높이까지 식각되도록 하는 플래쉬 메모리 소자의 제조 방법.
  7. 반도체 기판 상부의 소정 영역에 터널 산화막 및 제 1 폴리실리콘막을 형성하고, 상기 반도체 기판의 소정 영역에 소자 분리막을 형성하는 단계;
    전체 구조 상부에 제 2 폴리실리콘막을 형성한 후 폴리실리콘 식각 챔버에서 상기 소자 분리막과 일부 중첩되도록 상기 제 2 폴리실리콘막을 패터닝하고, 이로 인해 상기 소자 분리막이 일부 식각되는 단계;
    산화막 식각 챔버에서 폴리머가 발생되는 조건으로 상기 소자 분리막을 소정 깊이의 V자 형태로 식각하는 단계; 및
    전체 구조 상부에 유전체막 및 제 3 폴리실리콘막을 형성한 후 패터닝하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
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