KR100880338B1 - 플래시 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 셀 영역 및 선택 트랜지스터 영역이 정의된 반도체 기판을 제공하는 단계와, 상기 선택 트랜지스터 영역의 상기 반도체 기판을 식각하여 상기 셀 영역과 선택 트랜지스터 영역 간에 단차를 갖도록 하는 단계와, 상기 셀 영역에 셀 게이트를 형성하고, 상기 선택 트랜지스터 영역에 트랜지스터를 형성하는 단계로 이루어진다.
선택 트랜지스터, 간섭 효과, 단차, 플로팅 게이트, 컨트롤 게이트

Description

플래시 메모리 소자의 제조방법{Method of manufacturing a flash memory device}
도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 제1 트렌치
104 : 터널 절연막 106 : 제1 도전막
108 : 유전체막 110 : 제2 도전막
112 : 제2 하드 마스크막 114 : 게이트
116 : 스페이서 118 : 제2 절연막
120 : 제1 층간 절연막 122 : 소스 콘택 플러그
124 : 제2 층간 절연막 126 : 드레인 콘택 플러그
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히, 간섭(interference) 현상을 개선하기 위한 플래시 메모리 소자의 제조방법에 관한 것이다.
데이터를 저장하는 반도체 메모리 소자들은 크게 휘발성 메모리 소자들 또는 비휘발성 메모리 소자들로 분류될 수 있다. 휘발성 메모리 소자들은 그들의 전원 공급이 차단되는 경우에 그들의 저장된 데이터들을 잃어버리는 반면, 비휘발성 메모리 소자들은 그들의 전원 공급이 차단될지라도 그들의 저장된 데이터들을 유지한다.
비휘발성 메모리 소자들은 플래시 메모리(flash memory) 소자를 포함한다. 플래시 메모리 소자의 단위 셀은 반도체 기판의 소정 영역 상에 한정된 활성 영역, 활성 영역 상에 형성된 터널 절연막, 터널 절연막 상에 형성된 플로팅 게이트(floating gate), 플로팅 게이트 상에 형성된 게이트 층간 절연막 및 게이트 층간 절연막 상에 형성된 컨트롤 게이트(control gate) 전극을 포함하는 구조가 널리 채택되고 있다. 특히, 플래시 메모리는 엠피쓰리 플레이어(MP3 player), 디지털 카메라, 컴퓨터의 바이오스(bios) 저장용 메모리, 휴대 전화, 휴대용 데이터 저장 장치 등에 널리 사용되고 있다.
플래시 메모리 셀은 외부에서 컨트롤 게이트 전극으로 인가되는 전압이 플로팅 게이트에 커플링 되면서 데이터를 저장할 수 있다. 따라서 짧은 시간 내에 그리고 낮은 프로그램 전압에서 데이터를 저장하려면 컨트롤 게이트 전극에 인가된 전 압 대비 플로팅 게이트에 유기되는 전압의 비가 커야 한다. 여기서, 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비를 커플링 비(Coupling Ratio; CR)라고 한다. 또한, 커플링 비는 터널 절연막과 게이트 층간 절연막의 정전 용량의 합에 대한 게이트 층간 절연막의 정전 용량의 비로 표현될 수 있다.
현재 플래시 메모리 제조 방법에서 소자의 고집적화에 따라 단위 액티브 영역과 필드 영역이 형성될 공간은 줄어들고 있다. 따라서, 좁은 액티브 공간 내에 플로팅 게이트를 포함한 유전체막, 컨트롤 게이트를 형성함에 따라 게이트간 거리가 좁아져서 간섭 효과가 점점 더 문제시되고 있다. 특히, 개선된 자기 정렬-STI(Advanced Self-Align Shallow Trench Isolation)를 적용한 일반적인 낸드 플래시 메모리 소자에서 멀티-레벨-셀(Multi-Level-Cell; MLC) 개발을 위해서는 플로팅 게이트 간의 간섭 전하를 감소시켜야 한다.
본 발명은 소스 선택 라인(Source Select Line; SSL)과 드레인 선택 라인(Drain Select Line; DSL)이 형성되는 영역인 선택 트랜지스터 영역의 반도체 기판을 일부 식각하여 셀 영역과 선택 트랜지스터 영역이 서로 단차를 갖도록 함으로써 선택 트랜지스터와 셀 게이트 간의 간섭(interference) 현상을 개선하기 위한 것이다.
본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법은, 셀 영역 및 선택 트랜지스터 영역이 정의된 반도체 기판을 제공한다. 선택 트랜지스터 영역의 반도체 기판을 식각하여 셀 영역과 선택 트랜지스터 영역 간에 단차를 갖도록 한다. 셀 영역에 셀 게이트를 형성하고, 선택 트랜지스터 영역에 트랜지스터를 형성한다.
상기에서, 식각된 선택 트랜지스터 영역의 폭은 트랜지스터의 폭의 4배 내지 6배로 설정한다. 단차는 300Å 내지 1000Å이다. 트랜지스터와 트랜지스터와 이웃하는 셀 게이트 사이에 슬로프(slop)를 가진다. 슬로프의 정도는 반도체 기판의 식각 과정에서 폴리머(polymer) 형성 방법과 폴리머 량에 의하여 조절한다. 셀 게이트는 플로팅 게이트, 유전체막, 컨트롤 게이트가 적층된 구조로 형성된다. 플로팅 게이트는 폴리실리콘막으로 SiH4, Si2H6 또는 SiH2Cl2의 소스 가스에 P 또는 B 도펀트를 인-시튜로 주입하여 형성한다. 컨트롤 게이트 형성시 선택 트랜지스터 영역에 트랜지스터가 형성된다.
셀 게이트와 트랜지스터를 형성한 후, 셀 게이트와 트랜지스터 측면에 스페이서를 형성한다. 스페이서, 셀 게이트 및 트랜지스터를 포함한 반도체 기판 상부에 절연막을 형성한다. 절연막 상에 제1 층간 절연막을 형성한 후 소스 영역과 연결되도록 소스 콘택 플러그를 소스 콘택 플러그가 형성된 제1 층간 절연막 상부에 제2 층간 절연막을 형성한다. 제2 층간 절연막과 제1 층간 절연막의 드레인 영역을 식각하여 드레인 영역과 접하는 드레인 콘택 플러그를 형성한다. 제1 층간 절연막과 제2 층간 절연막 형성 공정시 선택 트랜지스터 영역에서 단차를 가진다.
본 발명의 일 실시 예에 따른 플래시 메모리 소자는, 셀 영역과 선택 트랜지스터 영역 간에 단차를 갖는 반도체 기판을 포함한다. 선택 트랜지스터 영역에 형성되는 트랜지스터를 포함한다. 셀 영역에 형성되는 메모리 셀을 포함한다.
상기에서, 선택 트랜지스터 영역의 폭은 트랜지스터 폭의 4배 내지 6배로 설정한다. 단차는 300Å 내지 1000Å이다. 트랜지스터 사이에 소스 콘택 플러그와 드레인 콘택 플러그가 형성된다.
일반적인 플래시 메모리 소자의 제조방법을 설명하면 다음과 같다.
이온 주입 공정에 의한 반도체 기판의 손상(damage)을 최소화하기 위하여 반도체 기판 상부에 버퍼 절연막을 형성한다. 이때, 버퍼 절연막은 산화막으로 형성한다. 이온 주입 공정을 실시한 후 버퍼 절연막을 제거한다. 반도체 기판 상부에 터널 절연막을 형성한 후 열처리 공정을 실시한다. 이때, 터널 절연막은 H2 또는 O2 가스 분위기와 750℃ 내지 850℃의 온도에서 습식(wet) 또는 건식(dry) 산화공정을 실시하여 형성한다. 열처리 공정은 반도체 기판과 터널 절연막 사이의 계면에서 발생하는 트랩(trap) 현상을 제거하고 트랜지스터의 데이터 저장 능력을 높이기 위한 것으로, N2, N2O 또는 NO 가스와 750℃ 내지 1100℃의 온도에서 포스트 열처리(post anneal)를 실시한다.
터널 절연막 상부에 플로팅 게이트용 제1 도전막을 형성한다. 이때, 제1 도전막은 SiH4, Si2H6 또는 SiH2Cl2의 소스 가스에 P 또는 B 도펀트를 인-시튜(in-situ)로 주입하여 형성한다. 제1 도전막 상부에 산화막과 질화막이 적층 구조로 된 제1 하드 마스크막을 형성한 후 사진 및 현상 공정으로 제1 하드 마스크막, 제1 도전막, 터널 절연막 및 반도체 기판의 일부를 식각하여 트렌치를 형성하는 동시에 제1 도전막으로 구성된 플로팅 게이트가 형성된다. 트렌치가 매립되도록 트렌치를 포함한 반도체 기판 상부에 제1 절연막을 형성한 후 제1 절연막을 연마하여 소자 분리막을 형성한다. 이때, 제1 절연막은 고밀도 플라즈마(High Density Plasma; HDP) 산화막 또는 SOG(Spin on Glass)를 이용한다. 소자 분리막의 EFH(Effective Field Height)를 조절하기 위해 클리닝(cleaning) 공정인 습식 식각 공정을 실시하여 소자 분리막 상부를 일부 제거한다.
소자 분리막과 제1 도전막을 포함한 반도체 기판 상부에 유전체막을 형성한 후 O2 또는 H2 가스를 이용하여 600℃ 내지 900℃의 온도에서 열처리 공정 및 산화 공정을 실시한다. 유전체막 상부에 컨트롤 게이트용 제2 도전막 및 제2 하드 마스크막을 형성한다. 이때, 제2 도전막은 폴리실리콘막과 텅스텐 실리사이드(WSix)막 또는 텅스텐(W)이 적층된 구조로 형성하고, 제2 하드 마스크막은 산화막 또는 실리콘산화질화막(SiON)으로 형성한다. 사진 및 현상 공정으로 제2 하드 마스크막, 제2 도전막, 유전체막 및 제1 도전막을 식각하여 게이트를 형성한다. 게이트를 서로 분 리하기 위해 게이트 측면에 스페이서를 형성하고, 셀 게이트를 보호하기 위해 스페이서와 게이트를 포함한 반도체 기판 상부에 제2 절연막을 형성한다. 이때, 제2 절연막은 산화막 또는 질화막으로 형성한다.
제2 절연막 상부에 소스 콘택 플러그가 형성된 제1 층간 절연막을 형성한 후 소스 콘택 플러그와 제1 층간 절연막을 포함한 반도체 기판 상부에 드레인 콘택 플러그가 형성된 제2 층간 절연막을 형성한다. 이때, 소스 콘택 플러그와 드레인 콘택 플러그는 폴리실리콘막 또는 텅스텐을 이용하여 형성한다. 셀 게이트를 선택하여 데이터를 저장하고 저장된 데이터를 읽기 위해 형성된 소스 콘택 플러그와 드레인 콘택 플러그에 외부 전압을 전달하기 위해 제2 층간 절연막 상부에 금속 배선을 형성한다.
현재 플래시 메모리 소자에서는 특정 셀 게이트를 선택하기 위해 소스 선택 라인(Source Select Line; SSL)과 금속 배선에 전압을 인가하고 인가된 전압의 차에 의하여 셀 게이트에 전류가 흐르게 된다. 이때, 전류를 셀 게이트에서만 흐르게 하기 위해 소스 선택 라인(SSL)과 드레인 선택 라인(Drain Select Line; DSL)이라는 선택 트랜지스터를 이용하고 있다. 하지만, 이 선택 트랜지스터를 턴 온(turn on)과 턴 오프(turn off)하기 위해 인가시킨 전압에 의하여 선택 트랜지스터와 가장 인접한 셀 게이트 간에 간섭(interference) 현상이 발생한다. 이로 인하여 선택 트랜지스터 주변에 있는 게이트의 전류 특성이 변하여 전압이 많이 흐르거나 또는 적게 흘러 셀 특성이 불량해 진다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
도 1a를 참조하면, 이온 주입 공정에 의한 반도체 기판의 손상을 최소화하기 위하여 반도체 기판(100) 상부에 제1 절연막을 형성한다. 이때, 제1 절연막은 산화막 또는 질화막을 이용하여 50Å 내지 200Å의 두께로 형성한다. 셀 영역 및 주변 영역을 정의하기 위해 N타입 또는 P타입 불순물을 반도체 기판(100) 내에 주입한 후 제1 절연막을 제거한다.
반도체 기판(100)에서 소스 선택 라인(SSL)과 드레인 선택 라인(DSL)이 형성될 영역인 선택 트랜지스터 영역을 일부 식각하여 제1 트렌치(102)를 형성한다. 이때, 제1 트렌치(102)의 폭은 소스 선택 라인(SSL) 또는 드레인 선택 라인(DSL)의 폭의 4배 내지 6배로 설정하고, 제1 트렌치(102)의 두께는 300Å 내지 1000Å으로 형성한다. 제1 트렌치(102) 형성 공정시 제1 트렌치(102) 측면이 버티컬(vertical)하지 않고 슬로프(slop)를 가지게 되는데, 슬로프를 가지는 정도는 반도체 기판(100)의 식각 과정에서 폴리머(polymer) 형성 방법과 폴리머 량에 의하여 조절된다. 제1 트렌치(102) 측면에 슬로프를 가지게 하는 것은 후속에 여러 막들을 증착한 후 식각 공정을 진행할 때 식각 선택성을 좋게 하기 위해서이다. 선택 트랜지스터 영역에 제1 트렌치(102)를 형성하여 셀 영역과 선택 트랜지스터 영역 간에 단차를 갖도록 한다.
도 1b를 참조하면, 제1 트렌치(102)를 포함한 반도체 기판(100) 상부에 터널 절연막(104)을 형성한 후 반도체 기판(100)과 터널 절연막(104) 사이의 계면에서 발생하는 트랩 현상을 제거하고 트랜지스터의 데이터 저장 능력을 높이기 위해 열처리 공정을 실시한다. 이때, 터널 절연막(104)은 H2 또는 O2 가스 분위기와 750℃ 내지 850℃의 온도에서 습식 또는 건식 산화공정을 실시하여 형성하고, 열처리 공정은 포스트 열처리 공정으로 N2, N2O 또는 NO 가스와 750℃ 내지 1100℃의 온도에서 실시한다.
터널 절연막(104) 상부에 플로팅 게이트용 제1 도전막(106) 및 제1 하드 마스크막을 형성한다. 이때, 제1 도전막(106)은 폴리실리콘막으로 SiH4, Si2H6 또는 SiH2Cl2의 소스 가스에 P 또는 B 도펀트를 인-시튜로 주입하여 형성하고, 제1 하드 마스크막은 패드 산화막 또는 질화막을 단일층으로 형성하거나, 패드 산화막과 질화막을 적층 구조로 형성한다.
사진 및 현상 공정으로 제1 하드 마스크막, 제1 도전막(106), 터널 절연막(104) 및 반도체 기판(100)의 일부를 식각하여 소자 분리막용 제2 트렌치를 형성하는 동시에 제1 도전막으로 구성된 플로팅 게이트 패턴이 형성된다. 제2 트렌치가 매립되도록 제2 트렌치를 포함한 반도체 기판(100) 상부에 제1 절연막을 형성한 후 제1 절연막을 연마하여 소자 분리막을 형성한다. 이때, 제1 절연막은 고밀도 플라즈마(HDP) 산화막 또는 SOG를 이용하여 형성한다. 소자 분리막의 EFH를 조절하기 위해 클리닝 공정인 습식 식각 공정을 실시하여 소자 분리막 상부를 일부 제거한 다.
소자 분리막과 제1 도전막(106)을 포함한 반도체 기판(100) 상부에 유전체막(108)을 형성한 후 열처리 공정 및 산화 공정을 실시한다. 이때, 열처리 공정은 O2 또는 H2 가스를 이용하여 600℃ 내지 900℃의 온도에서 실시한다. 유전체막(108) 상부에 컨트롤 게이트용 제2 도전막(110) 및 제2 하드 마스크막(112)을 형성한다. 이때, 제2 도전막(110)은 폴리실리콘막과 텅스텐 실리사이드(WSix)막 또는 텅스텐(W)이 적층 된 구조로 형성하고, 제2 하드 마스크막(112)은 산화막 또는 실리콘산화질화막(SiON)으로 형성한다.
도 1c를 참조하면, 사진 및 현상 공정으로 제2 하드 마스크막(112), 제2 도전막(110), 유전체막(108), 제1 도전막(106) 및 터널 절연막(104)을 순차적으로 식각하여 터널 절연막(104), 제1 도전막(106), 유전체막(108), 제2 도전막(110) 및 제2 하드 마스크막(112)이 적층 된 게이트(114)를 형성한다. 이때, 셀 게이트(114)가 형성되는 동안 제1 트렌치(102)가 형성된 영역인 선택 트랜지스터 영역에는 게이트(114)인 소스 선택 라인(SSL)과 드레인 선택 라인(DSL)이 형성된다. 제1 트렌치(102)로 인해 셀 게이트(114)와 선택 트랜지스터 영역에 형성된 소스 선택 라인(SSL) 또는 드레인 선택 라인(DSL) 사이에 단차를 갖는다.
도 1d를 참조하면, 게이트(114)를 형성하기 위한 식각 공정에서 발생하는 손상을 제거하기 위해 재-산화(re-oxidation) 공정을 실시한 후 게이트(114)를 서로 분리하기 위해 게이트(114) 측면에 스페이서(116)를 형성한다. 셀 게이트(114)를 보호하기 위해 스페이서(116)와 게이트(114)를 포함한 반도체 기판(100) 상부에 제2 절연막(118)을 형성한다. 이때, 제2 절연막(118)은 산화막 또는 질화막으로 형성한다.
도 1e를 참조하면, 제2 절연막(118) 상부에 제1 층간 절연막(120)을 형성한다. 이때, 제1 층간 절연막(120) 형성 공정시 선택 트랜지스터 영역에서 단차를 갖게 되므로 이를 방지하기 위해 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 제1 층간 절연막(120)을 평탄화시킬 수도 있다. 제1 층간 절연막(120)을 식각하여 선택 트랜지스터 영역의 소스 선택 라인(SSL) 사이에 소스 콘택 홀을 형성한 후 소스 콘택 홀을 제3 도전막으로 채워 소스 콘택 플러그(122)를 형성한다. 이때, 제3 도전막은 폴리실리콘막 또는 텅스텐(W)을 이용하여 형성한다.
그런 다음, 소스 콘택 플러그(122)와 제1 층간 절연막(120)을 포함한 반도체 기판(100) 상부에 제2 층간 절연막(124)을 형성한 후 화학적 기계적 연마(CMP) 공정을 실시하여 제2 층간 절연막(124)을 평탄화시킨다. 이때, 제2 층간 절연막(124) 형성 공정시 선택 트랜지스터 영역에서 단차를 갖게 된다. 이 단차를 제거하지 않고 후속 공정인 드레인 콘택 홀을 형성하기 위한 포토레지스트 패턴을 형성하게 되면, 포토레지스트 패턴이 단차를 가지게 되어 식각 공정이 제대로 이루어지지 않는다. 또한, 식각 공정이 제대로 이루어지지 않아 메탈 물질들이 일부 잔류하여 셀 특성을 열화시킨다. 사진 및 현상 공정으로 제2 층간 절연막(124) 및 제1 층간 절연막(120)을 식각하여 선택 트랜지스터 영역의 드레인 선택 라인(DSL) 사이에 드레 인 콘택 홀을 형성한 후 드레인 콘택 홀이 채워지도록 드레인 콘택홀을 포함한 반도체 기판(100) 상부에 제4 도전막을 형성한다. 이때, 제4 도전막은 폴리실리콘막 또는 텅스텐(W)으로 형성한다. 제2 층간 절연막(124) 상부가 노출될 때까지 연마 공정을 실시하여 드레인 콘택 플러그(126)를 형성한다.
상기와 같이, 소스 선택 라인(SSL)과 드레인 선택 라인(DSL)이 형성되는 영역인 선택 트랜지스터 영역의 반도체 기판(100)을 일부 식각하여 셀 영역과 선택 트랜지스터 영역이 서로 단차를 갖도록 함으로써 선택 트랜지스터와 선택 트랜지스터와 가장 인접한 셀 게이트 간의 간섭 현상을 개선할 수 있다.
또한, 간섭 현상을 개선함으로써 선택 트랜지스터 주변에 있는 셀 게이트의 전류 특성이 변하여 전압이 많이 흐르거나 또는 적게 흘러 셀 특성이 불량해 지는 것을 개선할 수 있다.
또한, 선택 트랜지스터와 선택 트랜지스터와 가장 인접한 셀 게이트 간의 보존(retention) 특성이 개선되고, 간섭 현상이 개선된 셀 게이트의 프로그램 특성을 균일하게 할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 소스 선택 라인(SSL)과 드레인 선택 라인(DSL)이 형성되는 영역인 선택 트랜지스터 영역의 반도체 기판을 일부 식각하여 셀 영역과 선택 트랜지스터 영역이 서로 단차를 갖도록 함으로써 선택 트랜지스터와 선택 트랜지스터와 가장 인접한 셀 게이트 간의 간섭 현상을 개선할 수 있다.
둘째, 간섭 현상을 개선함으로써 선택 트랜지스터와 선택 트랜지스터와 가장 인접한 셀 게이트 간의 폭을 줄일 수 있다.
셋째, 간섭 현상을 개선함으로써 선택 트랜지스터 주변에 있는 셀 게이트의 전류 특성이 변하여 전압이 많이 흐르거나 또는 적게 흘러 셀 특성이 불량해 지는 것을 개선할 수 있다.
넷째, 선택 트랜지스터와 선택 트랜지스터와 가장 인접한 셀 게이트 간의 보존특성을 개선할 수 있다.
다섯째, 간섭 현상을 개선함으로써 셀 게이트의 프로그램 특성을 균일하게 할 수 있다.

Claims (15)

  1. 셀 영역 및 선택 트랜지스터 영역이 정의된 반도체 기판을 제공하는 단계;
    상기 선택 트랜지스터 영역의 상기 반도체 기판을 식각하여 상기 셀 영역과 선택 트랜지스터 영역 간에 단차를 갖도록 하는 단계; 및
    상기 셀 영역에 셀 게이트를 형성하고, 상기 선택 트랜지스터 영역에 트랜지스터를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  2. 제1항에 있어서, 상기 식각된 선택 트랜지스터 영역의 폭은 상기 트랜지스터의 폭의 4배 내지 6배로 설정하는 플래시 메모리 소자의 제조방법.
  3. 제1항에 있어서,
    상기 단차는 300Å 내지 1000Å인 플래시 메모리 소자의 제조방법.
  4. 제1항에 있어서,
    상기 트랜지스터와 이웃하는 상기 셀 게이트 사이에 슬로프(slop)를 가지는 플래시 메모리 소자의 제조방법.
  5. 제4항에 있어서,
    상기 슬로프의 정도는 상기 반도체 기판의 식각 과정에서 폴리머(polymer) 형성 방법과 폴리머 량에 의하여 조절하는 플래시 메모리 소자의 제조방법.
  6. 제1항에 있어서,
    상기 셀 게이트는 플로팅 게이트, 유전체막, 컨트롤 게이트가 적층된 구조로 형성되는 플래시 메모리 소자의 제조방법.
  7. 제6항에 있어서,
    상기 플로팅 게이트는 폴리실리콘막으로 SiH4, Si2H6 또는 SiH2Cl2의 소스 가스에 P 또는 B 도펀트를 인-시튜로 주입하여 형성하는 플래시 메모리 소자의 제조방법.
  8. 제6항에 있어서,
    상기 컨트롤 게이트 형성시 상기 선택 트랜지스터 영역에 상기 트랜지스터가 형성되는 플래시 메모리 소자의 제조방법.
  9. 제1항에 있어서,
    상기 셀 게이트와 트랜지스터를 형성한 후,
    상기 셀 게이트와 트랜지스터 측면에 스페이서를 형성하는 단계;
    상기 스페이서, 셀 게이트 및 트랜지스터를 포함한 상기 반도체 기판 상부에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 식각하여 소스 영역과 연결되도록 소스 콘택 플러그를 형성하는 단계;
    상기 소스 콘택 플러그가 형성된 상기 제1 층간 절연막 상부에 제2 층간 절연막을 형성하는 단계; 및
    상기 제2 층간 절연막과 제1 층간 절연막의 드레인 영역을 식각하여 상기 드레인 영역과 접하는 드레인 콘택 플러그를 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  10. 제9항에 있어서,
    상기 제1 층간 절연막과 제2 층간 절연막 형성 공정시 상기 선택 트랜지스터 영역에서 단차를 가지는 플래시 메모리 소자의 제조방법.
  11. 셀 영역과 선택 트랜지스터 영역 사이의 표면에 단차를 갖는 반도체 기판;
    상기 선택 트랜지스터 영역에 형성되는 트랜지스터; 및
    상기 셀 영역에 형성되는 메모리 셀을 포함하는 플래시 메모리 소자.
  12. 제11항에 있어서,
    상기 선택 트랜지스터 영역의 폭은 상기 트랜지스터 폭의 4배 내지 6배로 설정하는 플래시 메모리 소자.
  13. 제11항에 있어서,
    상기 단차는 300Å 내지 1000Å인 플래시 메모리 소자.
  14. 제11항에 있어서,
    상기 트랜지스터 사이에 소스 콘택 플러그와 드레인 콘택 플러그가 형성되는 플래시 메모리 소자.
  15. 제9항에 있어서,
    상기 제1 층간 절연막을 형성하기 전에,
    상기 반도체 기판 표면을 따라 상기 반도체 기판상에 절연막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
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